KR20240038336A - Cmos 소자 및 그 제조방법과 이를 구비한 반도체 칩 - Google Patents

Cmos 소자 및 그 제조방법과 이를 구비한 반도체 칩 Download PDF

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KR20240038336A
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Abstract

CMOS 소자 및 그 제조방법과 이를 구비한 반도체 칩이 개시된다. 개시되는 일 실시예에 따른 CMOS 소자는, 기판, 기판의 상면에서 수직하게 돌출되어 형성되는 사이드 월, 사이드 월의 일 측면에 사이드 월의 길이 방향을 따라 형성되는 제1 채널, 및 사이드 월의 타 측면에 사이드 월의 길이 방향을 따라 형성되는 제2 채널을 포함한다.

Description

CMOS 소자 및 그 제조방법과 이를 구비한 반도체 칩{CMOS DEVICE AND FABRICATING METHOD THE SAME AND SEMICONDUCTOR CHIP HAVING THE SAME}
본 발명의 실시예는 CMOS 소자에 관한 것이다.
CMOS(Complementary Metal-Oxide Semiconductor)는 집적 회로의 한 종류로서 대부분의 전자기기의 회로에 널리 이용되고 있다. CMOS는 p 채널의 MOSFET(p-MOS)과 n 채널의 MOSFET(n-MOS)을 하나의 칩에 형성한 것으로 p 채널의 MOS와 n 채널의 MOS가 상보적으로 동작하도록 한 것이다. 이러한 CMOS는 주로 마이크로프로세서, SRAM(Static Random Access Memory), 이미지 센서 등의 집적 회로를 구성하는데 이용된다. CMOS는 BJT 소자를 이용하는 공정보다 가격이 저렴하고 저전력 회로 구현이 가능하여 널리 쓰이고 있다.
한편, 기존의 CMOS 소자는 기판 상에 p-MOS와 n-MOS가 평면 상에서 이웃하게 배치되는 형태로 구현되었다. 즉, 기존의 CMOS 소자는 p-MOS와 n-MOS가 기판 상에서 평평한 박막 형태(평면 구조)로 이웃하여 배치되었기 때문에, 각 채널이 차지하는 공간이 많아 집적도가 떨어지는 문제점이 있다.
본 발명은 집적도를 높일 수 있는 CMOS 소자 및 그 제조 방법과 이를 구비하는 반도체 칩을 제공하는 것을 목적으로 한다.
한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 CMOS 소자는, 기판; 상기 기판의 상면에서 수직하게 돌출되어 형성되는 사이드 월; 상기 사이드 월의 일 측면에 상기 사이드 월의 길이 방향을 따라 형성되는 제1 채널; 및 상기 사이드 월의 타 측면에 상기 사이드 월의 길이 방향을 따라 형성되는 제2 채널을 포함한다.
상기 제1 채널은, 상기 사이드 월의 일 측면에서 상기 사이드 월의 일 측면과 평행한 층상 구조로 마련되고, 상기 제2 채널은, 상기 사이드 월의 타 측면에서 상기 사이드 월의 타 측면과 평행한 층상 구조로 마련될 수 있다.
상기 제1 채널은, 2차원 반도체 물질 중 n 채널을 형성할 수 있는 물질로 이루어지고, 상기 제2 채널은, 2차원 반도체 물질 중 p 채널을 형성할 수 있는 물질로 이루어질 수 있다.
상기 CMOS 소자는, 상기 사이드 월의 일단에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 마련되는 공통 드레인 전극; 상기 사이드 월의 타단에서 상기 제1 채널을 커버하며 마련되는 제1 소스 전극; 상기 사이드 월의 타단에서 상기 제2 채널을 커버하며 마련되고 상기 제1 소스 전극과 이격되는 제2 소스 전극; 상기 사이드 월의 일단과 타단 사이에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 마련되는 게이트 절연층; 및 상기 게이트 절연층의 표면에 마련되고, 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 마련되는 공통 게이트 전극을 더 포함할 수 있다.
상기 CMOS 소자는, 상기 공통 드레인 전극과 상기 공통 게이트 전극 사이를 비롯하여, 상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 마련되는 스페이서를 더 포함할 수 있다.
개시되는 일 실시예에 따른 CMOS 소자의 제조방법은, 기판을 준비하는 단계; 상기 기판을 식각하여 상기 기판의 상면에서 수직하게 돌출되는 사이드 월을 형성하는 단계; 상기 기판 및 상기 사이드 월의 표면에 식각 방지층을 형성하는 단계; 상기 사이드 월의 일 측면에 상기 사이드 월의 길이 방향을 따라 제1 채널을 형성하는 단계; 및 상기 사이드 월의 타 측면에 상기 사이드 월의 길이 방향을 따라 제2 채널을 형성하는 단계를 포함한다.
상기 제1 채널을 형성하는 단계는, 상기 기판의 상면, 상기 사이드 월의 일 측면, 및 상기 사이드 월의 상부 면에 걸쳐 n 채널을 형성할 수 있는 2차원 반도체 물질을 성장시키는 단계; 및 비등방성 식각을 통해 상기 n 채널을 형성할 수 있는 2차원 반도체 물질을 상기 사이드 월의 일 측면에만 남기는 단계를 포함하고, 상기 제2 채널을 형성하는 단계는, 상기 기판의 상면, 상기 사이드 월의 타 측면, 및 상기 사이드 월의 상부 면에 걸쳐 p 채널을 형성할 수 있는 2차원 반도체 물질을 성장시키는 단계; 및 비등방성 식각을 통해 상기 p 채널을 형성할 수 있는 2차원 반도체 물질을 상기 사이드 월의 타 측면에만 남기는 단계를 포함할 수 있다.
상기 CMOS 소자의 제조방법은, 상기 사이드 월의 일단에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 공통 드레인 전극을 형성하는 단계; 상기 사이드 월의 타단에서 상기 제1 채널을 커버하며 제1 소스 전극을 형성하는 단계; 상기 사이드 월의 타단에서 상기 제2 채널을 커버하며 상기 제1 소스 전극과 이격되도록 제2 소스 전극을 형성하는 단계; 상기 사이드 월의 일단과 타단 사이에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층의 표면에 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 공통 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 CMOS 소자의 제조방법은, 상기 공통 드레인 전극과 상기 공통 게이트 전극 사이에 스페이서를 형성하는 단계; 및 상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 스페이서를 형성하는 단계를 더 포함할 수 있다.
개시되는 다른 실시예에 따른 CMOS 소자는, 기판; 상기 기판의 상면에서 수직하게 파인 홈 형태의 사이드 월; 상기 홈 형태의 사이드 월의 일측 내벽에 상기 사이드 월의 길이 방향을 따라 형성되는 제1 채널; 및 상기 홈 형태의 사이드 월의 타측 내벽에 상기 사이드 월의 길이 방향을 따라 형성되는 제2 채널을 포함한다.
상기 제1 채널은, 상기 사이드 월의 일측 내벽에서 상기 사이드 월의 일측 내벽과 평행한 층상 구조로 마련되고, 상기 제2 채널은, 상기 사이드 월의 타측 내벽에서 상기 사이드 월의 타측 내벽과 평행한 층상 구조로 마련될 수 있다.
상기 제1 채널은, 2차원 반도체 물질 중 n 채널을 형성할 수 있는 물질로 이루어지고, 상기 제2 채널은, 2차원 반도체 물질 중 p 채널을 형성할 수 있는 물질로 이루어질 수 있다.
상기 CMOS 소자는, 상기 기판의 일단에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 마련되는 공통 드레인 전극; 상기 기판의 타단에서 상기 제1 채널을 커버하며 마련되는 제1 소스 전극; 상기 기판의 타단에서 상기 제2 채널을 커버하며 마련되고 상기 제1 소스 전극과 이격되는 제2 소스 전극; 상기 기판의 일단과 타단 사이에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 마련되는 게이트 절연층; 및 상기 게이트 절연층 상에 마련되고, 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 마련되는 공통 게이트 전극을 더 포함할 수 있다.
상기 CMOS 소자는, 상기 공통 드레인 전극과 상기 공통 게이트 전극 사이에 마련되고, 상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 마련되는 스페이서를 더 포함할 수 있다.
개시되는 다른 실시예에 따른 CMOS 소자의 제조방법은, 기판을 준비하는 단계; 상기 기판의 상면에서 수직하게 파인 홈 형태의 사이드 월을 형성하는 단계; 상기 홈 형태의 사이드 월의 일측 내벽에 상기 사이드 월의 길이 방향을 따라 제1 채널을 형성하는 단계; 및 상기 홈 형태의 사이드 월의 타측 내벽에 상기 사이드 월의 길이 방향을 따라 제2 채널을 형성하는 단계를 포함한다.
상기 제1 채널은, 상기 사이드 월의 일측 내벽에서 상기 사이드 월의 일측 내벽과 평행한 층상 구조로 마련되고, 상기 제2 채널은, 상기 사이드 월의 타측 내벽에서 상기 사이드 월의 타측 내벽과 평행한 층상 구조로 마련될 수 있다.
상기 CMOS 소자의 제조방법은, 상기 기판의 중심 부분에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 상기 사이드 월의 내벽을 따라 게이트 절연층을 형성하는 단계; 상기 게이트 절연층의 일단부와 타단부 상에 상기 사이드 월의 내부를 채우며 상호 이격되는 한 쌍의 스페이서를 형성하는 단계; 상기 한 쌍의 스페이서 사이에 상기 사이드 월의 내부를 채우며 공통 게이트 전극을 형성하는 단계; 상기 기판의 일단에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 공통 드레인 전극을 형성하는 단계; 상기 기판의 타단에서 상기 제1 채널을 감싸며 제1 소스 전극을 형성하는 단계; 및 상기 기판의 타단에서 상기 제1 소스 전극과 이격하고 상기 제2 채널을 감싸며 제2 소스 전극을 형성하는 단계를 포함할 수 있다.
개시되는 실시예에 의하면, CMOS는 기판에서 수직하게 돌출되거나 수직하게 파인 사이드 월의 길이 방향의 중심 축을 기준으로 일측에 제1 MOSFET이 형성되고, 타측에 제2 MOSFET이 형성됨으로써, CMOS의 단면적을 줄일 수 있어 CMOS의 집적도를 향상시킬 수 있게 된다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 제조 방법을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에서 사이드 월(104)의 측면에 제1 채널을 형성하는 상태를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 CMOS를 나타낸 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조 방법을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 CMOS를 나타낸 사시도이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다.
한편, 상측, 하측, 일측, 타측 등과 같은 방향성 용어는 개시된 도면들의 배향과 관련하여 사용된다. 본 발명의 실시예의 구성 요소는 다양한 배향으로 위치 설정될 수 있으므로, 방향성 용어는 예시를 목적으로 사용되는 것이지 이를 제한하는 것은 아니다.
어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술된 용어들에 의해 제한되는 것은 아니다. 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함한다.
각 단계들에 있어 식별부호는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하, 본 발명의 실시 예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시 예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.
도 1은 본 발명의 일 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 제조 방법을 나타낸 도면이다.
도 1을 참조하면, 기판(102)을 준비한다(Step 1). 예시적인 실시예에서, 기판(102)은 실리콘(Si)으로 이루어질 수 있으나, 이에 한정되는 것은 아니며 그 이외에 실리콘 카바이드(SiC), 사파이어(Al2O3), 질화 갈륨(GaN) 등과 같이 반도체 층을 성장시킬 수 있는 다양한 재질이 사용될 수 있다.
다음으로, 기판(102) 상에 사이드 월(Sidewall)(104)을 돌출하여 형성한다(Step 2). 사이드 월(104)은 폭은 좁고 길이가 긴 3차원 입체 구조물일 수 있다. 여기서, 폭은 도 1에서 가로 방향, 길이는 세로 방향일 수 있다. 사이드 월(104)은 길이 방향이 폭 방향보다 길게 마련될 수 있다. 사이드 월(104)의 양 측면은 기판(102)에 수직하게 마련될 수 있다.
예시적인 실시예에서, 사이드 월(104)은 기판(102)을 식각하여 형성할 수 있다. 즉, 노광 공정(photolithography)을 통해 패터닝(patterning)을 하고 ICP-RIE(Inductive Coupled Plasma-Reactive Ion Etch)를 통해 기판(102)을 식각하여 사이드 월(104)을 형성할 수 있다. 여기서는, 사이드 월(104)을 기판(102)을 식각하여 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며 절연 물질을 기판(102)에 적층하여 형성할 수도 있다.
다음으로, 기판(102) 및 사이드 월(104)의 표면에 식각 방지층(106)을 형성한다(Step 3). 예시적인 실시예에서, 기판(102) 및 사이드 월(104)의 표면에 ALD(Atomic Layer Deposition)를 이용하여 식각 방지층(106)을 증착할 수 있다.
이때, 식각 방지층(106)은 사파이어(Al2O3)로 이루어질 수 있으나, 그 재질이 이에 한정되는 것은 아니며 이후의 식각 공정에서 사이드 월(104) 및 기판(102)이 식각되는 것을 방지할 수 있는 다양한 재질이 사용될 수 있다.
다음으로, 사이드 월(104)의 일 측면에 제1 채널(108)을 형성한다(Step 4). 제1 채널(108)은 사이드 월(104)의 일 측면에서 사이드 월(104)의 길이 방향을 따라 형성할 수 있다. 제1 채널(108)은 사이드 월(104)의 일 측면과 평행한 층상 구조로 이루어질 수 있다.
예시적인 실시예에서, 제1 채널(108)은 2차원 반도체 물질로 이루어질 수 있다. 2차원 반도체 물질은 전이금속 칼코케나이드(Transition metal dicalcogenides: TMDCs)로서, 한 개의 전이금속 원소와 두 개의 칼코겐 원소로 구성된 구조를 지니며 층상구조를 가져 원자층으로 이루어진 결정형 물질의 단일 층 혹은 다층을 의미할 수 있다.
2차원 반도체 물질은 평상 시에는 부도체 특성을 가지지만 전기장이 주어지면 전도체로 변하는 특성을 보인다. 즉, 2차원 반도체 물질은 별도의 도핑(doping)이 없이도 전압 변화만으로 특정 극성을 띄는 물질이다.
제1 채널(108)은 CMOS의 n 채널일 수 있다. 이 경우, 제1 채널(108)은 MoS2로 이루어질 수 있으나, 이에 한정되는 것은 아니며 2차원 반도체 물질 중 n 채널을 형성할 수 있는 다양한 물질이 사용될 수 있음은 물론이다.
구체적으로, 도 2에 도시된 바와 같이, 기판(102)의 상면, 사이드 월(104)의 일 측면, 및 사이드 월(104)의 상부 면에 걸쳐 제1 채널(108)을 형성할 수 있다.
이때, 제1 채널(108)은 CVD(Chemical Vapor Deposition) 기법을 통해 성장시킬 수 있다. 다음으로, 사이드 월(104)의 일 측면에만 제1 채널(108)을 남기기 위하여 RIE(Reactive Ion Etch)를 통해 비등방성 식각을 할 수 있다. 그러면, 기판(102)의 상면 및 사이드 월(104)의 상부 면에 성장된 제1 채널(108)을 제거하고 사이드 월(104)의 일 측면에만 제1 채널(108)이 남아 있게 된다.
다음으로, 사이드 월(104)의 타 측면에 제2 채널(110)을 형성한다(Step 5). 제2 채널(110)은 사이드 월(104)의 타 측면에서 사이드 월(104)의 길이 방향을 따라 형성될 수 있다. 제2 채널(110)은 사이드 월(104)의 타 측면과 평행한 층상 구조로 이루어질 수 있다. 예시적인 실시예에서, 제2 채널(110)은 2차원 반도체 물질로 이루어질 수 있다.
제2 채널(110)은 CMOS의 p 채널일수 있다. 이 경우, 제2 채널(110)은 WSe2로 이루어질 수 있으나, 이에 한정되는 것은 아니며 2차원 반도체 물질 중 p 채널을 형성할 수 있는 다양한 물질이 사용될 수 있음은 물론이다. 제2 채널(110)은 제1 채널(108)을 형성하는 것과 동일한 방식으로 형성될 수 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 여기서는 사이드 월(104)의 일 측면에 n 채널이 형성되고, 사이드 월(104)의 타 측면에 p 채널이 형성되는 것을 도시하였으나, 이에 한정되는 것은 아니며 사이드 월(104)의 일 측면에 p 채널이 형성되고, 사이드 월(104)의 타 측면에 n 채널이 형성될 수도 있다.
다음으로, 사이드 월(104)의 일단에 공통 드레인 전극(112)을 형성하고, 사이드 월(104)의 타단에 제1 소스 전극(114) 및 제2 소스 전극(116)을 형성한다(Step 6).
구체적으로, 사이드 월(104)의 일단에 공통 드레인 전극(112)을 형성할 수 있다. 개시되는 실시예에서, 수직한 입체 구조물로 이루어지는 CMOS는 사이드 월(104)의 길이 방향의 중심축을 기준으로 일측(예를 들어, 중심축의 좌측)에 제1 MOSFET이 형성되고, 타측(예를 들어, 중심축의 우측)에 제2 MOSFET이 형성될 수 있다.
여기서, 공통 드레인 전극(112)은 CMOS에서 제1 MOSFET(예를 들어, n-MOSFET(n 채널을 갖는 MOSFET))과 제2 MOSFET(예를 들어, p-MOSFET(p 채널을 갖는 MOSFET))에 공통되는 드레인 전극을 의미할 수 있다.
공통 드레인 전극(112)은 사이드 월(104)의 일단에서 사이드 월(104)의 일 측면, 상부 면, 및 타 측면을 감싸며 마련될 수 있다. 즉, 공통 드레인 전극(112)은 사이드 월(104)의 일 측면에서 제1 채널(108)을 커버하며 마련되고, 사이드 월(104)의 타 측면에서 제2 채널(110)을 커버하며 마련될 수 있다.
여기서는, CMOS 인버터를 형성하기 위하여 공통 드레인 전극(112)이 형성되는 것을 일 예로 도시하였으나, 이에 한정되는 것은 아니며 사이드 월(104)의 일단에 제1 MOSFET의 드레인 전극과 제2 MOSFET의 드레인 전극이 상호 이격되어 형성될 수도 있다.
또한, 사이드 월(104)의 타단에는 제1 소스 전극(114) 및 제2 소스 전극(116)이 각각 이격되어 형성될 수 있다. 제1 소스 전극(114)은 제1 MOSFET의 소스 전극이고, 제2 소스 전극(116)은 제2 MOSFET의 소스 전극일 수 있다.
구체적으로, 제1 소스 전극(114)은 사이드 월(104)의 타단에서 사이드 월(104)의 일 측면과 상부 면 일부에 형성될 수 있다. 이때, 제1 소스 전극(114)은 사이드 월(104)의 일 측면에서 제1 채널(108)을 커버하며 마련될 수 있다. 제1 소스 전극(114)은 그라운드 전기적으로 연결될 수 있다.
제2 소스 전극(116)은 사이드 월(104)의 타단에서 사이드 월(104)의 타 측면과 상부 면 일부에 형성될 수 있다. 제2 소스 전극(116)은 사이드 월(104)의 상부 면에서 제1 소스 전극(114)과 일정 간격 이격되어 마련될 수 있다. 제2 소스 전극(116)은 사이드 월(104)의 타 측면에서 제2 채널(110)을 커버하며 마련될 수 있다. 제2 소스 전극(116)에는 전압이 인가될 수 있다.
공통 드레인 전극(112), 제1 소스 전극(114), 및 제2 소스 전극(116)은 노광 공정을 통해 패터닝 한 후 E-beam evaporator과 같은 증착 기법을 통해 금속을 증착하여 형성할 수 있다.
다음으로, 사이드 월(104)의 일단과 타단 사이에서 게이트 절연층(118)을 형성한다(Step 7). 게이트 절연층(118)은 제1 채널(108), 사이드 월(104)의 상부면, 제2 채널(110)을 감싸며 마련될 수 있다. 게이트 절연층(118)은 후술하는 게이트 전극과 공통 드레인 전극(112), 제1 소스 전극(114), 및 제2 소스 전극(116)을 전기적으로 절연시키는 역할을 할 수 있다.
게이트 절연층(118)은 유전 상수가 큰 High-k 물질(예를 들어, Al2O3 또는 HfO2 등)로 이루어질 수 있다. 게이트 절연층(118)은 ALD(Atomic Layer Deposition)를 통해 증착하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 사이드 월(104)의 일단과 타단 사이에서 공통 게이트 전극(120)을 형성한다(Step 8). 여기서, 공통 게이트 전극(120)은 CMOS에서 제1 MOSFET과 제2 MOSFET에 공통되는 게이트 전극을 의미할 수 있다.
공통 게이트 전극(120)은 사이드 월(104)의 일단과 타단 사이에서 게이트 절연층(118) 상에 마련될 수 있다. 공통 게이트 전극(120)은 게이트 절연층(118)의 표면을 따라 형성될 수 있다. 공통 게이트 전극(120)은 공통 드레인 전극(112), 제1 소스 전극(114), 및 제2 소스 전극(116)과 각각 이격되어 마련될 수 있다.
또한, 여기서는 CMOS 인버터를 형성하기 위하여 공통 게이트 전극(120)이 형성되는 것을 일 예로 도시하였으나, 이에 한정되는 것은 아니며 제1 MOSFET의 게이트 전극과 제2 MOSFET의 게이트 전극이 상호 이격되어 형성될 수도 있다.
한편, 공통 드레인 전극(112)과 공통 게이트 전극(120) 사이에 절연 물질의 스페이서가 마련될 수 있다. 또한, 제1 소스 전극(114)과 제2 소스 전극(116) 및 공통 게이트 전극(120) 사이에 절연 물질의 스페이서가 마련될 수 있다.
개시되는 실시예에 의하면, 기판(102)에 수직하게 돌출된 사이드 월(104)을 형성하고 사이드 월(104)의 일측면에 제1 MOSFET을 형성하며, 사이드 월(104)의 타측면에 제2 MOSFET을 형성함으로써, CMOS를 기판에 수직한 3차원 입체 구조물로 형성하여 CMOS가 차지하는 단면적을 줄일 수 있고 그로 인해 CMOS의 집적도를 향상시킬 수 있게 된다.
도 3은 본 발명의 일 실시예에 따른 CMOS를 나타낸 사시도이다.
도 3을 참조하면, CMOS(100)는 기판(102)의 상면에 사이드 월(104)이 수직하게 돌출되어 마련될 수 있다. 사이드 월(104)의 일 측면(예를 들어, 좌측면)에는 제1 채널(108)이 형성되고, 사이드 월(104)의 타 측면(예를 들어, 우측면)에는 제2 채널(110)이 형성될 수 있다.
사이드 월(104)의 일단에는 제1 채널(108) 및 제2 채널(110)을 감싸며 공통 드레인 전극(112)이 형성될 수 있다. 사이드 월(104)의 타단에는 제1 소스 전극(114) 및 제2 소스 전극(116)이 각각 이격하여 형성될 수 있다.
사이드 월(104)의 일단과 타단 사이에서 공통 게이트 전극(120)이 제1 채널(108) 및 제2 채널(110)을 감싸며 형성될 수 있다. 또한, 공통 드레인 전극(112)과 공통 게이트 전극(120) 사이에 스페이서(122)가 형성되고, 제1 소스 전극(114)과 제2 소스 전극(116) 및 공통 게이트 전극(120) 사이에 스페이서(122)가 형성될 수 있다.
공통 게이트 전극(120)에 입력 전압(VIN)이 인가될 수 있다. 제1 소스 전극(114)에 전원 전압(VDD)이 인가될 수 있다. 제2 소스 전극(116)은 그라운드에 연결될 수 있다. 공통 드레인 전극(112)은 출력단에 연결될 수 있다.
여기서, CMOS(100)는 사이드 월(104)의 길이 방향의 중심 축을 기준으로 일측에 제1 MOSFET(예를 들어, n-MOSFET)이 형성되고, 타측에 제2 MOSFET(예를 들어, p-MOSFET)이 형성됨으로써, CMOS(100)의 단면적이 줄어 들어 CMOS(100)의 집적도를 향상시킬 수 있게 된다.
즉, CMOS(100)는 기판(102)의 상면에서 수직하게 돌출된 사이드 월(104)의 일 측면에 제1 MOSFET이 적층되고, 사이드 월(104)의 타 측면에 제2 MOSFET이 적층되어 사이드 월(104)을 기준으로 제1 MOSFET과 제2 MOSFET이 좌우 대칭하는 형태로 마련될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조 방법을 나타낸 도면이다.
도 4를 참조하면, 기판(202)을 준비한다(Step 1). 예시적인 실시예에서, 기판(202)은 옥사이드(Oxide)로 이루어질 수 있으나, 이에 한정되는 것은 아니며 그 이외에 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3), 질화 갈륨(GaN) 등 다양한 재질이 사용될 수 있다. 기판(202)은 후술하는 트렌치(204)를 형성할 수 있을 정도의 두께로 마련될 수 있다.
다음으로, 기판(202)에 홈 형태의 사이드 월(204)을 형성한다(Step 2). 사이드 월(204)은 폭은 좁고 길이가 긴 홈 형태의 3차원 입체 구조물일 수 있다.
즉, 도 1에 도시된 사이드 월(104)은 기판(202)의 상면에서 수직하게 돌출된 형태의 3차원 입체 구조물이나, 도 4에 도시된 사이드 월(204)은 기판(202)의 상면에서 수직하게 파인 홈 형태의 3차원 입체 구조물이다. 예를 들어, 기판(202)에 노광 공정을 통해 패터닝을 한 후, ICP-RIE 방식을 통해 식각하여 홈 형태의 사이드 월(204)을 형성할 수 있다.
다음으로, 사이드 월(204)의 일측 내벽에 제1 채널(206)을 형성하고, 사이드 월(204)의 타측 내벽에 제2 채널(208)을 형성한다(Step 3). 제1 채널(206)은 사이드 월(204)의 일측 내벽과 평행한 층상 구조로 이루어질 수 있다. 제2 채널(208)은 사이드 월(204)의 타측 내벽과 평행한 층상 구조로 이루어질 수 있다.
제1 채널(206)은 2차원 반도체 물질 중 n 채널을 형성할 수 있는 물질로 이루어지고, 제2 채널(208)은 2차원 반도체 물질 중 p 채널을 형성할 수 있는 물질로 이루어질 수 있다. 제1 채널(206)과 제2 채널(208)의 형성 방법은 도 1의 경우와 동일 또는 유사할 수 있다.
다음으로, 기판(202)의 상면과 제1 채널(206) 및 제2 채널(208)을 감싸며 게이트 절연층(210)을 형성한다(Step 4). 게이트 절연층(210)은 사이드 월(204)의 중심 부분에 마련될 수 있다.
즉, 게이트 절연층(210)은 사이드 월(204)의 일단 및 타단을 제외한 부분에서 기판(202)의 상면에 형성되고, 제1 채널(206) 및 제2 채널(208)을 감싸며 마련될 수 있다. 게이트 절연층(210)은 사이드 월(204)의 내벽을 따라 마련될 수 있다.
다음으로, 게이트 절연층(210) 상에 스페이서(212)를 형성한다(Step 5). 스페이서(212)는 절연 물질로 이루어질 수 있다. 스페이서(212)는 게이트 절연층(210)의 일단부와 타단부 상에 한 쌍으로 상호 이격되어 마련될 수 있다.
스페이서(212)는 기판(202)의 상부에서 게이트 절연층(210) 상에 형성될 수 있다. 또한, 스페이서(212)는 홈 형태의 사이드 월(204)의 내부를 채우며 형성될 수 있다.
다음으로, 한 쌍의 스페이서(212) 사이에 공통 게이트 전극(214)을 형성한다(Step 6). 공통 게이트 전극(214)은 기판(202)의 상부에서 게이트 절연층(210) 상에 형성될 수 있다. 또한, 공통 게이트 전극(214)은 홈 형태의 사이드 월(204)의 내부를 채우며 형성될 수 있다.
다음으로, 기판(202)의 일단에서 공통 드레인 전극(216)을 형성하고, 기판(202)의 타단에서 제1 소스 전극(218) 및 제2 소스 전극(220)을 형성한다(Step 7).
공통 드레인 전극(216)은 기판(202)의 일단에서 기판(202)의 상면에 형성될 수 있다. 또한, 공통 드레인 전극(216)은 기판(202)의 일단에서 홈 형태의 사이드 월(204)의 내부를 채우며 형성될 수 있다. 이때, 공통 드레인 전극(216)은 제1 채널(206) 및 제2 채널(208)을 커버하며 마련될 수 있다.
제1 소스 전극(218)은 기판(202)의 타단 일측에 마련될 수 있다. 제1 소스 전극(218)은 기판(202)의 타단에서 기판(202)의 상면 일측에 형성될 수 있다. 제1 소스 전극(218)은 제1 채널(206)을 커버하며 사이드 월(204)의 내벽을 따라 마련될 수 있다.
제2 소스 전극(220)은 기판(202)의 타단 타측에 마련될 수 있다. 제2 소스 전극(220)은 기판(202)의 타단에서 기판(202)의 상면 타측에 형성될 수 있다.
제2 소스 전극(220)은 제2 채널(208)을 커버하며 사이드 월(204)의 내벽을 따라 마련될 수 있다. 제1 소스 전극(218)과 제2 소스 전극(220)은 상호 이격되어 마련될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 CMOS를 나타낸 사시도이다.
도 5를 참조하면, CMOS(200)는 기판(202)의 상면에서 수직하게 홈 형태의 사이드 월(204)이 형성될 수 있다. 사이드 월(204)의 내벽 일측에는 제1 채널(206)이 형성되고, 사이드 월(204)의 내벽 타측에는 제2 채널(208)이 형성될 수 있다.
기판(202)의 일단에서 기판(202)의 상면 및 사이드 월(204)의 내부에는 공통 드레인 전극(216)이 형성될 수 있다. 공통 드레인 전극(216)은 제1 채널(206) 및 제2 채널(208)을 커버하며 마련될 수 있다.
기판(202)의 타단에는 제1 소스 전극(218)과 제2 소스 전극(220)이 상호 이격하여 마련될 수 있다. 제1 소스 전극(218)은 사이드 월(204)의 내부에서 제1 채널(206)을 커버하며 마련될 수 있다. 제2 소스 전극(220)은 사이드 월(204)의 내부에서 제2 채널(208)을 커버하며 마련될 수 있다.
사이드 월(204)의 중심부에는 공통 게이트 전극(214)이 게이트 절연층(210) 상에 형성될 수 있다. 공통 게이트 전극(214)은 사이드 월(204)의 내부를 채우며 마련될 수 있다. 공통 게이트 전극(214)과 공통 드레인 전극(216) 사이에는 스페이서(212)가 마련될 수 있다. 또한, 공통 게이트 전극(214)과 제1 소스 전극(218) 및 제2 소스 전극(220) 사이에는 스페이서(212)가 마련될 수 있다.
여기서, CMOS(200)는 홈 형태의 사이드 월(204)의 길이 방향의 중심 축을 기준으로 일측에 제1 MOSFET(예를 들어, n-MOSFET)이 형성되고, 타측에 제2 MOSFET(예를 들어, p-MOSFET)이 형성됨으로써, CMOS(200)의 단면적이 줄어 들어 CMOS(200)의 집적도를 향상시킬 수 있게 된다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다. 저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100, 200 : CMOS
102, 202 : 기판
104, 204 : 사이드 월
106 : 식각 방지층
108, 206 : 제1 채널
110, 208 : 제2 채널
112, 216 : 공통 드레인 전극
114, 218 : 제1 소스 전극
116, 220 : 제2 소스 전극
118, 210 : 게이트 절연층
120, 214 : 공통 게이트 전극

Claims (18)

  1. 기판;
    상기 기판의 상면에서 수직하게 돌출되어 형성되는 사이드 월;
    상기 사이드 월의 일 측면에 상기 사이드 월의 길이 방향을 따라 형성되는 제1 채널; 및
    상기 사이드 월의 타 측면에 상기 사이드 월의 길이 방향을 따라 형성되는 제2 채널을 포함하는, CMOS 소자.
  2. 제1항에 있어서,
    상기 제1 채널은, 상기 사이드 월의 일 측면에서 상기 사이드 월의 일 측면과 평행한 층상 구조로 마련되고,
    상기 제2 채널은, 상기 사이드 월의 타 측면에서 상기 사이드 월의 타 측면과 평행한 층상 구조로 마련되는, CMOS 소자.
  3. 제2항에 있어서,
    상기 제1 채널은, 2차원 반도체 물질 중 n 채널을 형성할 수 있는 물질로 이루어지고,
    상기 제2 채널은, 2차원 반도체 물질 중 p 채널을 형성할 수 있는 물질로 이루어지는, CMOS 소자.
  4. 제2항에 있어서,
    상기 CMOS 소자는,
    상기 사이드 월의 일단에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 마련되는 공통 드레인 전극;
    상기 사이드 월의 타단에서 상기 제1 채널을 커버하며 마련되는 제1 소스 전극;
    상기 사이드 월의 타단에서 상기 제2 채널을 커버하며 마련되고 상기 제1 소스 전극과 이격되는 제2 소스 전극;
    상기 사이드 월의 일단과 타단 사이에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 마련되는 게이트 절연층; 및
    상기 게이트 절연층의 표면에 마련되고, 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 마련되는 공통 게이트 전극을 더 포함하는, CMOS 소자.
  5. 제4항에 있어서,
    상기 CMOS 소자는,
    상기 공통 드레인 전극과 상기 공통 게이트 전극 사이에 마련되고, 상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 마련되는 스페이서를 더 포함하는, CMOS 소자.
  6. 기판을 준비하는 단계;
    상기 기판을 식각하여 상기 기판의 상면에서 수직하게 돌출되는 사이드 월을 형성하는 단계;
    상기 기판 및 상기 사이드 월의 표면에 식각 방지층을 형성하는 단계;
    상기 사이드 월의 일 측면에 상기 사이드 월의 길이 방향을 따라 제1 채널을 형성하는 단계; 및
    상기 사이드 월의 타 측면에 상기 사이드 월의 길이 방향을 따라 제2 채널을 형성하는 단계를 포함하는, CMOS 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1 채널을 형성하는 단계는,
    상기 기판의 상면, 상기 사이드 월의 일 측면, 및 상기 사이드 월의 상부 면에 걸쳐 n 채널을 형성할 수 있는 2차원 반도체 물질을 성장시키는 단계; 및
    비등방성 식각을 통해 상기 n 채널을 형성할 수 있는 2차원 반도체 물질을 상기 사이드 월의 일 측면에만 남기는 단계를 포함하고,
    상기 제2 채널을 형성하는 단계는,
    상기 기판의 상면, 상기 사이드 월의 타 측면, 및 상기 사이드 월의 상부 면에 걸쳐 p 채널을 형성할 수 있는 2차원 반도체 물질을 성장시키는 단계; 및
    비등방성 식각을 통해 상기 p 채널을 형성할 수 있는 2차원 반도체 물질을 상기 사이드 월의 타 측면에만 남기는 단계를 포함하는, CMOS 소자의 제조방법.
  8. 제6항에 있어서,
    상기 CMOS 소자의 제조방법은,
    상기 사이드 월의 일단에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 공통 드레인 전극을 형성하는 단계;
    상기 사이드 월의 타단에서 상기 제1 채널을 커버하며 제1 소스 전극을 형성하는 단계;
    상기 사이드 월의 타단에서 상기 제2 채널을 커버하며 상기 제1 소스 전극과 이격되도록 제2 소스 전극을 형성하는 단계;
    상기 사이드 월의 일단과 타단 사이에서 상기 제1 채널, 상기 사이드 월의 상부 면, 및 상기 제2 채널을 감싸며 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층의 표면에 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 공통 게이트 전극을 형성하는 단계를 더 포함하는, CMOS 소자의 제조방법.
  9. 제8항에 있어서,
    상기 CMOS 소자의 제조방법은,
    상기 공통 드레인 전극과 상기 공통 게이트 전극 사이에 스페이서를 형성하는 단계; 및
    상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 스페이서를 형성하는 단계를 더 포함하는, CMOS 소자의 제조방법.
  10. 기판;
    상기 기판의 상면에서 수직하게 파인 홈 형태의 사이드 월;
    상기 홈 형태의 사이드 월의 일측 내벽에 상기 사이드 월의 길이 방향을 따라 형성되는 제1 채널; 및
    상기 홈 형태의 사이드 월의 타측 내벽에 상기 사이드 월의 길이 방향을 따라 형성되는 제2 채널을 포함하는, CMOS 소자.
  11. 제10항에 있어서,
    상기 제1 채널은, 상기 사이드 월의 일측 내벽에서 상기 사이드 월의 일측 내벽과 평행한 층상 구조로 마련되고,
    상기 제2 채널은, 상기 사이드 월의 타측 내벽에서 상기 사이드 월의 타측 내벽과 평행한 층상 구조로 마련되는, CMOS 소자.
  12. 제11항에 있어서,
    상기 제1 채널은, 2차원 반도체 물질 중 n 채널을 형성할 수 있는 물질로 이루어지고,
    상기 제2 채널은, 2차원 반도체 물질 중 p 채널을 형성할 수 있는 물질로 이루어지는, CMOS 소자.
  13. 제11항에 있어서,
    상기 CMOS 소자는,
    상기 기판의 일단에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 마련되는 공통 드레인 전극;
    상기 기판의 타단에서 상기 제1 채널을 커버하며 마련되는 제1 소스 전극;
    상기 기판의 타단에서 상기 제2 채널을 커버하며 마련되고 상기 제1 소스 전극과 이격되는 제2 소스 전극;
    상기 기판의 일단과 타단 사이에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 마련되는 게이트 절연층; 및
    상기 게이트 절연층 상에 마련되고, 상기 공통 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극과 각각 이격되어 마련되는 공통 게이트 전극을 더 포함하는, CMOS 소자.
  14. 제13항에 있어서,
    상기 CMOS 소자는,
    상기 공통 드레인 전극과 상기 공통 게이트 전극 사이에 마련되고, 상기 공통 게이트 전극과 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에 마련되는 스페이서를 더 포함하는, CMOS 소자.
  15. 기판을 준비하는 단계;
    상기 기판의 상면에서 수직하게 파인 홈 형태의 사이드 월을 형성하는 단계;
    상기 홈 형태의 사이드 월의 일측 내벽에 상기 사이드 월의 길이 방향을 따라 제1 채널을 형성하는 단계; 및
    상기 홈 형태의 사이드 월의 타측 내벽에 상기 사이드 월의 길이 방향을 따라 제2 채널을 형성하는 단계를 포함하는, CMOS 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제1 채널은, 상기 사이드 월의 일측 내벽에서 상기 사이드 월의 일측 내벽과 평행한 층상 구조로 마련되고,
    상기 제2 채널은, 상기 사이드 월의 타측 내벽에서 상기 사이드 월의 타측 내벽과 평행한 층상 구조로 마련되는, CMOS 소자의 제조방법.
  17. 제16항에 있어서,
    상기 CMOS 소자의 제조방법은,
    상기 기판의 중심 부분에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 상기 사이드 월의 내벽을 따라 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 일단부와 타단부 상에 상기 사이드 월의 내부를 채우며 상호 이격되는 한 쌍의 스페이서를 형성하는 단계;
    상기 한 쌍의 스페이서 사이에 상기 사이드 월의 내부를 채우며 공통 게이트 전극을 형성하는 단계;
    상기 기판의 일단에서 상기 기판의 상면, 상기 제1 채널, 및 상기 제2 채널을 감싸며 공통 드레인 전극을 형성하는 단계;
    상기 기판의 타단에서 상기 제1 채널을 감싸며 제1 소스 전극을 형성하는 단계; 및
    상기 기판의 타단에서 상기 제1 소스 전극과 이격하고 상기 제2 채널을 감싸며 제2 소스 전극을 형성하는 단계를 포함하는, CMOS 소자의 제조방법.
  18. 제1항 내지 제9항 중 어느 한 항에 기재된 CMOS 소자를 구비하는 반도체 칩.
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