KR20240038217A - 스캔 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

스캔 구동부는 화소행들에 연결되는 복수의 스테이지들을 포함할 수 있고, 스테이지들 각각은 제1 펄스를 포함하는 제1 스캔 신호, 및 제1 스캔 신호가 반전된 형태를 가지고 제1 펄스의 폭보다 큰 폭을 가지는 제2 펄스를 포함하는 제2 스캔 신호를 출력할 수 있다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 스캔 구동부 및 스캔 구동부를 포함하는 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 화소들 및 화소들에 스캔 신호들을 제공하는 스캔 구동부를 포함할 수 있다. 화소들 각각은 서로 다른 타입의 트랜지스터들(예를 들면, P형 트랜지스터 및 N형 트랜지스터)을 포함할 수 있다. 서로 다른 타입의 트랜지스터들을 구동하기 위하여 표시 장치는 두 개 이상의 스캔 구동부들을 포함할 수 있다. 표시 장치가 두 개 이상의 스캔 구동부들을 포함하는 경우에 표시 장치의 데드 스페이스가 증가할 수 있다.
본 발명의 일 목적은 데드 스페이스가 감소된 표시 장치 및 이에 포함되는 스캔 구동부를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 스캔 구동부는 화소행들에 연결되는 복수의 스테이지들을 포함할 수 있고, 상기 스테이지들 각각은 제1 펄스를 포함하는 제1 스캔 신호, 및 상기 제1 스캔 신호가 반전된 형태를 가지고 상기 제1 펄스의 폭보다 큰 폭을 가지는 제2 펄스를 포함하는 제2 스캔 신호를 출력할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 상기 제1 스캔 신호를 생성하는 스캔 신호 생성부, 및 상기 제1 스캔 신호에 기초하여 상기 제2 스캔 신호를 생성하는 스캔 신호 변환부를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호 변환부는 NAND 게이트로 구현될 수 있다.
일 실시예에 있어서, 상기 스테이지들은 n번째(n은 1 이상의 자연수) 스테이지 및 n+1번째 스테이지를 포함할 수 있고, 상기 n번째 스테이지의 상기 스캔 신호 변환부는 상기 n번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n번째 제1 스캔 신호 및 상기 n+1번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n+1번째 제1 스캔 신호에 기초하여 n번째 제2 스캔 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 n번째 스테이지의 상기 스캔 신호 변환부는 하이 전압을 전송하는 하이 전압 라인과 상기 n번째 제2 스캔 신호가 출력되는 출력 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴온되는 제1 트랜지스터, 상기 하이 전압 라인과 상기 출력 노드 사이에 연결되고, 상기 n+1번째 제1 스캔 신호에 응답하여 턴온되는 제2 트랜지스터, 로우 전압을 전송하는 로우 전압 라인과 중간 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴오프되는 제3 트랜지스터, 및 상기 중간 노드와 상기 출력 노드 사이에 연결되고, 상기 n+1번째 제1 스캔 신호에 응답하여 턴오프되는 제4 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 P형 트랜지스터일 수 있고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 N형 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 n번째 스테이지에서 출력되는 상기 n번째 제2 스캔 신호와 상기 n+1번째 스테이지에서 출력되는 n+1번째 제2 스캔 신호는 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 상기 스캔 신호 생성부는 P형 트랜지스터 및 N형 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 펄스의 상기 폭은 상기 제1 펄스의 상기 폭의 2 배 이상일 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 각각이 복수의 화소들을 포함하는 화소행들, 및 상기 화소행들에 연결되는 복수의 스테이지들을 포함하는 스캔 구동부를 포함할 수 있고, 상기 스테이지들 각각은 제1 펄스를 포함하는 제1 스캔 신호, 및 상기 제1 스캔 신호가 반전된 형태를 가지고 상기 제1 펄스의 폭보다 큰 폭을 가지는 제2 펄스를 포함하는 제2 스캔 신호를 출력할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 상기 제1 스캔 신호를 생성하는 스캔 신호 생성부, 및 상기 제1 스캔 신호에 기초하여 상기 제2 스캔 신호를 생성하는 스캔 신호 변환부를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호 변환부는 NAND 게이트로 구현될 수 있다.
일 실시예에 있어서, 상기 스테이지들은 n번째(n은 1 이상의 자연수) 스테이지 및 n+1번째 스테이지를 포함할 수 있고, 상기 n번째 스테이지의 상기 스캔 신호 변환부는 상기 n번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n번째 제1 스캔 신호 및 상기 n+1번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n+1번째 제1 스캔 신호에 기초하여 n번째 제2 스캔 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 n번째 스테이지에서 출력되는 상기 n번째 제2 스캔 신호와 상기 n+1번째 스테이지에서 출력되는 n+1번째 제2 스캔 신호는 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 펄스의 상기 폭은 상기 제1 펄스의 상기 폭의 2 배 이상일 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 상기 제1 스캔 신호에 응답하여 턴온되는 P형 트랜지스터, 및 상기 제2 스캔 신호에 응답하여 턴온되는 N형 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 화소행들에 각각 발광 신호들을 출력하는 발광 구동부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소행들은 n번째(n은 3 이상의 자연수) 화소행을 포함할 수 있고, 상기 스테이지들은 n-2번째 제1 스캔 신호 및 n-2번째 제2 스캔 신호를 출력하는 n-2번째 스테이지, n-1번째 제1 스캔 신호 및 n-1번째 제2 스캔 신호를 출력하는 n-1번째 스테이지, 및 n번째 제1 스캔 신호 및 n번째 제2 스캔 신호를 출력하는 n번째 스테이지를 포함할 수 있다. 상기 발광 신호들은 n번째 발광 신호를 포함할 수 있고, 상기 n번째 화소행의 화소는 상기 n번째 제1 스캔 신호, 상기 n번째 제2 스캔 신호, 상기 n-2번째 제2 스캔 신호, 상기 n번째 발광 신호, 및 상기 n-1번째 제1 스캔 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 n번째 화소행의 상기 화소는 제1 노드와 제2 노드 사이에 연결되고, 제3 노드의 전압에 응답하여 턴온되는 제1 트랜지스터, 데이터 신호를 전송하는 데이터 라인과 상기 제1 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴온되는 제2 트랜지스터, 상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 n번째 제2 스캔 신호에 응답하여 턴온되는 제3 트랜지스터, 초기화 전압을 전송하는 초기화 라인과 상기 제3 노드 사이에 연결되고, 상기 n-2번째 제2 스캔 신호에 응답하여 턴온되는 제4 트랜지스터, 제1 전원 전압을 전송하는 제1 전원 라인과 상기 제1 노드 사이에 연결되고, 상기 n번째 발광 신호에 응답하여 턴온되는 제5 트랜지스터, 상기 제2 노드와 제4 노드 사이에 연결되고, 상기 n번째 발광 신호에 응답하여 턴온되는 제6 트랜지스터, 상기 초기화 라인과 상기 제4 노드 사이에 연결되고, 상기 n-1번째 제1 스캔 신호에 응답하여 턴온되는 제7 트랜지스터, 상기 제1 전원 라인과 상기 제3 노드 사이에 연결되는 스토리지 커패시터, 및 상기 제4 노드와 제2 전원 전압을 전송하는 제2 전원 라인 사이에 연결되는 발광 다이오드를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각은 P형 트랜지스터일 수 있고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 N형 트랜지스터일 수 있다.
본 발명의 실시예들에 따른 스캔 구동부 및 이를 포함하는 표시 장치에 있어서, 스캔 구동부의 스테이지들 각각이 P형 트랜지스터를 구동하기 위한 제1 스캔 신호 및 N형 트랜지스터를 구동하기 위한 제2 스캔 신호를 출력함에 따라, 스캔 구동부의 면적이 감소할 수 있고, 표시 장치의 데드 스페이스가 감소할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 하나의 프레임 구간 동안 도 2의 화소의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동부를 나타내는 블록도이다.
도 5는 도 4의 스캔 구동부에서 출력되는 스캔 신호들을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 스테이지들을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 스캔 신호 변환부를 나타내는 블록도이다.
도 8은 도 7의 스캔 신호 변환부의 입력들 및 출력을 나타내는 표이다.
도 9는 본 발명의 일 실시예에 따른 스캔 신호 변환부를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 11은 도 10의 전자 기기의 일 예를 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 스캔 구동부 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(또는 표시 영역)(110), 스캔 구동부(120), 데이터 구동부(130), 발광 구동부(140), 및 타이밍 제어부(150)를 포함할 수 있다.
표시부(110)는 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에 있어서, 복수의 화소들(PX)은 적색 광을 방출하는 적색 화소들, 녹색 광을 방출하는 녹색 화소들, 및 청색 광을 방출하는 청색 화소들을 포함할 수 있다. 화소들(PX)에 의해 복수의 화소행들(PR[1], …, PR[n], …, PR[M])(n은 3 이상의 자연수이고, M은 n보다 큰 자연수임)이 정의될 수 있다. 예를 들면, 화소행들(PR[1], …, PR[n], …, PR[M]) 각각은 제1 방향(DR1)으로 연장될 수 있고, 화소행들(PR[1], …, PR[n], …, PR[M])은 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 배열될 수 있다.
화소들(PX) 각각은 적어도 하나의 P형 트랜지스터(예를 들면, PMOS 트랜지스터) 및 적어도 하나의 N형 트랜지스터(예를 들면, NMOS 트랜지스터)를 포함할 수 있다. 일 실시예에 있어서, P형 트랜지스터는 다결정 실리콘 반도체를 포함할 수 있고, N형 트랜지스터는 산화물 반도체를 포함할 수 있다.
스캔 구동부(또는 게이트 구동부)(120)는 화소들(PX)에 제1 스캔 신호들(SS1) 및 제2 스캔 신호들(SS2)을 제공할 수 있다. 스캔 구동부(120)는 제1 제어 신호(SCS)에 기초하여 제1 스캔 신호들(SS1) 및 제2 스캔 신호들(SS2)을 생성할 수 있다. 제1 제어 신호(SCS)는 스캔 개시 신호, 스캔 클록 신호 등을 포함할 수 있다.
제1 스캔 신호(SS1)는 P형 트랜지스터를 구동하기 위한 스캔 신호일 수 있다. 다시 말해, P형 트랜지스터는 제1 스캔 신호(SS1)에 응답하여 턴온될 수 있다. 제2 스캔 신호(SS2)는 N형 트랜지스터를 구동하기 위한 스캔 신호일 수 있다. 다시 말해, N형 트랜지스터는 제2 스캔 신호(SS2)에 응답하여 턴온될 수 있다. 이에 따라, 화소들(PX) 각각의 P형 트랜지스터는 제1 스캔 신호(SS1)에 응답하여 턴온될 수 있고, 화소들(PX) 각각의 N형 트랜지스터는 제2 스캔 신호(SS2)에 응답하여 턴온될 수 있다.
데이터 구동부(또는 소스 구동부)(130)는 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 데이터 구동부(130)는 제2 영상 데이터(IMD2) 및 제2 제어 신호(DCS)에 기초하여 데이터 신호들(DS)을 생성할 수 있다. 제2 영상 데이터(IMD2)는 화소들(PX)에 대응하는 계조 값들을 포함할 수 있다. 제2 제어 신호(DCS)는 데이터 개시 신호, 데이터 클록 신호, 로드 신호 등을 포함할 수 있다.
발광 구동부(140)는 화소들(PX)에 발광 신호들(EM)을 제공할 수 있다. 일 실시예에 있어서, 발광 구동부(140)는 화소행들(PR[1], …, PR[n], …, PR[M])에 각각 발광 신호들(EM)을 출력할 수 있다. 발광 구동부(140)는 제3 제어 신호(ECS)에 기초하여 발광 신호들(EM)을 생성할 수 있다. 제3 제어 신호(ECS)는 발광 개시 신호, 발광 클록 신호 등을 포함할 수 있다.
타이밍 제어부(150)는 스캔 구동부(120)의 동작, 데이터 구동부(130)의 동작, 및 발광 구동부(140)의 동작을 제어할 수 있다. 타이밍 제어부(150)는 외부(예를 들면, 프로세서)로부터 수신한 제1 영상 데이터(IMD1) 및 제어 신호(CTL)에 기초하여 제2 영상 데이터(IMD2), 제1 제어 신호(GCS), 제2 제어 신호(DCS), 및 제3 제어 신호(ECS)를 생성할 수 있다. 제1 영상 데이터(IMD1)는 화소들(PX)에 대응하는 계조 값들을 포함할 수 있다. 제어 신호(CTL)는 클록 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다. 일 실시예에 있어서, 타이밍 제어부(150)는 제1 영상 데이터(IMD1)를 보상하여 제2 영상 데이터(IMD2)를 생성할 수 있다.
도 1에는 스캔 구동부(120)가 제1 방향(DR1)으로 표시부(110)의 제1 측에 배치되고 발광 구동부(140)가 제1 방향(DR1)으로 표시부(110)의 제2 측에 배치되는 것이 도시되어 있으나, 본 발명은 이에 한정되지 아니한다. 일 실시예에 있어서, 스캔 구동부(120)는 제1 방향(DR1)으로 표시부(110)를 사이에 두고 표시부(110)의 바깥에 배치될 수 있고, 발광 구동부(140)는 제1 방향(DR1)으로 표시부(110) 및 스캔 구동부(120)를 사이에 두고 스캔 구동부(120)의 바깥에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PX)를 나타내는 회로도이다. 예를 들면, 도 2는 도 1의 n번째 화소행(PR[n])의 화소(PX)를 나타낼 수 있다.
도 2를 참조하면, 화소(PX)는 복수의 트랜지스터들, 적어도 하나의 커패시터, 및 발광 다이오드(LD)를 포함할 수 있다. 일 실시예에 있어서, 복수의 트랜지스터들은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함할 수 있고, 적어도 하나의 커패시터는 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있고, 제3 노드(N3)의 전압에 응답하여 턴온될 수 있다. 제1 트랜지스터(T1)의 제1 전극(예를 들면, 소스 전극)은 제1 노드(N1)에 연결될 수 있고, 제1 트랜지스터(T1)의 제2 전극(예를 들면, 드레인 전극)은 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)와 제1 노드(N1) 사이의 전압에 기초하여 구동 전류를 생성할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 호칭될 수 있다.
제2 트랜지스터(T2)는 데이터 신호(DS)를 전송하는 데이터 라인(DL)과 제1 노드(N1) 사이에 연결될 수 있고, n번째 제1 스캔 신호(SS1[n])에 응답하여 턴온될 수 있다. n번째 제1 스캔 신호(SS1[n])는 스캔 구동부(120)의 n번째 스테이지에서 출력되는 제1 스캔 신호(SS1)일 수 있다. 제2 트랜지스터(T2)의 제1 전극(예를 들면, 소스 전극)은 데이터 라인(DL)에 연결될 수 있고, 제2 트랜지스터(T2)의 제2 전극(예를 들면, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 n번째 제1 스캔 신호(SS1[n])를 전송하는 n번째 제1 스캔 라인에 연결될 수 있다. 제2 트랜지스터(T2)는 n번째 제1 스캔 신호(SS1[n])에 응답하여 제1 노드(N1)에 데이터 신호(DS)를 기입할 수 있다. 제2 트랜지스터(T2)는 기입 트랜지스터로 호칭될 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있고, n번째 제2 스캔 신호(SS2[n])에 응답하여 턴온될 수 있다. n번째 제2 스캔 신호(SS2[n])는 스캔 구동부(120)의 n번째 스테이지에서 출력되는 제2 스캔 신호(SS2)일 수 있다. 제3 트랜지스터(T3)의 제1 전극(예를 들면, 드레인 전극)은 제2 노드(N2)에 연결될 수 있고, 제3 트랜지스터(T3)의 제2 전극(예를 들면, 소스 전극)은 제3 노드(N3)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 n번째 제2 스캔 신호(SS2[n])를 전송하는 n번째 제2 스캔 라인에 연결될 수 있다. 제3 트랜지스터(T3)는 n번째 제2 스캔 신호(SS2[n])에 응답하여 제1 트랜지스터(T1)의 제2 전극과 게이트 전극을 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터로 호칭될 수 있다.
제4 트랜지스터(T4)는 초기화 전압(VINT)을 전송하는 초기화 라인(VINTL)과 제3 노드(N3) 사이에 연결될 수 있고, n-2번째 제2 스캔 신호(SS2[n-2])에 응답하여 턴온될 수 있다. n-2번째 제2 스캔 신호(SS2[n-2])는 스캔 구동부(120)의 n-2번째 스테이지에서 출력되는 제2 스캔 신호(SS2)일 수 있다. 제4 트랜지스터(T4)의 제1 전극(예를 들면, 드레인 전극)은 초기화 라인(VINTL)에 연결될 수 있고, 제4 트랜지스터(T4)의 제2 전극(예를 들면, 소스 전극)은 제3 노드(N3)에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 n-2번째 제2 스캔 신호(SS2[n-2])를 전송하는 n-2번째 제2 스캔 라인에 연결될 수 있다. 제4 트랜지스터(T4)는 n-2번째 제2 스캔 신호(SS2[n-2])에 응답하여 초기화 전압(VINT)으로 제3 노드(N3)를 초기화할 수 있다. 제4 트랜지스터(T4)는 구동 초기화 트랜지스터로 호칭될 수 있다.
제5 트랜지스터(T5)는 제1 전원 전압(ELVDD)을 전송하는 제1 전원 라인(ELVDDL)과 제1 노드(N1) 사이에 연결될 수 있고, n번째 발광 신호(EM[n])에 응답하여 턴온될 수 있다. n번째 발광 신호(EM[n])는 발광 구동부(140)의 n번째 스테이지에서 출력되는 발광 신호(EM)일 수 있다. 제5 트랜지스터(T5)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 라인(ELVDDL)에 연결될 수 있고, 제5 트랜지스터(T5)의 제2 전극(예를 들면, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 n번째 발광 신호(EM[n])를 전송하는 n번째 발광 라인에 연결될 수 있다. 제5 트랜지스터(T5)는 n번째 발광 신호(EM[n])에 응답하여 제1 전원 라인(ELVDDL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제6 트랜지스터(T6)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있고, n번째 발광 신호(EM[n])에 응답하여 턴온될 수 있다. 제6 트랜지스터(T6)의 제1 전극(예를 들면, 소스 전극)은 제2 노드(N2)에 연결될 수 있고, 제6 트랜지스터(T6)의 제2 전극(예를 들면, 드레인 전극)은 제4 노드(N4)에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 n번째 발광 라인에 연결될 수 있다. 제6 트랜지스터(T6)는 n번째 발광 신호(EM[n])에 응답하여 제2 노드(N2)와 제4 노드(N4)를 전기적으로 연결할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터로 호칭될 수 있다.
제7 트랜지스터(T7)는 초기화 라인(VINTL)과 제4 노드(N4) 사이에 연결될 수 있고, n-1번째 제1 스캔 신호(SS1[n-1])에 응답하여 턴온될 수 있다. n-1번째 제1 스캔 신호(SS1[n-1])는 스캔 구동부(120)의 n-1번째 스테이지에서 출력되는 제1 스캔 신호(SS1)일 수 있다. 제7 트랜지스터(T7)의 제1 전극(예를 들면, 소스 전극)은 초기화 라인(VINTL)에 연결될 수 있고, 제7 트랜지스터(T7)의 제2 전극(예를 들면, 드레인 전극)은 제4 노드(N4)에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 n-1번째 제1 스캔 신호(SS1[n-1])를 전송하는 n-1번째 제1 스캔 라인에 연결될 수 있다. 제7 트랜지스터(T7)는 n-1번째 제1 스캔 신호(SS1[n-1])에 응답하여 초기화 전압(VINT)으로 제4 노드(N4)를 초기화할 수 있다. 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터로 호칭될 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 P형 트랜지스터(예를 들면, PMOS 트랜지스터)일 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 N형 트랜지스터(예를 들면, NMOS 트랜지스터)일 수 있다. 상기 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각의 턴온 전압은 로우 전압일 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 턴온 전압은 하이 전압일 수 있다.
산화물 반도체를 포함하는 N형 트랜지스터가 턴온되는데 소요되는 시간은 다결정 실리콘을 포함하는 P형 트랜지스터가 턴온되는데 소요되는 시간보다 클 수 있다. 이에 따라, N형 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 인가되는 제2 스캔 신호(SS2)가 턴온 전압을 유지하는 시간은 P형 트랜지스터인 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)에 인가되는 제1 스캔 신호(SS1)가 턴온 전압을 유지하는 시간보다 클 수 있다.
스토리지 커패시터(CST)는 제1 전원 라인(ELVDDL)과 제3 노드(N3) 사이에 연결될 수 있다. 스토리지 커패시터(CST)의 제1 전극은 제3 노드(N3)에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 전극은 제1 전원 라인(ELVDDL)에 연결될 수 있다. 스토리지 커패시터(CST)는 제3 노드(N3)의 전압을 저장할 수 있다.
발광 다이오드(LD)는 제4 노드(N4)와 제2 전원 전압(ELVSS)을 전송하는 제2 전원 라인(ELVSSL) 사이에 연결될 수 있다. 발광 다이오드(LD)의 제1 전극(예를 들면, 애노드(anode))은 제4 노드(N4)에 연결될 수 있고, 발광 다이오드(LD)의 제2 전극(예를 들면, 캐소드(cathode))은 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LD)는 구동 전류에 기초하여 발광할 수 있다. 발광 다이오드(LD)는 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
도 3은 하나의 프레임 구간 동안 도 2의 화소(PX)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 프레임 구간은 비발광 구간(NEP) 및 발광 구간(EP)을 포함할 수 있다. 비발광 구간(NEP)에서 n번째 발광 신호(EM[n])의 하이 전압에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프될 수 있고, 제1 트랜지스터(T1)와 발광 다이오드(LD)가 전기적으로 분리될 수 있다. 이에 따라, 비발광 구간(NEP)에서 발광 다이오드(LD)에는 구동 전류가 흐르지 않을 수 있고, 발광 다이오드(LD)는 발광하지 않을 수 있다. 비발광 구간(NEP)은 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)을 포함할 수 있다.
제1 구간(P1)에서 n-2번째 제2 스캔 신호(SS2[n-2])의 하이 전압에 응답하여 제4 트랜지스터(T4)가 턴온될 수 있고, 제3 노드(N3)에 초기화 전압(VINT)이 인가될 수 있다. 이에 따라, 제1 구간(P1)에서 제1 트랜지스터(T1)의 게이트 전극이 초기화 전압(VINT)에 의해 초기화될 수 있다.
제2 구간(P2)에서 n-1번째 제1 스캔 신호(SS1[n-1])의 로우 전압에 응답하여 제7 트랜지스터(T7)가 턴온될 수 있고, 제4 노드(N4)에 초기화 전압(VINT)이 인가될 수 있다. 이에 따라, 제2 구간(P2)에서 발광 다이오드(LD)의 제1 전극이 초기화 전압(VINT)에 의해 초기화될 수 있다.
제3 구간(P3)에서 n번째 제2 스캔 신호(SS2[n])의 하이 전압에 응답하여 제3 트랜지스터(T3)가 턴온될 수 있고, 제1 트랜지스터(T1)가 다이오드-연결될 수 있다. 또한, 제3 구간(P3)에서 n번째 제1 스캔 신호(SS1[n])의 로우 전압에 응답하여 제2 트랜지스터(T2)가 턴온될 수 있고, 제3 노드(N3)에 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호(DS)가 인가될 수 있다. 이에 따라, 제3 구간(P3)에서 스토리지 커패시터(CST)에 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호(DS)가 기입될 수 있다.
발광 구간(EP)에서 n번째 발광 신호(EM[n])의 로우 전압에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온될 수 있고, 제1 트랜지스터(T1)와 발광 다이오드(LD)가 전기적으로 연결될 수 있다. 이에 따라, 발광 구간(EP)에서 발광 다이오드(LD)에 구동 전류가 흐를 수 있고, 발광 다이오드(LD)는 구동 전류에 기초하여 발광할 수 있다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동부(400)를 나타내는 블록도이다.
도 4를 참조하면, 스캔 구동부(400)는 복수의 스테이지들(ST[1], …, ST[n-2], ST[n-1] , ST[n] , ST[n+1], …, ST[M])을 포함할 수 있다. 스캔 구동부(400)에 제공되는 제1 제어 신호(SCS)는 스캔 개시 신호(SST)를 포함할 수 있고, 스캔 개시 신호(SST)는 첫번째 스테이지(ST[1])에 입력될 수 있다. 두번째 내지 M번째 스테이지들(ST[2], …, ST[n-2], ST[n-1] , ST[n] , ST[n+1], …, ST[M]) 각각에는 이전 스테이지에서 출력되는 제1 스캔 신호(SS1)가 입력될 수 있다. 스테이지들(ST[1], …, ST[n-2], ST[n-1] , ST[n] , ST[n+1], …, ST[M]) 각각은 제1 스캔 신호(SS1) 및 제2 스캔 신호(SS2)를 출력할 수 있다.
첫번째 스테이지(ST[1])는 스캔 개시 신호(SST)에 기초하여 첫번째 제1 스캔 신호(SS1[1]) 및 첫번째 제2 스캔 신호(SS2[1])를 출력할 수 있다. n-1번째 스테이지(ST[n-1])는 n-2번째 제1 스캔 신호(SS1[n-2])에 기초하여 n-1번째 제1 스캔 신호(SS1[n-1]) 및 n-1번째 제2 스캔 신호(SS2[n-1])를 출력할 수 있다. n번째 스테이지(ST[n])는 n-1번째 제1 스캔 신호(SS1[n-1])에 기초하여 n번째 제1 스캔 신호(SS1[n]) 및 n번째 제2 스캔 신호(SS2[n])를 출력할 수 있다. n+1번째 스테이지(ST[n+1])는 n번째 제1 스캔 신호(SS1[n])에 기초하여 n+1번째 제1 스캔 신호(SS1[n+1]) 및 n+1번째 제2 스캔 신호(SS2[n+1])를 출력할 수 있다. M번째 스테이지(ST[M])는 M-1번째 제1 스캔 신호(SS1[M-1])에 기초하여 M번째 제1 스캔 신호(SS1[M]) 및 M번째 제2 스캔 신호(SS2[M])를 출력할 수 있다.
도 5는 도 4의 스캔 구동부(400)에서 출력되는 스캔 신호들을 나타내는 도면이다. 설명의 편의를 위해 도 5는 스캔 구동부(400)에서 출력되는 스캔 신호들 중 n번째 제1 스캔 신호(SS1[n]), n+1번째 제1 스캔 신호(SS1[n+1]), n+2번째 제1 스캔 신호(SS1[n+2]), n번째 제2 스캔 신호(SS2[n]), 및 n+1번째 제2 스캔 신호(SS2[n+1])를 나타낸다.
도 5를 참조하면, 제1 스캔 신호(SS1)는 제1 펄스(PS1)를 포함할 수 있다. 제1 스캔 신호(SS1)는 제1 펄스(PS1)가 생성되는 구간을 제외한 나머지 구간에서 하이 전압을 가질 수 있고, 제1 펄스(PS1)가 생성되는 구간에서 로우 전압을 가질 수 있다. 제1 스캔 신호(SS1)의 하이 전압은 P형 트랜지스터가 턴오프되는 전압일 수 있고, 제1 스캔 신호(SS1)의 로우 전압은 P형 트랜지스터가 턴온되는 전압일 수 있다. 일 실시예에 있어서, 제1 펄스(PS1)의 폭은 1 수평 시간(1H)보다 작거나 실질적으로 같을 수 있다.
n+1번째 제1 스캔 신호(SS1[n+1])는 n번째 제1 스캔 신호(SS1[n])가 1 수평 시간(1H)만큼 시프트된 신호일 수 있다. n번째 제1 스캔 신호(SS1[n])와 n+1번째 제1 스캔 신호(SS1[n+1])는 중첩하지 않을 수 있다. 또한, n+2번째 제1 스캔 신호(SS1[n+2])는 n+1번째 제1 스캔 신호(SS1[n+1])가 1 수평 시간(1H)만큼 시프트된 신호일 수 있다. n+1번째 제1 스캔 신호(SS1[n+1])와 n+2번째 제1 스캔 신호(SS1[n+2])는 중첩하지 않을 수 있다.
제2 스캔 신호(SS2)는 제1 스캔 신호(SS1)가 반전된 형태를 가질 수 있고, 제2 펄스(PS2)를 포함할 수 있다. 제2 스캔 신호(SS2)는 제2 펄스(PS2)가 생성되는 구간을 제외한 나머지 구간에서 로우 전압을 가질 수 있고, 제2 펄스(PS2)가 생성되는 구간에서 하이 전압을 가질 수 있다. 제2 스캔 신호(SS2)의 로우 전압은 N형 트랜지스터가 턴오프되는 전압일 수 있고, 제2 스캔 신호(SS2)의 하이 전압은 N형 트랜지스터가 턴온되는 전압일 수 있다. 제2 스캔 신호(SS2)의 로우 전압은 제1 스캔 신호(SS1)의 로우 전압과 실질적으로 같을 수 있고, 제2 스캔 신호(SS2)의 하이 전압은 제1 스캔 신호(SS1)의 하이 전압과 실질적으로 같을 수 있다.
제2 펄스(PS2)의 폭은 제1 펄스(PS1)의 폭보다 클 수 있다. 제2 펄스(PS2)의 폭은 제1 펄스(PS1)의 폭의 2 배 이상일 수 있다. 일 실시예에 있어서, 제2 펄스(PS2)의 폭은 제1 펄스(PS1)의 폭의 2 배 이상 및 2 수평 시간(2H) 이하일 수 있다.
제1 스캔 신호(SS1)는 P형 트랜지스터(예를 들면, 화소(PX)의 제2 트랜지스터(T2) 및 제7 트랜지스터(T7))에 인가될 수 있고, 제2 스캔 신호(SS2)는 N형 트랜지스터(예를 들면, 화소(PX)의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4))에 인가될 수 있으며, 산화물 반도체를 포함하는 N형 트랜지스터가 턴온되는데 소요되는 시간은 다결정 실리콘을 포함하는 P형 트랜지스터가 턴온되는데 소요되는 시간보다 클 수 있다. 이에 따라, 제2 스캔 신호(SS2)의 제2 펄스(PS2)의 폭은 제1 스캔 신호(SS1)의 제1 펄스(PS1)의 폭보다 클 수 있다.
n+1번째 제2 스캔 신호(SS2[n+1])는 n번째 제2 스캔 신호(SS2[n])가 1 수평 시간(1H)만큼 시프트된 신호일 수 있다. n번째 제2 스캔 신호(SS2[n])와 n+1번째 제2 스캔 신호(SS2[n+1])는 부분적으로 중첩할 수 있다.
종래 기술의 비교예에 따른 표시 장치는 P형 트랜지스터를 구동하기 위한 제1 스캔 신호들(SS1)을 각각 출력하는 스테이지들을 포함하는 제1 스캔 구동부 및 N형 트랜지스터를 구동하기 위한 제2 스캔 신호들(SS2)을 각각 출력하는 스테이지들을 포함하는 제2 스캔 구동부를 포함할 수 있다. 종래 기술에 있어서, 표시 장치가 복수의 스캔 구동부들을 포함함에 따라, 스캔 구동부들의 면적이 증가할 수 있고, 표시 장치의 데드 스페이스가 증가할 수 있다. 그러나 본 발명의 실시예에 따른 스캔 구동부(400)가 각각이 제1 스캔 신호(SS1) 및 제2 스캔 신호(SS2)를 출력하는 스테이지들(ST[1], …, ST[n-2], ST[n-1] , ST[n] , ST[n+1], …, ST[M])을 포함함에 따라, 스캔 구동부(400)의 면적이 감소할 수 있고, 표시 장치(100)의 데드 스페이스가 감소할 수 있다.
도 6은 본 발명의 일 실시예에 따른 스테이지들(ST[n], ST[n+1])을 나타내는 블록도이다. 도 6은 도 4의 스캔 구동부(400)의 n번째 스테이지(ST[n]) 및 n+1번째 스테이지(ST[n+1])를 나타낼 수 있다.
도 6을 참조하면, 스테이지들(ST[n], ST[n+1]) 각각은 스캔 신호 생성부(610) 및 스캔 신호 변환부(620)를 포함할 수 있다.
스캔 신호 생성부(610)는 제1 스캔 신호(SS1)를 생성할 수 있다. n번째 스테이지(ST[n])의 스캔 신호 생성부(610)는 n-1번째 제1 스캔 신호(SS1[n-1])에 기초하여 n번째 제1 스캔 신호(SS1[n])를 생성할 수 있고, n+1번째 스테이지(ST[n+1])의 스캔 신호 생성부(610)는 n번째 제1 스캔 신호(SS1[n])에 기초하여 n+1번째 제1 스캔 신호(SS1[n+1])를 생성할 수 있다.
일 실시예에 있어서, 스캔 신호 생성부(610)는 적어도 하나의 P형 트랜지스터(예를 들면, PMOS 트랜지스터) 및 적어도 하나의 N형 트랜지스터(예를 들면, NMOS 트랜지스터)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 스캔 신호 생성부(610)는 P형 트랜지스터들만을 포함할 수도 있고, N형 트랜지스터들만을 포함할 수도 있다.
스캔 신호 변환부(620)는 제1 스캔 신호(SS1)에 기초하여 제2 스캔 신호(SS2)를 생성할 수 있다. n번째 스테이지(ST[n])의 스캔 신호 변환부(620)는 n번째 제1 스캔 신호(SS1[n]) 및 n+1번째 제1 스캔 신호(SS1[n+1])에 기초하여 n번째 제2 스캔 신호(SS2[n])를 생성할 수 있고, n+1번째 스테이지(ST[n+1])의 스캔 신호 변환부(620)는 n+1번째 제1 스캔 신호(SS1[n+1]) 및 n+2번째 제1 스캔 신호(SS1[n+2])에 기초하여 n+1번째 제2 스캔 신호(SS2[n+1])를 생성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 스캔 신호 변환부(700)를 나타내는 블록도이다. 예를 들면, 도 7은 도 6의 n번째 스테이지(ST[n])의 스캔 신호 변환부(620)를 나타낼 수 있다. 도 8은 도 7의 스캔 신호 변환부(700)의 입력들 및 출력을 나타내는 표이다.
도 7 및 도 8을 참조하면, 일 실시예에 있어서, 스캔 신호 변환부(700)는 두 개의 입력들과 하나의 출력을 가지는 NAND 게이트로 구현될 수 있다. 스캔 신호 변환부(700)는 n번째 제1 스캔 신호(SS1[n]) 및 n+1번째 제1 스캔 신호(SS1[n+1])를 수신할 수 있고, n번째 제2 스캔 신호(SS2[n])를 출력할 수 있다.
n번째 제1 스캔 신호(SS1[n]) 및 n+1번째 제1 스캔 신호(SS1[n+1])가 하이 전압(VGH)을 가지는 경우에 로우 전압(VGL)을 가지는 n번째 제2 스캔 신호(SS2[n])가 출력될 수 있다. n번째 제1 스캔 신호(SS1[n]) 및 n+1번째 제1 스캔 신호(SS1[n+1]) 중 적어도 하나가 로우 전압(VGL)을 가지는 경우에 하이 전압(VGH)을 가지는 n번째 제2 스캔 신호(SS2[n])가 출력될 수 있다.
도 9는 본 발명의 일 실시예에 따른 스캔 신호 변환부(900)를 나타내는 회로도이다. 예를 들면, 도 9는 도 6의 n번째 스테이지(ST[n])의 스캔 신호 변환부(620)를 나타낼 수 있다.
도 9를 참조하면, 스캔 신호 변환부(900)는 복수의 트랜지스터들을 포함할 수 있다. 복수의 트랜지스터들은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)를 포함할 수 있다.
제1 트랜지스터(M1)는 하이 전압(VGH)을 전송하는 하이 전압 라인(VGHL)과 n번째 제2 스캔 신호(SS2[n])가 출력되는 출력 노드(NO) 사이에 연결될 수 있고, n번째 제1 스캔 신호(SS1[n])에 응답하여 턴온될 수 있다. 제1 트랜지스터(M1)의 제1 전극(예를 들면, 소스 전극)은 하이 전압 라인(VGHL)에 연결될 수 있고, 제1 트랜지스터(M1)의 제2 전극(예를 들면, 드레인 전극)은 출력 노드(NO)에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 n번째 제1 스캔 신호(SS1[n])를 전송하는 n번째 제1 스캔 라인에 연결될 수 있다. 제1 트랜지스터(M1)는 n번째 제1 스캔 신호(SS1[n])에 응답하여 하이 전압 라인(VGHL)과 출력 노드(NO)를 전기적으로 연결할 수 있다.
제2 트랜지스터(M2)는 하이 전압 라인(VGHL)과 출력 노드(NO) 사이에 연결될 수 있고, n+1번째 제1 스캔 신호(SS1[n+1])에 응답하여 턴온될 수 있다. 제2 트랜지스터(M2)의 제1 전극(예를 들면, 소스 전극)은 하이 전압 라인(VGHL)에 연결될 수 있고, 제2 트랜지스터(M2)의 제2 전극(예를 들면, 드레인 전극)은 출력 노드(NO)에 연결될 수 있다. 이에 따라, 제2 트랜지스터(M2)는 제1 트랜지스터(M1)에 병렬-연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 n+1번째 제1 스캔 신호(SS1[n+1])를 전송하는 n+1번째 제1 스캔 라인에 연결될 수 있다. 제2 트랜지스터(M2)는 n+1번째 제1 스캔 신호(SS1[n+1])에 응답하여 하이 전압 라인(VGHL)과 출력 노드(NO)를 전기적으로 연결할 수 있다.
제3 트랜지스터(M3)는 로우 전압(VGL)을 전송하는 로우 전압 라인(VGLL)과 중간 노드(NI) 사이에 연결될 수 있고, n번째 제1 스캔 신호(SS1[n])에 응답하여 턴오프될 수 있다. 제3 트랜지스터(M3)의 제1 전극(예를 들면, 드레인 전극)은 로우 전압 라인(VGLL)에 연결될 수 있고, 제3 트랜지스터(M3)의 제2 전극(예를 들면, 소스 전극)은 중간 노드(NI)에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 n번째 제1 스캔 라인에 연결될 수 있다. 제3 트랜지스터(M3)는 n번째 제1 스캔 신호(SS1[n])에 응답하여 로우 전압 라인(VGLL)과 중간 노드(NI)를 전기적으로 분리할 수 있다.
제4 트랜지스터(M4)는 중간 노드(NI)와 출력 노드(NO) 사이에 연결될 수 있고, n+1번째 제1 스캔 신호(SS1[n+1])에 응답하여 턴오프될 수 있다. 제4 트랜지스터(M4)의 제1 전극(예를 들면, 드레인 전극)은 중간 노드(NI)에 연결될 수 있고, 제4 트랜지스터(M4)의 제2 전극(예를 들면, 소스 전극)은 출력 노드(NO)에 연결될 수 있다. 이에 따라, 제4 트랜지스터(M4)는 제3 트랜지스터(M3)에 직렬-연결될 수 있다. 제4 트랜지스터(M4)의 게이트 전극은 n+1번째 제1 스캔 라인에 연결될 수 있다. 제4 트랜지스터(M4)는 n+1번째 제1 스캔 신호(SS1[n+1])에 응답하여 중간 노드(NI)와 출력 노드(NO)를 전기적으로 분리할 수 있다.
일 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은 P형 트랜지스터(예를 들면, PMOS 트랜지스터)일 수 있고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각은 N형 트랜지스터(예를 들면, NMOS 트랜지스터)일 수 있다. 상기 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각의 턴온 전압은 로우 전압(VGL)일 수 있고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각의 턴온 전압은 하이 전압(VGH)일 수 있다.
n번째 제1 스캔 신호(SS1[n])가 로우 전압(VGL)을 가지는 경우에, 제1 트랜지스터(M1)가 턴온되고 제3 트랜지스터(M3)가 턴오프됨에 따라, 출력 노드(NO)에 하이 전압(VGH)이 인가될 수 있다. n+1번째 제1 스캔 신호(SS1[n+1])가 로우 전압(VGL)을 가지는 경우에, 제2 트랜지스터(M2)가 턴온되고 제4 트랜지스터(M4)가 턴오프됨에 따라, 출력 노드(NO)에 하이 전압(VGH)이 인가될 수 있다. n번째 제1 스캔 신호(SS1[n]) 및 n+1번째 제1 스캔 신호(SS1[n+1])가 하이 전압(VGH)을 가지는 경우에, 제1 및 제2 트랜지스터들(M1, M2)이 턴오프되고 제3 및 제4 트랜지스터들(M3, M4)이 턴온됨에 따라, 출력 노드(NO)에 로우 전압(VGL)이 인가될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치(1060)를 포함하는 전자 기기(1000)를 나타내는 블록도이다. 도 11은 도 10의 전자 기기(1000)의 일 예를 나타내는 사시도이다.
도 10 및 도 11을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 표시 장치(1060)를 포함할 수 있다. 표시 장치(1060)는 도 1의 표시 장치(100)일 수 있다. 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트들(ports)을 더 포함할 수 있다.
일 실시예에 있어서, 도 11에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 내비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 일 실시예에 있어서, 프로세서(1010)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus), 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 프로세서(1010)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들면, 메모리 장치(1020)는 EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(dynamic random access memory), SRAM(static random access memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive, SSD), 하드 디스크 드라이브(hard disk drive, HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1060)에 있어서, 표시 장치(1060)에 포함되는 스캔 구동부의 스테이지들 각각이 P형 트랜지스터를 구동하기 위한 제1 스캔 신호 및 N형 트랜지스터를 구동하기 위한 제2 스캔 신호를 출력함에 따라, 스캔 구동부의 면적이 감소할 수 있고, 표시 장치(1060)의 데드 스페이스가 감소할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 스캔 구동부 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
120, 400: 스캔 구동부
140: 발광 구동부
610: 스캔 신호 생성부
620, 700, 900: 스캔 신호 변환부
PR: 화소행
PS1: 제1 펄스
PS2: 제2 펄스
PX: 화소
SS1: 제1 스캔 신호
SS2: 제2 스캔 신호
ST: 스테이지

Claims (20)

  1. 화소행들에 연결되는 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은 제1 펄스를 포함하는 제1 스캔 신호, 및 상기 제1 스캔 신호가 반전된 형태를 가지고 상기 제1 펄스의 폭보다 큰 폭을 가지는 제2 펄스를 포함하는 제2 스캔 신호를 출력하는, 스캔 구동부.
  2. 제1 항에 있어서,
    상기 스테이지들 각각은,
    상기 제1 스캔 신호를 생성하는 스캔 신호 생성부; 및
    상기 제1 스캔 신호에 기초하여 상기 제2 스캔 신호를 생성하는 스캔 신호 변환부를 포함하는, 스캔 구동부.
  3. 제2 항에 있어서,
    상기 스캔 신호 변환부는 NAND 게이트로 구현되는, 스캔 구동부.
  4. 제2 항에 있어서,
    상기 스테이지들은 n번째(n은 1 이상의 자연수) 스테이지 및 n+1번째 스테이지를 포함하고,
    상기 n번째 스테이지의 상기 스캔 신호 변환부는 상기 n번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n번째 제1 스캔 신호 및 상기 n+1번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n+1번째 제1 스캔 신호에 기초하여 n번째 제2 스캔 신호를 생성하는, 스캔 구동부.
  5. 제4 항에 있어서,
    상기 n번째 스테이지의 상기 스캔 신호 변환부는,
    하이 전압을 전송하는 하이 전압 라인과 상기 n번째 제2 스캔 신호가 출력되는 출력 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴온되는 제1 트랜지스터;
    상기 하이 전압 라인과 상기 출력 노드 사이에 연결되고, 상기 n+1번째 제1 스캔 신호에 응답하여 턴온되는 제2 트랜지스터;
    로우 전압을 전송하는 로우 전압 라인과 중간 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴오프되는 제3 트랜지스터; 및
    상기 중간 노드와 상기 출력 노드 사이에 연결되고, 상기 n+1번째 제1 스캔 신호에 응답하여 턴오프되는 제4 트랜지스터를 포함하는, 스캔 구동부.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 P형 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 N형 트랜지스터인, 스캔 구동부.
  7. 제4 항에 있어서,
    상기 n번째 스테이지에서 출력되는 상기 n번째 제2 스캔 신호와 상기 n+1번째 스테이지에서 출력되는 n+1번째 제2 스캔 신호는 부분적으로 중첩하는, 스캔 구동부.
  8. 제2 항에 있어서,
    상기 스캔 신호 생성부는 P형 트랜지스터 및 N형 트랜지스터를 포함하는, 스캔 구동부.
  9. 제1 항에 있어서,
    상기 제2 펄스의 상기 폭은 상기 제1 펄스의 상기 폭의 2 배 이상인, 스캔 구동부.
  10. 각각이 복수의 화소들을 포함하는 화소행들; 및
    상기 화소행들에 연결되는 복수의 스테이지들을 포함하는 스캔 구동부를 포함하고,
    상기 스테이지들 각각은 제1 펄스를 포함하는 제1 스캔 신호, 및 상기 제1 스캔 신호가 반전된 형태를 가지고 상기 제1 펄스의 폭보다 큰 폭을 가지는 제2 펄스를 포함하는 제2 스캔 신호를 출력하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 스테이지들 각각은,
    상기 제1 스캔 신호를 생성하는 스캔 신호 생성부; 및
    상기 제1 스캔 신호에 기초하여 상기 제2 스캔 신호를 생성하는 스캔 신호 변환부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 스캔 신호 변환부는 NAND 게이트로 구현되는, 표시 장치.
  13. 제11 항에 있어서,
    상기 스테이지들은 n번째(n은 1 이상의 자연수) 스테이지 및 n+1번째 스테이지를 포함하고,
    상기 n번째 스테이지의 상기 스캔 신호 변환부는 상기 n번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n번째 제1 스캔 신호 및 상기 n+1번째 스테이지의 상기 스캔 신호 생성부에서 생성되는 n+1번째 제1 스캔 신호에 기초하여 n번째 제2 스캔 신호를 생성하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 n번째 스테이지에서 출력되는 상기 n번째 제2 스캔 신호와 상기 n+1번째 스테이지에서 출력되는 n+1번째 제2 스캔 신호는 부분적으로 중첩하는, 표시 장치.
  15. 제10 항에 있어서,
    상기 제2 펄스의 상기 폭은 상기 제1 펄스의 상기 폭의 2 배 이상인, 표시 장치.
  16. 제10 항에 있어서,
    상기 화소들 각각은,
    상기 제1 스캔 신호에 응답하여 턴온되는 P형 트랜지스터; 및
    상기 제2 스캔 신호에 응답하여 턴온되는 N형 트랜지스터를 포함하는, 표시 장치.
  17. 제10 항에 있어서,
    상기 화소행들에 각각 발광 신호들을 출력하는 발광 구동부를 더 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 화소행들은 n번째(n은 3 이상의 자연수) 화소행을 포함하고,
    상기 스테이지들은 n-2번째 제1 스캔 신호 및 n-2번째 제2 스캔 신호를 출력하는 n-2번째 스테이지, n-1번째 제1 스캔 신호 및 n-1번째 제2 스캔 신호를 출력하는 n-1번째 스테이지, 및 n번째 제1 스캔 신호 및 n번째 제2 스캔 신호를 출력하는 n번째 스테이지를 포함하며,
    상기 발광 신호들은 n번째 발광 신호를 포함하고,
    상기 n번째 화소행의 화소는 상기 n번째 제1 스캔 신호, 상기 n번째 제2 스캔 신호, 상기 n-2번째 제2 스캔 신호, 상기 n번째 발광 신호, 및 상기 n-1번째 제1 스캔 신호를 수신하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 n번째 화소행의 상기 화소는,
    제1 노드와 제2 노드 사이에 연결되고, 제3 노드의 전압에 응답하여 턴온되는 제1 트랜지스터;
    데이터 신호를 전송하는 데이터 라인과 상기 제1 노드 사이에 연결되고, 상기 n번째 제1 스캔 신호에 응답하여 턴온되는 제2 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 n번째 제2 스캔 신호에 응답하여 턴온되는 제3 트랜지스터;
    초기화 전압을 전송하는 초기화 라인과 상기 제3 노드 사이에 연결되고, 상기 n-2번째 제2 스캔 신호에 응답하여 턴온되는 제4 트랜지스터;
    제1 전원 전압을 전송하는 제1 전원 라인과 상기 제1 노드 사이에 연결되고, 상기 n번째 발광 신호에 응답하여 턴온되는 제5 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 연결되고, 상기 n번째 발광 신호에 응답하여 턴온되는 제6 트랜지스터;
    상기 초기화 라인과 상기 제4 노드 사이에 연결되고, 상기 n-1번째 제1 스캔 신호에 응답하여 턴온되는 제7 트랜지스터;
    상기 제1 전원 라인과 상기 제3 노드 사이에 연결되는 스토리지 커패시터; 및
    상기 제4 노드와 제2 전원 전압을 전송하는 제2 전원 라인 사이에 연결되는 발광 다이오드를 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각은 P형 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 N형 트랜지스터인, 표시 장치.
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