KR20240034113A - 후면 배전 네트워크 구조물을 포함하는 집적 회로 장치및 그 형성 방법 방법 - Google Patents

후면 배전 네트워크 구조물을 포함하는 집적 회로 장치및 그 형성 방법 방법 Download PDF

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KR20240034113A
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최재영
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윤승찬
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Abstract

직접 회로 장치들 및 이들의 형성 방법들을 제공한다. 상기 방법들은 예비 기판 내 원소를 첨가하여 상기 예비 기판 내에 희생막을 형성하는 단계, 상기 예비 기판 상에 소스/드레인 영역을 포함하는 트랜지스터 구조물을 형성하는 단계, 상기 희생막을 상기 소스/드레인 영역과 접촉하는 상부면을 포함하는 파워 콘택으로 교체하는 단계, 및상기 파워 콘택의 하부면과 접촉하는 파워 레일을 형성하는 단계를 포함할 수 있다.

Description

후면 배전 네트워크 구조물을 포함하는 집적 회로 장치 및 그 형성 방법{INTEGRATED CIRCUIT DEVICES INCLUDING A BACK SIDE POWER DISTRIBUTION NETWORK STRUCTURE AND METHODS OF FORMING THE SAME}
본 발명은 일반적으로 집적 회로 장치 분야에 관한 것으로, 보다 상세하게는 BSPDN(backside power distribution network) 구조물을 포함하는 집적 회로 장치에 관한 것이다.
집적회로 장치의 집적도를 높이기 위해 집적회로 장치의 다양한 구조물들 및 그 형성 방법들이 제안되었다. 구체적으로, 장치 제조의 MOL(Middle-of-Line) 부분 및/또는 BEOL(Back-End-of-Line) 부분을 단순화하기 위해 기판 또는 기판의 배면에 형성된 소자들을 포함하는 집적 회로 장치가 제안되었다.
본 발명은 집적회로 장치의 집적도를 높이기 위해 집적회로 장치의 다양한 구조물들 및 그 형성 방법들이 제안한다.
일부 실시 예들에 따른 직접 회로 장치의 형성 방법은, 예비 기판 내 원소를 첨가하여 상기 예비 기판 내에 희생막을 형성하는 단계, 상기 예비 기판 상에 소스/드레인 영역을 포함하는 트랜지스터 구조물을 형성하는 단계, 상기 희생막을 상기 소스/드레인 영역과 접촉하는 상부면을 포함하는 파워 콘택으로 교체하는 단계, 및상기 파워 콘택의 하부면과 접촉하는 파워 레일을 형성하는 단계를 포함할 수 있다.
일부 실시 예들에 따른 집적 회로 장치의 형성 방법은, 예비 기판의 일부를 원소를 포함하는 희생막으로 변환시키는 단계, 상기 예비 기판 상에 소스/드레인 영역을 포함하는 트랜지스터 구조물을 형성하는 단계, 상기 희생막을 상기 소스/드레인 영역과 접촉하는 상부면을 포함하는 파워 콘택으로 교체하는 단계, 및 상기 파워 콘택의 하부면과 접촉하는 파워 레일을 형성하는 단계를 포함할 수 있다.
일부 실시 예들에 따른 직접 회로 장치는, 기판 상에 소스/드레인 영역을 포함하는 트랜지스터, 상기 소스/드레인 영역과 제1 방향으로 이격된 파워 레일, 및 파워 콘택을 포함할 수 있다. 상기 소스/드레인 영역은 상기 제1 방향에서 상기 파워 콘택과 중첩될 수 있고, 상기 파워 콘택은 상기 소스/드레인 영역 및 상기 파워 레일과 전기적으로 연결될 수 있고, 상기 파워 콘택은 바깥쪽으로 만곡된 마주하는 측면들을 포함할 수 있다.
일부 실시 예들에 따르면, 집적 회로 장치는, 기판의 일부에 구성 요소를 추가한 다음 플레이스홀더(placeholder)를 파워 콘택으로 대체함으로써, 기판에 플레이스홀더(또는, 희생막이라고도 함)를 형성함으로써 형성될 수 있다. 플레이스홀더는 기판의 일부를 플레이스홀더로 변환함으로써 플레이스홀더가 형성되기 때문에 평평한 상부면을 가질 수 있다. 파워 콘택이 형성된 후, 파워 콘택 상에 BSPDN 구조물이 형성될 수 있다. BSPDN 구조물은 장치 제조의 MOL 부분 및/또는 BEOL 부분을 단순화할 수 있다.
도 1 내지 도 5는 일부 실시 예들 각각에 따른 집적 회로 장치들의 단면도들이다.
도 6은 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법의 순서도다.
도 7 내지 도 15는 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 16 및 도 17은 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도들이다.
예시적인 실시 예들은 첨부된 도면들을 참조하여 더 상세히 설명될 것이다.
도 1은 일부 실시 예들에 따른 제1 집적 회로 장치(110)의 단면도이다. 제1 집적 회로 장치(110)는 상부면(12U) 및 하부면(12L)을 포함하는 기판(12) 상에 제1 트랜지스터 구조물(TS1) 및 제2 트랜지스터 구조물(TS2)를 포함할 수 있다. 또한, 기판(12)은 하부 절연체라고도 한다. 일부 실시 예들에서, 기판(12)의 상부면(12U)은 제1 방향(X)(제1 수평 방향이라고도 함) 및 제2 방향(Y)(제2 수평 방향이라고도 함)으로 연장될 수 있다. 기판(12)의 상부면(12U)은 기판(12)의 하부면(12L)과 평행할 수 있다. 따라서, 제1 방향(X) 및 제2 방향(Y)은 기판(12)의 상부면(12U) 및 하부면(12L)과 평행할 수 있다. 일부 실시 예들에서, 제1 방향(X)은 제2 방향(Y)과 수직일 수 있다.
기판(12)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질과 같은 절연 물질(들)을 포함할 수 있고, 또한 반도체 물질(들), 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP를 포함할 수 있다. 기판(12)의 제3 방향(Z)(수직 방향이라고도 함)의 두께는 50nm 내지 100nm일 수 있다. 일부 실시 예들에서, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)에 수직일 수 있다. 예를 들어, 저유전율 물질은 불소 도핑된 실리콘 산화물(fluorine-doped silicon oxide), 유기실리케이트 유리(organosilicate glass), 탄소 도핑된 산화물(carbon-doped oxide), 다공성 이산화규소(porous silicon dioxide), 다공성 유기실리케이트 유리(porous organosilicate glass), 스핀-온 유기 고분자 유전체(spin-on organic polymeric dielectrics) 및/또는 스핀-온 실리콘 기반 고분자 유전체(spin-on silicon based polymeric dielectric)를 포함할 수 있다.
제1 집적 회로 장치(110)는 기판(12)의 상부면(12U) 상에 제공되는 제1 중간막(14)을 더 포함할 수 있다. 일부 실시 예들에서, 제1 중간막(14)은 기판(12)과 제1 및 제2 트랜지스터 구조물들(TS1, TS2) 사이에서 연장되어 기판(12)의 상부면(12U)과 접할 수 있다. 예를 들어, 제1 중간막(14)은 절연 물질(들)(예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질)을 포함할 수 있다.
제1 트랜지스터 구조물(TS1)는 제1 채널 영역(22_1)을 포함할 수 있다. 일부 실시 예들에서, 도 1에 도시된 바와 같이, 제1 트랜지스터 구조물(TS1)은 제3 방향(Z)으로 적층된 복수의 제1 채널 영역들(22_1)을 포함할 수 있고, 제1 채널 영역들(22_1)은 제3 방향(Z)으로 서로 이격될 수 있다. 또한, 제1 트랜지스터 구조물(TS1)도 제1 게이트 절연체(23_1) 및 제1 게이트 전극(24_1)을 포함하는 제1 게이트 구조물(29_1)을 포함할 수 있다. 제1 채널 영역(22_1)은 제1 게이트 전극(24_1)을 통해 제1 방향(X)으로 연장될 수 있고, 제1 게이트 절연체(23_1)은 제1 게이트 전극(24_1)과 제1 채널 영역(22_1) 사이에 제공될 수 있다. 예를 들어, 제1 게이트 절연체(23_1)은 제1 채널 영역(22_1)의 상부면 및 하부면에 제공될 수 있다. 제1 게이트 절연체(23_1)은 제1 게이트 전극(24_1) 및 제1 채널 영역(22_1)과 접촉할 수 있다.
제2 트랜지스터 구조물(TS2)은 제2 채널 영역(22_2)을 포함할 수 있다. 일부 실시 예들에서, 도 1에 도시된 바와 같이, 제2 트랜지스터 구조물(TS2)은 제3 방향(Z)으로 적층된 복수의 제2 채널 영역들(22_2)을 포함할 수 있고, 제2 채널 영역들(22_2)은 제3 방향(Z)으로 서로 이격되어 배치될 수 있다. 또한, 제2 트랜지스터 구조물(TS2)도 제2 게이트 절연체(23_2) 및 제2 게이트 전극(24_2)을 포함하는 제2 게이트 구조물(29_2)을 포함할 수 있다. 제2 채널 영역(22_2)은 제2 게이트 전극(24_2)을 통해 제1 방향(X)으로 연장될 수 있고, 제2 게이트 절연체(23_2)은 제2 게이트 전극(24_2)과 제2 채널 영역(22_2) 사이에 제공될 수 있다. 제2 게이트 절연체(23_2)은 제2 게이트 전극(24_2) 및 제2 채널 영역(22_2)과 접촉할 수 있다.
또한, 제1 트랜지스터 구조물(TS1)은 제1 방향(X)으로 서로 이격된 제1 및 제2 소스/드레인 영역들(26_1, 26_2)을 포함할 수 있고, 제1 게이트 구조물(29_1)은 제1 및 제2 소스/드레인 영역들(26_1, 26_2) 사이에 제공될 수 있다. 도 1에 도시된 바와 같이, 제1 및 제2 소스/드레인 영역들(26_1, 26_2)은 각각 제1 채널 영역(22_1)의 마주하는 측면들에 접할 수 있다. 제2 트랜지스터 구조물(TS2)은 제1 방향(X)으로 서로 이격된 제2 소스/드레인 영역(26_2) 및 제3 소스/드레인 영역(26_3)을 포함할 수 있고, 제2 게이트 구조물(29_2)은 제2 및 제3 소스/드레인 영역들(26_2, 26_3) 사이에 제공될 수 있다. 도 1에 도시된 바와 같이, 제2 및 제3 소스/드레인 영역들(26_2, 26_3)은 각각 제2 채널 영역(22_2)의 마주하는 측면들에 접할 수 있다. 또한, 제2 소스/드레인 영역(26_2)은 제1 및 제2 트랜지스터 구조물(TS1, TS2)가 공유하므로 공통 소스/드레인 영역이라고도 한다. 도시하지는 않았으나, 제1 소스/드레인 영역(26_1) 또는 제3 소스/드레인 영역(26_3)에 인접하여 추가적인 게이트 구조물이 제공될 수 있다. 일부 실시 예들에서, 제1 소스/드레인 영역(26_1)은 제1 게이트 구조물(29_1)과 추가 게이트 구조물 사이에 위치할 수 있다. 일부 다른 실시 예들에서, 제3 소스/드레인 영역(26_3)은 제2 게이트 구조물(29_2)과 추가 게이트 구조물 사이에 있을 수 있다.
제1 및 제2 채널 영역들(22_1, 22_2) 각각은 반도체 물질(들)(예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP)을 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 채널 영역들(22_1, 22_2)은 동일한 물질(들)을 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 채널 영역들(22_1, 22_2) 각각은 제3 방향(Z)으로 1nm 내지 100nm 범위의 두께를 갖는 나노시트이거나, 1nm 내지 100nm 범위의 직경을 갖는 원형 단면을 갖는 나노와이어일 수 있다.
제1 및 제2 게이트 절연체들(23_1, 23_2)은 각각 단일막 또는 다중막들(예를 들면, 실리콘 산화막 및/또는 고유전율 물질막)을 포함할 수 있다. 예를 들어, 고유전율 물질막은 Al2O3, HfO2, ZrO2, HfZrO4, TiO2, Sc2O3, Y2O3, La2O3, Lu2O3, Nb2O5 및/또는 Ta2O5를 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 게이트 절연체들(23_1, 23_2)는 각각 동일한 물질(들)을 포함할 수 있다.
제1 및 제2 게이트 전극들(24_1, 24_2) 각각은 단일막 또는 다중막들을 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 게이트 전극들(24_1, 24_2) 각각은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo) 및/또는 루테늄(Ru)을 포함하는 금속막을 포함할 수 있으며, 일함수막(예를 들어, TiN막, TaN막, TiAl막, TiC막, TiAlC막, TiAlN막 및 /또는 WN 막)을 추가로 포함할 수 있다. 일부 실시 예들에서, 제1 및 제2 게이트 전극들(24_1, 24_2)은 동일한 물질(들)을 포함할 수 있다. 일함수막(들)은 금속막과 게이트 절연체(즉, 제1 및 제2 게이트 절연체들(23_1, 23_2) 중 하나) 사이에 제공될 수 있다. 일부 실시 예들에서, 일함수막(들)은 게이트 절연체로부터 금속막을 분리할 수 있다.
제1, 제2 및 제3 소스/드레인 영역들(26_1, 26_2, 26_3) 각각은 반도체막(예를 들어, 실리콘층 및/또는 실리콘 게르마늄막)을 포함할 수 있으며, 반도체막에 도펀트들을 추가로 포함할 수 있다. 일부 실시 예들에서, 제1, 제2 및 제3 소스/드레인 영역들(26_1, 26_2, 26_3) 각각은 예를 들어, W, Al, Cu, Mo 및/또는 Ru를 포함하는 금속막을 포함할 수 있다.
또한, 제1 및 제2 트랜지스터 구조물들(TS1, TS2)은 각각 제1 및 제2 절연 스페이서들(25_1, 25_2, 게이트 스페이서들 또는 내부 게이트 스페이서들이라고도 함)를 포함할 수 있다. 제1 절연 스페이서(25_1)는 제1 게이트 전극(24_1)과 제1 및 제2 소스/드레인 영역들(26_1, 26_2) 사이에 제공될 수 있고 및/또는 제1 게이트 전극(24_1)과 제1 중간막(14) 사이에 제공될 수 있다. 도 1에 도시된 바와 같이, 제1 절연 스페이서(25_1)의 마주하는 면들은 각각 제1 게이트 전극(24_1)과 접촉할 수 있고, 제1 및 제2 소스/드레인 영역들(26_1, 26_2) 중 하나는 제1 게이트 전극(24_1) 및 제1 중간막(14)과 각각 접촉할 수 있다. 도 1에 도시된 바와 같이, 제1 채널 영역(22_1)은 제1 절연 스페이서(25_1)를 관통하여 제1 방향(X)으로 연장될 수 있다.
제2 절연 스페이서(25_2)는 제2 게이트 전극(24_2)과 제2 및 제3 소스/드레인 영역들(26_2, 26_3) 사이에 제공될 수 있고 및/또는 제2 게이트 전극(24_2)과 제1 중간막(14) 사이에 제공될 수 있다. 일부 실시 예들에서, 도 1에 도시된 바와 같이, 제2 절연 스페이서(25_2)의 마주하는 면들은 각각 제2 게이트 전극(24_2) 및 제2 및 제3 소스/드레인 영역들(26_2, 26_3) 중 하나와 접촉할 수 있고, 제2 게이트 전극(24_2) 및 제1 중간층(14)에 각각 접촉할 수 있다. 도 1에 도시된 바와 같이, 제2 채널 영역(22_2)은 제2 절연 스페이서(25_2)를 관통하여 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 절연 스페이서들(25_1, 25_2)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질을 포함할 수 있다.
제1 중간막(14) 상에 제2 중간막(41)이 제공될 수 있고, 제2 중간막(41) 내에 제1 및 제2 트랜지스터 구조물들(TS1, TS2)이 제공될 수 있다. 도 1에서는 제2 중간막(41)을 단일막으로 도시하였으나, 일부 실시 예들에서 제2 중간막(41)은 다중막들을 포함할 수 있다.
제1 소스/드레인 영역(26_1) 상의 제2 중간막(41)에 소스/드레인 콘택(42)이 제공될 수 있다. 소스/드레인 콘택(42)은 제1 소스/드레인 영역(26_1)의 상부면에 접촉될 수 있다. 소스/드레인 콘택(42)은 소자 제조의 BEOL 부분을 통해 형성된 BEOL 구조물(50)의 전도성 요소(예를 들어, 전도성 와이어 또는 전도성 비아 플러그)에 제1 소스/드레인 영역(26_1)을 전기적으로 연결할 수 있다. 본 명세서에서 "하부면"은 기판(12)과 마주하는 면을 의미하고, "상부면"은 하부면에 마주하는 면을 의미한다. 또한, 본 명세서에서 "하부"는 "상부"보다 기판(12)에 근접하여 상부와 기판(12) 사이에 있는 부분을 의미한다.
BEOL 구조물(50)는 BEOL 절연막, BEOL 절연막에 구비되어 제3 방향(Z)으로 적층된 도전성 와이어들(예를 들면, 금속 와이어들), 및 제3 방향(Z)으로 서로 이격된 두 개의 도전성 와이어들을 전기적으로 연결하는 도전성 비아 플러그들(예를 들면, 금속 비아 플러그들)을 포함할 수 있다.
제1 및 제2 중간막들(14, 41) 및 BEOL 절연막은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질을 포함할 수 있다.
제1 집적 회로 장치(110)는 파워 콘택(62) 및 BSPDN 구조물(70)를 더 포함할 수 있다. 파워 콘택(62)은 제1 중간막(14)의 상부 및 기판(12)의 하부를 포함할 수 있다. 일부 실시 예들에서, 도 1에 도시된 바와 같이, 파워 콘택(62)은 제1 중간막(14) 및 기판(12)을 통해 제3 방향(Z)으로 연장될 수 있고, 파워 콘택(62)(예를 들어, 파워 콘택(62)의 상부면)은 제2 소스/드레인 영역(26_2)(예를 들어, 제2 소스/드레인 영역(26_2)의 하부면)과 접촉할 수 있다.
도 1을 참조하면, 파워 콘택(62)은 외측으로 만곡될 수 있는(예를 들어, 기판(12)을 향하여 만곡됨) 마주하는 측면들(62s)을 포함할 수 있다. 측면들(62s)은 기판(12)을 향하여 볼록할 수 있다. 파워 콘택(62)은 제3 방향(Z)에서 제1 채널 영역(22_1)이 중첩되는 제1 부분 및 제3 방향(Z)에서 제2 채널 영역(22_2)이 중첩하는 제2 부분을 포함할 수 있다. 일부 실시 예들에서, 파워 콘택(62)은 제1 부분 및 제2 부분 중 하나만 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "X 방향으로 요소 B와 겹치는 요소 A"(또는 유사한 언어)는 X 방향으로 연장되고 요소 A 및 B 모두와 교차하는 적어도 하나의 라인이 있음을 의미한다.
파워 콘택(62)은 제2 소스/드레인 영역(26_2)과 접하는 상부면(예를 들어, 제2 소스/드레인 영역(26_2)의 하부면)을 포함할 수 있으며, 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다. 파워 콘택(62)의 상부면은 도12에 도시된 바와 같이 평평할 수 있다. 또한, 파워 콘택(62)은 파워 콘택(62)의 상부면과 대향하고 이격된 하부면을 포함할 수 있으며, 제1 방향(X)으로 제3 폭(W3)을 갖는다. 파워 콘택(62)은 제3 방향(Z)의 중심을 중심으로 제1 방향(X)으로 제2 폭(W2)을 가지며, 제2 폭(W2)은 제1 폭(W1) 및 제3 폭(W3)보다 넓을 수 있다. 제1 폭(W1)은 제3 폭(W3)과 같거나 좁을 수 있다. 일부 실시 예들에서, 파워 콘택(62)의 제1 방향(X)의 폭은 도 1에 도시된 바와 같이 제2 소스/드레인 영역(26_2)으로부터의 거리가 증가함에 따라 증가하였다가 감소할 수 있다. 본 명세서에서 "중심(center)"은 "중심점(center point)"으로 혼용될 수 있다.
파워 콘택(62)의 마주하는 측면들(62s)에는 콘택 스페이서(18)가 구비될 수 있다. 일부 실시 예들에서, 콘택 스페이서(18)는 도 1에 도시된 바와 같이 파워 콘택(62)의 마주하는 측면들(62s)을 따라 균일한 두께를 가질 수 있다. 콘택 스페이서(18)는 파워 콘택(62)의 마주하는 측면들(62s)과 접촉할 수 있고 파워 콘택(62)을 기판(12)으로부터 분리할 수 있다. 콘택 스페이서(18)는 예를 들어, SiN, SiBCN, SiOCN, SiBN, SiCN, SiO, SiON 및/또는 저유전율 물질을 포함할 수 있다.
일부 실시 예들에서, 도 1에 도시된 바와 같이, 제1 방향(X)에서 제2 소스/드레인 영역(26_2)의 제1 중심(26_2c)은 제3 방향(Z)에서 파워 콘택(62)의 제1 방향(X)에서 제2 중심(62c)과 정렬될 수 있다.
파워 콘택(62)은 제2 소스/드레인 영역(26_2)과 BSPDN 구조물(70)의 전도성 요소(예를 들면, 전도성 와이어 또는 전도성 비아 플러그)를 전기적으로 연결할 수 있다. BSPDN 구조물(70)는 예를 들어 파워 레일(72) 및 파워 레일(72)이 구비된 후면 절연체(backside insulator)(74)를 포함할 수 있다. 파워 레일(72)은 소정의 전압(예를 들어, 드레인 전압 또는 소스 전압)을 갖는 파워 소스와 전기적으로 연결될 수 있으며, 이에 따라 제2 소스/드레인 영역(26_2)은 파워 콘택(62) 및 파워 레일(72)을 통해 파워 소스와 전기적으로 연결될 수 있다. 일부 실시 예들에서, 파워 콘택(62)은 제2 소스/드레인 영역(26_2) 및 파워 레일(72) 모두에 접촉할 수 있다.
후면 절연체(74)는 단일막으로 도시되어 있으나, 일부 실시 예들에서는 후면 절연체(74)가 기판(12)의 하부면(12L) 상에 적층된 다중막들을 포함할 수 있다. 또한, BSPDN 구조물(70)이 기판(12)의 하부면(12L)과 접촉하는 것으로 도시되지만, 일부 실시 예들에서는 기판(12)과 BSPDN 구조물(70) 사이에 개재 구조물(intervening structure)이 제공될 수 있어 기판(12)을 BSPDN 구조물로부터 분리할 수 있다. 파워 콘택(62) 및 파워 레일(72) 각각은 예를 들어 금속 원소(예를 들어, W, Al, Cu, Mo 및/또는 Ru)를 포함할 수 있고, 후면 절연체(74)는 예를 들어 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질을 포함할 수 있다.
도 2는 일부 실시 예들에 따른 제2 집적 회로 장치(120)의 단면도이다. 제2 집적 회로 장치(120)는 제1 집적 회로 장치(110)와 유사하다. 제2 집적 회로 장치(120)는, 제2 소스/드레인 영역(26_2)으로부터 멀어질수록 파워 콘택(62t)의 폭이 증가할 수 있다는 점에서 제1 집적 회로 장치(110)와 다를 수 있다. 파워 콘택(62t)의 하부면은 제1 방향(X)으로 제4 폭(W4)을 가지며, 제4 방향(W4)은 제1 폭(W1)보다 넓을 수 있다. 일부 실시 예들에서, 제4 폭(W4)은 도 2에 도시된 바와 같이 파워 콘택(62t)의 가장 넓은 폭일 수 있다.
도 3은 일부 실시 예들에 따른 제3 집적 회로 장치(130)의 단면도이다. 제3 집적 회로 장치(130)는 제1 집적 회로 장치(110)와 유사하다. 제3 집적 회로 장치(130)는, 도 3에 도시된 바와 같이, 제2 소스/드레인 영역(26_2)이 제1 방향(X)으로 제1 중심(26_2c)을 가질 수 있고, 제1 중심(26_2c)은 파워 콘택(62o)의 제2 중심(62oc)으로부터 제1 방향(X)으로 오프셋될 수 있다는 점에서 제1 집적 회로 장치(110)와 다를 수 있다. 일부 실시 예들에서, 도 3에 도시된 바와 같이, 제2 채널 영역(22_2)과 제2 소스/드레인 영역(26_2)의 일부는 3 방향(Z)에서 파워 콘택(62o)과 오버랩되지 않을 수 있지만, 다른 일부 실시 예들에서, 제2 채널 영역(22_2) 및 제2 소스/드레인 영역(26_2) 전체가 파워 콘택(62o)과 중첩될 수 있다.
도 4는 일부 실시 예들에 따른 제4 집적 회로 장치(140)의 단면도이다. 제4 집적 회로 장치(140)는 제1 집적 회로 장치(110)와 유사하다. 제4 집적 회로 장치(140)는 제1 및 제2 트랜지스터 구조물들(TS1, TS2) 각각이 하나의 채널 영역(예를 들어, 제1 채널 영역(22_1') 또는 제2 채널 영역(22_2'))을 포함한다는 점에서 제1 집적 회로 장치(110)와 다를 수 있다. 단일 채널 영역은 핀 형태의 채널 영역으로 지칭될 수 있고, 제1 및 제2 트랜지스터 구조물들(TS1, TS2) 각각은 핀펫(FinFET) 구조물로 지칭될 수 있다.
제1, 제2 및 제3 집적 회로 장치들(110, 120, 130)은 각각 하나의 핀 형상의 채널 영역을 포함하고 FinFET인 제1 및 제2 트랜지스터 구조물들(TS1, TS2)를 포함할 수 있음을 이해할 것이다.
도 5는 일부 실시 예들에 따른 제5 집적 회로 장치(150)의 단면도이다. 제5 집적 회로 장치(150)는 제1 집적 회로 장치(110)와 유사하다. 제5 집적 회로 장치(150)는 제1 상부 트랜지스터 구조물 및 제2 상부 트랜지스터 구조물을 더 포함한다는 점에서 제1 집적 회로 장치(110)와 다를 수 있다.
제1 상부 트랜지스터 구조물은 제1 트랜지스터 구조물(TS1) 상에 제공될 수 있고, 이에 따라 제1 트랜지스터 구조물(TS1)는 기판(12)과 제1 상부 트랜지스터 구조물 사이에 위치할 수 있다. 제1 상부 트랜지스터 구조물은 제1 상부 채널 영역(22_1U)을 포함할 수 있다. 일부 실시 예들에서, 제1 상부 트랜지스터 구조물은 도 5에 도시된 바와 같이 제3 방향(Z)으로 적층된 다수의 제1 상부 채널 영역들(22_1U)을 포함할 수 있고, 제1 상부 채널 영역들(22_1U)은 제3 방향(Z)으로 서로 이격될 수 있다. 제1 상부 트랜지스터 구조물은 제1 상부 게이트 절연체(23_1U) 및 제1 상부 게이트 전극(24_1U)을 포함하는 제1 상부 게이트 구조물을 포함할 수 있다. 제1 상부 채널 영역(22_1U)은 제1 상부 게이트 전극(24_1U)을 통해 제1 방향(X)으로 연장될 수 있고, 제1 상부 게이트 절연체(23_1U)은 제1 상부 게이트 전극(24_1U)과 제1 상부 채널 영역(22_1U) 사이에 제공될 수 있다. 제1 상부 게이트 절연체(23_1U)는 제1 상부 게이트 전극(24_1U) 및 제1 상부 채널 영역(22_1U)과 접촉할 수 있다.
제2 상부 트랜지스터 구조물은 제2 트랜지스터 구조물(TS2) 상에 제공될 수 있고, 이에 따라 제2 트랜지스터 구조물(TS2)는 기판(12)과 제2 상부 트랜지스터 구조물 사이에 위치할 수 있다. 제2 상부 트랜지스터 구조물은 제2 상부 채널 영역(22_2U)을 포함할 수 있다. 일부 실시 예들에서, 제2 상부 트랜지스터 구조물은 도 5에 도시된 바와 같이 제3 방향(Z)으로 적층된 다수의 제2 상부 채널 영역들(22_2U)을 포함할 수 있고, 제2 상부 채널 영역들(22_2U)은 제3 방향(Z)으로 서로 이격될 수 있다. 제2 상부 트랜지스터 구조물은 제2 상부 게이트 절연체(23_2U) 및 제2 상부 게이트 전극(24_2U)을 포함하는 제2 상부 게이트 구조물을 포함할 수 있다. 제2 상부 채널 영역(22_2U)은 제2 상부 게이트 전극(24_2U)을 통해 제1 방향(X)으로 연장될 수 있고, 제2 상부 게이트 절연체(23_2U)는 제2 상부 게이트 전극(24_2U)과 제2 상부 채널 영역(22_2U) 사이에 제공될 수 있다. 제2 상부 게이트 절연체(23_2U)는 제2 상부 게이트 전극(24_2U) 및 제2 상부 채널 영역(22_2U)과 접촉할 수 있다.
또한, 제1 상부 트랜지스터 구조물은 제1 방향(X)으로 서로 이격된 제1 및 제2 상부 소스/드레인 영역들(26_1U, 26_2U)을 포함하고, 제1 상부 게이트 구조물은 제1 및 제2 상부 소스/드레인 영역들(26_1U, 26_2U) 사이에 제공될 수 있다. 제1 및 제2 상부 소스/드레인 영역들(26_1U, 26_2U)은 도 5에 도시된 바와 같이 각각 제1 상부 채널 영역(22_1U)의 마주하는 측면들에 접촉할 수 있다. 제2 상부 트랜지스터 구조물은 제1 방향(X)으로 서로 이격된 제2 상부 소스/드레인 영역(26_2U) 및 제3 상부 소스/드레인 영역(26_3U)을 포함할 수 있고, 제2 상부 게이트 구조물은 제2 및 제3 상부 소스/드레인 영역들(26_2U, 26_3U) 사이에 제공될 수 있다. 제2 및 제3 상부 소스/드레인 영역들(26_2U, 26_3U)은 도 5에 도시된 바와 같이 각각 제2 상부 채널 영역(22_2U)의 마주하는 측면들에 접촉할 수 있다. 제2 상부 소스/드레인 영역(26_2U)은 제1 및 제2 상부 트랜지스터 구조물들에 의해 공유되므로 공통 상부 소스/드레인 영역이라고도 할 수 있다.
또한, 제5 집적 회로 장치(150)는 제1 트랜지스터 구조물(TS1)와 제1 상부 트랜지스터 구조물 사이 및 제2 트랜지스터 구조물(TS2)와 제2 상부 트랜지스터 구조물 사이에 제공되는 제3 중간막(31)을 포함할 수 있다. 일부 실시 예들에서, 도 5에 도시된 바와 같이, 제3 중간막(31)은 같이 제1 소스/드레인 영역(26_1)과 제1 상부 소스/드레인 영역(26_1U) 사이에 접촉할 수 있고, 제2 소스/드레인 영역(26_2)과 제2 상부 소스/드레인 영역(26_2U) 사이에 접촉할 수 있으며, 제3 소스/드레인 영역(26_3)과 제3 상부 소스/드레인 영역(26_3U) 사이에 접촉할 수 있다. 예를 들어, 제3 중간막(31)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질을 포함할 수 있다. 소스/드레인 콘택(42')은 제1 상부 소스/드레인 영역(26_1U) 상에 제공되며, 제1 상부 소스/드레인 영역(26_1U)의 상부면과 접촉할 수 있다.
일부 실시 예들에서, 제1 트랜지스터 구조물(TS1)와 제1 상부 트랜지스터 구조물은 서로 다른 도전형을 가지고 집합적으로 제1 CMOS(Complementary Metal-Oxide-Semiconductor) 구조물을 형성할 수 있고, 제2 트랜지스터 구조물(TS2)와 제2 상부 트랜지스터 구조물은 서로 다른 도전형을 가지고 집합적으로 제2 CMOS 구조물을 형성할 수 있다.
일부 실시 예들에서, 제1 트랜지스터 구조물(TS1), 제1 상부 트랜지스터 구조물, 제2 트랜지스터 구조물(TS2) 및 제2 상부 트랜지스터 구조물은 각각 하나의 핀 형태의 채널 영역을 포함하며, FinFET일 수 있다.
제1 및 제2 상부 트랜지스터 구조물들의 각 구성 요소들은 대응하는 제1 및 제2 트랜지스터 구조물들(TS1, TS2)의 구성 요소들과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 상부 소스/드레인 영역(26_1U)은 제1 소스/드레인 영역(26_1)과 동일한 물질을 포함할 수 있고, 제2 상부 게이트 전극(24_2U)은 제2 게이트 전극(24_2)과 동일한 물질을 포함할 수 있다.
도 6은 일부 실시 예들에 따른 제1 집적 회로 장치(110)를 형성하는 방법의 순서도다. 도 7 내지 도 15는 일부 실시 예들에 따른 방법을 도시하는 단면도들이다.
도 6, 도 7 및 도 8을 참조하면, 상기 방법은 예비 기판(10)(예를 들어, 예비 기판(10)의 상부면(10U)) 상에 희생막(16), 예비 제1 및 제2 게이트 구조물들(59_1, 59_2)을 형성하는 단계를 포함할 수 있다(블록 210). 도 7을 참조하면, 예비 기판(10)의 상부면(10U)은 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)과 마주할 수 있다. 예비 기판(10)은 예비 기판(10)의 상부면(10U)과 이격되어 마주하는 예비 하부면(10PL)을 포함할 수 있다. 예비 기판(10)의 상부면(10U)과 예비 하부면(10PL)은 서로 평행할 수 있다. 예비 기판(10)의 상부면(10U) 상에는 제1 중간막(14)이 형성될 수 있다. 예비 기판(10)에는 제1 예비 게이트 구조물(59_1)을 관통하여 제1 방향(X)으로 연장되는 제1 채널 영역(22_1) 및 제2 예비 게이트 구조물(59_2)을 관통하여 제1 방향(X)으로 연장되는 제2 채널 영역(22_1)이 형성될 수 있다. 예비 기판(10)은 식각 정지막(11)을 포함할 수 있다.
예비 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP 등의 반도체 물질 중 하나 이상을 포함하거나, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물 및/또는 저유전율 물질 등의 절연 물질을 포함할 수 있다. 일부 실시 예들에서, 예비 기판(10)은 벌크 기판(예를 들면, 벌크 실리콘 기판) 또는 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들어, 예비 기판(10)은 실리콘 웨이퍼이거나 절연막일 수 있다. 식각 정지막(11)은 예를 들어, SiN, SiBCN, SiOCN, SiBN, SiCN, SiO 및/또는 SiON을 포함할 수 있다.
제1 예비 게이트 구조물(59_1)은 예비 제1 게이트막(52_1) 및 제1 게이트 마스크막(54_1)을 포함할 수 있고, 제2 예비 게이트 구조물(59_2)은 제2 예비 게이트막(52_2) 및 제2 게이트 마스크막(54_2)을 포함할 수 있다. 예비 제1 및 제2 게이트막들(52_1, 52_2) 각각은 제1 및 제2 채널 영역들(22_1, 22_2)과 식각 선택비를 갖는 물질(들)을 포함할 수 있다. 제1 절연 스페이서(25_1)는 예비 제1 게이트 구조물(59_1)의 하부면 및 측면에 형성될 수 있고, 제2 절연 스페이서(25_2)는 제2 예비 게이트 구조물(59_2)의 하부면 및 측면에 형성될 수 있다.
도 8을 참조하면, 제1 및 제2 예비 게이트 구조물들(59_1, 59_2) 상에 마스크막(56)을 형성할 수 있다. 마스크막(56)은 제1 및 제2 예비 게이트 구조물(들59_1, 59_2) 사이의 제1 중간막(14)의 일부를 노출시키는 마스크 개구(56o)를 포함할 수 있다. 예비 기판(10)의 일부에 원소(예를 들면, 붕소)를 첨가하여 원소를 포함하는 희생막(16)으로 변환할 수 있다. 원소는 예비 기판(10)의 상부면(10U)에 공정(예를 들어, 이온 주입 공정)을 수행하여 추가될 수 있으며, 예비 기판(10)의 상부면(10U)을 통해 예비 기판(10)의 일부에 원소가 첨가될 수 있다. 예비 기판(10)에 원소를 첨가하는 공정은 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)과 마스크막(56)을 마스크로 하여 수행될 수 있다. 이에 따라, 희생막(16)은 제1 및 제2 예비 게이트 구조물들(59_1, 59_2) 사이에서 자기 정렬될 수 있다. 예비 기판(10)에 원소를 첨가하는 공정은 붕소(B) 원자 및/또는 삼불화붕소(BF3) 가스를 사용할 수 있다. 마스크막(56)은 유기물(예를 들어, 포토레지스트) 및/또는 무기물(예를 들어, 실리콘 산질화물 및/또는 스핀-온-글라스(spin-on-glass) 물질)을 포함할 수 있다. 희생막(16) 내의 원소 농도는 예를 들어 약 1E15atom/cm2 이상일 수 있다. 희생막(16) 내의 원소의 존재는 예비 기판막(10) 및 기판(12)(후술함)에 대해 식각 선택성을 제공한다.
일부 실시 예들에서, 희생막(16)(예를 들어, 희생막(16)의 하부면(16L))은 식각 정지막(11)과 접촉할 수 있고, 예비 기판(10)의 상부면(10U)과 공면을 이루는 상부면(16U)을 포함할 수 있다. 일부 실시 예들에서, 희생막(16)의 상부면(16U)은 리세스 또는 돌출부를 포함하지 않고 평평할 수 있다. 희생막(16)은 예비 기판(10)을 향하여 외측으로 만곡되어 볼록한 마주하는 측면들(16s)을 포함할 수 있다.
도 6 및 도 9를 참조하면, 마스크막(56)을 제거할 수 있고, 그 후 소스/드레인 영역(예를 들어, 제2 소스/드레인 영역(26_2))을 형성할 수 있다(블록 220). 제2 소스/드레인 영역(26_2)은 희생막(16)과 제3 방향(Z)으로 중첩될 수 있다. 소스/드레인 영역은 에피택셜 성장 공정을 통해 채널 영역을 시드막으로 하여 성장될 수 있다. 예를 들어, 제1 및 제2 소스/드레인 영역들(26_1, 26_2)은 제1 채널 영역(22_1)을 이용하여 에피택셜 성장 공정을 수행하여 형성될 수 있다. 구체적으로, 제1 및 제2 소스/드레인 영역들(26_1, 26_2)은 에피택셜 성장 공정을 통해 제1 채널 영역(22_1)의 마주하는 측면들로부터 성장될 수 있다.
도 6 및 도 10을 참조하면, 게이트 구조물(예를 들어, 제1 및 제2 게이트 구조물들(29_1, 29_2))이 형성될 수 있다(블록 230). 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)은 제1 및 제2 게이트 구조물들(29_1, 29_2)로 대체될 수 있다. 상기 제1 게이트 구조물(29_1) 및 제2 게이트 구조물(29_2)을 형성할 수 있고 그 후, 제2 중간막(41), 소스/드레인 콘택(42) 및 BEOL 구조물(50)을 형성할 수 있다.
도 6 및 도 11을 참조하면, 예비 기판(10) 및 식각 정지막(11)의 하부를 제거하여 희생막(16)의 하부면(16L)을 노출시킬 수 있다(블록 240). 예비 기판(10)의 예비 하부면(10PL)에 공정(들)(예를 들어, 그라인딩 공정, 습식 식각 공정, 건식 식각 공정 및/또는 CMP(Chemical Mechanical Polishing) 공정)을 수행할 수 있어, 식각 정지막(11)이 노출될 때까지 예비 기판(10)의 하부를 제거할 수 있고, 그런 다음 에칭 정지막(11)이 추가적으로 제거될 수 있어 희생막(16)의 하부면(16L)이 노출될 수 있다. 예비 기판(10)의 하부 및 식각 정지막(11)을 제거한 후, 예비 기판(10)의 하부면(10L)은 희생막(16)의 하부면(16L)과 공면을 이룰 수 있다.
도 12를 참조하면, 예비 기판(10)을 제거할 수 있고, 그 후 기판(12)을 형성할 수 있다. 예비 기판(10)은 희생막(16) 및 제1 중간막(14)이 제거되지 않도록 선택적으로 제거될 수 있다. 따라서, 희생막(16)은 기판(12)에 제공될 수 있다. 희생막(16)의 하부면(16L)은 기판(12)의 하부면(12L)과 공면을 이룰 수 있고, 기판(12)의 상부면(12U)은 제1 중간막(14)(예를 들어, 제1 중간막(14)의 하부면)과 접촉할 수 있다.
도 6, 도 13, 도 14 및 도 15를 참조하면, 희생막(16)은 파워 콘택(62)으로 대체될 수 있다(블록 250). 도 13을 참조하면, 희생막(16) 및 제1 중간막(14)의 일부를 제거할 수 있고, 기판(12) 및 제1 중간막(14)에 개구(12o)를 형성할 수 있다. 개구(12o)는 제2 소스/드레인 영역(26_2)(예를 들어, 제2 소스/드레인 영역(26_2)의 하부면)을 노출시킬 수 있다. 희생막(16) 및 제1 중간막(14)의 일부는 식각 공정(예를 들어, 건식 식각 공정 및/또는 습식 식각 공정)에 의해 제거될 수 있다.
도 14를 참조하면, 개구(12o)에 콘택 스페이서(18)를 형성할 수 있다. 콘택 스페이서(18)는 증착 공정(예를 들어, 원자층 증착(ALD) 공정 및/또는 화학 기상 증착(CVD) 공정)에 의해 형성될 수 있고 및/또는 표면 처리 공정(예를 들어, 표면에 질소를 첨가하는 공정)에 의해 형성될 수 있다. 일부 실시 예들에서, 콘택 스페이서(18)의 하부면은 도 14에 도시된 바와 같이 기판(12)의 하부면(12L)과 공면을 이룰 수 있다.
도 15를 참조하면, 콘택 스페이서(18)를 형성한 후 개구(12o) 내에 파워 콘택(62)을 형성할 수 있다. 파워 콘택(62)은 콘택 스페이서(18)와 접촉할 수 있다. 일부 실시 예들에서, 파워 콘택(62)은 제2 소스/드레인 영역(26_2)과 접촉하는 평평한 상부면을 포함할 수 있다.
도 1 및 도 6을 참조하면, BSPDN 구조물(70)의 파워 레일(72)이 파워 콘택(62)(예를 들어, 파워 콘택(62)의 하부면)에 형성될 수 있다(블록 260).
일부 실시 예들에서, 파워 레일(72)을 형성하기 전에 공정(들)(예를 들어, 그라인딩 공정, 습식 에칭 공정, 건식 에칭 공정 및/또는 CMP(Chemical Mechanical Polishing) 공정)를 사용하여 파워 콘택(62) 및 콘택 스페이서(18)의 하부 부분을 제거하여 도 2에 도시된 제2 집적 회로 장치(120)를 형성할 수 있다.
도 16 및 도 17은 일부 실시 예들에 따른 집적 회로 장치의 형성 방법을 나타내는 단면도들이다. 구체적으로, 도 16 및 17은 도 6의 블록 210에 대해 수행된 공정을 도시한다.
도 16을 참조하면, 예비 기판(10)(예를 들어, 예비 기판(10)의 상부면(10U)) 상에 마스크막(56')을 형성할 수 있다. 마스크막(56')은 예비 기판(10)의 상부면(10U)의 일부를 노출시키는 마스크 개구(56'o)를 포함할 수 있다. 예비 기판(10)의 일부에 원소(예를 들어, 붕소)가 첨가되어 해당 원소를 포함하는 희생막(16)이 형성될 수 있다. 원소는 예비 기판(10)의 상부면(10U)에 공정(예를 들어, 이온 주입 공정)을 수행하여 추가될 수 있으며, 예비 기판(10)의 상부면(10U)을 통해 예비 기판(10)의 일부에 원소가 첨가될 수 있다. 예비 기판(10)에 원소를 첨가하는 공정은 마스크막(56')을 마스크로 하여 수행될 수 있으며, 붕소 원자 및/또는 삼불화붕소(BF3) 가스를 사용할 수 있다. 마스크막(56')은 유기물(예를 들어, 포토레지스트) 및/또는 무기물(예를 들어, 실리콘 산질화물 및/또는 스핀-온-글라스(spin-on-glass) 물질)을 포함할 수 있다. 일부 실시 예들에 있어서, 예비 기판(10)과 마스크막(56') 사이에 제1 중간막(14)이 형성될 수 있다.
도 17을 참조하면, 마스크막(56')을 제거할 수 있고, 그 후, 예비 기판(10)(예를 들어, 예비 기판(10)의 상부면(10U)) 상에 제1 중간막(14), 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)을 형성할 수 있다. 이후, 도 9 내지 도 15를 참조하여 설명한 것과 같은 공정들이 수행될 수 있다.
도 16 및 도 17를 참조하여 설명한 공정들에 의해 희생막(16)을 형성할 때 희생막(16)은 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)의 위치와 상관없이 예비 기판(10)의 임의의 위치에 형성될 수 있다. 따라서, 희생막(16)은 제1 및 제2 예비 게이트 구조물들(59_1, 59_2)과 정렬되지 않을 수 있다.
제3, 제4 및 제5 집적 회로 장치들(130, 140, 150)는, 해당 방법들을 적절하게 수정하여 도 7 내지 도 17을 참조하여 설명한 것과 유사한 방법으로 형성될 수 있음을 이해할 것이다.
첨부한 도면을 참조하여 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 도면들에서, 층들 및 영역들의 사이즈들 및 상대적인 사이즈들은, 명확성을 위해 과장될 수 있다. 명세서 전반에서, 동일한 참조 번호들은 동일한 구성요소들을 의미한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 구성요소가 도면에서 단일막으로 도시되더라도, 구성요소는 다중막들을 포함할 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)", "커플링된(coupled to)", "반응하는(responsive to)" 또는 "상에(on)" 이라고 지칭되는 것은, 다른 소자와 직접 연결, 커플링되거나, 반응하거나, 상에 있는 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" , "직접 커플링된(directly coupled to)", "직접 반응하는(directly responsive to)" 또는 "직접 상에(directly on)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. "및/또는(and/or)"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. "/"(예를 들면, "소스/드레인" 용어를 사용할 때)은 "및/또는" 용어에 상응한다는 것이 이해될 것이다.
본 명세서에서 "제1(first)", "제2(second)" 등의 용어가 다양한 구성요소를 설명하기 위해 사용될 수 있지만, 이러한 구성요소가 이러한 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하는 데에만 사용된다. 따라서, 이하에서 논의되는 제1 구성요소는 본 발명의 사상을 벗어나지 않는 범위 내에서 제2 구성요소로 명명될 수 있다.
"위의, 위에(over, above, on, upper), "아래의, 아래에(below, under, beneath, lower)"과 같이 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 요소(들)에 대한 하나의 요소의 관계를 설명하기 위해 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 반도체 장치의 상이한 방향을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면의 반도체 장치가 뒤집힌 경우, 다른 구성 요소의 "아래"로 설명된 구성 요소는 다른 구성 요소의 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래 방향을 모두 포함할 수 있다. 또한, 반도체 장치는 다른 방향(90도 또는 다른 방향)으로 배향될 수 있고, 본 발명에서 사용되는 공간적으로 상대적인 용어들은 그에 따라 해석될 수 있다.
본 명세서의 매우 다양한 실시예들은, 전술한 설명 및 도면과 관련하여 개시되었다. 이러한 실시예들의 모든 조합 또는 하위 조합을 도시하고 그대로 설명하기 위해, 과도하게 반복되었음을 이해해야한다. 따라서, 모든 실시예들은 모든 방법으로 결합되거나, 및/또는 조합될 수 있다. 또한, 도면을 포함한 본 명세서는, 본 명세서에서 설명된 실시예들의 모든 조합 및 하위 조합, 방식, 제조 공정 및 그것들을 이용하는 공정이 완벽히 쓰여진 설명인 것으로 여겨질 수 있다. 또한, 도면을 포함한 본 명세서는, 조합 또는 하위 조합에 대한 청구항을 뒷받침할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 예비 기판 내 원소를 첨가하여 상기 예비 기판 내에 희생막을 형성하는 단계;
    상기 예비 기판 상에 소스/드레인 영역을 포함하는 트랜지스터 구조물을 형성하는 단계;
    상기 희생막을 상기 소스/드레인 영역과 접촉하는 상부면을 포함하는 파워 콘택으로 교체하는 단계; 및
    상기 파워 콘택의 하부면과 접촉하는 파워 레일을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
  2. 제1항에 있어서,
    상기 희생막은 상기 트랜지스터 구조물을 형성하기 전에 형성되는 집적 회로 장치의 형성 방법.
  3. 제1항에 있어서,
    상기 트랜지스터 구조물을 형성하는 단계는:
    상기 예비 기판 상에 예비 게이트 구조물을 형성하는 단계;
    상기 희생막과 중첩하는 상기 소스/드레인 영역을 형성하는 단계; 및
    상기 예비 게이트 구조물을 게이트 구조물로 대체하는 단계를 포함하되,
    상기 희생막은 상기 예비 게이트 구조물을 형성한 후에 형성되는 집적 회로 장치의 형성 방법.
  4. 제3항에 있어서,
    상기 예비 기판에 이온 주입 공정을 수행하여 상기 원소를 첨가하는 집적 회로 장치의 형성 방법.
  5. 제1항에 있어서,
    상기 예비 기판은 상부와 하부를 포함하고,
    상기 희생막을 형성하는 단계는 상기 예비 기판의 상부면을 통해 상기 원소를 첨가하는 단계를 포함하고, 상기 희생막은 상기 예비 기판의 상부에 형성되며,
    상기 희생막을 상기 파워 콘택으로 교체하는 단계는,
    상기 희생막이 노출될 때까지 상기 예비 기판의 상기 하부를 제거하는 단계;
    상기 예비 기판의 상기 상부를 하부 절연체로 교체하는 단계;
    상기 희생막을 제거하여 상기 하부 절연체 내에 개구를 형성하는 단계; 및
    상기 개구 내에 상기 파워 콘택을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
  6. 제1항에 있어서,
    상기 희생막을 형성하는 단계는 상기 예비 기판의 상부면에 이온 주입 공정을 수행하는 단계를 포함하는 집적 회로 장치의 형성 방법.
  7. 제1항에 있어서,
    상기 원소는 붕소를 포함하고, 상기 예비 기판은 실리콘을 포함하는 집적 회로 장치의 형성 방법.
  8. 제1항에 있어서,
    상기 파워 콘택은 바깥쪽으로 만곡된 마주하는 측면들을 포함하는 집적 회로 장치의 형성 방법.
  9. 제 1항에 있어서,
    상기 희생막을 상기 파워 콘택으로 교체하기 전에, 상기 트랜지스터 구조물 상에 전도성 와이어를 포함하는 BEOL(back-end-of-line) 구조물을 형성하는 단계를 더 포함하는 집적 회로 장치의 형성 방법.
  10. 예비 기판의 일부를 원소를 포함하는 희생막으로 변환시키는 단계;
    상기 예비 기판 상에 소스/드레인 영역을 포함하는 트랜지스터 구조물을 형성하는 단계;
    상기 희생막을 상기 소스/드레인 영역과 접촉하는 상부면을 포함하는 파워 콘택으로 교체하는 단계; 및
    상기 파워 콘택의 하부면과 접촉하는 파워 레일을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
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