TW202247466A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202247466A
TW202247466A TW110111110A TW110111110A TW202247466A TW 202247466 A TW202247466 A TW 202247466A TW 110111110 A TW110111110 A TW 110111110A TW 110111110 A TW110111110 A TW 110111110A TW 202247466 A TW202247466 A TW 202247466A
Authority
TW
Taiwan
Prior art keywords
semiconductor
layer
epitaxial
germanium
buffer layer
Prior art date
Application number
TW110111110A
Other languages
English (en)
Inventor
沙哈吉Ｂ 摩爾
李承翰
張世杰
林詩雅
蔡仲恩
劉致為
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202247466A publication Critical patent/TW202247466A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露描述了一種半導體裝置，半導體裝置包括基板、該基板上的緩衝層及緩衝層上的堆疊的鰭式結構。緩衝層可以包括鍺，且堆疊的鰭式結構可以包括具有鍺及錫的半導體層。半導體裝置進一步包括圍繞半導體層的一部分的閘極結構及在緩衝層上並與半導體層接觸的磊晶結構。磊晶結構包括鍺及錫。

Description

鍺錫全環繞閘極裝置
無
隨著半導體技術的進步，對更高存儲容量、更快處理系統、更高效能及更低成本的需求不斷增長。為了滿足這些需求，半導體工業繼續縮小半導體裝置(諸如金氧半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)，包括平面MOSFET及鰭式場效電晶體(fin field effect transistors，finFET))之尺寸。此種縮小已經增加了半導體製造製程的複雜性。
無
以下揭露提供了用於實現所提供標的之不同特徵的許多不同的實施例或實例。下面描述組件及配置的特定實例以簡化本揭露。當然，這些僅係實例並不旨在進行限制。例如，在以下描述中，第一特徵形成在第二特徵的上方可以包括第一特徵及第二特徵直接接觸形成的實施例，且還可以包括另外的特徵可以在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可以不直接接觸的實施例。如本文所用，第一特徵形成在第二特徵上意味著第一特徵被形成為與第二特徵直接接觸。此外，本揭露可以在各個實例中重複圖式標號及/或字母。此重複本身並不指示所討論的各種實施例及/或組態之間的關係。
此外，可以在本文中使用空間相對術語(諸如，「下方」、「在…之下」、「下部」、「上方」、「上部」及其類似者)以易於描述，以便描述一個元件或特徵結構與一個或多個另外元件或特徵結構的關係，如圖所示。空間相對術語意欲涵蓋除圖中所描繪之定向以外裝置在使用或操作中之不同定向。裝置可以以其他方式定向(旋轉90度或呈其他定向)，且相應地可以同樣地解釋本文所使用的空間相對描述符。
注意，說明書中對「一個實施例」、「一個實施例」、「示範性實施例」、「示範性」等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是每個實施例可以不必包括該特定特徵、結構或特性。而且，此類短語不一定是指相同實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現此種特徵、結構或特性在熟習此項技術者之知識範圍內。
應當理解，本文之措辭或術語係出於描述的目的而不是限制，使得本說明書之術語或措辭將由熟習相關技術者根據本文教示進行解釋。
在一些實施例中，術語「約」及「實質上」可以表示給定數量的值，即在值的5%之內(例如，值的±1%、±2%、±3%、±4%、±5%、±10%、±20%)變化。這些值僅係實例並不旨在進行限制。術語「約」及「實質上」可以是指由熟習相關領域的技術人員根據本文教示解釋的值之百分比。
隨著半導體技術的進步，已致力於引入多閘極裝置，以藉由增加閘極通道耦合、增加通態電流與截止狀態電流比率(on-state current to off-state current ratio，Ion/Ioff)及減少短通道效應(short-channel effects，SCE)來改善閘極控制。一個此種多閘極裝置係全環繞閘極的鰭式場效電晶體(gate-all-around fin field effect transistor，GAA finFET)。GAA finFET裝置在堆疊的奈米片/奈米線組態中提供了通道。GAA finFET裝置的名稱源於可以在通道周圍延伸並在通道之多個側面提供通道閘極控制的閘極結構。GAA finFET裝置與MOSFET製造製程兼容，且它們的結構允許它們在保持閘極控制及減輕短通道效應的同時進行縮放。
隨著對半導體裝置之更低功率消耗、更高效能及更小面積的需求不斷增長，GAA finFET裝置可能面臨挑戰。例如，對於由矽(Si)或鍺(Ge)納米片/納米線形成的GAA finFET裝置，隨著GAA finFET裝置的不斷縮小，Ion/Ioff比率降低且出現短通道效應。對於更高移動率的GAA finFET裝置，需要鍺錫(GeSn)奈米片/奈米線。然而，在Si基板上形成的GeSn奈米片/奈米線及源極/汲極(source/drain，S/D)磊晶結構可能具有錯位缺陷，且從而使GAA finFET裝置之裝置效能降級。此外，在形成GeSn奈米片/奈米線期間GeSn的損失可以減小GeSn奈米片/奈米線之尺寸並進一步使裝置效能降級。GeSn奈米片/奈米線的形成需要更高的蝕刻選擇性。術語「蝕刻選擇性」可以是指在相同蝕刻條件下兩種不同材料之蝕刻速率的比率。
本揭露中的各種實施例提供了用於形成GeSn GAA半導體裝置的方法。在一些實施例中，GeSn GAA半導體裝置可以包括鰭式結構及具有GeSn的S/D磊晶結構。形成GeSn GAA半導體裝置的示範性方法可以包括在基板上形成緩衝層。緩衝層可以包括Ge以減少錯位缺陷。在一些實施例中，緩衝層可以包括具有梯度Ge濃度的多個子層，以進一步減少錯位缺陷。可以在緩衝層上形成堆疊的鰭式結構，且堆疊的鰭式結構可以包括第一組半導體層及第二組半導體層。第一組半導體層可以包括Ge，且第二組半導體層可以包括GeSn。在一些實施例中，第二組半導體層可以具有在約2%至約12%範圍內的Sn濃度，以增加載子移動率，諸如電洞移動率。在一些實施例中，第二組半導體層可以具有在約7%至約10%範圍內的Sn濃度，以增加GeSn與Ge之間的蝕刻選擇性並改善形成GeSn奈米片/奈米線的製程窗口。可以在與第二組半導體層接觸的緩衝層上形成S/D磊晶結構，且閘極結構可以圍繞第二組半導體層的一部分。S/D磊晶結構可以包括GeSn及摻雜劑。在一些實施例中，p型S/D磊晶結構可以包括諸如硼(B)的p型摻雜劑，且n型S/D磊晶結構可以包括諸如磷(P)及砷(As)的n型摻雜劑。與Ge相比，GeSn可以將第二組半導體層中的載子移動率提高約2倍至約5倍。GeSn GAA半導體裝置可以減少短通道效應並提高裝置效能。在一些實施例中，與基於Si或基於SiGe的GAA半導體裝置相比，GeSn GAA半導體裝置可以將Ion/Ioff比率增加約3%至約8%。
根據一些實施例，參考第1圖至第4圖描述了具有finFET 102A-102B的GeSn GAA半導體裝置100。第1圖示出根據一些實施例的GeSn GAA半導體裝置100之等距視圖。第2圖示出根據一些實施例的具有GeSn奈米片/奈米線之半導體層222作為finFET通道的第1圖中的半導體裝置100之區域116之局部截面圖。區域116可以沿著X-Z平面穿過鰭式結構108中的一者及相鄰閘極結構112中的一者。第3圖及第4圖示出根據一些實施例的沿著第2圖中的線A-A及線B-B的鍺、錫及硼的分布輪廓。半導體裝置100可以形成在基板104上，且可以包括淺溝槽隔離(shallow trench isolation，STI)區域106、鰭式結構108、設置在鰭式結構108上的閘極結構112、設置在閘極結構112之相對的兩側上的閘極間隔物114、S/D磊晶結構110及層間介電(interlayer dielectric，ILD)層118。
在一些實施例中，finFET 102A-102B可以都係p型finFET (p-type finFETs，PFET)、都係n型finFET (n-type finFETs，NFETS)或每個導電類型的finFET中的一者。雖然第1圖示出了兩個GAA finFET，但是半導體裝置100可以具有任何數量的GAA finFET。另外，可以經由使用出於簡化目的未示出的其他結構部件(諸如接觸、導電通孔、導線、介電層、鈍化層、互連件等)將半導體裝置100結合到積體電路(integrated circuit，IC)中。除非另有說明，否則具有相同注釋的finFET 102A-102B之元件的討論適用於彼此。
參考第1圖及第2圖，finFET 102A-102B可以形成在基板104上。基板104可以包括諸如矽(Si)的半導體材料。在一些實施例中，基板104可以包括結晶矽基板(例如，晶圓)。在一些實施例中，基板104可以包括(i)基本半導體，諸如鍺(Ge)；(ii)複合半導體，諸如碳化矽(SiC)；(iii)合金半導體，諸如矽鍺(SiGe)；(iv)絕緣體上矽(silicon-on-insulator，SOI)結構；(v)絕緣體上矽鍺(SiGe)結構(silicon germanium (SiGe)-on insulator structure，SiGeOI)；(vi)絕緣體上鍺(germanium-on-insulator，GeOI)結構；(vii) III-V半導體，諸如氮化鎵(GaN)；及(viii)它們的組合。此外，可以根據設計要求來摻雜基板104 (例如，p型基板或n型基板)。在一些實施例中，基板104可以摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。
STI區域106可以在finFET 102A與finFET 102B之間提供與彼此的電隔離，及與基板104上的具有不同鰭式結構的相鄰finFET (未示出)及/或與基板104集成或沈積在基板104上的相鄰有源及無源元件(未示出)的電隔離。STI區域106可以由介電材料製成。在一些實施例中，STI區域106可以包括氧化矽、氮化矽、氧氮化矽、氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低k介電材料及/或其他合適的絕緣材料。在一些實施例中，STI區域106可以包括多層結構。
鰭式結構108可以沿著X軸延伸並穿過finFET 102A-102B。本文揭示的鰭式結構的實施例可以藉由任何合適的方法來圖案化。例如，可以使用一或多種微影製程來圖案化鰭式結構，該微影製程包括雙圖案化製程或多圖案化製程。雙圖案化或多圖案化製程可以將微影及自對準製程相結合，形成圖案，該圖案具有例如小於使用單次直接微影製程可獲得的間距的間距。例如，犧牲層形成在基板之上並使用微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，且然後可以使用剩餘的間隔物來圖案化鰭式結構。
參考第1圖及第2圖，鰭式結構108可以包括鰭式底部部分108A、設置在鰭式底部部分108A上的磊晶緩衝層109，及設置在磊晶緩衝層109上的堆疊的鰭式部分108B。在一些實施例中，鰭式底部部分108A可以包括類似於基板104的材料。鰭式底部部分108A可以經由對基板104進行微影圖案化及蝕刻形成。磊晶緩衝層109可以形成在鰭式底部部分108A上，且可以用作用於形成堆疊的鰭式部分108B的基極層。堆疊的鰭式部分108B可以形成在磊晶緩衝層109上，且可以包括堆疊的半導體層222-1、222-2及222-3(統稱為「半導體層222」)，該半導體層可以呈奈米片或奈米線的形式。每個半導體層222可以形成在finFET 102A-102B之閘極結構112下方的通道區域。
磊晶緩衝層109可以包括與基板104相似或不同的半導體材料。在一些實施例中，磊晶緩衝層109可以包括約20原子百分比至約100原子百分比的範圍內的Ge。在一些實施例中，磊晶緩衝層109可以包括具有從基板104到半導體層222的梯度Ge濃度的多個子層。例如，磊晶緩衝層109可以包括Si子層、SiGe子層及Ge子層。Si子層可以包括Si且不包括Ge。SiGe子層可以包括濃度為約20%至約90%的Ge，諸如具有約70%Ge的Si 0.3Ge 0.7。Ge子層可以包括濃度為約90%至約100%的Ge。在一些實施例中，磊晶緩衝層109可以減少由於基板104與半導體層222及S/D磊晶結構110之間的晶格不匹配而引起的錯位缺陷。
參考第2圖，磊晶緩衝層109可以具有沿Z軸在約50 nm至約500 nm範圍內的垂直尺寸109t (例如，厚度)。如果垂直尺寸109t小於約50 nm，則半導體層222及S/D磊晶結構可以具有更多的磊晶生長缺陷，諸如錯位缺陷。如果垂直尺寸109t大於約500 nm，則磊晶緩衝層109的益處可能減少且製造成本可能增加。在一些實施例中，垂直尺寸109t可以取決於多個半導體層222。對於更大數量的半導體層222，磊晶緩衝層109可以具有更大的垂直尺寸。例如，對於兩層半導體層222，垂直尺寸109t可以在約50 nm至約100 nm的範圍內；且對於四層半導體層222，垂直尺寸109t可以在約100 nm至約200 nm的範圍內。磊晶緩衝層109的其他尺寸及材料在本揭露之範圍及精神內。
半導體層222可以包括與磊晶緩衝層109相似或不同的半導體材料。在一些實施例中，n型GeSn GAA finFET之半導體層222可以包括Ge，且p型GeSn GAA finFET之半導體層222可以包括具有在約2%至約12%範圍內的Sn濃度的GeSn。在一些實施例中，n型及p型GeSn GAA finFET之半導體層222都可以包括具有在約2%至約12%範圍內的Sn濃度的GeSn。GeSn可以比Si及Ge具有更高的載子移動率，諸如電洞移動率。例如，與Ge相比，GeSn可以將電洞移動率提高約2倍至約5倍。更高的移動率可以增加FET裝置之導通電流(on-state current，Ion)，減少短通道效應並提高裝置效能。在一些實施例中，與基於Si或SiGe的GAA finFET相比，GeSn GAA finFET可以將Ion/Ioff比率提高約3%至約8%。在一些實施例中，為了更高的蝕刻選擇性，半導體層222可以包括具有在約7%至約10%範圍內的Sn濃度的GeSn。如果Sn濃度小於約7%，則蝕刻選擇性可能較低(例如，約1至約3)，且半導體層222之尺寸可能減小且裝置效能可能衰退。如果Sn濃度大於約10%，則半導體層222中的缺陷可能增加且裝置效能可能衰退。
參考第2圖，半導體層222可以具有沿Z軸在約5 nm至約30 nm範圍內的垂直尺寸222t (例如，厚度)。如果垂直尺寸222t小於約5 nm，則基於GeSn的GAA半導體裝置之裝置效能可能降低。如果垂直尺寸222t大於約30 nm，則半導體層222可能不提供額外的更高的移動率，且製造成本可能增加。半導體層222在相鄰半導體層222之間可以具有沿Z軸在約5 nm至約30 nm範圍內的垂直尺寸222s (例如，間隔)。垂直尺寸222s可以具有與垂直尺寸222t相似的尺寸。半導體層222的其他尺寸及材料在本揭露之範圍及精神內。雖然在第2圖中示出了三層半導體層222，但是finFET 102A-102B可以具有任意數量的半導體層222。
S/D磊晶結構110可以設置在磊晶緩衝層109上並與半導體層222接觸。在一些實施例中，S/D磊晶結構110可以具有任何幾何形狀，諸如多邊形、菱形、橢圓形及圓形。S/D磊晶結構110可以包括磊晶生長的半導體材料。在一些實施例中，S/D磊晶結構110可以在它們的磊晶生長期間摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。用於S/D磊晶結構的磊晶生長的半導體材料110可以彼此相同或不同。在一些實施例中，S/D磊晶結構110中的磊晶生長的半導體材料可以與半導體層222相同。在一些實施例中，n型S/D磊晶結構110可以包括Ge，且p型S/D磊晶結構110可以包括具有在約2%至約12%範圍內的Sn濃度的GeSn。在一些實施例中，n型及p型S/D磊晶結構110都可以包括具有在約2%至約12%範圍內的Sn濃度的GeSn。
在一些實施例中，S/D磊晶結構110可以包括具有各種濃度的摻雜劑的多個磊晶子區域。例如，S/D磊晶結構110可以在鄰近半導體層222及磊晶緩衝層109的磊晶子區域中具有較低的摻雜劑濃度，以減少摻雜劑向通道區域的擴散；且S/D磊晶結構110可以在鄰近接觸結構230的磊晶子區域中具有較高的摻雜劑濃度，以減小接觸電阻。S/D磊晶結構110的其他材料及摻雜劑濃度在本揭露之範圍及精神內。
第3圖示出根據一些實施例的沿第2圖中的線A-A的Ge分布輪廓310、Sn分布輪廓320及B分布輪廓330。如第3圖所示，S/D磊晶結構110可以沿線A-A具有實質上恆定的Ge、Sn及B濃度。與S/D磊晶結構110相比，磊晶緩衝層109可以具有較高的Ge濃度，但是實質上沒有Sn或B。在一些實施例中，Sn分布輪廓320及B分布輪廓可以是跨S/D磊晶結構110的梯度(第3圖中未示出)。例如，S/D磊晶結構110鄰近接觸結構230可以具有較高的B濃度及較低的Sn濃度，且鄰近磊晶緩衝層109可以具有較低的B濃度及較高的Sn濃度。
第4圖示出根據一些實施例的沿第2圖中的線B-B的Ge分布輪廓410、Sn分布輪廓420及B分布輪廓430。如第4圖所示，S/D磊晶結構110及半導體層222可以沿線B-B具有實質上相同及恆定的Ge濃度。與半導體層222相比，S/D磊晶結構110可以具有較低的Sn濃度及較高的B濃度。S/D磊晶結構110中的Sn濃度及B濃度沿著線B-B可以是梯度的。例如，S/D磊晶結構110中的Sn濃度可以隨著沿著線B-B距半導體層222的距離而降低。S/D磊晶結構110中的B濃度可以隨著沿著線B-B距半導體層222的距離而增加。S/D磊晶結構110中鄰近半導體層222的較低的B濃度可以減少摻雜劑向半導體層222的擴散，並且從而避免裝置效能降級。在一些實施例中，在實質上恆定的Ge濃度的情況下，S/D磊晶結構110中的Sn濃度可以隨著B濃度的增加而降低。在一些實施例中，半導體層222可以沿著線B-B具有實質上恆定的Sn濃度。
參考第1圖及第2圖，閘極結構112可以是多層結構，且可以圍繞半導體層222。在一些實施例中，半導體層222中的每一者可以由閘極結構112中的一者或一或多層閘極結構112圍繞，其中閘極結構112可以是指「環繞閘極(gate-all-around，GAA)結構」。且finFET 102A及102B亦可以是指「GAA FET 102A-102B」或「GAA finFET 102A-102B」。
閘極結構112中的每一者可以包括設置在半導體層222上的閘極介電層226及設置在閘極介電層226上的閘極電極228。閘極介電層226可以圍繞半導體層222中的每一者，且因此使半導體層222彼此電絕緣且與導電閘極電極228電絕緣，以防止在finFET 102A-102B的操作期間閘極結構112與半導體層222之間的短路。在一些實施例中，閘極介電層226可以包括介面層及高k層。在半導體裝置結構及製造製程領域中，高k可以是指大於SiO 2的介電常數(例如，大於約3.9)的介電常數。在一些實施例中，介面層可以包括氧化矽或鍺錫氧化物(GeSnO 2)。在一些實施例中，高k層可以包括氧化鋁(Al 2O 3)、氧化鉿(HfO 2)、氧化鋯(ZrO 2)及/或合適的高k介電材料。
在一些實施例中，閘極電極228可以包括閘極阻障層、閘極功函數層及閘極金屬填充層。半導體層222中的每一者可以由一或多個閘極阻障層及一或多個閘極功函數層圍繞。根據相鄰半導體層222之間的空間及閘極結構112之層的厚度，半導體層222可以由一或多層閘極電極228圍繞，從而填充相鄰半導體層222之間的空間。在一些實施例中，閘極電極228可以包括鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、銅(Cu)及其他合適的導電材料。雖然finFET 102A-102B之閘極結構112被示出為相似，但是finFET 102A-102B可以具有材料及/或電特性(例如，閾值電壓及功函數數值)彼此不同的閘極結構。同樣，雖然閘極結構112被示出為具有水平GAA結構，但是其他閘極結構(例如，垂直GAA結構)亦在本揭露之範圍及精神內。
參考第1圖及第2圖，根據一些實施例，閘極間隔物114可以形成在閘極結構112之側壁上且可以與閘極介電層226之部分物理接觸。閘極間隔物114可以包括絕緣材料，諸如氧化矽、氮化矽、低k材料及它們的組合。閘極間隔物114可以包括單層或絕緣層的堆疊。閘極隔離物114可以具有介電常數小於約3.9 (例如，約3.5、約3.0或約2.8)的低k材料。
參考第1圖及第2圖，ILD層118可以設置在S/D磊晶結構110及STI區域106上。ILD層118可以包括使用適合於可流動介電材料的沈積方法沈積的介電材料。例如，可以使用可流動CVD (flowable CVD，FCVD)來沈積可流動的氧化矽。在一些實施例中，介電材料可以是氧化矽。
半導體裝置100可以包括附加元件，諸如第2圖所示的內部間隔物結構224及接觸結構230。為了清楚起見，半導體裝置100之這些附加元件未在第1圖中示出。雖然第2圖示出了鄰近兩個S/D磊晶結構110形成的內部間隔物結構224及接觸結構230，但是這些結構可以類似地鄰近第1圖所示的其他S/D磊晶結構110形成。
內部間隔物結構224可以設置在半導體層222之間且鄰近S/D磊晶結構110及閘極結構112。內部間隔物結構224可以包括介電材料，諸如氧氮化矽(SiON)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)、氮化矽(SiN x)、氧化矽(SiO x)及它們的組合。在一些實施例中，內部間隔物結構224可以包括單層或多層絕緣材料。在一些實施例中，內部間隔物結構224可以隔離閘極結構112及S/D磊晶結構110。
接觸結構230可以用以將S/D磊晶結構110電連接到半導體裝置100及/或積體電路(未示出)之其他元件。接觸結構230可以設置在S/D磊晶結構110上並與之電接觸。在一些實施例中，每個接觸結構230可以包括金屬半導體合金/複合材料層232及金屬接觸234。
金屬半導體合金/複合材料層232可以設置在S/D磊晶結構110上或內。金屬半導體合金/複合材料層232可以在S/D磊晶結構110與金屬接觸234之間提供低電阻介面。金屬半導體合金/複合材料層232可以包括鍺或矽與金屬的複合，該金屬諸如鈦(Ti)、鎳(Ni)及其他合適的金屬。在一些實施例中，金屬半導體合金/複合材料層232可以包括金屬鍺化物摻雜劑複合材料，該金屬鍺化物摻雜劑複合材料可以由在金屬半導體合金/複合材料層232的形成期間包括的摻雜劑形成。在一些實施例中，n型S/D磊晶結構110上的金屬半導體合金/複合材料層232可以包括具有約20%至約30%的Ti的TiGe。在一些實施例中，p型S/D磊晶結構110上的金屬半導體合金/複合材料層232可以包括具有約20%至約30%的Ni的NiGe。金屬接觸234可以設置在金屬半導體合金/複合材料層232上，且可以包括金屬，諸如鉑(Pt)、Co、W、Al、釕(Ru)及其他合適的金屬。
第5圖是根據一些實施例的用於製造GeSn GAA半導體裝置100的方法500之流程圖。方法500可能不限於GAA finFET裝置，並且可以應用於將受益於GeSn的裝置，諸如平面FET、finFET等。附加製造操作可以在方法500之各種操作之間執行且為清楚及易於描述起見可以省略。可以在方法500之前、期間及/或之後提供附加製程；本文簡要描述這些附加製程中的一者或多者。此外，可能不需要所有操作來執行本文提供的揭露。另外，操作中的一些可以同時執行或以不同於第5圖所示的次序執行。在一些實施例中，除了當前描述的操作或代替當前描述的操作，可以執行一或多個其他操作。
為了說明的目的，在第5圖中示出的操作將參考用於製造如第6圖至第18圖所示的半導體裝置100的示例性製造製程來描述。第6圖至第7圖及第9圖至第18圖示出根據一些實施例的半導體裝置100在其製造製程之各個階段之局部等角視圖及截面圖。第8圖示出根據一些實施例的用於形成半導體裝置100之堆疊的半導體層的製程溫度與製程時間的關係。上面描述了第6圖至第18圖中具有與第1圖及第2圖中的元件相同的注釋的元件。
參考第5圖，方法500開始於操作510及在基板上形成包括鍺的緩衝層之製程。例如，如第6圖及第7圖所示，磊晶緩衝層109*可以形成在基板104上且可以包括鍺。根據一些實施例，在形成磊晶緩衝層109*之前，可以在基板104上形成晶種層604。在形成磊晶緩衝層109*之後，可以交替的組態形成半導體層636-1、636-2、636-3及636-4 (統稱為「半導體層636」)及半導體層222*。第8圖示出根據一些實施例的用於形成晶種層604、磊晶緩衝層109*、半導體層636及222*的製程溫度與製程時間的關係。
參考第8圖，可以從時間t0至時間t1用電漿或清洗氣體在預清洗腔室中對基板104預清洗約50 s至約200 s的持續時間，以去除表面污染物及自然氧化物。電漿及清洗氣體可以包括氟化氫(HF)、氨(NH 3)及三氟化氮(NF 3)及諸如氬氣(Ar)及氫氣(H 2)的載體氣體。預清洗製程可以在約25℃至約200℃的溫度下進行。
在預清洗製程之後，基板104可以被移動到磊晶生長腔室且可以從時間t1至時間t2在約800℃至約1100℃的溫度下預烘烤約50s至約600s。預烘烤製程可以藉由快速熱退火(rapid thermal anneal，RTA)或其他合適的退火製程來執行。在一些實施例中，預烘烤製程可以去除殘留氣體，諸如預清洗製程中的清洗氣體、氧氣及水分。在一些實施例中，預烘烤製程還可以在預清洗製程期間去除基板104之表面上的損壞。
參考第8圖，在晶種層製程604p中，可以在預烘烤製程之後進行第6圖及第7圖所示的晶種層604之沈積。晶種層604可以從時間t2至時間t3在約700℃至約800℃的溫度下磊晶生長約10 s至約500 s的持續時間。晶種層604可以在約10托至約300托的壓力下磊晶生長。在一些實施例中，晶種層604可以包括與基板104相同的組成，諸如Si及SiGe，以減小基板104之表面粗糙度並減少在隨後的磊晶緩衝層109*的生長期間的錯位缺陷。在一些實施例中，晶種層604可以包括具有約20%至約30%的Ge的SiGe。在一些實施例中，晶種層604可以具有沿Z軸在約10 nm至約40 nm範圍內的垂直尺寸604t (例如，厚度)。如果垂直尺寸604t小於約10 nm，則晶種層604可能不會減少錯位缺陷。如果垂直尺寸604t大於約40 nm，則晶種層604的益處可能減少且製造成本可能增加。
在沈積晶種層604之後可以形成第6圖及第7圖所示的磊晶緩衝層109*。參考第8圖，在磊晶緩衝層製程109p中，磊晶緩衝層109*可以從時間t3至時間t5在約250℃至約500℃的溫度下磊晶生長約10 s至約1000 s的持續時間。在一些實施例中，磊晶緩衝層109*可以包括Ge以減少由於基板104與半導體層636及222*之間的晶格不匹配而引起的錯位缺陷。在一些實施例中，磊晶緩衝層109*可以包括具有從晶種層604或基板104到半導體層636及222*的梯度Ge濃度的多個子層。例如，如第8圖所示，磊晶緩衝層109*之第一子層可以從時間t3至時間t4沈積，且第二子層可以從時間t4至時間t5沈積。在一些實施例中，磊晶緩衝層109*可以具有沿Z軸在約50 nm至約500 nm範圍內的垂直尺寸109t (例如，厚度)。在一些實施例中，如上所述，垂直尺寸109t可以取決於多個半導體層222*。
參考第8圖，可以在沈積磊晶緩衝層109*之後進行退火製程109pa，以去除磊晶緩衝層109*中的錯位缺陷。退火製程109pa可以從時間t5至時間t6在約600℃至約800℃的溫度下執行約50s至約600s的持續時間。退火製程109pa之後可以以如第6圖及第7圖所示的交替組態沈積半導體層636及222*。半導體層636及222*可以在約250℃至約500℃的溫度下，在約10托至約300托範圍內的壓力下磊晶生長。在一些實施例中，半導體層636及222*可以在相同溫度下磊晶生長。半導體層636及222*可以藉由原子層沈積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、化學氣相沈積(chemical vapor deposition，CVD)、遠端電漿CVD (remote plasma CVD，RPCVD)及其他合適的沈積方法來生長。半導體層636可以包括鍺，且可以使用包括鍺烷(GeH 4)、二鍺烷(Ge 2H 6)、氯化氫(HCl)及H 2的前驅物磊晶生長。在一些實施例中，半導體層636可以具有沿Z軸在約5 nm至約30 nm範圍內的垂直尺寸636t (例如，厚度)。在一些實施例中，頂部半導體層636-4沿著Z軸可以具有在約20 nm至約50 nm範圍內的更大的垂直尺寸636tt (例如，厚度)。頂部半導體層636-4可以用作覆蓋層且在隨後的鰭形成製程期間在半導體層636及222*下方進行保護。例如，頂部半導體層636-4可以在隨後的鰭形成之化學機械研磨(chemical mechanical polishing，CMP)製程期間被消耗。半導體層222*可以包括鍺及錫，且可以使用包括鍺烷(GeH 4)、二鍺烷(Ge 2H 6)、氯化錫(SnCl 4)、氯化氫(HCl)及H 2的前驅物磊晶生長。在一些實施例中，半導體層222*可以具有沿Z軸在約5 nm至約30 nm範圍內的垂直尺寸222t (例如，厚度)。
參考第5圖，在操作520中，在緩衝層上形成堆疊的鰭式結構。堆疊的鰭式結構包括包含鍺的一第一半導體層及包含鍺及錫的一第二半導體層。例如，如第9圖所示，可以在磊晶緩衝層109上形成鰭式結構108*之堆疊的鰭式部分108B*。鰭式結構108*可以使用一或多種微影製程來圖案化，以蝕刻半導體層636及222*、磊晶緩衝層109*、晶種層604及基板104。STI區域106可以形成在相鄰的鰭式結構108*之間以將它們彼此隔離。在圖案化製程之後，鰭式結構108*可以包括鰭式底部部分108A、磊晶緩衝層109及堆疊的鰭式部分108B*。堆疊的鰭式部分108B*可以包括半導體層636*及222。在一些實施例中，半導體層636*可以包括鍺，且半導體層222可以包括鍺及錫。半導體層222中錫之濃度可在約2%至約12%的範圍內，以增加載子移動率，諸如電洞移動率。在一些實施例中，半導體層222中錫之濃度可以在約7%至約10%的範圍內，以在隨後的半導體層636*的去除中增加半導體層636*與222之間的蝕刻選擇性。
如第10圖所示，在形成堆疊的鰭式部分108B*之後可以形成犧牲閘極結構1012。犧牲閘極結構1012可以藉由圖案化製程形成在鰭式結構108*上。在一些實施例中，犧牲閘極結構1012可以包括多晶矽。閘極間隔物114可以形成在犧牲閘極結構1012之側壁上，以在其形成製程期間保護犧牲閘極結構1012。在一些實施例中，閘極間隔物114可以包括絕緣材料，諸如氧化矽、氮化矽、低k材料及它們的組合。可以在犧牲閘極結構1012之頂表面上形成硬遮罩層1038，以在其形成製程期間保護犧牲閘極結構1012。在一些實施例中，硬遮罩層1038可以包括氮化矽及其他合適的介電材料。
在形成犧牲閘極結構1012之後，可以製造內部間隔物結構224。如第11圖至第16圖所示，內部間隔物結構224的製造可以包括堆疊的鰭式部分108B*的垂直蝕刻、半導體層636*的橫向凹陷及內部間隔物結構224的形成。可以在犧牲閘極結構1012之間垂直蝕刻半導體層636*及222，以形成開口1142，如第11圖及第12圖所示。第12圖示出根據一些實施例的沿著鰭式結構108的沿著第11圖中的線C-C的截面圖。在一些實施例中，半導體層222及636*的垂直蝕刻可以包括加偏壓的蝕刻製程。在一些實施例中，加偏壓的蝕刻製程可以是定向的，且半導體層222及636*可以實質上不具有橫向蝕刻。在一些實施例中，加偏壓的蝕刻製程可以由時間來控制，且過蝕刻可以在磊晶緩衝層109中形成驟降。
如第13圖及第14圖所示，在垂直蝕刻堆疊的鰭式部分108B*之後可以使半導體層636*橫向凹陷。第14圖示出根據一些實施例的沿著鰭式結構108的沿著第13圖中的線C-C的截面圖。在一些實施例中，可以藉由濕式蝕刻製程或乾式蝕刻製程使半導體層636*橫向凹陷。濕式蝕刻製程可以包括蝕刻劑，諸如過氧化氫H 2O 2)。乾式蝕刻製程可以包括三氟化氮(NF 3)、四氟甲烷(CF 4)或氯(Cl 2)的無線電頻率(RF)電漿。在一些實施例中，半導體層222可具有約7%至約10%的錫濃度以增加半導體層636*與222之間的蝕刻選擇性。在一些實施例中，半導體層636*可以被稍微摻雜以增加半導體層636*與222之間的蝕刻選擇性。例如，半導體層636*可以摻雜有濃度為約1×10 20原子/cm 3至約5×10 20原子/cm 3的硼。在其他的一些實施例中，代替蝕刻半導體層636*，可以使半導體層222橫向凹陷，然後藉由乾式蝕刻製程去除半導體層222以形成鍺奈米線/奈米片通道。去除半導體層222的乾式蝕刻製程可以包括氯氣(Cl 2)的無線電頻率(RF)電漿。在使半導體層636*橫向凹陷之後，可以在半導體層222之間形成凹部1344。
如第15圖及第16圖所示，可以在使半導體層636*橫向凹陷之後形成內部間隔物結構224。第16圖示出根據一些實施例的沿著鰭式結構108的沿著第15圖中的線C-C的截面圖。在一些實施例中，內部間隔物結構224的形成可以包括內部間隔物層的毯覆沈積及內部間隔物層的定向蝕刻。在一些實施例中，內部間隔層可以包括藉由原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)或其他合適的方法沈積的單層或堆疊的介電層。在一些實施例中，內部間隔層可以包括介電材料，諸如氧氮化矽(SiON)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)、氮化矽(SiN x)、氧化矽(SiO x)及它們的組合。毯覆沈積可以用介電材料填充凹部1344，並覆蓋finFET 102A-102B之暴露表面。可以藉由使用HF及NH 3之氣體混合物的乾式蝕刻製程來執行內部間隔層的定向蝕刻。在定向蝕刻製程之後，可以在半導體層222與半導體層636*之間且鄰近半導體層636*形成內部間隔物結構224。
參考第5圖，在操作530中，使磊晶結構形成在緩衝層上並與第二半導體層接觸。磊晶結構包括鍺及錫。例如，如第17圖所示，S/D磊晶結構110可以形成在磊晶緩衝層109上並與半導體層222接觸。S/D磊晶結構110可以在約250℃至約500℃的溫度下，在約10托至約300托範圍內的壓力下磊晶生長。S/D磊晶結構110可以藉由原子層沈積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、化學氣相沈積(chemical vapor deposition，CVD)、遠端電漿CVD (remote plasma CVD，RPCVD)及其他合適的沈積方法來生長。S/D磊晶結構110可以包括鍺及錫，且可以使用包括鍺烷(GeH 4)、二鍺烷(Ge 2H 6)、氯化錫(SnCl 4)、氯化氫(HCl)及H 2的前驅物磊晶生長。對於n型S/D磊晶結構110，磊晶生長製程可以進一步包括n型前驅物，諸如膦(PH 3)及砷化氫(AsH 3)，以在它們的磊晶生長期間摻雜S/D磊晶結構110。對於p型S/D磊晶結構110，磊晶生長製程可以進一步包括p型前驅物，諸如乙硼烷(B 2H 6)，以在它們的磊晶生長期間摻雜S/D磊晶結構110。在一些實施例中，S/D磊晶結構110可以包括具有約2%至約12%的Sn濃度的GeSn，以增加載子移動率，諸如電洞移動率。在一些實施例中，n型S/D磊晶結構110可以具有約1×10 20原子/cm 3至約2×10 21原子/cm 3的硼濃度。在一些實施例中，p型S/D磊晶結構110可以具有約1×10 20原子/cm 3至約5×10 21原子/cm 3的磷濃度。
參考第5圖，在操作540中，形成閘極結構圍繞第二半導體層的一部分。例如，如第1圖、第2圖及第18圖所示，可以圍繞半導體層222的一部分形成閘極結構112。閘極結構的形成包括犧牲閘極結構1012的去除、半導體層636*的去除及閘極結構112的沈積。如第18圖所示，可以去除犧牲閘極結構1012及硬遮罩層1038以暴露半導體層636*。可以藉由類似於使半導體層636*橫向凹陷的蝕刻製程來去除半導體層636*之剩餘部分，以形成開口1846。在去除半導體層636*之後，可以形成半導體層222之奈米線/奈米片。
閘極結構112的沈積可以包括閘極介電層226的形成及閘極電極228在開口1846中的形成，開口1846藉由去除半導體層636*之剩餘部分而形成。閘極介電層226可以圍繞半導體層222中的每一者，且因此使半導體層222彼此電絕緣且與導電閘極電極228電絕緣，以防止在finFET 102A-102B的操作期間閘極結構112與半導體層222之間的短路。在一些實施例中，閘極介電層226可以包括介面層及高k層。在一些實施例中，介面層可以包括氧化矽或鍺錫氧化物(GeSnO 2)。在一些實施例中，高k層可以包括氧化鋁(Al 2O 3)、氧化鉿(HfO 2)、氧化鋯(ZrO 2)及或合適的高k介電材料。在一些實施例中，閘極電極228可以包括鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、銅(Cu)及其他合適的導電材料。
在形成閘極結構112之後，可以在S/D磊晶結構110上形成接觸結構230，如第2圖所示。接觸結構230的形成可以包括金屬半導體合金/複合材料層232的形成及金屬接觸234的形成。金屬半導體合金/複合材料層232的形成可以包括在S/D磊晶結構110上沈積諸如鈦(Ti)、鎳(Ni)及其他合適的金屬的金屬層，然後進行熱退火製程。金屬半導體合金/複合材料層232可以包括鍺及金屬的複合。在一些實施例中，n型S/D磊晶結構110上的金屬半導體合金/複合材料層232可以包括具有約20%至約30%的Ti的TiGe。在一些實施例中，p型S/D磊晶結構110上的金屬半導體合金/複合材料層232可以包括具有約20%至約30%的Ni的NiGe。金屬接觸234可以沈積在金屬半導體合金/化合物材料層232上，且可以包括金屬，諸如鉑(Pt)、Co、W、Al、釕(Ru)及其他合適的金屬。
本揭露中的各種實施例提供了用於形成GeSn GAA半導體裝置100的方法。在一些實施例中，半導體裝置100可以包括鰭式結構108及具有GeSn的S/D磊晶結構110。如第6圖及第7圖所示，在本揭露中形成半導體裝置100的示範性方法可以在基板104上形成磊晶緩衝層109*。磊晶緩衝層109*可以包括Ge以減少錯位缺陷。在一些實施例中，磊晶緩衝層109*可以包括具有梯度Ge濃度的多個子層，以進一步減少錯位缺陷。如第9圖所示，可以在磊晶緩衝層109上形成鰭式結構108之堆疊的鰭式部分108B*，且堆疊的鰭式部分108B*可以包括半導體層636及半導體層222*。半導體層636可以包括Ge，且半導體層222*可以包括GeSn。在一些實施例中，半導體層222*可以具有在約2%至約12%範圍內的Sn濃度，以增加載子移動率，諸如電洞移動率。在一些實施例中，半導體層222*可以具有在約7%至約10%範圍內的Sn濃度，以增加GeSn與Ge之間的蝕刻選擇性並改善製程窗口。如第2圖所示，可以在與半導體層222接觸的磊晶緩衝層109上形成S/D磊晶結構110，且可以圍繞半導體層222的一部分形成閘極結構112。S/D磊晶結構110可以包括GeSn及摻雜劑。在一些實施例中，p型S/D磊晶結構110可以包括諸如硼(B)的p型摻雜劑，且n型S/D磊晶結構110可以包括諸如磷(P)及砷(As)的n型摻雜劑。與Ge相比，GeSn可以將半導體層222中的載子移動率提高約2倍至約5倍。GeSn GAA半導體裝置100可以減少短通道效應並改善裝置效能。在一些實施例中，與基於Si或SiGe的GAA半導體裝置相比，半導體裝置可以將Ion/Ioff比率增加約3%至約8%。
在一些實施例中，一種半導體裝置包括基板、基板上的緩衝層及緩衝層上的堆疊的鰭式結構。緩衝層包括鍺，且堆疊的鰭式結構包括包含鍺及錫的半導體層。半導體裝置進一步包括圍繞半導體層的一部分的閘極結構及在緩衝層上並與半導體層接觸的磊晶結構。磊晶結構包括鍺及錫。
在一些實施例中，一種半導體裝置包括基板、基板上的緩衝層及緩衝層上的第一堆疊的鰭式結構及第二堆疊的鰭式結構。緩衝層包括鍺。第一堆疊的鰭式結構及第二堆疊的鰭式結構包括複數個第一半導體層及複數個第二半導體層。第一半導體層及第二半導體層中的每一者包括鍺及錫。半導體裝置進一步包括圍繞第一半導體層之第一部分的第一閘極結構及圍繞第二半導體層之第二部分的第二閘極結構。半導體裝置進一步包括在緩衝層上並與第一半導體層接觸的第一磊晶結構及在緩衝層上並與第二半導體層接觸的第二磊晶結構。第一磊晶結構包括鍺、錫及第一摻雜劑。第二磊晶結構包括鍺、錫及不同於第一摻雜劑的第二摻雜劑。
在一些實施例中，一種方法包括在基板上形成包含鍺的緩衝層，且在緩衝層上形成堆疊的鰭式結構。堆疊的鰭式結構包括包含鍺的第一半導體層及包含鍺及錫的第二半導體層。方法進一步包括形成在緩衝層上並與第二半導體層接觸的磊晶結構，及形成圍繞第二半導體層的一部分的閘極結構。磊晶結構包括鍺及錫。
應當理解，「實施方式」部分而非「發明摘要」部分旨在用於解釋發明申請專利範圍。如發明人所預期的，「發明摘要」部分可以闡述本揭露之一或多個但不是所有可能的實施例，因此，不旨在以任何方式限制從屬發明申請專利範圍。
前述揭露概述了幾個實施例之特徵，使得熟習此項技術者可以更好地理解本揭露之各方面。熟習此項技術者將理解，他們可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者還將認識到，此類等同構造不脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍的情況下，它們可以進行各種改變、替換及變更。
100:半導體裝置 102A-102B:finFET 104:基板 108,108*:鰭式結構 108A:鰭式底部部分 108B,108B*:堆疊的鰭式部分 109,109*:磊晶緩衝層 109t,222t,222s,604t,636t,636tt:垂直尺寸 109p:磊晶緩衝層製程 109pa:退火製程 110:S/D磊晶結構 112:閘極結構 114:閘極間隔物 116:淺溝槽隔離(STI)區域 118:層間介電(ILD)層 222,222-1,222-2,222-3,222*,636,636-1,636-2,636-3,636-4,636*:半導體層 224:內部間隔物結構 226:閘極介電層 228:閘極電極 230:接觸結構 232:金屬半導體合金/複合材料層 234:金屬接觸 310,410:Ge分布輪廓 320,420:Sn分布輪廓 330,430:B分布輪廓 500:方法 510,520，530,540:操作 604:晶種層 604p:晶種層製程 1012:犧牲閘極結構 1038:硬遮罩層 1142,1846:開口 1344:凹部
當與隨附圖式一起閱讀時，根據以下詳細描述可以最好地理解本揭露之各方面。 第1圖及第2圖分別示出根據一些實施例的鍺錫(GeSn)全環繞閘極(gate-all-around，GAA)半導體裝置的等角視圖及局部截面圖。 第3圖及第4圖示出根據一些實施例的沿著第2圖之線A-A及線B-B的鍺、錫及硼的分布輪廓。 第5圖係根據一些實施例的用於製造GeSn GAA半導體裝置的方法之流程圖。 第6圖至第7圖及第9圖至第18圖示出根據一些實施例的GeSn GAA半導體裝置在其製造製程之各個階段之局部等角視圖及截面圖。 第8圖示出根據一些實施例的用於形成GeSn GAA半導體裝置之堆疊的半導體層的製程溫度與製程時間的關係。 現在將參考附圖描述說明性實施例。在附圖中，相同圖式標號通常表示相同、功能相似及/或結構相似的元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
500:方法
510,520,530,540:操作

Claims (20)

  1. 一種半導體裝置，包含： 一基板； 一緩衝層，該緩衝層在該基板上，其中該緩衝層包含鍺； 一堆疊的鰭式結構，該堆疊的鰭式結構在該緩衝層上，其中該堆疊的鰭式結構包括包含鍺及錫的一半導體層； 一閘極結構，該閘極結構圍繞該半導體層的一部分；及 一磊晶結構，該磊晶結構在該緩衝層上並與該半導體層接觸，其中該磊晶結構包含鍺及錫。
  2. 如請求項1所述之半導體裝置，其中該磊晶結構中的錫之濃度低於該半導體層中的錫之濃度。
  3. 如請求項1所述之半導體裝置，其中該磊晶結構中的鍺之濃度與該半導體層中的鍺之濃度實質上相同。
  4. 如請求項1所述之半導體裝置，其中該磊晶結構包含一濃度比該半導體層中的一摻雜劑高的一摻雜劑。
  5. 如請求項1所述之半導體裝置，進一步包含在該磊晶結構上的一接觸結構，其中該接觸結構包含鍺。
  6. 如請求項1所述之半導體裝置，其中該半導體層中的錫之濃度在約7%至約10%的範圍內。
  7. 如請求項1所述之半導體裝置，其中該半導體層的一厚度在約5 nm至約30 nm的範圍內。
  8. 如請求項1所述之半導體裝置，其中該緩衝層的一厚度在約50 nm至約500 nm的範圍內。
  9. 如請求項1所述之半導體裝置，其中該緩衝層包含一緩衝層的堆疊，且該緩衝層的堆疊中的各層包含濃度彼此不同的鍺。
  10. 一種半導體裝置，包含： 一基板； 一緩衝層，該緩衝層在該基板上，其中該緩衝層包含鍺； 在該緩衝層上的一第一堆疊的鰭式結構及一第二堆疊的鰭式結構，其中該第一堆疊的鰭式結構及該第二堆疊的鰭式結構分別包含複數個第一半導體層及複數個第二半導體層，且其中該些第一半導體層及該些第二半導體層中的每一者包含鍺及錫； 一第一閘極結構及一第二閘極結構，該第一閘極結構圍繞該些第一半導體層之一第一部分，該第二閘極結構圍繞該些第二半導體層之一第二部分； 一第一磊晶結構，該第一磊晶結構在該緩衝層上並與該些第一半導體層接觸，其中該第一磊晶結構包含鍺、錫及一第一摻雜劑；及 一第二磊晶結構，該第二磊晶結構在該緩衝層上並與該些第二半導體層接觸，其中該第二磊晶結構包含鍺、錫及不同於該第一摻雜劑的一第二摻雜劑。
  11. 如請求項10所述之半導體裝置，其中該第一磊晶結構及該第二磊晶結構中的錫之濃度低於該些第一半導體層及該些第二半導體層中的錫之濃度。
  12. 如請求項10所述之半導體裝置，進一步包含該第一磊晶結構上的一第一接觸結構及該第二磊晶結構上的一第二接觸結構，其中該第一接觸結構及該第二接觸結構包含鍺。
  13. 如請求項10所述之半導體裝置，其中該些第一半導體層及該些第二半導體層中的錫之濃度在約7%至約10%的範圍內。
  14. 如請求項10所述之半導體裝置，其中該些第一半導體層及該些第二半導體層中的每一者的一厚度在約5 nm至約30 nm的範圍內。
  15. 如請求項10所述之半導體裝置，其中該緩衝層的一厚度在約50 nm至約500 nm的範圍內。
  16. 一種方法，包含以下步驟： 在一基板上形成包含鍺的一緩衝層； 在該緩衝層上形成一堆疊的鰭式結構，其中該堆疊的鰭式結構包括包含鍺的一第一半導體層及包含鍺及錫的一第二半導體層； 在該緩衝層上形成一磊晶結構並使其與該第二半導體層接觸，其中該磊晶結構包含鍺及錫；及 形成圍繞該第二半導體層的一部分的一閘極結構。
  17. 如請求項16所述之方法，進一步包含以下步驟：在該基板上形成一晶種層，其中該晶種層具有與該基板相同的組成。
  18. 如請求項16所述之方法，進一步包含以下步驟：在該磊晶結構上形成一接觸結構，其中該接觸結構包含鍺。
  19. 如請求項16所述之方法，進一步包含以下步驟： 去除該第一半導體層的一部分以形成一凹部；及 在該凹部中形成一內部間隔物結構。
  20. 如請求項16所述之方法，其中形成該閘極結構之步驟包含以下步驟：去除該第一半導體層的一部分以形成一開口；及在該開口中形成圍繞該第二半導體層的該閘極結構。
TW110111110A 2021-01-29 2021-03-26 半導體裝置 TW202247466A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/162,896 2021-01-29
US17/162,896 US11600703B2 (en) 2021-01-29 2021-01-29 Germanium tin gate-all-around device

Publications (1)

Publication Number Publication Date
TW202247466A true TW202247466A (zh) 2022-12-01

Family

ID=81618605

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110111110A TW202247466A (zh) 2021-01-29 2021-03-26 半導體裝置

Country Status (3)

Country Link
US (2) US11600703B2 (zh)
CN (1) CN114530484A (zh)
TW (1) TW202247466A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195832B2 (en) * 2019-10-03 2021-12-07 Tokyo Electron Limited High performance nanosheet fabrication method with enhanced high mobility channel elements
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US10854735B2 (en) * 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US11532734B2 (en) * 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having germanium nanowire channel structures
US11195832B2 (en) * 2019-10-03 2021-12-07 Tokyo Electron Limited High performance nanosheet fabrication method with enhanced high mobility channel elements

Also Published As

Publication number Publication date
US20220246726A1 (en) 2022-08-04
US11600703B2 (en) 2023-03-07
US20230207634A1 (en) 2023-06-29
CN114530484A (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
US10566430B2 (en) Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US9954058B1 (en) Self-aligned air gap spacer for nanosheet CMOS devices
US9761698B2 (en) Air gap contact formation for reducing parasitic capacitance
US10340363B2 (en) Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
TWI643345B (zh) 用於非平面電晶體之鎢閘極技術（四）
US10243079B2 (en) Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
US10608109B2 (en) Vertical transistor with enhanced drive current
US20230207634A1 (en) Germanium tin gate-all-around device
CN113745216B (zh) 半导体器件及其形成方法
US9825143B1 (en) Single spacer tunnel on stack nanowire
US20240170337A1 (en) Dielectric liner for field effect transistors
TW202303685A (zh) 半導體結構的形成方法
US9419102B1 (en) Method to reduce parasitic gate capacitance and structure for same
US20220367657A1 (en) Profile control of channel structures for semiconductor devices
US20230017512A1 (en) High selectivity etching with germanium-containing gases
CN114975591A (zh) 具有寄生沟道结构的半导体器件
US20230369402A1 (en) Semiconductor devices with asymmetric source/drain design
US11901412B2 (en) Facet-free epitaxial structures for semiconductor devices
US20240096959A1 (en) Profile Control of Epitaxial Structures in Semiconductor Devices
TW202410151A (zh) 半導體結構、半導體裝置及半導體結構的製造方法
CN116682821A (zh) 半导体器件、半导体结构及其形成方法
KR20240034113A (ko) 후면 배전 네트워크 구조물을 포함하는 집적 회로 장치및 그 형성 방법 방법
TW202310400A (zh) 半導體裝置
TW202243030A (zh) 半導體裝置
TW202240892A (zh) 半導體元件