KR20240030049A - 표시장치 및 표시장치의 리페어 방법 - Google Patents

표시장치 및 표시장치의 리페어 방법 Download PDF

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Abstract

본 명세서의 일 예시에 따른 표시장치는, 복수의 서브화소들을 포함하는 기판; 서브화소들 각각에 포함되는 애노드 전극; 애노드 전극의 하부에 중첩하는 스토리지 캐패시터를 포함하되, 애노드 전극은 제1 서브화소의 제1 애노드 전극 및 제1 서브화소와 인접하여 배치된 제2 서브화소의 제2 애노드 전극을 포함하고, 제2 애노드 전극은 제1 서브화소 방향으로 연장되어 제1 서브화소의 스토리지 캐패시터와 중첩하는 리페어 패턴을 포함하는 것을 특징으로 한다.

Description

표시장치 및 표시장치의 리페어 방법{DISPLAY APPARATUS AND THE METHOD OF REPAIR OF THE SAME}
본 명세서는 개구율을 향상시키면서 불량 화소를 리페어할 수 있는 리페어 패턴을 포함하는 표시장치 및 표시장치의 리페어 방법에 관한 것이다.
표시장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이를 위해, 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 및 유기발광표시장치(Organic Light Emitting Display Device: OLED) 등을 포함한다.
이 가운데 유기발광표시장치(OLED)는 영상이 표시되는 표시영역에 배열되는 복수의 화소와, 화소를 구성하는 서브-화소들 각각에 배치된 유기발광소자를 포함한다. 유기발광소자는 스스로 발광하는 자발광소자이므로, 유기발광표시장치는 액정표시장치에 비해 응답속도가 빠르고, 발광효율, 휘도 및 시야각이 크며, 명암비 및 색재현율이 우수한 장점이 있다.
유기발광표시장치를 제조하는 과정에서 이물 등의 여러 가지 원인에 의해 서브-화소에 휘점 또는 암점 등의 불량이 발생할 수 있다. 서브-화소에 발생된 불량은 표시영역 전체의 품질을 저하시켜 표시장치의 신뢰성을 떨어트리는 문제가 있다. 이에 따라, 불량이 발생된 서브-화소를 정상적인 서브-화소로 구동시키기 위한 연구가 진행되고 있다.
고해상도 화면을 구현하기 위해서, 특히, 8K급의 초고해상도(UHD; Ultra high definition) 화면을 구현하는 표시장치는 개구율을 확보하는 것이 중요하다. 이에 따라, 개구율을 확보할 수 있으면서 불량 서브-화소를 정상화시킬 수 있는 리페어 방법이 요구되고 있다.
이에, 본 명세서의 실시예에서 해결하고자 하는 과제는 서브화소영역의 공간을 효율적으로 활용하고 개구율을 확보하여 유기발광소자의 수명을 향상시킬 수 있는 표시장치를 제공하기 위한 것이다.
또한, 본 명세서의 실시예에 따른 발명은 불량이 발생된 서브화소에 대해 리페어를 용이하게 성공시킬 수 있고, 캐패시터 영역의 면적을 증가시킬 수 있는 표시장치를 제공하는 것을 목적으로 한다.
아울러, 본 명세서의 실시예에 따른 발명은 센싱 트랜지스터의 저항을 감소시켜 소자 이동도 특성을 안정시킬 수 있는 표시장치를 제공하는 것을 목적으로 한다.
더불어, 본 명세서의 실시예에 따른 발명은 불량이 발생된 서브화소를 포함하는 표시장치의 리페어 방법을 제공하는 것을 목적으로 한다.
본 명세서의 일 실시예에 따른 해결과제들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른, 표시장치는 복수의 서브화소들을 포함하는 기판; 서브화소들 각각에 포함되는 애노드 전극; 애노드 전극의 하부에 중첩하는 스토리지 캐패시터를 포함하되, 애노드 전극은 제1 서브화소의 제1 애노드 전극 및 제1 서브화소와 인접하여 배치된 제2 서브화소의 제2 애노드 전극을 포함하고, 제2 애노드 전극은 제1 서브화소 방향으로 연장되어 제1 서브화소의 스토리지 캐패시터와 중첩하는 리페어 패턴을 포함하는 것을 특징으로 한다.
본 명세서의 다른 실시예에 따른 표시장치는, 센싱 트랜지스터가 배치되는 센싱 영역 및 리페어 영역을 포함하는 캐패시터 영역이 구비된 기판; 센싱 영역 및 리페어 영역의 기판 상에 배치된 버퍼층; 리페어 영역을 제외한 캐패시터 영역에서 기판과 버퍼층 사이에 배치된 광차단층; 센싱 영역의 버퍼층 상에 위치하는 센싱 트랜지스터; 리페어 영역을 포함하는 캐패시터 영역 상의 버퍼층 상에 위치하는 스토리지 캐패시터; 센싱 트랜지스터 및 스토리지 캐패시터를 덮는 보호층; 보호층 상에 위치하는 오버코팅막; 리페어 영역에 배치되고 오버코팅막을 관통하여 보호층의 표면 일부를 노출시키는 리페어홀; 리페어홀 상에 위치하며 보호층을 사이에 두고 스토리지 캐패시터와 중첩하는 리페어 패턴을 포함하는 것을 특징으로 한다.
그리고, 본 명세서의 다른 일 예시에 따른 표시장치의 리페어 방법은, 복수의 서브화소들을 포함하는 기판; 복수의 서브화소들에서 제1 서브화소에 포함된 제1 애노드 전극 및 스토리지 캐패시터; 제1 서브화소의 제2 방향으로 인접하여 배치된 제2 서브화소에 포함된 제2 애노드 전극으로부터 연장하여 제1 서브화소의 스토리지 캐패시터와 중첩된 리페어 패턴을 포함하는 표시장치에 있어서, 제2 애노드 전극으로부터 연장된 리페어 패턴 상에 레이저를 조사하여 제2 서브화소의 리페어 패턴을 제1 서브화소의 스토리지 캐패시터와 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 한다.
본 명세서의 실시예들에 따르면, 캐패시터 영역 내에 리페어 영역을 포함하여 배치함으로써 리페어 패턴을 위한 별도의 공간을 배치하지 않을 수 있어 공간 마진을 확보할 수 있으므로 개구율을 향상시킬 수 있다.
이에 따라, 8K급의 초고해상도 모델에서도 개구율을 확보하면서 리페어 공정을 진행할 수 있는 효과가 있다.
또한, 리페어 패턴 하부에 광차단막 대신 캐패시터 전극이 배치됨으로써, 레이저 조사 위치가 오정렬되는 경우에도 리페어가 실패하는 것을 방지할 수 있는 이점이 있다.
또한, 리페어 패턴과 캐패시터 제2 전극 사이에 단일층 구조를 배치함으로써 다중층 구조가 배치되는 경우보다 상대적으로 작은 레이저 출력에너지로 리페어 공정을 수행할 수 있다. 이에 따라, 레이저에 의해 주변 소자가 손상되는 것을 방지할 수 있다.
아울러, 리페어 영역과 중첩하는 액티브층의 면적을 증가시켜 센싱 트랜지스터의 저항을 감소시킴으로써 소자 이동도 특성을 안정화시킬 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다.
도 2는 도 1의 표시 영역 상에 배치된 서브화소영역의 일부를 나타낸 평면도이다.
도 3은 도 2의 회로부의 일부 영역을 확대하여 나타낸 평면도이다.
도 4는 도 3의 I-I' 및 II-II'를 따라 잘라내어 나타낸 단면도이다.
도 5a 내지 도 5e는 본 명세서의 일 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타낸 도면들이다.
도 6a 내지 도 6c는 비교예에 따른 리페어 공정을 설명하기 위해 나타낸 도면들이다.
도 7은 레이저 출력에너지별 리페어 결과를 나타낸 사진이다.
도 8은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 평면도이다.
도 9는 도 8의 IV-IV'를 따라 잘라내어 나타낸 단면도이다.
도 10은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 평면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 명세서의 각 실시예에 따른 표시장치에 대하여 첨부한 도면을 참고로 하여 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다. 도 1을 참조하면, 표시장치는 표시영역(AA)을 포함하는 표시패널(100)과, 표시패널(100)에 구동신호를 공급하기 위한 패널 구동부(11, 12, 13)를 포함한다. 표시패널(100)은 영상이 출력되는 표시영역(AA)과, 표시영역(AA) 상에 상호 나란하게 배치되고 영상 표시를 위한 각각의 광을 출력하는 복수의 서브화소(SPA; Sub-Pixel Area)를 포함한다.
복수의 서브화소(SPA) 각각은 서로 다른 복수의 색상 중 어느 하나의 색상에 대응하는 파장영역의 광을 방출한다. 여기서, 복수의 색상은 적색, 녹색 및 청색을 포함할 수 있으나, 이에 한정되는 것은 아니다.
표시패널(100)은 복수의 서브화소(SPA)에 연결되는 신호배선들(GL, DL)을 더 포함한다. 신호배선들(GL, DL)은 패널 구동부(11, 12, 13)의 구동신호를 각 서브-화소영역(SPA)으로 전달한다. 일 예로, 표시패널(100)은 스캔신호(SCAN)를 공급하는 게이트라인(GL) 및 데이터신호(VDATA)를 공급하는 데이터라인(DL)을 포함할 수 있다.
표시패널(100)은 각 서브화소(SPA)에 배치된 발광소자의 구동을 위한 제 1 및 제 2 구동전원(VDD, VSS)을 전달하는 제 1 및 제 2 구동전원라인을 더 포함할 수 있다.
표시장치의 패널 구동부(11, 12, 13)는 표시패널(100)의 게이트라인(GL)에 연결되는 게이트 구동부(11), 표시패널(100)의 데이터라인(DL)에 연결되는 데이터 구동부(12), 및 게이트 구동부(11)와 데이터 구동부(12) 각각의 구동 타이밍을 제어하는 타이밍 제어부(13)를 포함할 수 있다.
타이밍 제어부(13)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하고, 재정렬된 디지털 비디오 데이터(RGB')를 데이터 구동부(12)에 공급한다.
타이밍 제어부(13)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트구동부(11)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 공급한다.
게이트 구동부(11)는 게이트 제어신호(GDC)에 기초하여 영상 표시를 위한 하나의 프레임기간 동안 복수의 게이트라인(GL)에 순차적으로 스캔신호(SCAN)를 공급한다. 여기서, 게이트라인(GL)은 복수의 서브화소(SPA) 가운데 수평방향으로 나란하게 배치된 서브화소(SPA)들에 대응될 수 있다.
데이터 구동부(12)는 데이터 제어신호(DDC)에 기초하여 재정렬된 디지털 비디오 데이터(RGB')를 아날로그 데이터전압으로 변환한다. 데이터구동부(12)는 재정렬된 디지털 비디오 데이터(RGB')에 기초하여 각 수평기간 동안 각 게이트라인(GL)에 대응되는 서브화소(SPA)들에 각각 대응한 데이터신호(VDATA)를 데이터라인(DL)에 공급한다.
복수의 게이트 라인(GL) 각각은 표시패널(100)의 제1 방향으로 연장되고, 복수의 데이터 라인(DL) 각각은 표시패널(100)의 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 즉, 게이트 라인(GL) 및 데이터 라인(DL)은 상호 교차하게 배치될 수 있다.
표시영역(AA) 상에 배치된 복수의 서브화소(SPA)는 수평 방향 및 수직 방향을 따라 매트릭스 형태(M * N, M 및 N은 자연수)로 배열될 수 있다. 각각의 서브화소(SPA)는 복수의 게이트 라인(GL) 및 복수의 데이터 라인(DL) 가운데 하나의 게이트 라인 및 데이터 라인과 전기적으로 연결될 수 있다.
도 2는 도 1의 표시 영역 상에 배치된 서브화소영역의 일부를 나타낸 평면도이다. 예를 들어, 복수의 서브화소(SPA) 가운데 상호 인접하여 배치된 4개의 서브화소영역을 나타낸다.
도 1 및 도 2를 참조하면, 표시영역(AA)에는 복수의 서브화소(SPA)가 배치될 수 있다. 서브화소(SPA)는 상,하,좌,우로 상호 인접하여 배열된 제1 서브화소(SPX-1), 제2 서브화소(SPX-2), 제3 서브화소(SPX-3) 및 제4 서브화소(SPX-4)를 포함한다. 본 명세서의 실시예에서는 설명의 편의를 위해 4개의 서브화소에 대해 설명하였으나, 이에 한정되는 것은 아니다.
본 명세서의 일 실시예에서 제1 서브화소(SPX-1) 및 제3 서브화소(SPX-3)는 제1 방향인 X축 방향으로 상호 이격하여 배치되고, 제2 서브화소(SPX-2) 및 제4 서브화소(SPX-4)는 제1 방향인 X축 방향으로 상호 배치되어 있다. 그리고 제1 서브화소(SPX-1) 및 제2 서브화소(SPX-2)는 제2 방향인 Y축 방향으로 이격하여 배치되고, 제3 서브화소(SPX-3) 및 제4 서브화소(SPX-4)는 제2 방향인 Y축 방향으로 이격하여 배치된다. 여기서 X축 방향은 수평 라인, Y축 방향은 수직 라인으로도 지칭할 수 있다.
서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각은 광을 방출하는 유기발광층이 배치되는 발광 영역과, 유기발광층에 구동전류를 공급하기 위한 회로 소자들이 구비된 회로부를 포함한다.
회로 소자는 구동 트랜지스터(DTr), 스토리지 캐패시터(Cst), 센싱 트랜지스터(STr), 스위칭 트랜지스터(SWTr)를 포함할 수 있다. 회로부를 구성하는 회로 소자들은 발광 영역을 제외한 나머지 영역에 배치된다.
본 명세서의 실시예에서 제1 서브화소(SPX-1)에 배치된 회로부를 구성하는 회로 소자들에 대해 설명하기로 한다. 제2 서브화소(SPX-2), 제3 서브화소(SPX-3) 또는 제4 서브화소(SPX-4)에 배치되고 회로부를 구성하는 회로 소자들은 제1 서브화소(SPX-1)의 회로 소자들의 구성과 동일할 수 있다.
제1 서브화소(SPX-1) 및 제2 서브화소(SPX-2)의 일 측에는 구동전원 공급 라인(EVDD)이 배치된다. 구동전원 공급 라인(EVDD)은 제2 방향인 Y축 방향을 따라 배치될 수 있다. 구동전원 공급 라인(EVDD)은 제1 연결배선라인(CL1)을 통해 전원전압을 공급할 수 있다.
제1 서브화소(SPX-1) 및 제3 서브화소(SPX-3) 사이 및 제2 서브화소(SPX-2) 및 제4 서브화소(SPX-4) 사이에는 데이터라인(DL1, DL2)이 배치되어 있다. 데이터라인(DL1, DL2)은 데이터 구동부(12)에서 생성된 데이터 신호들을 표시영역으로 제공한다.
데이터라인(DL1, DL2)은 제2 방향인 Y축 방향을 따라 배치될 수 있다. 데이터라인(DL1, DL2)은 제1 서브화소(SPX-1)의 타측에 배치된 제1 데이터라인(DL1) 및 제3 서브화소(SPX-3)의 일 측에 배치된 제2 데이터라인(DL2)을 포함할 수 있다. 제1 데이터라인(DL1)은 구동전원 공급 라인(EVDD)이 배치된 제1 서브화소(SPX-1)의 일 측과 대향하는 타측에 위치하고, 제1 데이터라인(DL1) 및 제2 데이터라인(DL2)은 상호 이격하여 배치된다.
제3 서브화소(SPX-3)의 타측에는 기준전원 공급라인(VREF)이 배치된다. 기준전원 공급라인(VREF)은 제2 방향인 Y축 방향을 따라 배치될 수 있다.
Y축 방향으로 배열된 구동전원 공급 라인(EVDD), 제1 데이터라인(DL1), 제2 데이터라인(DL2) 및 기준전원 공급라인(VREF)과 상호 교차하는 방향으로 게이트라인(GL)이 배치된다. 게이트라인(GL)은 X축 방향을 따라 배치될 수 있다. 게이트라인(GL)은 제1 및 제2 데이터라인(DL1, DL2)을 통해 개개의 서브화소(SPX-1, SPX-2, SPX-3, SPX-4)로 데이터 신호를 공급하는 동안 각 수평라인을 선택하기 위핸 스캔신호를 공급할 수 있다.
본 명세서의 일 실시예에서 제1 서브화소(SPX-1) 및 제3 서브화소(SPX-3)는 구동전원 공급 라인(EVDD)에 공통적으로 연결될 수 있다. 구동 트랜지스터(DTr)는 서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각에 대응하여 배치된 유기발광소자로 제공되는 구동 전원을 스위칭한다. 일 예에서, 제1 서브화소(SPX-1)에 배치된 구동 트랜지스터(DTr)는 구동전원 공급 라인(EVDD)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DTr)와 게이트라인(GL) 사이에 배치될 수 있다. 스토리지 캐패시터(Cst)는 구동전원 공급 라인(EVDD)을 통해 공급된 전압을 충전하여 유기발광소자의 발광을 유지하는 역할을 한다.
센싱 트랜지스터(STr)는 제2 연결배선라인(CL2)을 통해 센싱 신호를 공급하는 기준전압 공급라인(VREF)에 연결될 수 있다. 본 명세서의 실시예에서 센싱 트랜지스터(STr)는 게이트 라인(GL)으로부터 제공되는 스캔 신호에 의해 턴-온될 수 있다. 센싱 트랜지스터가 턴-온된 경우, 스토리지 캐패시터(Cst)에 기준전압 공급라인(VREF)의 센싱 신호가 제공될 수 있다. 센싱 트랜지스터(STr)의 게이트 전극은 게이트 라인(GL)의 일부분일 수 있다.
스위칭 트랜지스터(SWTr)는 구동 트랜지스터(Dtr)와 데이터 라인(DL1)에 전기적으로 연결될 수 있다. 스위칭 트랜지스터(SWTr)가 턴-온되면 데이터 라인(DL1)을 통해 공급된 데이터 전압이 구동 트랜지스터(Dtr)에 인가될 수 있다.
구동 트랜지스터(DTr)가 턴-온되면 구동전원 공급 라인(EVDD)으로부터 공급된 전원이 유기발광소자에 인가되어 발광할 수 있다. 또한, 스토리지 캐패시터(Cst)는 구동 트랜지스터(DTr)가 턴-온되어 있는 시간동안 구동 트랜지스터(DTr)의 게이트 전극의 전압을 일정하게 유지시켜 유기발광소자의 발광을 유지할 수 있다.
본 명세서의 실시예에서는 서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각에는 불량 화소를 정상 화소로 구동시키기 위한 리페어 패턴(RP)을 포함하여 구성할 수 있다. 예를 들어, 제1 서브화소(SPX-1)의 Y축 방향으로 배치된 제2 서브화소(SPX-2)는 제1 서브화소(SPX-1) 방향으로 연장된 형상을 가지는 리페어 패턴(RP)을 포함할 수 있다.
리페어 패턴(RP)은 제1 서브화소(SPX-1)의 스토리지 캐패시터(Cst)의 전극 상에 절연물질로 구성된 보호층을 사이에 두고 중첩하여 배치된 형상을 가질 수 있다. 리페어 패턴(RP)이 제1 서브화소(SPX-1)의 스토리지 캐패시터(Cst)가 배치된 캐패시터 영역에 배치됨에 따라, 제1 서브화소(SPX-1)의 캐패시터 영역의 일부는 리페어 영역으로 정의될 수 있다. 리페어 패턴(RP)은 제2 서브화소(SPX-2)의 애노드 전극(AE)으로부터 연장된 형상을 가질 수 있다. 본 명세서의 실시예에서 제2 서브화소(SPX-2)의 애노드 전극(AE)과 리페어 패턴(RP)은 동일한 공정을 이용하여 동일한 물질을 포함하여 형성할 수 있다.
제3 서브화소(SPX-3)의 Y축 방향으로 배치된 제4 서브화소(SPX-4)는 제3 서브화소(SPX-3) 방향으로 연장된 형상을 가지는 리페어 패턴을 포함할 수 있다. 제4 서브화소(SPX-4)의 리페어 패턴은 제3 서브화소(SPX-3)의 캐패시터 영역에 배치됨에 따라, 제3 서브화소(SPX-3)의 캐패시터 영역의 일부는 리페어 영역으로 정의될 수 있다. 리페어 패턴은 제4 서브화소(SPX-4)의 유기발광소자의 애노드 전극으로부터 연장된 형상을 가질 수 있다. 본 명세서의 실시예에서 제4 서브화소(SPX-4)의 애노드 전극과 리페어 패턴은 동일한 공정을 이용하여 동일한 물질을 포함하여 형성할 수 있다.
다시 말해, 본 명세서의 실시예에 따른 표시패널(100, 도 1 참조)의 각 서브화소에는 불량이 발생한 서브화소를 정상 서브화소로 구동시키기 위해 복수의 리페어 패턴이 배치되어 있다. 그리고 복수의 리페어 패턴 각각은 Y축 방향으로 인접하게 배치된 다른 서브화소 방향으로 연장하여 캐패시터 영역에 배치된 형상을 갖는다. 이에 따라, 리페어 영역은 캐패시터 영역에 중첩하여 배치됨에 따라, 서브화소의 회로부 내에서 별도의 리페어 영역을 필요로 하지 않는다. 따라서 회로부 내에서 별도의 리페어 영역이 배치되어 개구부의 면적이 감소하는 것을 방지할 수 있다.
이하 리페어 영역을 포함하는 캐패시터 영역에 대해 도면을 참조하여 상세하게 설명하기로 한다.
도 3은 도 2의 회로부의 일부 영역을 확대하여 나타낸 평면도이다. 그리고 도 4은 도 3의 I-I' 및 II-II'를 따라 잘라내어 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 센싱 트랜지스터(STr)가 배치되는 센싱 영역(SA) 및 리페어 영역(RA)을 포함하는 캐패시터 영역(CA)에서, 기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 리페어 영역(RA)에 위치한 버퍼층(BUF)은 버퍼홀(BFH)을 포함할 수 있다. 버퍼홀(BFH)에 의해 리페어 영역(RA)에서는 기판(SUB)의 표면 일부가 노출될 수 있다. 버퍼층(BUF)은 실리콘산화물 또는 실리콘질화물등의 절연물질을 포함할 수 있다. 한편, 다른 실시예에서, 버퍼층(BUF)은 버퍼홀(BFH)을 포함하지 않고 평평한 표면을 가질 수도 있다.
리페어 영역(RA)을 제외한 캐패시터 영역(CA) 상에는 기판(SUB)과 버퍼층(BUF) 사이에 광차단층(LS)이 배치될 수 있다. 광차단층(LS)은 불투명한 금속 재료를 포함할 수 있다. 예를 들어, 광차단층(LS)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 구리(Cu) 등의 불투명한 금속 재료를 포함하거나 이들의 합금으로 이루어질 수 있다.
캐패시터 영역(CA)에 배치된 광차단층(LS)은 평면에서 바라볼 때, 적어도 하나 이상의 모서리부분이 내측 방향으로 리세스된 리세스부(RS)를 포함함으로써 캐패시터 제2 전극(ST1)과 중첩되지 않는다. 그러면 리세스부(RS)에서는 캐패시터 제2 전극(C2)의 일부가 노출된다. 이에 따라, 광차단층(LS)은 리페어 패턴(RP)과 중첩하지 않는다.
버퍼층(BUF) 상에는 액티브층(ACT)이 배치된다. 리페어 영역(RA)에 배치된 액티브층(ACT)은 버퍼홀(BFH)의 일측의 버퍼층(BUF) 상면에 배치되며 제2 방향, 예를 들어, Y축 방향으로 연장될 수 있다. 캐패시터 영역(CA)에 배치된 액티브층(ACT)은 광차단층(LS)을 가로지르며 Y축 방향으로 배치되어 구동 트랜지스터(DTr)가 배치된 부분까지 연장될 수 있다. 액티브층(ACT)은 반도체층을 포함할 수 있다. 일 예에서, 액티브층(ACT)은 배리어금속층(BM)을 더 포함할 수 있다. 반도체층은 인듐 갈륨 징크 옥사이드(IGZO; Indium Gallium Zinc Oxide)계 및 인듐 징크 옥사이드(IZO; Indium Zinc Oxide)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 배리어금속층(BM)은 티타늄몰리브덴(MoTi)을 포함할 수 있다.
액티브층(ACT) 상에는 캐패시터 제2전극(ST1), 게이트 전극(GE) 및 소스/드레인 전극(NE)이 배치된다. 센싱 영역(SA)에는 게이트 전극(GE)이 배치되고, 게이트 전극(GE)을 사이에 두고 양 측에 소스/드레인 전극(NE)이 배치된다. 이에 따라, 센싱 영역(SA)에는 센싱 트랜지스터(STr)가 배치된다.
캐패시터 영역(CA)에 배치된 스토리지 캐패시터(Cst)는 캐패시터 제1전극(C1) 및 캐패시터 제2전극(ST1)을 포함한다. 캐패시터 제1전극(C1)은 액티브층(ACT)과 동일한 공정에서 형성되어 동일한 평면 상에 위치할 수 있고, 캐패시터 제2전극(ST1)은 게이트 전극(GE) 및 소스/드레인 전극(NE)과 동일한 공정에서 형성될 수 있다. 캐패시터 제1전극(C1)과 캐패시터 제2전극(ST1) 사이에는 게이트 절연막(GI)이 배치되어 유전체막 역할을 할 수 있다.
센싱 트랜지스터(STr)의 일 측 방향에 위치한 소스/드레인 전극(NE)은 리페어 영역(RA)을 포함하는 캐패시터 영역(CA)에 배치됨에 따라, 캐패시터 영역(CA)과에 전기적으로 연결될 수 있다. 그리고 센싱 트랜지스터(STr)의 타측 방향에 위치한 소스/드레인 전극(NE)은 제2 연결배선라인(CL2)을 통해 기준전압 공급라인(VREF, 도 2 참조)과 전기적으로 연결될 수 있다.
센싱 영역(SA)에서 게이트 전극(GE)과 액티브층(ACT) 사이에는 게이트 절연막(GI)이 위치할 수 있다. 캐패시터 영역(CA)에서 캐패시터 제2전극(ST1)과 액티브층(ACT) 사이에는 유전체 물질로서 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)이 배치되지 않은 영역에서 캐패시터 제2전극(ST1)은 액티브층(ACT)의 노출된 표면과 접촉하게 배치될 수 있다.
또한, 리페어 영역(RA)에서 캐패시터 제2전극(ST1)은 버퍼층(BUF) 내에 구비된 버퍼홀(BFH)을 모두 채우고 버퍼홀(BFH)의 일측의 버퍼층(BUF) 상면에 배치된 액티브층(ACT)의 노출된 표면과 접촉하도록 연장된다.
캐패시터 제2전극(ST1)을 포함하는 기판(SUB) 상에 보호층(PAS)이 배치된다. 보호층(PAS)은 센싱 영역(SA), 리페어 영역(RA) 및 캐패시터 영역(CA) 상에 배치될 수 있다. 보호층(PAS)은 실리콘산화물(SiOx)과 같은 무기 절연물질을 포함할 수 있다. 보호층(PAS)은 캐패시터 제2전극(ST1), 센싱 트랜지스터(STr)의 소스/드레인 전극(NE) 및 게이트 전극(GE)의 표면을 모두 덮을 수 있는 충분한 두께를 가질 수 있다.
보호층(PAS)은 캐패시터 영역(CA)에서 보호층(PAS)을 관통하여 캐패시터 제2전극(ST1)의 표면을 일부 노출시키는 제1 콘택홀(PH)을 포함할 수 있다.
보호층(PAS) 상에는 평탄화막(OC)이 위치한다. 평탄화막(OC)은 하부의 소자들을 보호하는 역할을 하면서 기판(SUB) 상의 표면을 평평하게 할 수 있도록 충분한 두께를 가질 수 있다. 평탄화막(OC)은 유기 절연물질을 포함할 수 있다. 일 예에서, 평탄화막(OC)은 감광성 화합물(Photoactive compound, PAC)을 포함하여 구성할 수 있다.
평탄화막(OC)은 캐패시터 영역(CA)에는 캐패시터 콘택홀(CH)을 포함하고, 리페어 영역(RA)에는 리페어홀(RH)을 포함할 수 있다. 캐패시터 콘택홀(CH)은 제1 콘택홀(PH) 및 제2 콘택홀(OCH)을 포함할 수 있다. 제2 콘택홀(OCH)은 평탄화막(OC)을 관통하면서, 제1 콘택홀(PH)과 중첩하여 위치할 수 있다. 제1 콘택홀(PH) 및 제2 콘택홀(OCH)을 포함하는 캐패시터 콘택홀(CH)을 통해 캐패시터 제2전극(ST1)의 표면 일부가 노출될 수 있다.
리페어홀(RH)은 평탄화막(OC)을 관통하여 형성되면서 보호층(PAS)의 표면 일부를 노출시킬 수 있다. 리페어홀(RH)이 배치된 리페어 영역(RA)은 상술한 바와 같이, 캐패시터 영역(CA)에 배치된 광차단층(LS)의 리세스부(RS)와 중첩하여 위치하고 있다. 이에 따라, 리페어홀(RH) 하부에는 광차단층(LS)이 배치되지 않으며, 캐패시터 제2전극(ST1)이 배치된다.
평탄화막(OC) 상에 애노드 전극(AE) 및 리페어 패턴(RP)이 배치된다. 애노드 전극(AE)은 평탄화막(OC) 내에 위치한 캐패시터 콘택홀(CH)의 노출면을 따라 배치되며 평탄화막(OC)의 상부면으로 연장하여 발광 영역까지 배치될 수 있다. 리페어 패턴(RP)은 리페어 영역(RA)의 평탄화막(OC) 내에 위치한 리페어홀(RH)의 노출면을 따라 배치되며, 평탄화막(OC)의 상부면으로 연장될 수 있다. 애노드 전극(AE) 및 리페어 패턴(RP)은 동일한 공정을 이용하여 동일한 물질을 포함하여 형성할 수 있다. 일 예에서, 애노드 전극(AE) 및 리페어 패턴(RP)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다. 애노드 전극(AE)은 화소 전극으로도 지칭할 수 있다.
리페어 패턴(RP)은 보호층(PAS)을 사이에 두고 캐패시터 제2전극(ST1)과 중첩하는 위치에 배치된다. 리페어 패턴(RP)은 제1 서브화소(SPX-1)의 Y축 방향의 하단부에 위치한 제2 서브화소(SPX-2)의 애노드 전극(AE)으로부터 연장된 형상을 가질 수 있다. 이에 따라, 제1 서브화소(SPX-1)의 캐패시터 영역(CA) 내에 위치한 리페어 영역은 제2 서브화소(SPX-2)의 리페어 영역(RA)으로 정의될 수 있다.
애노드 전극(AE) 및 리페어 패턴(RP) 상에 뱅크홀을 포함하는 뱅크(BNK)가 배치된다. 뱅크홀은 애노드 전극(AE)의 표면 일부를 노출시켜 발광 영역을 정의할 수 있다. 뱅크(BNK)는 각각의 서브 화소들을 구분하는 역할을 한다. 또한, 뱅크(BNK)는 인접하는 서브 화소간에 다른 컬러의 광이 혼합되어 출력되는 것을 방지하는 역할을 한다. 뱅크(BNK)는 유기절연막 또는 무기절연막을 포함하여 구성할 수 있다.
뱅크(BNK) 상에 유기발광층(미도시함) 및 캐소드 전극(CE)이 차례로 배치된다. 유기발광층은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터에 의해 색상이 나타낼 수 있으나, 이에 한정되는 것은 아니다. 캐소드 전극(CE)은 표시영역(AA) 상에서 인접하는 서브화소들과 공통적으로 접촉하여 전압을 인가할 수 있다. 캐소드 전극(CE)은 공통 전극으로도 지칭될 수 있다.
상술한 바와 같이, 리페어 패턴(RP)은 보호층(PAS)을 사이에 두고 캐패시터 제2전극(ST1)과 중첩하여 위치할 수 있다. 리페어 패턴(RP)은 해당 서브화소에 불량이 발생하여 리페어 영역(RA)으로 레이저를 조사하기 전에는 보호층(PAS)에 의해 캐패시터 제2전극(ST1)과 절연된다. 그리고 해당 서브화소에 불량이 발생하여 기판(SUB)의 배면에서 리페어 영역(RA)으로 레이저를 조사하면 캐패시터 제2전극(ST1)은 레이저의 에너지를 흡수하여 액체로 상전이를 일으킨다. 그러면 캐패시터 제2전극(ST1)의 금속 물질이 팽창하여 보호층(PAS)을 관통하는 돌출부가 형성된다.
보호층(PAS)을 관통한 캐패시터 제2전극(ST1)의 돌출부는 리페어 패턴(RP)과 접촉하여 전기적으로 연결될 수 있다. 캐패시터 제2전극(ST1)과 리페어 패턴(RP)이 접촉되어 전기적으로 연결되면, 제1 서브화소(SPX-1)의 캐패시터 제2전극(ST1)과 접촉하고 있는 액티브층(ACT)을 통해 센싱 트랜지스터(STr)에 전기적으로 연결될 수 있다. 그러면 제1 서브화소(SPX-1)의 캐패시터 제2전극(ST1)을 통해 제1 서브화소(SPX-1)의 구동 트랜지스터(DTr)와 전기적으로 연결된다. 그러므로, 구동 트랜지스터(DTr)로부터 출력되는 구동전원은 리페어 패턴(RP)을 통해 제2 서브화소(SPX-2)로 공급되어 제2 서브화소(SPX-2)의 유기발광소자를 발광시킬 수 있다.
다시 말해, 제2 서브화소(SPX-2)에 불량이 발생하는 경우, 제2 서브화소(SPX-2)의 리페어 패턴(RP)을 정상적으로 구동하고 있는 제1 서브화소(SPX-1)와 전기적으로 연결시킴에 따라, 제2 서브화소(SPX-2)를 리페어시켜 발광시킬 수 있다.
본 명세서의 일 실시예에 따르면, 리페어 패턴(RP)이 배치된 리페어 영역(RA)은 캐패시터 영역(CA)과 중첩하여 위치하고 있다. 이에 따라, 회로부 내에 리페어 패턴을 위한 별도의 공간을 배치하지 않을 수 있다. 따라서 리페어 영역만큼의 공간 마진을 개구율을 확보하기 위한 공간으로 확보할 수 있다. 이에 따라, 중요한 고해상도 화면 및 초고해상도 화면을 구현하는 표시장치를 위한 개구율을 향상시킬 수 있다. 또한, 개구율을 향상시킬 수 있음으로써 유기발광소자의 수명도 향상시킬 수 있다.
도 5a 내지 도 5e는 본 명세서의 일 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타낸 도면들이다. 여기서 도 1 내지 도 4와 동일 또는 유사한 구성요소에 대해서는 간략하게 설명하기로 한다.
도 5a를 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 센싱 트랜지스터(STr)가 배치되는 센싱 영역(SA), 캐패시터 영역(CA) 및 리페어 영역(RA)을 포함할 수 있다. 리페어 영역(RA)에 배치된 버퍼층(BUF)에는 버퍼홀(BFH)이 배치될 수 있다. 버퍼홀(BFH)은 리페어 영역(RA)에서 기판(SUB)의 표면 일부를 노출시킨다.
캐패시터 영역(CA)에는 기판(SUB)과 버퍼층(BUF) 사이에 광차단층(LS)이 위치한다. 광차단층(LS)은 캐패시터 영역(CA) 내에 위치한 리페어 영역(RA)을 제외하고 배치된다. 이에 따라, 광차단층(LS)은 평면에서 바라볼 때, 적어도 하나 이상의 모서리부분이 내측 방향으로 리세스된 리세스부(RS)를 포함한다. 그리고 이러한 리세스부(RS)는 리페어 영역(RA)과 중첩하여 위치할 수 있다.
센싱 트랜지스터(SA) 영역에는 센싱 트랜지스터(STr)이 배치되고 캐패시터 영역(CA)에는 캐패시터 제2전극(ST1)이 배치된다. 센싱 트랜지스터(STr)는 게이트 전극(GE)과 게이트 전극(GE)을 사이에 두고 양 측에 배치된 소스/드레인 전극(NE)을 포함한다. 게이트 전극(GE) 및 소스/드레인 전극(NE)은 동일한 공정을 통해 동일한 물질로 형성할 수 있다. 게이트 전극(GE) 및 소스/드레인 전극(NE)의 하부에는 액티브층(ACT)이 배치될 수 있다.
센싱 트랜지스터(STr)의 일 측 방향에 위치한 소스/드레인 전극(NE)은 리페어 영역(RA)을 포함하는 캐패시터 영역(CA)에 배치되어 스토리지 캐패시터 에 전기적으로 연결될 수 있다. 캐패시터 영역(CA)에서 캐패시터 제2전극(ST1) 하부에는 게이트 절연막(GI)을 유전체 물질로 하여 액티브층(ACT)이 배치될 수 있다.
다음에 센싱 트랜지스터(STr) 및 스토리지 캐패시터를 덮는 보호층(PAS)을 형성하고, 보호층(PAS) 상에 오버코팅막(OC)을 형성한다.
도 5b를 참조하면, 제1 마스크 패턴(PR1)을 이용하여 오버코팅막(OC)을 패터닝하는 1차 패터닝 공정을 진행하여 리페어홀(RH) 및 제1 컨택홀(OCH)을 형성한다. 오버코팅막(OC)을 패터닝하는 공정은 포토공정을 이용하여 진행할 수 있다. 구체적으로, 오버코팅막(OC) 상에 포토레지스트 물질을 도포하고, 노광 및 현상 공정을 진행하여 오버코팅막(OC)의 표면 일부를 노출시키는 개구부가 구비된 제1 마스크 패턴(PR1)을 형성한다.
다음에 제1 마스크 패턴(PR1)을 식각 마스크로 개구부에 의해 노출된 오버코팅막(OC)을 식각하는 식각 공정을 진행한다. 식각 공정은 오버코팅막(OC)을 관통하여 하부에 배치된 보호층(PAS)의 표면이 노출되는 지점까지 진행할 수 있다. 식각 공정은 건식식각 또는 습식식각 방식을 이용하여 진행할 수 있다. 제1 마스크 패턴(PR1)의 개구부와 대응되는 위치의 보호층(PAS)의 표면이 노출되면 식각 공정을 정지하고 제1 마스크 패턴(PR1)은 제거한다.
그러면 리페어 영역(RA)에서는 보호층(PAS)의 표면을 노출시키면서 오버코팅막(OC)을 관통하는 리페어홀(RH)이 형성될 수 있고, 캐패시터 영역(CA)에서는 오버코팅막(OC)을 관통하는 제1 컨택홀(OCH)이 형성된다.
도 5c를 참조하면, 제2 마스크 패턴(PR2)을 이용하여 캐패시터 영역(CA)의 보호층(PAS)을 패터닝하는 2차 패터닝 공정을 진행한다. 보호층(PAS)을 패터닝하는 공정은 포토공정을 이용하여 진행할 수 있다. 구체적으로, 보호층(PAS)의 표면이 노출된 오버코팅막(OC) 상에 포토레지스트 물질을 도포한다. 계속해서 노광 및 현상 공정을 진행하여 캐패시터 영역(CA) 상의 보호층(PAS)의 표면 일부를 노출시키는 개구부가 구비된 제2 마스크 패턴(PR2)을 형성한다. 리페어 영역(RA)에서 제1 컨택홀(PH)에 의해 노출된 보호층(PAS)의 표면은 제2 마스크 패턴(PR2)으로 모두 덮일 수 있다.
다음에 제2 마스크 패턴(PR2)을 식각 마스크로 개구부에 의해 노출된 캐패시터 영역(CA)의 보호층(PAS)을 식각한다. 식각 공정은 캐패시터 영역(CA)의 캐패시터 제2전극(ST1)의 표면이 노출되는 지점까지 진행할 수 있다. 식각 공정은 건식식각 방식을 이용하여 진행할 수 있다. 제2 마스크 패턴(PR2)의 개구부와 대응되는 위치의 캐패시터 제2전극(ST1)의 표면이 노출되면 식각 공정을 정지하고 제2 마스크 패턴(PR2)은 제거한다.
그러면 리페어 영역(RA)에서는 보호층(PAS)의 표면을 노출시키면서 오버코팅막(OC)을 관통하는 리페어홀(RH)이 형성될 수 있고, 캐패시터 영역(CA)에서는 오버코팅막(OC) 및 보호층(PAS)을 관통하고, 제1 콘택홀(OCH) 및 제2 콘택홀(PH)을 포함하는 캐패시터 컨택홀(CH)이 형성된다.
다음에 도 5d를 참조하면, 오버코팅막(OC) 상에 애노드 전극(AE) 및 리페어 패턴(RP)을 형성한다. 애노드 전극(AE)은 평탄화막(OC) 내에 위치한 캐패시터 콘택홀(CH)의 노출면을 따라 배치되며, 평탄화막(OC)의 상부면으로 연장하여 발광 영역까지 형성할 수 있다. 리페어 패턴(RP)은 리페어 영역(RA)의 평탄화막(OC) 내에 위치한 리페어홀(RH)의 노출면을 따라 위치하며, 평탄화막(OC)의 상부면 일부를 덮도록 연장될 수 있다.
애노드 전극(AE) 및 리페어 패턴은 동일한 평면에 위치하도록 동일한 공정을 이용하여 형성할 수 있고, 동일한 물질을 포함한다. 예를 들어, 애노드 전극(AE) 및 리페어 패턴(RP)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수 있다.
리페어 패턴(RP)은 제1 서브화소(SPX-1)의 Y축 방향의 하단부에 위치한 제2 서브화소(SPX-2)의 애노드 전극(AE)으로부터 연장하여 형성될 수 있다. 이에 따라, 제1 서브화소(SPX-1)의 캐패시터 영역(CA) 내에 위치한 리페어 영역은 제2 서브화소(SPX-2)의 리페어 영역(RA)으로 이해될 수 있다.
계속해서 애노드 전극(AE) 및 리페어 패턴(RE) 상에 뱅크홀을 포함하는 뱅크(BNK)를 형성할 수 있다. 뱅크(BNK)는 애노드 전극(AE)의 표면을 일부 노출시키는 뱅크홀을 통해 발광 영역을 정의할 수 있다.
뱅크(BNK) 상에 유기발광층(미도시함) 및 캐소드 전극(CE)을 순차적으로 형성한다. 유기발광층은 발광 영역에서 애노드 전극(AE)과 캐소드 전극(CE) 사이에 위치할 수 있다. 유기발광층은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터에 의해 색상이 나타낼 수 있으나, 이에 한정되는 것은 아니다. 캐소드 전극(CE)은 표시영역(AA) 상에서 인접하여 배치된 서브화소들과 공통적으로 접촉하여 전압을 인가할 수 있다.
리페어 영역(RA)에서 리페어 패턴(RP)은 평탄화막(OC)을 관통하는 리페어 홀(RH)을 통해 노출되어 있는 보호층(PAS)과 접촉하여 배치될 수 있다. 리페어 패턴(RP)은 보호층(PAS)을 사이에 두고 캐패시터 제2전극(ST1)과 중첩하여 위치할 수 있다.
상술한 과정을 통해 표시장치를 형성하는 과정에서 발생된 이물 등의 원인에 의해 서브화소가 발광이 되지 않거나 휘점으로 작용하는 등의 불량이 발생할 수 있다.
도 5e를 참조하면, 서브화소에 불량이 발생된 경우 리페어 공정을 설명하기로 한다.
도 5e를 참조하면, 리페어 패턴(RP)은 보호층(PAS)을 사이에 두고 캐패시터 제2전극(ST1)과 중첩하여 위치한다. 리페어 영역(RA)에 서브화소에 불량이 발생하여 레이저를 조사하기 이전에 리페어 패턴(RP)은 보호층(PAS)에 의해 캐패시터 제2전극(ST1)과 절연된 상태이다.
해당 서브화소에 불량이 발생하여 기판(SUB)의 배면에서 리페어 영역(RA) 방향으로 레이저를 조사하면 캐패시터 제2전극(ST1)이 레이저의 에너지를 흡수하여 액체로 상전이를 일으킨다. 그리고 레이저가 조사된 캐패시터 제2전극(ST1)의 일부 영역이 팽창하여 보호층(PAS)을 관통하는 돌출부(PT)가 된다. 보호층(PAS)을 관통하는 돌출부(PT)는 리페어 패턴(RP)과 접촉하게 되면서 캐패시터 제2전극(ST1)과 리페어 패턴(RP)이 전기적으로 연결될 수 있다.
캐패시터 제2전극(ST1)과 리페어 패턴(RP)이 전기적으로 연결되면, 제1 서브화소(SPX-1)의 캐패시터 제2전극(ST1)과 접촉하고 있는 액티브층(ACT)을 통해 센싱 트랜지스터(STr)에 전기적으로 연결될 수 있다. 그러면 제1 서브화소(SPX-1)의 캐패시터 제2전극(ST1)을 통해 제1 서브화소(SPX-1)의 구동 트랜지스터(Dtr)에 전기적으로 연결된다. 리페어 패턴(RP)은 제2 서브화소(SPX-2)의 애노드 전극(AE)으로부터 연장된 형상을 가진다. 다시 말해, 제2 서브화소(SPX-2)의 애노드 전극(AE)과 리페어 패턴(RP)은 일체형으로 이루어질 수 있다. 따라서, 제1 서브화소(SPX-1)의 구동 트랜지스터(DTr)로부터 출력되는 구동 전원은 리페어 패턴(RP)을 통해 제2 서브화소(SPX-2)의 유기발광소자로 공급될 수 있다.
이에 따라, 제2 서브화소(SPX-2)에 불량이 발생하면, 제2 서브화소(SPX-2)의 리페어 패턴(RP)을 정상 서브화소인 제1 서브화소(SPX-3)와 전기적으로 연결시킴에 따라, 제2 서브화소(SPX-2)를 정상적으로 발광시킬 수 있다.
한편, 본 명세서에 의한 실시예에 따른 표시장치는 리페어 공정에 적용하는 레이저 출력에너지(Power, W)를 감소시킬 수 있다.
레이저의 출력에너지는 레이저가 조사되는 대상 레이어(layer)의 두께가 두꺼울수록 더 큰 출력에너지를 필요로 한다. 그리고 레이저의 출력에너지의 크기가 커질수록 주변 소자에 손상이 발생하게 된다. 이하 도면을 참조하여 설명하기로 한다.
도 6a 내지 도 6c는 비교예에 따른 리페어 공정을 설명하기 위해 나타낸 도면들이다. 여기서 도 6a는 비교예에 따른 표시장치의 리페어 영역을 나타낸 평면도이다. 도 6b 및 도 6c는 도 6a를 III-III' 방향으로 잘라낸 리페어 영역 상에 리페어 공정을 진행한 결과를 나타낸 단면도이다. 그리고 도 7은 레이저 출력에너지별 리페어 결과를 나타낸 사진이다.
도 6a 및 도 6b를 참조하면, 비교예에 따른 표시장치는 캐패시터 영역(CA_E)의 기판(SUB_E) 상에 광차단막(LS_E)이 배치된다. 여기서 광차단막(LS_E)은 캐패시터 영역(CA_E) 내에 위치하는 리페어 영역(RA_E)까지 연장하여 배치된다.
광차단막(LS_E) 상에는 버퍼막(BUF_E) 및 게이트 절연막(GI_E)이 배치된다. 게이트 절연막(GI_E) 상에는 보호층(PAS_E) 및 오버코팅막(OC_E)이 배치된다. 캐피시터 영역(CA_E)에는 게이트 절연막(GI_E) 상에 캐패시터 전극(ST_E)이 배치된다. 캐패시터 전극(ST_E)은 리페어 영역(RA_E)을 제외한 캐패시터 영역(CA_E)에 배치된다. 이에 따라, 도 6a를 참조하면, 캐패시터 전극(ST_E)은 리페어 영역(RA_E)의 세 면을 둘러싸는 형상을 가질 수 있다.
리페어 영역(RA_E)에서 오버코팅막(OC_E) 및 보호층(PAS_E)을 관통하는 리페어 홀(RH_E)이 배치될 수 있다. 리페어 홀(RH_E)은 게이트 절연막(GI_E)의 표면 일부를 노출시킨다. 리페어 패턴(RP_E)은 리페어 홀(RH_E)의 표면을 따라 위치하며, 오버코팅막(OC_E)의 상부면으로 연장하도록 배치된다.
다시 도 6b를 참조하면, 광차단막(LS_E)을 리페어 패턴(RP_E)과 연결시키는 리페어 공정을 진행하는 경우, 광차단막(LS_E)과 리페어 패턴(RP_E) 사이에는 버퍼층(BUF_E) 및 게이트 절연층(GI_E)이 상, 하부로 적층된 다중층이 배치된다.
이 경우, 광차단막(LS_E)의 전도성 물질이 다중층을 관통하여 리페어 패턴(RP_E)과 연결되는 돌출부(PT_E)가 형성되기 위해서, 레이저는 큰 출력에너지를 필요로 한다. 예를 들어, 리페어 패턴(RP_E)과 광차단막(LS_E) 사이에 버퍼층(BUF_E) 및 게이트 절연층(GI_E)을 포함하는 다중층이 배치되는 경우, 상기 다중층은 적어도 5800Å의 두께를 가지게 된다. 이 경우, 레이저의 출력에너지는 적어도 500W보다 큰 출력에너지로 조사되어야 광차단막(LS_E)의 돌출부(PT_E)가 다중층을 관통하여 리페어 패턴(RP_E)과 연결될 수 있다.
그러나, 레이저를 500W보다 큰 출력에너지를 인가하는 경우, 주변 소자에 손상이 발생하게 되어 또 다른 불량의 원인으로 작용할 수 있다.
또한, 광차단막(LS_E)을 리페어 영역(RA_E)까지 연장하여 리페어 공정을 진행하면, 광차단막(LS_E)이 리페어 패턴(RP_E)과 제대로 연결되지 않아 리페어 공정이 실패하는 경우가 발생할 수 있다. 예를 들어, 도 6c에서 나타낸 바와 같이, 광차단막(LS_E)이 리페어 영역(RA_E)의 외부에 배치된 캐패시터 전극(ST_E)과 연결되는 연결 불량(A)이 발생할 수 있다.
캐패시터 전극(ST_E)이 리페어 홀(RH_E)의 세 면을 둘러싸며 배치되어 있음에 따라, 상기 연결 불량(A)은 캐패시터 전극(ST_E)이 인접하는 리페어 홀(RH_E) 주위에서 발생할 수 있다. 이 경우, 불량이 발생된 서브화소로는 구동 전류가 제공되지 않음에 따라, 리페어 공정은 실패한 것으로 이해될 수 있다.
이에 대해, 본 명세서에 따른 실시예에서는, 리페어 영역(RA)에 캐패시터 제2전극(ST1)이 배치되고 리페어 패턴(RP)과 캐패시터 제2전극(ST1) 사이에는 보호층(PAS)의 단일층의 구조로만 이루어진다. 보호층(PAS)은 3500Å의 두께를 가지게 형성함에 따라, 상대적으로 작은 레이저 출력에너지를 인가하더라도 리페어 공정을 수행할 수 있다.
예를 들어, 도 7을 참조하면, 350W의 출력에너지로 레이저를 조사하여 리페어 공정을 진행한 경우(a) 및 400W의 출력에너지로 레이저를 조사하여 리페어 공정을 진행한 경우(b)에도 캐패시터 제2전극(ST1)을 구성하는 물질인 구리(Cu)가 용융하여 애노드 전극(AE)을 구성하는 물질인 인듐-주석-산화물(ITO)과 연결되는 것을 확인할 수 있다. 이에 따라, 적어도 500W보다 큰 레이저 출력에너지를 인가하여 리페어 공정을 진행하는 경우보다 레이저에 의한 주변 소자의 손상을 방지할 수 있다. 또한, 350W보다 작은 크기의 출력에너지로 레이저를 조사하는 경우에는 캐패시터 제2전극(ST1)을 구성하는 구리(Cu)가 용융되지 않아 애노드 전극(AE)과 연결되지 않을 수 있다. 이에 따라, 350W보다 큰 출력 에너지로 레이저를 조사하는 것이 바람직하다. 일 예에서, 본 명세서의 실시예에서 조사하는 레이저는 532nm 파장일 수 있다.
또한, 캐패시터 영역(CA)의 캐패시터 제2전극(ST1)이 리페어 영역(RA)까지 연장하여 배치됨에 따라, 리페어홀(RH)의 하부에는 광차단층(LS)이 배치되지 않으며, 캐패시터 제2전극(ST1)이 배치된다. 이에 따라, 리페어홀(RH)에 대해 레이저의 조사 위치가 오정렬되는 경우에도 캐패시터 제2전극(ST1)과 리페어 패턴(RP)이 연결될 수 있다. 이에 따라, 불량 서브화소에 구동 전원이 공급될 수 있으므로 리페어 공정이 실패하는 것을 방지할 수 있다.
한편, 리페어 영역(RA)에 중첩하여 배치되는 센싱 트랜지스터(STr)의 액티브층(ACT)의 면적을 증가시켜 소자의 이동도(mobility) 특성을 더 향상시킬 수 있다.
도 8은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 평면도이다. 그리고 도 9는 도 8의 IV-IV'를 따라 잘라내어 나타낸 단면도이다. 여기서 도 8 및 도 9는 센싱 트랜지스터(STr)의 액티브층(ACT)을 제외한 나머지 구성요소는 도 1 내지 도 4의 구성요소와 동일하다. 이에 따라, 차이점이 있는 부분에 대해서만 설명하기로 한다.
도 8 및 도 9를 참조하면, 본 명세서의 다른 실시예에 따른 표시장치는 센싱 트랜지스터(STr)의 소스/드레인 전극(NE)이 배치되는 리페어 영역(RA)을 포함하는 캐패시터 영역(CA)을 포함한다. 캐패시터 영역(CA)의 기판(SUB) 상에는 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 실리콘산화물 또는 실리콘질화물등의 절연물질을 포함할 수 있다.
리페어 영역(RA)의 버퍼층(BUF) 상에는 액티브층(ACT)이 배치된다. 액티브층(ACT)은 반도체층을 포함할 수 있다. 일 예에서, 액티브층(ACT)은 배리어금속층(BM)을 더 포함할 수 있다. 반도체층은 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 배리어금속층은 티타늄몰리브덴(MoTi)을 포함할 수 있다.
액티브층(ACT) 상에는 캐패시터 제2전극(ST1), 게이트 전극(GE) 및 소스/드레인 전극(NE)이 배치된다.
캐패시터 제2전극(ST1)을 포함하는 기판(SUB) 상에 보호층(PAS)이 배치된다. 보호층(PAS)은 센싱 영역(SA), 리페어 영역(RA) 및 캐패시터 영역(CA) 상에 배치될 수 있다. 보호층(PAS)은 실리콘산화물(SiOx)과 같은 무기 절연물질을 포함할 수 있다.
보호층(PAS) 상에는 리페어홀(RH)이 구비된 평탄화막(OC)이 위치한다. 평탄화막(OC)은 하부의 소자들을 보호하는 역할을 하면서 기판(SUB) 상의 표면을 평평하게 할 수 있도록 충분한 두께를 가질 수 있다.
리페어홀(RH)은 평탄화막(OC)을 관통하여 형성되면서 보호층(PAS)의 표면 일부를 노출시킬 수 있다. 리페어홀(RH)이 배치된 리페어 영역(RA)은 상술한 바와 같이, 캐패시터 영역(CA)에 배치된 광차단층(LS)의 리세스부(RS)와 중첩하여 위치하고 있다. 이에 따라, 리페어홀(RH) 하부에는 광차단층(LS)이 배치되지 않으며, 캐패시터 제2전극(ST1)이 배치된다.
평탄화막(OC)에 구비된 리페어홀(RH)의 노출면 상에는 리페어 패턴(RP)이 배치된다. 리페어 패턴(RP)은 평탄화막(OC)의 상부면으로 연장될 수 있다. 리페어 패턴(RP)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다.
리페어 영역(RA)에 배치된 액티브층(ACT_P)은 리페어홀(RH)과 적어도 동일한 면적을 가지거나 큰 면적을 가지게 형성할 수 있다. 액티브층(ACT_P)의 반도체층은 레이저 파장대를 투과하므로 리페어홀(RH) 하부에 캐패시터 제2전극(ST1)과 중첩하게 형성할 수 있다. 센싱 트랜지스터(STr)의 액티브층(ACT_P)을 리페어홀(RH)과 적어도 동일한 면적을 가지거나 큰 면적을 가지게 형성하면, 보호층(PAS) 하부에 배치된 캐패시터 제2전극(ST1)과 센싱 트랜지스터(STr)의 액티브층(ACT_P)이 중첩되는 면적이 증가한다.
캐패시터 제2전극(ST1)과 센싱 트랜지스터(STr)의 액티브층(ACT_P)이 중첩되는 면적이 증가하면, 캐패시터 제2전극(ST1)과 센싱 트랜지스터(STr)의 액티브층(ACT_P) 사이의 접촉 저항이 감소하면서 소자 이동도 특성이 안정화될 수 있다. 다시 말해, 리페어 패턴(RP)을 통해 불량 서브화소로 구동전원이 제공될 때 저항이 더 감소될 수 있어 구동 신호의 전달이 더 용이하게 이루어질 수 있다.
한편, 센싱 트랜지스터가 스토리지 캐패시터와 전기적으로 연결되고, 리페어 패턴이 스토리지 캐패시터의 캐패시터 제2전극과 전기적으로 연결될 수 있도록 리페어 패턴 하부에 스토리지 캐패시터의 캐패시터 제2전극이 배치된 형상을 가지는 경우, 리페어 영역은 캐패시터 영역 상에서 다양한 위치에 배치될 수도 있다.
도 10은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 평면도이다. 여기서 도 1 내지 도 4의 구성요소와 동일하거나 유사한 구성요소에 대해서는 동일한 도면 부호로 기재하며, 간략하게 설명하기로 한다.
도 10을 참조하면, 상호 인접하여 배열된 제1 서브화소(SPX-1), 제2 서브화소(SPX-2), 제3 서브화소(SPX-3) 및 제4 서브화소(SPX-4)를 포함한다. 본 명세서의 실시예에서는 설명의 편의를 위해 4개의 서브화소에 대해 설명하였으나, 이에 한정되는 것은 아니다.
서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각은 광을 방출하는 유기발광층이 배치되는 발광 영역과, 유기발광층에 구동전류를 공급하기 위한 회로 소자들이 구비된 회로부를 포함한다. 회로 소자는 구동 트랜지스터(DTr), 스토리지 캐패시터(Cst), 센싱 트랜지스터(STr), 스위칭 트랜지스터(SWTr)를 포함할 수 있다. 회로부를 구성하는 회로 소자들은 발광 영역을 제외한 나머지 영역에 배치된다.
제1 서브화소(SPX-1) 및 제2 서브화소(SPX-2)의 일 측에는 구동전원 공급 라인(EVDD)이 배치된다. 제1 서브화소(SPX-1) 및 제3 서브화소(SPX-3) 사이 및 제2 서브화소(SPX-2) 및 제4 서브화소(SPX-4) 사이에는 데이터라인(DL1, DL2)이 배치된다. 제3 서브화소(SPX-3)의 타측에는 기준전원 공급라인(VREF)이 배치된다. 기준전원 공급라인(VREF)은 제2 방향인 Y축 방향을 따라 배치될 수 있다.
Y축 방향으로 배열된 구동전원 공급 라인(EVDD), 제1 데이터라인(DL1), 제2 데이터라인(DL2) 및 기준전원 공급라인(VREF)과 상호 교차하는 방향으로 게이트라인(GL)이 배치된다. 게이트라인(GL)은 X축 방향을 따라 배치될 수 있다. 게이트라인(GL)은 제1 서브화소(SPX-1) 및 제3 서브화소(SPX-3) 각각의 발광 영역과 인접하는 위치에 배치될 수 있다.
스토리지 캐패시터(Cst)는 게이트라인(GL) Y축 방향의 하단부에 위치할 수 있다. 이에 따라, 게이트 라인(GL)은 발광 영역과 스토리지 캐패시터(Cst) 사이에 배치될 수 있다. 게이트 라인(GL)을 가로지르는 Y축 방향으로 센싱 트랜지스터(STr)의 액티브층(ACT)이 배치된다. 센싱 트랜지스터(STr)의 게이트 전극은 게이트 라인(GL)의 일부분일 수 있다. 다른 예에서, 센싱 트랜지스터(STr)의 게이트 전극은 게이트 라인(GL)으로부터 분기되어 형성된 부분일 수도 있다.
센싱 트랜지스터(STr)의 액티브층(ACT)의 일 단부는 스토리지 캐패시터(Cst) 방향으로 연장되어 스토리지 캐패시터(Cst)와 전기적으로 연결될 수 있다.
서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각의 발광 영역에는 애노드 전극(AE)이 배치된다. 또한, 서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각에는 불량 화소를 정상 화소로 구동시키기 위한 리페어 패턴(RP)을 포함하여 구성할 수 있다. 리페어 패턴(RP)은 인접하는 서브화소의 애노드 전극(AE)으로부터 연장된 형상을 가질 수 있다. 예를 들어, 제1 서브화소(SPX-1)의 Y축 방향으로 배치된 제2 서브화소(SPX-2)의 애노드 전극(AE)의 일 단부로부터 제1 서브화소(SPX-1) 방향으로 연장된 형상을 가지는 리페어 패턴(RP)을 포함할 수 있다. 일 예에서, 리페어 패턴(RP)는 애노드 전극(AE)의 상부 좌측 또는 우측 단부로부터 Y축 방향으로 인접하는 서브화소 방향으로 연장하여 형성될 수 있다.
구동 트랜지스터(DTr)는 스토리지 캐패시터(Cst)와 전기적으로 연결된다. 스토리지 캐패시터(Cst)는 구동 트랜지스터(DTr)와 게이트라인(GL) 사이에 배치될 수 있다. 스토리지 캐패시터(Cst)는 적어도 하나의 모서리 부분에서 센싱 트랜지스터(STr)의 액티브층(ACT)의 일 단부와 전기적으로 연결될 수 있다. 센싱 트랜지스터(STr)의 액티브층(ACT)의 일 단부와 전기적으로 연결된 스토리지 캐패시터(Cst)의 모서리 부분에 리페어홀(RH)을 포함하는 리페어 영역(RA)이 배치될 수 있다.
본 명세서의 다른 실시예에서 서브화소들(SPX-1, SPX-2, SPX-3, SPX-4) 각각에는 불량 화소를 정상 화소로 구동시키기 위한 리페어 패턴을 포함한다. 예를 들어, 제1 서브화소(SPX-1)의 Y축 방향으로 배치된 제2 서브화소(SPX-2)는 제1 서브화소(SPX-1) 방향으로 연장된 형상을 가지는 리페어 패턴(RP)을 포함할 수 있다.
리페어 패턴(RP)은 제2 서브화소(SPX-2)의 유기발광소자의 애노드 전극(AE)으로부터 연장된 형상을 가질 수 있다. 리페어 패턴(RP)은 제2 서브화소(SPX-2)의 애노드 전극(AE)의 일측 모서리부로부터 연장하여 스토리지 캐패시터(Cst)에 배치된 리페어홀(RH)에 배치될 수 있다. 예를 들어, 애노드 전극(AE)의 좌측 상부 또는 우측 상부의 모서리부로부터 연장될 수 있다. 이에 따라, 센싱 트랜지스터(STr)는 스토리지 캐패시터(Cst)와 전기적으로 연결되고, 리페어 패턴(RP)은 리페어홀(RH)에서 센싱 트랜지스터(STr)와 전기적으로 연결된다. 이 경우, 리페어 영역(RA)은 캐패시터 영역 상에서 다양한 위치에 배치될 수도 있다.
본 명세서의 실시예에 따르면, 캐패시터 영역 내에 리페어 영역을 포함하여 배치함으로써, 회로부 내에 리페어 패턴을 위한 별도의 공간을 배치하지 않을 수 있다. 이에 따라, 리페어 패턴 형성공간만큼의 공간 마진을 확보할 수 있으므로 개구율을 향상시킬 수 있다. 따라서, 고해상도 또는 초고해상도 모델에서도 개구율을 확보하면서 리페어 공정을 진행할 수 있다.
또한, 리페어 패턴과 캐패시터 제2 전극 사이에 배치된 레이어의 두께를 감소시킴으로써 상대적으로 작은 레이저 출력에너지를 인가하여도 리페어 공정을 수행할 수 있다. 이에 따라, 레이저에 의해 리페어 패턴 주변의 소자가 손상되는 것을 방지할 수 있어 표시장치의 신뢰성을 향상시킬 수 있다.
아울러, 레이저 조사 위치가 오정렬되는 경우에도 리페어가 실패하는 것을 방지할 수 있다.
또한, 리페어 영역과 중첩되는 액티브층의 면적을 증가시킴으로써 센싱 트랜지스터의 저항을 감소시킬 수 있어 소자 이동도 특성이 안정될 수 있다.
SUB: 기판 BUF: 버퍼층
ACT: 액티브층 스토리지 캐패시터: Cst
C1: 캐패시터 제1전극 ST1: 캐패시터 제2전극
Dt: 구동 트랜지스터 LS: 광차단층
STr: 센싱 트랜지스터 GE: 게이트 전극
NE: 소스/드레인 전극 PAS: 보호층
OC: 평탄화막 CA: 캐패시터 영역
CH: 캐패시터 콘택홀 RA: 리페어 영역
RH: 리페어홀 AE: 애노드 전극
RP: 리페어 패턴 PT: 돌출부
BNK: 뱅크 CE: 캐소드 전극

Claims (19)

  1. 복수의 서브화소들을 포함하는 기판;
    상기 서브화소들 각각에 포함되는 애노드 전극;
    상기 애노드 전극의 하부에 중첩하는 스토리지 캐패시터를 포함하되,
    상기 애노드 전극은 제1 서브화소의 제1 애노드 전극 및 상기 제1 서브화소와 인접하여 배치된 제2 서브화소의 제2 애노드 전극을 포함하고,
    상기 제2 애노드 전극은 상기 제1 서브화소 방향으로 연장되어 상기 제1 서브화소의 스토리지 캐패시터와 중첩하는 리페어 패턴을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 서브화소들 각각은 센싱 트랜지스터를 더 포함하고,
    상기 센싱 트랜지스터는 액티브층, 상기 액티브층 상에 배치된 게이트 전극 및 상기 게이트 전극을 사이에 두고 양 측에 위치하는 소스/드레인 전극들을 포함하되, 상기 소스/드레인 전극들 가운데 하나의 전극은 상기 스토리지 캐패시터와 전기적으로 연결된 표시장치.
  3. 제 2 항에 있어서,
    상기 센싱 트랜지스터와 연결된 스토리지 캐패시터는 상기 액티브층과 동일한 평면 상에 위치하는 캐패시터 제1전극; 및
    상기 게이트 전극과 동일한 평면 상에 위치하는 캐패시터 제2전극을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 센싱 트랜지스터의 상기 소스/드레인 전극들 가운데 하나의 전극은 상기 스토리지 캐패시터의 상기 캐패시터 제2전극과 연결된 표시장치.
  5. 제1항에 있어서,
    상기 기판의 제1 방향을 따라 배치된 게이트라인; 및
    상기 제1방향과 교차하는 제2 방향을 따라 배치되고 서로 인접하여 배치된 상기 서브화소들을 구분하는 데이터라인을 더 포함하고,
    상기 제2 서브화소는 상기 제1 서브화소의 상기 제2 방향을 따라 배치되는 표시장치.
  6. 제 2 항에 있어서,
    상기 센싱 트랜지스터를 덮는 보호층;
    상기 보호층 상에 위치하는 오버코팅막;
    상기 스토리지 캐패시터가 위치하는 캐패시터 영역에 배치되고 상기 오버코팅막 및 상기 보호층을 관통하는 캐패시터홀;
    상기 스토리지 캐패시터와 중첩하여 위치하는 리페어 영역에 배치되고 상기 오버코팅막을 관통하는 리페어홀을 더 포함하고,
    상기 애노드 전극은 상기 캐패시터홀의 노출면 상에 위치하고, 상기 리페어 패턴은 상기 리페어홀에서 상기 보호층과 접촉하는 표시장치.
  7. 제 5 항에 있어서,
    상기 리페어 패턴은 상기 리페어홀에서 상기 보호층을 사이에 두고 상기 스토리지 캐패시터와 중첩하여 위치하는 표시장치.
  8. 제5항에 있어서,
    상기 센싱 트랜지스터의 액티브층은 상기 리페어홀과 적어도 동일하거나 큰 면적을 가지면서 상기 스토리지 캐패시터와 접촉하는 표시장치.
  9. 제1항에 있어서,
    상기 리페어 패턴은 상기 제2 애노드 전극과 동일한 물질을 포함하고 일체형으로 형성된 표시장치.
  10. 제 3 항에 있어서,
    상기 캐패시터 제1전극 하부에는 버퍼층을 사이에 두고 광차단층이 배치되고,
    상기 광차단층은 평면에서 바라볼 때, 적어도 하나 이상의 모서리 부분이 내측 방향으로 리세스된 리세스부를 포함하되, 상기 리세스부는 상기 캐패시터 제2전극 및 상기 리페어 패턴과 중첩하지 않는 표시장치.
  11. 센싱 트랜지스터가 배치되는 센싱 영역 및 리페어 영역을 포함하는 캐패시터 영역이 구비된 기판;
    상기 센싱 영역 및 상기 리페어 영역의 기판 상에 배치된 버퍼층;
    상기 리페어 영역을 제외한 상기 캐패시터 영역에서 상기 기판과 상기 버퍼층 사이에 배치된 광차단층;
    상기 센싱 영역의 버퍼층 상에 위치하는 센싱 트랜지스터;
    상기 리페어 영역을 포함하는 캐패시터 영역 상의 버퍼층 상에 위치하는 스토리지 캐패시터;
    상기 센싱 트랜지스터 및 상기 스토리지 캐패시터를 덮는 보호층;
    상기 보호층 상에 위치하는 오버코팅막;
    상기 리페어 영역에 배치되고 상기 오버코팅막을 관통하여 상기 보호층의 표면 일부를 노출시키는 리페어홀;
    상기 리페어홀 상에 위치하며 상기 보호층을 사이에 두고 상기 스토리지 캐패시터와 중첩하는 리페어 패턴을 포함하는 표시장치.
  12. 제 10 항에 있어서,
    상기 버퍼층은 상기 리페어 영역에서 상기 기판의 표면 일부를 노출시키는 버퍼홀을 더 포함하고, 상기 리페어 패턴은 상기 버퍼홀을 채우며 형성된 표시장치.
  13. 제 10 항에 있어서, 상기 센싱 트랜지스터는,
    상기 버퍼층 상에 위치하는 액티브층;
    상기 액티브층 상에 위치하는 게이트 전극; 및
    상기 게이트 전극을 사이에 두고 양 측에 위치하는 소스/드레인 전극들을 포함하되,
    상기 소스/드레인 전극들 가운데 하나의 전극은 상기 스토리지 캐패시터와 전기적으로 연결된 표시장치.
  14. 제12항에 있어서,
    상기 센싱 트랜지스터와 연결된 스토리지 캐패시터는 상기 액티브층과 동일한 평면 상에 위치하는 캐패시터 제1전극; 및
    상기 게이트 전극과 동일한 평면 상에 위치하는 캐패시터 제2전극을 포함하는 표시장치.
  15. 제10항에 있어서,
    상기 스토리지 캐패시터가 위치하는 캐패시터 영역에 위치하고 상기 오버코팅막 및 상기 보호층을 관통하여 상기 스토리지 캐패시터의 상부 표면 일부를 노출시키는 캐패시터홀; 및
    상기 캐패시터홀의 노출면을 따라 상기 오버코팅막으로 연장되는 애노드 전극을 더 포함하는 표시장치.
  16. 제14항에 있어서,
    상기 애노드 전극은 상기 리페어 패턴과 동일한 물질로 형성된 표시장치.
  17. 복수의 서브화소들을 포함하는 기판;
    상기 복수의 서브화소들에서 제1 서브화소에 포함된 제1 애노드 전극 및 스토리지 캐패시터;
    상기 제1 서브화소와 인접하여 배치된 제2 서브화소에 포함된 제2 애노드 전극으로부터 연장하여 상기 제1 서브화소의 스토리지 캐패시터와 중첩된 리페어 패턴을 포함하는 표시장치에 있어서,
    상기 제2 애노드 전극으로부터 연장된 리페어 패턴 상에 레이저를 조사하여 상기 제2 서브화소의 리페어 패턴을 상기 제1 서브화소의 스토리지 캐패시터와 전기적으로 연결시키는 단계를 포함하는 표시장치의 리페어 방법.
  18. 제16항에 있어서,
    상기 표시장치는 상기 리페어 패턴과 상기 스토리지 캐패시터 사이에 배치된 단일층으로 이루어진 보호층; 및
    상기 스토리지 캐패시터와 상기 기판 사이에 위치하고 상기 기판의 표면 일부를 노출시키는 버퍼홀이 구비된 버퍼층을 더 포함하고,
    상기 리페어 패턴은 상기 버퍼홀을 채우며 형성된 표시장치의 리페어 방법.
  19. 제17항에 있어서,
    상기 레이저를 조사하는 단계는 상기 보호층의 단일층으로 조사되어 500W보다 작은 크기의 출력에너지를 조사하는 리페어 방법.
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