KR20240029634A - 표시 장치 및 이의 제조 방법 - Google Patents

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강태욱
권성주
박준용
이주현
이창희
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Abstract

일 실시예의 표시 장치는 회로층 및 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 소자 및 화소 개구부가 정의된 화소 정의막을 포함하고, 발광 소자는 화소 개구부를 통해 노출된 제1 전극, 제1 전극과 마주하는 제2 전극, 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 제1 전극은 금속층 및 금속층 상측에 배치된 그래핀층을 포함하며, 금속층 및 그래핀층 각각은 육방 밀집 구조(hexagonal closed packed structure)를 포함할 수 있다. 이에 따라, 일 실시예의 표시 장치는 우수한 발광 효율을 나타낼 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}
본 발명은 그래핀층을 포함하는 표시 장치와 그래핀층을 형성하는 단계를 포함하는 표시 장치의 제조 방법에 관한 것이다.
최근, 영상 표시 장치로서, 유기 전계 발광 표시 장치(Organic Electroluminescence Display Device) 등의 개발이 왕성하게 이루어져 왔다. 유기 전계 발광 표시 장치 등은 제1 전극 및 제2 전극으로부터 주입된 정공 및 전자를 발광층에서 재결합시킴으로써, 발광층의 발광 재료를 발광시켜 표시를 실현하는 소위 자발광형의 발광 소자를 포함한 표시 장치이다. 발광 소자에서 발광층의 발광 재료를 발광시켜 생성된 광은 전반사 등으로 인해, 방출되지 못하고 손실되는 현상이 발생한다.
본 발명의 목적은 발광 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 효율이 향상된 표시 장치 제조 방법을 제공하는 것이다.
일 실시예는 회로층; 및 발광 소자 및 화소 개구부가 정의된 화소 정의막을 포함하고, 상기 회로층 상측에 배치된 표시 소자층; 을 포함하고, 상기 발광 소자는 상기 화소 개구부를 통해 노출된 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고, 상기 제1 전극은 금속층 및 상기 금속층 상측에 배치된 그래핀층을 포함하며, 상기 금속층 및 상기 그래핀층 각각은 육방 밀집 구조(hexagonal closed packed structure)를 포함하는 표시 장치를 제공한다.
상기 금속층은 Zn 또는 Ti을 포함할 수 있다.
상기 금속층은 단일의 금속을 포함할 수 있다.
상기 금속층의 두께는 500Å 이상일 수 있다.
상기 제1 전극은 금속층 하측에 배치된 금속 산화물층을 더 포함하고, 상기 금속 산화물층은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다.
상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다.
상기 금속 산화물층의 두께는 상기 금속층의 두께보다 얇고 상기 그래핀층의 두께보다 두꺼운 것일 수 있다.
상기 회로층은 트랜지스터 및 상기 트랜지스터 상측에 배치된 절연층을 포함하고, 상기 절연층은 평탄화층이고, 상기 제1 전극과 접촉할 수 있다.
상기 절연층은 PSPI(PhotoSensitive PolyImide), Siloxane, 및 아크릴(Acryl)계 수지 중 적어도 하나를 포함할 수 있다.
다른 일 실시예는 회로층; 및 발광 소자 및 화소 개구부가 정의된 화소 정의막을 포함하고, 상기 회로층 상측에 배치된 표시 소자층; 을 포함하고, 상기 발광 소자는 상기 화소 개구부를 통해 노출된 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고, 상기 제1 전극은 그래핀을 포함하는 제1 층; 상기 제1 층의 하측에 배치되고, Zn 또는 Ti를 포함하는 제2 층; 및 상기 제2 층의 하측에 배치되고, 투명 전도성 산화물을 포함하는 제3 층; 을 포함하는 표시 장치를 제공한다.
상기 제1 층 및 상기 제2 층 각각은 육방 밀집 구조를 포함할 수 있다.
상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다.
일 실시예는 회로층을 준비하는 단계; 상기 회로층 상측에 제1 전극을 형성하는 단계; 상기 제1 전극 상측에 발광층을 형성하는 단계; 및 상기 발광층 상측에 제2 전극을 형성하는 단계; 를 포함하고, 상기 제1 전극을 형성하는 단계는 예비 금속층을 형성하는 단계; 상온(room temperature)에서, 상기 예비 금속층 상측에 예비 그래핀층을 형성하는 단계; 및 상기 예비 금속층 및 상기 예비 그래핀층을 포함하는 예비 제1 전극을 식각하여 제1 전극을 형성하는 단계; 를 포함하고, 상기 예비 금속층 및 상기 예비 그래핀층은 육방 밀집 구조(hexagonal closed packed structure)를 포함하는 표시 장치 제조 방법을 제공한다.
상기 예비 금속층은 Zn 또는 Ti을 포함할 수 있다.
상기 예비 그래핀층은 상기 예비 금속층 상측에 직접 형성되는 것일 수 있다.
상기 예비 그래핀층은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 형성되는 것일 수 있다.
상기 예비 제1 전극을 식각하는 단계에서, 상기 예비 제1 전극은 식각액에 의해 습식 식각되는 것일 수 있다.
상기 식각액은 인산(phosphoric acid), 초산(acetic acid), 및 질산(nitric acid) 중 적어도 하나를 포함할 수 있다.
상기 제1 전극을 형성하는 단계는 상기 예비 금속층을 형성하는 단계 이전에, 예비 금속 산화물층을 형성하는 단계를 더 포함하고, 상기 예비 금속층은 상기 예비 금속 산화물층 상측에 형성되는 것일 수 있다.
상기 예비 금속 산화물층은 상기 예비 금속층 및 상기 예비 그래핀층과 동일한 단계에서 식각되는 것일 수 있다.
상기 예비 금속 산화물층은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함하는 것일 수 있다.
상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다.
일 실시예의 표시 장치는 그래핀층을 포함하는 제1 전극을 포함하여 우수한 발광 효율을 나타낼 수 있다.
일 실시예의 표시 장치 제조 방법은 상온에서 그래핀층을 형성하는 단계를 포함하여 제조 효율이 향상될 수 있다.
도 1은 일 실시예의 표시 장치를 나타낸 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타낸 분해 사시도이다.
도 3은 도 2의 I-I'선에 대응하는 부분을 나타낸 단면도이다.
도 4는 도 3의 XX' 영역을 확대하여 나타낸 단면도이다.
도 5는 도 4의 YY' 영역을 확대하여 나타낸 단면도이다.
도 6a는 일 실시예의 표시 장치 제조 방법을 나타낸 순서도이다.
도 6b는 일 실시예의 표시 장치 제조 방법을 나타낸 순서도이다.
도 7은 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다.
도 8은 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다.
도 9는 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다.
도 10은 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다.
도 11은 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하에서는 도면들을 참조하여 일 실시예의 표시 장치에 대하여 설명한다. 도 1은 일 실시예의 표시 장치(DD)를 나타낸 사시도이다. 도 2는 일 실시예에 따른 표시 장치(DD)를 나타낸 분해 사시도이다. 도 3은 도 2의 I-I'선에 대응하는 부분을 나타낸 단면도이다. 또한, 도 3은 일 실시예에 따른 표시 장치(DD)를 나타낸 단면도일 수 있다.
일 실시예의 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 실시예가 이에 한정되는 것은 아니다. 도 1에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(DD)는 액티브 영역(AA-DD)을 통해 영상(IM)을 표시할 수 있다. 액티브 영역(AA-DD)은 제1 방향축(DR1)과 제2 방향축(DR2)에 의해 정의된 평면을 포함할 수 있다. 액티브 영역(AA-DD)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면의 적어도 일 측으로부터 벤딩된 곡면을 더 포함할 수 있다. 도 1에서, 일 실시예의 표시 장치(DD)는 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면의 양 측면으로부터 각각 벤딩된 두 개의 곡면을 포함하는 것으로 도시되었다. 하지만, 이는 예시적인 것이며, 액티브 영역(AA-DD)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 액티브 영역(AA-DD)은 상기 평면만을 포함할 수도 있고, 액티브 영역(AA-DD)은 상기 평면의 적어도 2개 이상, 예를 들어 4개의 측면으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
주변 영역(NAA-DD)은 액티브 영역(AA-DD)에 인접한다. 주변 영역(NAA-DD)은 액티브 영역(AA-DD)을 에워쌀 수 있다. 이에 따라, 액티브 영역(AA-DD)의 형상은 실질적으로 주변 영역(NAA-DD)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA-DD)은 액티브 영역(AA-DD)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 일 실시예에 따른 표시 장치(DD)는 다양한 형상의 액티브 영역을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1 및 이하 도면들에서는 제1 방향축(DR1) 내지 제3 방향축(DR3)을 도시하였으며, 본 명세서에서 설명되는 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 또한 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 제1 내지 제3 방향으로 설명될 수 있으며, 동일한 도면 부호가 사용될 수 있다. 본 명세서에서, 제1 방향축(DR1)과 제2 방향축(DR2)은 서로 직교하고, 제3 방향축(DR3)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면에 대한 법선 방향일 수 있다.
표시 장치(DD)의 두께 방향은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면에 대한 법선 방향인 제3 방향축(DR3)과 나란한 방향일 수 있다. 본 명세서에서, 표시 장치(DD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)을 기준으로 정의될 수 있다. 본 명세서에서, 상측 및 하측은 제3 방향축(DR3)을 기준으로 정의될 수 있다. 상측이 영상(IM)이 표시되는 액티브 영역(AA-DD)과 인접한 방향을 의미하며, 하측은 영상(IM)이 표시되는 액티브 영역(AA-DD)과 멀어지는 방향을 의미한다.
도 2 및 도 3을 참조하면, 일 실시예의 표시 장치(DD)는 하우징(HAU), 표시 모듈(DM), 및 윈도우 부재(WM)를 포함할 수 있다. 하우징(HAU)은 표시 모듈(DM) 등을 수납할 수 있다.
윈도우 부재(WM)는 표시 모듈(DM)의 외측 전체를 커버하는 것일 수 있다. 윈도우 부재(WM)는 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA) 및 베젤 영역(BZA)을 포함한 윈도우 부재(WM)의 전면은 표시 장치(DD)의 전면에 해당할 수 있다. 투과 영역(TA)은 도 1에 도시된 표시 장치(DD)의 액티브 영역(AA-DD)에 대응하고, 베젤 영역(BZA)은 도 1에 도시된 표시 장치(DD)의 주변 영역(NAA-DD)에 대응할 수 있다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의할 수 있다. 다만, 실시예가 도시된 것에 한정되는 것은 아니며 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 일 부분이 생략될 수도 있다.
한편, 윈도우 부재(WM)는 윈도우(WP) 상측에 제공되는 적어도 하나의 기능성층(미도시)을 더 포함할 수 있다. 예를 들어, 기능성층(미도시)은 하드 코팅층, 지문 방지 코팅층 등일 수 있으나 실시예가 이에 한정되는 것은 아니다.
윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 윈도우(WP)는 유리 기판 또는 고분자 기판일 수 있다. 예를 들어, 윈도우(WP)는 강화 처리된 강화 유리 기판일 수 있다. 또는, 윈도우(WP)는 폴리이미드(polyimide), 폴리아크릴레이트(polyacrylate), 폴리메틸메타아크릴레이트(polymethylmethacrylate), 폴리카보네이트(polycarbonate), 폴리에틸렌나프탈레이트(polyethylenenaphthalate), 폴리염화비닐리덴(polyvinylidene chloride), 폴리불화비닐리덴(polyvinylidene difluoride), 폴리스티렌(polystyrene), 에틸렌-비닐알코올 공중합체(ethylene vinylalcohol copolymer) 또는 이들의 조합으로 만들어질 수 있다. 다만, 이는 예시적인 것이며, 윈도우(WP)가 포함하는 물질이 이에 한정되는 것은 아니다.
접착층(AP)에 의해 윈도우(WP)와 표시 모듈(DM)이 결합될 수 있다. 접착층(AP)은 감압 접착제(PSA, Pressure Sensitive Adhesive), 광학 투명 접착제(OCA, Optically Clear Adhesive), 광학 투명 수지(OCR, Optical Clear Resin) 등 통상의 접착제를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명의 일 실시예에서, 접착층(AP)은 생략될 수도 있다.
표시 모듈(DM)은 영상을 생성하고, 외부에서 인가되는 입력을 감지하는 구성일 수 있다. 표시 모듈(DM)은 표시 패널(DP) 및 표시 패널(DP) 상측에 배치된 입력 센서(ISP)을 포함할 수 있다. 또한, 표시 모듈(DM)은 입력 센서(ISP) 상측에 배치된 광학층(RCL)을 더 포함할 수 있다.
표시 모듈(DM)에는 액티브 영역(AA) 및 주변 영역(NAA)이 정의될 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)의 적어도 일 측에 인접하여 위치하는 영역일 수 있다.
표시 모듈(DM)의 액티브 영역(AA)은 도 1에 도시된 표시 장치(DD)의 액티브 영역(AA-DD)에 대응될 수 있다. 표시 모듈(DM)의 주변 영역(NAA)은 표시 모듈(DM)의 액티브 영역(AA)을 감싸고 배치되는 것일 수 있다. 하지만 실시예가 이에 한정되는 것은 아니며, 도 2에 도시된 것과 달리 주변 영역(NAA) 중 일부는 생략될 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
표시 모듈(DM)의 액티브 영역(AA)에는 복수의 화소들(PX)이 배치될 수 있다. 복수의 화소들(PX)은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
광학층(RCL)은 입력 센서(ISP) 상측에 배치될 수 있다. 광학층(RCL)은 표시 모듈(DM)의 외부로부터 입사되는 외부광에 의한 반사율을 감소시키는 반사 방지층일 수 있다. 광학층(RCL)은 연속된 공정을 통해 입력 센서(ISP) 상측에 형성될 수 있다. 광학층(RCL)은 편광판을 포함하거나 또는 컬러 필터층을 포함하는 것일 수 있다. 광학층(RCL)이 컬러 필터층을 포함하는 경우, 컬러 필터층은 소정 배열로 배치된 복수의 컬러 필터들을 포함할 수 있다. 예를 들어, 컬러 필터들은 표시 패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 광학층(RCL)은 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다. 본 발명의 일 실시예에서, 광학층(RCL)은 생략될 수도 있다.
입력 센서(ISP)는 표시 패널(DP) 상측에 배치될 수 있다. 입력 센서(ISP)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
입력 센서(ISP)는 연속된 공정을 통해 표시 패널(DP) 상측에 형성될 수 있다. 이 경우, 입력 센서(ISP)는 표시 패널(DP) 상측에 직접 배치될 수 있다. 직접 배치된다는 것은 입력 센서(ISP)와 표시 패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력 센서(ISP)와 표시 패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 입력 센서(ISP)는 표시 패널(DP)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 "직접 배치/직접 형성"된다는 것은 어떤 구성요소와 다른 구성요소 사이에 제3 의 구성요소가 배치되지 않는 것을 의미한다. 즉, 어떤 구성요소가 다른 구성요소 상에 "직접 배치/직접 형성"된다는 것은 어떤 구성요소와 다른 구성요소가 "접촉"하는 것을 의미한다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 표시 패널(DP)은 표시층으로 지칭될 수도 있다. 표시 패널(DP)은 베이스층(BS), 회로층(DP-CL), 표시 소자층(DP-ED), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BS)은 회로층(DP-CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BS)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BS)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(BS)은 무기층, 유기층 또는 복합재료층일 수 있다.
회로층(DP-CL)은 베이스층(BS) 상측에 배치될 수 있다. 회로층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BS) 상측에 형성된 후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
표시 소자층(DP-ED)은 회로층(DP-CL) 상측에 배치될 수 있다. 표시 소자층(DP-ED)은 후술하는 발광 소자(ED, 도 4)를 포함할 수 있다. 예를 들어, 표시 소자층(DP-ED)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(TFE)은 표시 소자층(DP-ED) 상측에 배치될 수 있다. 봉지층(TFE)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-ED)을 보호할 수 있다. 봉지층(TFE)은 적어도 하나의 절연층을 포함할 수 있다.
도 4는 도 3의 XX' 영역을 확대하여 나타낸 단면도이다. 도 4는 도 3의 표시 패널(DP)을 확대하여 나타낸 단면도이다. 도 4를 참조하면, 표시 패널(DP)은 순차적으로 적층된 베이스층(BS), 회로층(DP-CL), 표시 소자층(DP-ED), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BS)은 단층 또는 다층 구조를 포함할 수 있다. 예를 들어, 베이스층(BS)은 순차적으로 적층된 제1 합성 수지층, 다층 또는 단층 구조의 중간층, 및 제2 합성 수지층을 포함할 수 있다. 상기 중간층은 베이스 배리어층으로 지칭될 수 있다. 상기 중간층은 실리콘 옥사이드(SiOx)층 및 상기 실리콘 옥사이드층 상측에 배치된 아몰퍼스 실리콘(a-Si)층을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 상기 중간층은 실리콘 옥사이드층, 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 및 아몰퍼스 실리콘층 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
베이스층(BS)의 상면에 적어도 하나의 무기층이 형성될 수 있다. 도 4에서는 베이스층(BS)의 상면에 배치된 버퍼층(BFL)을 도시하였다. 버퍼층(BFL)은 베이스층(BS)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있으며, 실리콘 옥사이드층과 실리콘 나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 상측에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4에서는 일부의 반도체 패턴을 도시하였으며, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX, 도 2)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는 것일 수 있다. 제2 영역은 실질적으로 화소 트랜지스터(TR-P)의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.
도 4에서는 화소(PX, 도 2)에 포함되는 하나의 화소 트랜지스터(TR-P) 및 하나의 발광 소자(ED)를 예시적으로 도시하였다. 화소 트랜지스터(TR-P)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 제1 방향축(DR1) 및 제3 방향축(DR3)이 정의하는 단면 상에서, 소스 영역(SR)과 드레인 영역(DR)은 채널 영역(CHR)으로부터 서로 반대 방향으로 연장될 수 있다. 도 4에서는, 반도체 패턴의 제1 영역으로 형성된 신호 전달 영역(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 평면 상에서, 신호 전달 영역(SCL)은 화소 트랜지스터(TR-P)와 접속될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 상측에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들(PX, 도 2)에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 절연층(IL1)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(IL1) 뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 제1 절연층(IL1)의 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
화소 트랜지스터(TR-P)의 게이트(GE)는 제1 절연층(IL1) 상측에 배치될 수 있다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.
제2 절연층(IL2)은 제1 절연층(IL1) 상측에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들(PX, 도 2)에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 포함할 수 있다. 예를 들어, 제2 절연층(IL2)은 단층의 실리콘 옥사이드층일 수 있다.
제3 절연층(IL3)은 제2 절연층(IL2) 상측에 배치될 수 있다. 예를 들어, 제3 절연층(IL3)은 단층의 실리콘 옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 상측에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(IL1, IL2, IL3)을 관통하는 제1 컨택홀(CNT1)을 통해 신호 전달 영역(SCL)에 접속될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 상측에 배치될 수 있다. 예를 들어, 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 상측에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(IL5) 상측에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 상측에 배치될 수 있다. 제6 절연층(IL6)은 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 평탄화층일 수 있다. 제6 절연층(IL6)은 PSPI(PhotoSensitive PolyImide), 실록산(Siloxane)계 수지, 및 아크릴(Acryl)계 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제6 절연층(IL6)은 PSPI(PhotoSensitive PolyImide)를 포함할 수 있다. 제6 절연층(IL6)이 포함하는 물질은 복수의 카복실기(Carboxyl group)들을 포함할 수 있다.
제6 절연층(IL6) 상측에 표시 소자층(DP-ED)이 배치될 수 있다. 표시 소자층(DP-ED)은 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 화소 정의막(PDL)은 화소 개구부(OH)가 정의된 것일 수 있다. 예를 들어, 화소 정의막(PDL)은 흑색 안료 및 흑색 염료를 포함하는 유기 차광 물질 또는 무기 차광 물질을 포함할 수 있다.
발광 소자(ED)는 제6 절연층(IL6) 상측에 배치된 제1 전극(EL1), 제1 전극(EL1)과 마주하는 제2 전극(EL2), 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치된 발광층(OL)을 포함할 수 있다. 제1 전극(EL1)은 제6 절연층(IL6)을 관통하는 제3 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제1 전극(EL1)은 제6 절연층(IL6)과 접촉할 수 있다.
일 실시예에서, 제1 전극(EL1)은 애노드(anode)일 수 있다. 제1 전극(EL1)은 그래핀층(GL, 도 5)을 포함할 수 있다. 제1 전극(EL1)에 대해서는 이후 도 5를 참조하여 상세히 설명한다.
발광층(OL)은 화소 개구부(OH)에 대응하도록 배치될 수 있다. 즉, 발광층(OL)은 화소들(PX, 도 2) 각각에 분리되어 형성될 수 있다. 발광층(OL)이 화소들(PX, 도 2) 각각에 분리되어 형성되는 경우, 발광층들(OL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며, 발광층(OL)은 화소들(PX, 도 2)에 중첩하도록 공통층으로 형성될 수도 있다. 발광층(OL)이 공통층으로 형성되는 경우, 발광층(OL)은 청색광 또는 백색광을 발광할 수 있다.
제2 전극(EL2)은 캐소드(cathode)일 수 있다. 제2 전극(EL2)은 화소들(PX, 도 2)에 중첩하도록 공통층으로 배치될 수 있다. 제2 전극(EL2)은 공통 전극으로 지칭될 수 있다. 제2 전극(EL2)에 공통 전압이 제공될 수 있다. 예를 들어, 제2 전극(EL2)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, Mo, Ti, W, In, Sn, 및 Zn 중 선택되는 적어도 하나, 이들 중 선택되는 2종 이상의 화합물, 이들 중 선택되는 2종 이상의 혼합물, 또는 이들의 산화물을 포함하는 것일 수 있다.
화소 개구부(OH)는 제1 전극(EL1)의 적어도 일부를 노출시킬 수 있다. 화소 개구부(OH)에 의해 노출된 제1 전극(EL1)의 일부에 대응하도록 발광 영역(PXA)이 정의될 수 있다. 비발광 영역(NPXA)은 화소 정의막(PDL)에 대응하는 영역일 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워싸는 것일 수 있다.
도시하지 않았으나, 발광 소자(ED)는 제1 전극(EL1)과 발광층(OL) 사이에 배치된 정공 수송 영역 및 발광층(OL)과 제2 전극(EL2) 사이에 배치된 전자 수송 영역을 포함할 수 있다. 정공 수송 영역은 정공 주입층, 정공 수송층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 전자 수송 영역은 전자 주입층, 전자 수송층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
봉지층(TFE)은 적어도 하나의 무기막(이하, 봉지 무기막)을 포함할 수 있다. 또한, 봉지층(TFE)은 적어도 하나의 유기막(이하, 봉지 유기막) 및 적어도 하나의 봉지 무기막을 포함할 수 있다.
봉지 무기막은 수분/산소로부터 표시 소자층(DP-ED)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-ED)을 보호할 수 있다. 봉지 무기막은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄 옥사이드, 또는 알루미늄 옥사이드 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기막은 아크릴계 화합물, 에폭시계 화합물 등을 포함하는 것일 수 있다. 봉지 유기막은 광중합 가능한 유기물질을 포함하는 것일 수 있으며 특별히 제한되지 않는다.
도 5는 도 4의 YY' 영역을 확대하여 나타낸 단면도이다. 도 5는 제1 전극(EL1)을 확대하여 나타낸 단면을 포함할 수 있다.
일 실시예에서, 제1 전극(EL1)은 금속층(ML) 및 금속층(ML) 상측에 배치된 그래핀층(GL)을 포함할 수 있다. 그래핀층(GL)과 금속층(ML)은 동일한 결정 구조를 포함할 수 있다. 그래핀층(GL) 및 금속층(ML) 각각은 육방 밀집 구조(hexagonal closed packed structure)를 포함할 수 있다.
그래핀층(GL)은 그래핀(Graphene)을 포함하는 층으로, 매우 얇은 두께로 형성될 수 있다. 그래핀(Graphene)은 육방 밀집 구조를 갖는 것일 수 있다. 예를 들어, 그래핀층(GL)의 두께(TH1)는 약 10Å 이하일 수 있다. 그래핀층(GL)을 포함하는 제1 전극(EL1)의 일함수는 약 4.6 eV 일 수 있다. 이에 따라, 그래핀층(GL)은 발광층(OL)으로의 정공 주입이 용이할 수 있다. 발광층(OL)에서는 정공과 전자가 결합되어 발광할 수 있다.
그래핀층(GL)은 매우 얇은 두께로 형성되어, 전반사(total reflection)로 인한 광 손실을 개선할 수 있다. 광이 통과하는 매질의 굴절률은, 매질이 포함하는 물질의 굴절률(n)과 매질의 두께(d)를 곱한 값으로 정의될 수 있으며, 두께가 얇아질수록 매질의 굴절률이 감소하게 된다. 그래핀층(GL)이 매우 얇은 두께를 가짐에 따라, 그래핀층(GL)과 인접한 구성(예를 들어, 발광층)과의 굴절률 차이에 따른 전반사가 최소화 또는 방지될 수 있다. 이에 따라, 전반사로 인한 광 손실이 최소화 또는 방지되어, 그래핀층(GL)을 포함하는 발광 소자(ED)는 발광 효율이 향상될 수 있다. 그래핀층(GL)을 포함하는 발광 소자(ED)를 포함하는 표시 장치(DD)는 우수한 발광 효율을 나타낼 수 있다.
금속층(ML)이 그래핀층(GL)과 동일한 결정 구조를 포함함에 따라, 그래핀층(GL)의 형성이 용이할 수 있다. 그래핀층(GL)의 형성을 위한 물질은 금속층(ML) 상측에 직접 제공될 수 있다. 그래핀층(GL)은 상온에서 형성되는 것일 수 있다. 그래핀층(GL)의 형성은, 후술하는 일 실시예의 표시 장치 제조 방법에서 상세히 설명한다.
일 실시예에서, 금속층(ML)은 단일의 금속을 포함할 수 있다. 금속층(ML)은 합금 및 금속 산화물을 포함하지 않는다. 금속층(ML)은 금속만을 포함하며, 상기 금속은 하나의 금속일 수 있다. 하나의 금속은 그래핀층(GL)이 포함하는 그래핀과 동일한 결정 구조를 포함할 수 있다. 금속층(ML)이 그래핀과 동일한 결정 구조를 포함하는 하나의 금속을 포함하여, 금속층(ML) 상측에 그래핀층(GL)의 형성이 용이할 수 있다.
일 실시예에서, 금속층(ML)은 Zn 또는 Ti을 포함할 수 있다. 금속층(ML)은 Zn을 포함하고, Zn의 결정 구조는 육방 밀집 구조일 수 있다. 또는, 금속층(ML)은 Ti를 포함하고, Ti의 결정 구조는 육방 밀집 구조일 수 있다.
금속층(ML)의 두께(TH2)는 500Å 이상일 수 있다. 500Å 이상의 두께(TH2)를 갖는 금속층(ML)은 높은 반사율을 나타낼 수 있다. 발광층(OL)에서 발광된 광이 하측으로 향하는 경우, 금속층(ML)에서 반사되어 상측으로 향할 수 있다. 이에 따라, 500Å 이상의 두께(TH2)를 갖는 금속층(ML)을 포함하는 발광 소자(ED)는 발광 효율이 향상될 수 있다. 금속층(ML)을 포함하는 발광 소자(ED)를 포함하는 표시 장치(DD)는 우수한 발광 효율을 나타낼 수 있다.
일 실시예에서, 제1 전극(EL1)은 금속층(ML) 하측에 배치된 금속 산화물층(TL)을 더 포함할 수 있다. 금속 산화물층(TL)은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다. 다만, 이는 예시적인 것이며, 해당 기술분야에서 투명 전도성 산화물로 알려진 물질은 일 실시예의 금속 산화물층(TL)에 제한 없이 사용될 수 있다.
투명 전도성 산화물을 포함하는 금속 산화물층(TL)은 제6 절연층(IL6)에 대한 접착력이 향상될 수 있다. 전술한 바와 같이, 제6 절연층(IL6)은 복수의 카복실기들을 포함할 수 있다. 복수의 카복실기들과 금속 산화물층(TL)이 포함하는 전도성의 금속 산화물은 우수한 결합력을 나타낼 수 있다. 이에 따라, 제6 절연층(IL6) 상측에 직접 배치되고 투명 전도성 산화물을 포함하는 금속 산화물층(TL)을 포함하는 표시 장치(DD)는 우수한 신뢰성을 나타낼 수 있다.
금속 산화물층(TL)의 두께(TH3)는 금속층(ML)의 두께(TH2)보다 얇고, 그래핀층(GL)의 두께(TH1)보다 두꺼운 것일 수 있다. 예를 들어, 금속 산화물층(TL)의 두께(TH3)는 약 50Å 이상 약 70Å 이하일 수 있다. 다만, 이는 예시적인 것이며, 금속 산화물층(TL)의 두께(TH3) 범위가 이에 한정되는 것은 아니다.
일 실시예에서, 제1 전극(EL1)은 그래핀층을 포함하는 제1 층(GL), Zn 또는 Ti를 포함하는 제2 층(ML), 및 투명 전도성 산화물을 포함하는 제3 층(TL)을 포함할 수 있다. 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다. 제2 층(ML)은 제1 층(GL)의 하측에 배치되고, 제3 층(TL)의 제2 층(ML)의 하측에 배치될 수 있다. 본 명세서에서, 그래핀층(GL)은 제1 층과 동일하고, 금속층(ML)은 제2 층과 동일한 것이며, 금속 산화물층(TL)은 제3 층과 동일한 것이다. 그래핀층(GL), 금속층(ML), 및 금속 산화물층(TL)에 대한 설명은 제1 내지 제3 층에 동일하게 적용될 수 있다.
제1 층(GL)과 제2 층(ML)은 동일한 결정 구조를 포함할 수 있다. 제1 층(GL)이 포함하는 그래핀의 결정 구조와 제2 층(ML)이 포함하는 Zn 또는 Ti의 결정 구조는 동일할 수 있다. 제1 층(GL) 및 제2 층(ML) 각각은 육방 밀집 구조를 포함할 수 있다. 그래핀의 결정 구조는 육방 밀집 구조일 수 있고, Zn 및 Ti의 결정 구조는 육방 밀집 구조일 수 있다. 이에 따라, 제2 층(ML)의 일면(예를 들어, 상면)에서 제1 층(GL)이 형성될 수 있다. 그래핀을 포함하는 제1 층(GL)을 별도의 공정으로 형성하여 전사하지 않고, 제2 층(ML)의 일면에서 제1 층(GL)이 직접 형성될 수 있다.
종래에는 Cu 등의 금속 기판을 사용하여 그래핀층을 형성한 후, 금속 기판으로부터 그래핀층을 분리하였다. 이후, 분리된 그래핀층을 목적하는 부재에 전사하였다. 일 실시예에서, Zn 또는 Ti를 포함하는 제2 층(ML)과 그래핀을 포함하는 제1 층(GL)이 동일한 결정 구조인 육방 밀집 구조를 포함할 수 있다. 이에 따라, 제1 층(GL)은 제2 층(ML)의 일면에서 직접 형성될 수 있다.
일 실시예의 표시 장치(DD)는 일 실시예의 표시 장치 제조 방법으로부터 형성될 수 있다. 도 6a 및 6b는 일 실시예의 표시 장치 제조 방법을 나타낸 순서도이다. 도 7 내지 도 11은 일 실시예의 표시 장치 제조 방법의 단계를 개략적으로 나타낸 것이다. 이하, 도 7 내지 도 11을 참조하여 설명하는 일 실시예에 따른 표시 장치 제조 방법에 대한 설명에 있어서, 상술한 도 1 내지 도 5에서 설명한 내용과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다.
도 6a를 참조하면, 일 실시예의 표시 장치 제조 방법은 회로층을 준비하는 단계(S100), 회로층 상측에 제1 전극을 형성하는 단계(S200), 제1 전극 상측에 발광층을 형성하는 단계(S300), 및 발광층 상측에 제2 전극을 형성하는 단계(S400)를 포함할 수 있다. 도 6b를 참조하면, 일 실시예의 제1 전극을 형성하는 단계(S200)는 예비 금속층을 형성하는 단계(S210), 상온에서 예비 금속층 상측에 예비 그래핀층을 형성하는 단계(S220), 및 예비 금속층 및 예비 그래핀층을 포함하는 예비 제1 전극을 식각하여 제1 전극을 형성하는 단계(S230)를 포함할 수 있다. 본 명세서에서, 상온(room temperature)은 약 20℃ 이상 약 30℃ 이하의 온도를 의미한다.
도 7 및 8을 참조하면, 일 실시예의 표시 장치 제조 방법은 예비 금속층(P-ML)을 형성하는 단계 이전에, 예비 금속 산화물층(P-TL)을 형성하는 단계를 더 포함할 수 있다. 제1 전극(EL1)을 형성하는 단계는 예비 금속 산화물층(P-TL)을 형성하는 단계를 더 포함할 수 있다.
예비 금속 산화물층(P-TL)은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예비 금속 산화물층(P-TL)은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함할 수 있다. 예비 금속 산화물층(P-TL)으로부터 금속 산화물층(TL, 도 5)이 형성될 수 있다. 금속 산화물층(TL)은 회로층(DP-CL)의 절연층(IL6, 도 4 및 5)과 접촉할 수 있다. 투명 전도성 산화물을 포함하는 금속 산화물층(TL)은 절연층(IL6)과 우수한 결합력을 나타낼 수 있다. 도 7 내지 도 11에 도시된 회로층(DP-CL)의 상면은 도 4 및 5에 도시된 제6 절연층(IL6)의 상면일 수 있다.
도 8 및 9를 참조하면, 예비 금속 산화물층(P-TL) 상측에 예비 금속층(P-ML)이 형성될 수 있다. 예비 금속층(P-ML) 상측에 예비 그래핀층(P-GL)이 형성될 수 있다.
예비 금속층(P-ML)과 예비 그래핀층(P-GL)은 동일한 결정 구조를 포함할 수 있다. 예비 금속층(P-ML) 및 예비 그래핀층(P-GL) 각각은 육방 밀집 구조를 포함할 수 있다. 예비 금속층(P-ML)과 예비 그래핀층(P-GL)이 동일한 결정 구조를 포함함에 따라, 예비 그래핀층(P-GL)은 예비 금속층(P-ML) 상측에 직접 형성될 수 있으며, 예비 그래핀층(P-GL)을 형성하는 단계는 상온에서 수행될 수 있다. 일 실시예의 표시 장치 제조 방법은 예비 그래핀층(P-GL)을 전사하는 단계를 포함하지 않는다.
종래에는 Cu 등의 금속 기판의 일면에 (예비) 그래핀층을 형성하고, 형성된 (예비) 그래핀층을 금속 기판으로부터 분리하였다. 이후, 분리된 (예비) 그래핀층을 목적하는 부재에 전사하는 방법을 사용하였다. (예비) 그래핀층의 형성은 약 100℃ 이상의 높은 온도에서 진행되었다.
이와 달리, 일 실시예의 표시 장치 제조 방법은 예비 그래핀층(P-GL)을 예비 금속층(P-ML)의 일면(예를 들어, 상면)에 직접 형성하여, 전사 공정을 포함하지 않는다. 예비 금속층(P-ML)이 예비 그래핀층(P-GL)과 동일한 결정 구조(즉, 육방 밀집 구조)를 포함하여, 예비 그래핀층(P-GL)이 상온에서 예비 금속층(P-ML)의 일면에 직접 형성될 수 있다. 이에 따라, 일 실시예의 표시 장치 제조 방법은 우수한 제조 효율을 나타낼 수 있다.
예비 금속층(P-ML)은 단일의 금속을 제공하여 형성될 수 있다. 예비 금속층(P-ML)은 Zn 또는 Ti를 포함할 수 있다. 예를 들어, 예비 금속층(P-ML)은 Zn을 포함할 수 있다. 예비 금속층(P-ML)에서, Zn의 결정 구조는 육방 밀집 구조일 수 있다.
예비 그래핀층(P-GL)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 형성될 수 있다. 예비 그래핀층(P-GL)의 형성을 위해 탄소(carbon)을 포함하는 가스가 제공될 수 있다. 예를 들어, 예비 그래핀층(P-GL)을 형성하기 위해 CH4 가스가 제공될 수 있다. 다만, 예비 그래핀층(P-GL)을 형성하기 위해 제공되는 물질은 이에 한정되지 않으며, 해당 기술분야에서 그래핀의 형성 시 제공되는 것으로 알려진 물질이면, 일 실시예에 따른 표시 장치 제조 방법에서 사용될 수 있다.
도 9에서는, 예비 제1 전극(P-EL1)의 전면에 감광막(P-PT)이 제공된 것을 도시하였다. 예비 제1 전극(P-EL1)은 예비 금속층(P-ML) 및 예비 그래핀층(P-GL)을 포함할 수 있다. 예비 제1 전극(P-EL1)은 예비 금속 산화물층(P-TL)을 더 포함할 수 있다.
감광막(P-PT)은 마스크(MSK)를 통해 노광될 수 있다. 마스크(MSK)는 조사되는 광을 모두 차단하는 제1 부분(M1)과 광의 일부는 투과시키고 일부는 차단하는 제2 부분(M2)으로 구성될 수 있다. 예비 제1 전극(P-EL1)은 제1 부분(M1)에 대응하는 제1 영역(R1)과 제2 부분(M2)에 대응하는 제2 영역(R2)으로 나눠질 수 있다.
이어서, 마스크(MSK)를 통해 노광된 감광막(P-PT)을 현상하고 나면, 도 10에 도시된 바와 같이, 마스크(MSK)에 의해 차광되어 광이 제공되지 않은 제1 영역(R1)에는 소정 두께의 감광막 패턴(PT)이 남아있게 되고, 마스크(MSK)의 제2 부분(M2)을 투과한 광이 제공된 제2 영역(R2)에는 감광막(P-PT)이 완전히 제거되어 예비 제1 전극(P-EL1)의 표면이 노출될 수 있다. 한편, 도 9 및 10에 대한 설명에서는 노광된 부분의 감광막이 제거되도록 포지티브 감광액을 사용한 경우를 예시로 설명하였으나, 실시예가 이에 한정되는 것은 아니다. 일 실시예에서, 노광되지 않은 부분의 감광막이 제거되는 네거티브 감광액이 사용될 수도 있다.
감광막 패턴(PT)은 예비 제1 전극(P-EL1)을 식각하기 위한 마스크층으로 사용될 수 있다. 예비 제1 전극(P-EL1)은 식각액(ET)에 의해 습식 식각될 수 있다. 예비 제1 전극(P-EL1)이 포함하는 예비 그래핀층(P-GL), 예비 금속층(P-ML), 및 예비 금속 산화물층(P-TL)은 동일한 단계에서 식각될 수 있다. Zn을 포함하는 예비 금속층(P-ML)은 투명 전도성 산화물을 포함하는 예비 금속 산화물층(P-TL)과 동일한 단계에서 식각될 수 있다. 이에 따라, 일 실시예의 표시 장치 제조 방법은 우수한 제조 효율을 나타낼 수 있다.
도 10 및 11에 도시된 바와 같이, 감광막 패턴(PT)이 형성된 예비 제1 전극(P-EL1) 상측에 식각액(ET)이 제공될 수 있으며, 제공된 식각액(ET)에 의해 예비 제1 전극(P-EL1)이 식각되어 제1 전극(EL1)이 형성될 수 있다. 이후, 감광막 패턴(PT)은 제거될 수 있다. 도시하지 않았으나, 일 실시예의 표시 장치 제조 방법은 예비 제1 전극(P-EL1)을 세정하는 단계 등을 더 포함할 수 있다. 세정하는 단계에서는 반도체 제조에 적합한 초순수 등이 세정 물질로 제공될 수 있다.
식각액(ET)은 인산(phosphoric acid), 초산(acetic acid), 및 질산(nitric acid) 중 적어도 하나를 포함할 수 있다. 예를 들어, 식각액(ET)은 PAN(phosphoric acid-acetic acid-nitric acid)계열의 용액일 수 있다. Zn을 포함하는 예비 금속층(P-ML)은 PAN(phosphoric acid-acetic acid-nitric acid)계열의 식각액(ET)에 의해 습식 식각이 용이할 수 있다.
예비 제1 전극(P-EL1)의 제1 영역(R1)은 감광막 패턴(PT)이 형성되어 식각액(ET)에 의해 식각되지 않을 수 있다. 예비 제1 전극(P-EL1)의 제2 영역(R2)은 감광막 패턴(PT)이 형성되지 않고 표면이 노출되어, 식각액(ET)에 의해 식각될 수 있다. 이에 따라, 예비 제1 전극(P-EL1)으로부터 제1 전극(EL1)이 형성될 수 있다. 예비 금속층(P-ML)으로부터 금속층(ML)이 형성되고, 예비 그래핀층(P-GL)으로부터 그래핀층(GL)이 형성되며, 예비 금속 산화물층(P-TL)으로부터 금속 산화물층(TL)이 형성될 수 있다.
일 실시예의 표시 장치 제조 방법은 회로층 상측에 제1 전극을 형성하는 단계를 포함할 수 있다. 제1 전극을 형성하는 단계는 예비 금속층을 형성하는 단계, 상온에서 예비 금속층의 상측에 예비 그래핀층을 형성하는 단계, 예비 금속층 및 예비 그래핀층을 포함하는 예비 제1 전극을 식각하여 제1 전극을 형성하는 단계를 포함할 수 있다. 예비 금속층은 예비 그래핀층과 동일한 결정 구조를 포함하여, 예비 그래핀층이 상온에서 형성될 수 있다. 예비 금속층 및 예비 그래핀층은 육방 밀집 구조를 포함할 수 있다. 이에 따라, 일 실시예의 표시 장치 제조 방법은 우수한 제조 효율을 나타낼 수 있다.
일 실시예의 표시 장치는 일 실시예의 표시 장치 제조 방법으로부터 형성될 수 있다. 일 실시예의 표시 장치는 회로층 및 회로층 상측에 배치된 표시 소자층을 포함할 수 있다. 표시 소자층은 화소 정의막 및 발광 소자를 포함할 수 있다. 발광 소자는 제1 전극, 제1 전극과 마주하는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 화소 정의막에 정의된 화소 개구부를 통해 제1 전극이 노출될 수 있다. 제1 전극은 금속층 및 금속층 상측에 배치된 그래핀층을 포함하고, 금속층 및 그래핀층은 육방 밀집 구조를 포함할 수 있다. 또한, 발광 소자는 투명 전도성 산화물을 포함하는 금속 산화물층을 더 포함할 수 있다. 투명 전도성 산화물을 포함하는 금속 산화물층은 회로층의 절연층과 우수한 결합력을 나타낼 수 있다. 그래핀층을 포함하는 발광 소자는 전반사로 인한 광 손실이 감소될 수 있다. 이에 따라, 일 실시예에 따른 발광 소자 및 이를 포함하는 표시 장치는 우수한 발광 효율을 나타낼 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP-CL: 회로층
DP-ED: 표시 소자층 PDL: 화소 정의막
OH: 화소 개구부 ED: 발광 소자
EL2: 제2 전극 OL: 발광층
EL1: 제1 전극 GL: 그래핀층
ML: 금속층 TL: 금속 산화물층

Claims (22)

  1. 회로층; 및
    발광 소자 및 화소 개구부가 정의된 화소 정의막을 포함하고, 상기 회로층 상측에 배치된 표시 소자층; 을 포함하고,
    상기 발광 소자는 상기 화소 개구부를 통해 노출된 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 제1 전극은 금속층 및 상기 금속층 상측에 배치된 그래핀층을 포함하며,
    상기 금속층 및 상기 그래핀층 각각은 육방 밀집 구조(hexagonal closed packed structure)를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 금속층은 Zn 또는 Ti을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 금속층은 단일의 금속을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 금속층의 두께는 500Å 이상인 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 금속층 하측에 배치된 금속 산화물층을 더 포함하고, 상기 금속 산화물층은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함하는 표시 장치.
  7. 제5 항에 있어서,
    상기 금속 산화물층의 두께는 상기 금속층의 두께보다 얇고 상기 그래핀층의 두께보다 두꺼운 표시 장치.
  8. 제1 항에 있어서,
    상기 회로층은 트랜지스터 및 상기 트랜지스터 상측에 배치된 절연층을 포함하고,
    상기 절연층은 평탄화층이고, 상기 제1 전극과 접촉하는 표시 장치.
  9. 제8 항에 있어서,
    상기 절연층은 PSPI(PhotoSensitive PolyImide), Siloxane, 및 아크릴(Acryl)계 수지 중 적어도 하나를 포함하는 표시 장치.
  10. 회로층; 및
    발광 소자 및 화소 개구부가 정의된 화소 정의막을 포함하고, 상기 회로층 상측에 배치된 표시 소자층; 을 포함하고,
    상기 발광 소자는 상기 화소 개구부를 통해 노출된 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 제1 전극은
    그래핀을 포함하는 제1 층;
    상기 제1 층의 하측에 배치되고, Zn 또는 Ti를 포함하는 제2 층; 및
    상기 제2 층의 하측에 배치되고, 투명 전도성 산화물을 포함하는 제3 층; 을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 층 및 상기 제2 층 각각은 육방 밀집 구조를 포함하는 표시 장치.
  12. 제10 항에 있어서,
    상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함하는 표시 장치.
  13. 회로층을 준비하는 단계;
    상기 회로층 상측에 제1 전극을 형성하는 단계;
    상기 제1 전극 상측에 발광층을 형성하는 단계; 및
    상기 발광층 상측에 제2 전극을 형성하는 단계; 를 포함하고,
    상기 제1 전극을 형성하는 단계는
    예비 금속층을 형성하는 단계;
    상온(room temperature)에서, 상기 예비 금속층 상측에 예비 그래핀층을 형성하는 단계; 및
    상기 예비 금속층 및 상기 예비 그래핀층을 포함하는 예비 제1 전극을 식각하여 제1 전극을 형성하는 단계; 를 포함하고,
    상기 예비 금속층 및 상기 예비 그래핀층은 육방 밀집 구조(hexagonal closed packed structure)를 포함하는 표시 장치 제조 방법.
  14. 제13 항에 있어서,
    상기 예비 금속층은 Zn 또는 Ti을 포함하는 표시 장치 제조 방법.
  15. 제13 항에 있어서,
    상기 예비 그래핀층은 상기 예비 금속층 상측에 직접 형성되는 표시 장치 제조 방법.
  16. 제13 항에 있어서,
    상기 예비 그래핀층은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 형성되는 표시 장치 제조 방법.
  17. 제13 항에 있어서,
    상기 예비 제1 전극을 식각하는 단계에서, 상기 예비 제1 전극은 식각액에 의해 습식 식각되는 표시 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 식각액은 인산(phosphoric acid), 초산(acetic acid), 및 질산(nitric acid) 중 적어도 하나를 포함하는 표시 장치 제조 방법.
  19. 제13 항에 있어서,
    상기 제1 전극을 형성하는 단계는 상기 예비 금속층을 형성하는 단계 이전에, 예비 금속 산화물층을 형성하는 단계를 더 포함하고,
    상기 예비 금속층은 상기 예비 금속 산화물층 상측에 형성되는 표시 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 예비 금속 산화물층은 상기 예비 금속층 및 상기 예비 그래핀층과 동일한 단계에서 식각되는 표시 장치 제조 방법.
  21. 제19 항에 있어서,
    상기 예비 금속 산화물층은 투명 전도성 산화물(Transparent Conductive Oxide)을 포함하는 표시 장치 제조 방법.
  22. 제21 항에 있어서,
    상기 투명 전도성 산화물은 ITO(indium oxide), IZO(indium zinc oxide), IGZO(Indium Gallium Zinc Oxide), 및 ZIO(zinc indium oxide) 중 적어도 하나를 포함하는 표시 장치 제조 방법.

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