KR20240028638A - 반도체 패키지 및 표시 장치 - Google Patents

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KR20240028638A
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Abstract

방열 기능이 향상된 반도체 패키지를 제공된다. 반도체 패키지는 필름, 필름 상에 배치되고, 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하는 배선 패턴층, 배선 패턴층의 제1 영역 상에 배치되고, 배선 패턴층과 전기적으로 연결되는 반도체칩, 배선 패턴층의 제2 영역 상에 배치되는 제1 절연층, 제1 절연층 상에 배치되고, 반도체칩과 이격되는 제1 금속층 및 반도체칩을 덮고, 합성수지로 형성되는 방열층을 포함한다.

Description

반도체 패키지 및 표시 장치 {SEMICONDUCTOR PACKAGE AND DISPLAY DEVICE}
본 발명은 반도체 패키지 및 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD), 유기 발광 표시 장치(Organic Luminescence Emitting Diode: OLED)등의 디스플레이 장치(Display device)의 기술발전에 따라 대형화 및 고성능화를 추진하고 있다. 이에 작은 영역 내에 더 많은 픽셀들이 자리잡아야 한다. 이러한 상황 때문에 디스플레이장치 내에서 개개의 픽셀들을 제어하는 구동부에 구동칩(Driver IC)의 리드 피치가 점점 미세화가 요구되고, 구동칩의 패키징 방법도 다양하게 요구되고 있다.
디스플레이 장치 분야에서 주로 사용되는 패키징 방법은, TCP(Tape Carrier Package), 칩온글래스(Chip On Glass: COG), 칩온필름(Chip On Film: COF) 등이 있다. 고해상도 디스플레이, 예를 들어, TV 및 모니터의 경우 구동 주파수가 증가하면서, 구동 부하가 상승하여 구동칩의 발열문제가 발생한다. 따라서 고해상도 디스플레이에 사용되는 구동칩 패키지의 방열기능을 향상시키는 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 방열 기능이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 방열 기능이 향상된 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 패키지는 필름, 필름 상에 배치되고, 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하는 배선 패턴층, 배선 패턴층의 제1 영역 상에 배치되고, 배선 패턴층과 전기적으로 연결되는 반도체칩, 배선 패턴층의 제2 영역 상에 배치되는 제1 절연층, 제1 절연층 상에 배치되고, 반도체칩과 이격되는 제1 금속층 및 반도체칩을 덮고, 합성수지로 형성되는 방열층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 패키지는 필름, 필름 상에 배치되고, 제1 영역과, 제1 영역과 이격된 제2 영역과, 제1 영역 및 제2 영역을 둘러싸는 제3 영역을 포함하는 배선 패턴층, 상기 배선 패턴층의 제1 영역 상에 배치되고, 상기 배선 패턴층과 전기적으로 연결되는 제1 반도체칩, 배선 패턴층의 제2 영역 상에 배치되고, 배선 패턴층과 전기적으로 연결되는 제2 반도체칩, 배선 패턴층의 제3 영역 상에 배치되는 제1 절연층, 제1 절연층 상에 배치되고, 제1 반도체칩 및 제2 반도체칩과 이격되는 제1 금속층 및 제1 반도체칩 및 제2 반도체칩을 덮고, 합성수지로 형성되는 방열층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 면에 따른 표시 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널, 및 패널을 구동하는 반도체 패키지를 포함하는 구동부를 포함하되, 반도체 패키지는 필름과, 필름 상에 배치되고, 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하는 배선 패턴층과, 배선 패턴층의 제1 영역 상에 배치되고, 배선 패턴층과 전기적으로 연결되는 반도체칩과, 배선 패턴층의 제2 영역 상에 배치되는 제1 절연층과, 제1 절연층 상에 배치되고, 반도체칩과 이격되는 제1 금속층과, 필름의 하면에 배치되는 제2 금속층과, 반도체칩과 제1 금속층의 일부를 덮고, 합성수지로 형성되는 방열층을 포함하고, 제1 금속층은 구리(Cu) 또는 알루미늄(Al) 중 어느 하나를 포함하고, 상기 방열층은 에폭시 수지, 실리콘 화합물, 알루미나(Al2O3) 중 어느 하나를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 3은 도 2의 A - A를 따라 절단한 개략적인 단면도이다.
도 4는 도 3의 R영역을 설명하기 위한 확대도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 몇몇 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치(1)의 분류는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 이하에서는 표시 장치(1)로서 액정 표시 장치(LCD)를 예로 하여 설명될 것이다. 표시 장치(1)는 평면적 관점에서 직사각형 형상을 가질 수 있다.
표시 장치(1)는 제1 방향(DR1)을 따라 연장된 단변들, 및 제2 방향(DR2)을 따라 연장된 장변들을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 표시 장치(1)의 단변들은 제2 방향(DR2)을 따라 연장될 수도 있고, 장변들은 제1 방향(DR1)을 따라 연장될 수도 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상의 표시가 이루이지는 활성 영역일 수 있다. 표시 영역(DA)은 표시 장치(1)의 형상과 유사하게 평면적 관점에서 직사각형 형상을 가질 수 있다.
표시 영역(DA)은 복수의 픽셀(PX)을 포함할 수 있다. 픽셀(PX)은 화면을 표시하는 기본 단위일 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2를 참고하면, 표시 장치(1)의 비표시 영역(NDA)에는 표시 영역(DA)을 구동하는 구동 회로나 구동 소자가 배치된 반도체 패키지(10)들이 배치될 수 있다. 반도체 패키지(10)는 칩 온 필름(Chip On Film: COF)의 패키지 일 수 있다. 표시 장치(1)의 장변에 인접한 비표시 영역(NDA)에 복수의 반도체 패키지(10)들이 배치될 수 있다.
반도체 패키지(10)는 이에 제한되지 않고, 표시 장치(1)의 단변에 인접한 비표시 영역(NDA)에 더 배치될 수 있다.
표시 장치(1)의 제2 방향(DR2) 좌측의 단변에 인접한 비표시 영역(NDA)에는 스캔 구동부가 배치될 수 있다. 상기 스캔 구동부는 표시 장치(1)의 제2 방향(DR2) 우측의 단변에 인접한 비표시 영역(NDA)에도 배치될 수도 있다. 다만 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 스캔 구동부는 표시 장치(1)의 장변에 인접한 비표시 영역(NDA)에 배치될 수 있다.
반도체 패키지(10)의 회로 패드 영역(PA)의 일단은 표시 장치(1)의 비표시 영역(NDA)에 부착될 수 있다. 반도체 패키지(10)의 회로 패드 영역(PA)의 타단은 인쇄 회로 기판(300)과 연결될 수 있다.
도 3은 도 2의 A - A를 따라 절단한 개략적인 단면도이다.
도 3을 참고하면, 표시 장치(1)는 패널(20)과 구동부(30)를 포함할 수 있다. 패널(20)은 제1 기판(200) 및 제1 기판(200) 상에 배치되는 제2 기판(210)을 포함할 수 있다.
제1 기판(200)은 복수의 화소를 포함하며, 각 화소마다 배치된 발광 소자를 포함할 수 있다. 제1 기판(200)은 화상 표시에 필요한 광을 제공하는 표시 기판일 수 있다.
제2 기판(210)은 제1 기판(200)과 대향하여 배치될 수 있다. 예를 들어, 제2 기판(210)은 제1 기판(200) 상에 배치되어 상기 발광 소자를 봉지하는 봉지 기판일 수 있다. 제2 기판(210)은 공기 또는 수분 등으로부터 상기 발광 소자의 손상을 방지할 수 있다. 제2 기판(210)은 투명한 플레이트 또는 투명한 필름을 포함할 수 있다. 예를 들어, 제2 기판(210)은 글라스 재료, 석영 재료 등을 포함할 수 있다.
제1 기판(200)은 제2 기판(210)보다 평면도상 넓은 면적을 가질 수 있다. 제1 기판(200)의 제2 방향(DR2) 타측의 일부 영역은 제2 기판(210)과 중첩하지 않을 수 있다. 제2 기판(210)과 중첩하지 않는 제1 기판(200)의 제2 방향(DR2) 타측의 일부 영역에는 회로 패드 영역(PA)이 배치될 수 있다.
구동부(30)는 반도체 패키지(10) 및 인쇄 회로 기판(300) 등을 포함할 수 있다. 한편, 도 3은 도 2의 반도체 패키지(10)의 일단이 벤딩되어 패널(20)에 연결된 형상을 도시한다. 구동부(30)는 패널(20)의 제1 기판(200)에 연결될 수 있다. 구동부(30)는 패널(20)의 픽셀(PX)에 구동 신호를 전달할 수 있다. 인쇄 회로 기판(300)은 예를 들어, PCB(Printed Circuit Board) 또는 FPCB(Flexible Printed Circuit Board) 일 수 있다.
도 4는 도 3의 R영역을 설명하기 위한 확대도이다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 참고적으로, 도 5는 도 4의 배선 패턴층을 설명하기 위한 레이아웃도이다. 도 6은 도 4의 P영역을 설명하기 위한 확대도이다.
도 4 내지 도 6을 참고하면, 반도체 패키지(10)는 필름(100), 반도체칩(120), 배선 패턴층(110), 제1 절연층(130), 제1 금속층(150), 및 방열층(170) 등을 포함할 수 있다.
필름(100)의 일부는 패널(20)의 하부에 배치될 수 있다. 필름(100)의 일단은 패널(20)의 제1 기판(200)의 측벽 및 상면에 배치될 수 있다. 필름(100)은 배선 패턴층(110)이 형성되는 상면(100_US)과 이에 대향되는 하면(100_BS)을 가질 수 있다. 필름(100)은 절연성의 합성수지를 포함할 수 있다. 예를 들어, 필름(100)은 폴리이미드 수지(polyimide resin), 아크릴 수지(acrylic resin), 폴리에테르니트릴 수지(polyether-nitrile resin), 폴리에테르술폰 수지(polyether-sulfone resin), 폴리에틸렌 테레프탈레이트 수지(polyethylene terephthalate resin), 폴리에틸렌 나프탈레이드 수지(polyethylen naphthalate resin) 또는 폴리염화비닐 수지(polyvinyl chloride resin) 중 어느 하나를 포함할 수 있다. 필름(100)은 25㎛ 내지 80㎛ 두께를 갖을 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
배선 패턴층(110)은 필름(100)의 상면(100_US) 상에 배치될 수 있다. 배선 패턴층(110)은 제1 영역(R1)과 제1 영역(R1)을 둘러싸는 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)의 크기는 반도체칩(120)의 크기와 동일하거나 클 수 있다. 제1 영역(R1)은 반도체칩(120)이 안착되는 영역으로 정의될 수 있다. 배선 패턴층(110)의 제1 영역(R1) 내에 개구부(110_OP)가 형성될 수 있다. 개구부(110_OP)는 직사각형 모양으로 도시되었으나, 이는 예시적인 것일 뿐이다.
배선 패턴층(110)은 필름(100)의 상면(100_US)을 따라 컨포멀하게 배치될 수 있다. 배선 패턴층(110)의 일측은 패드(190) 및 인쇄 회로 기판(300)과 전기적으로 연결될 수 있다. 배선 패턴층(110)의 타측은 패드(190) 및 제1 기판(200)과 전기적으로 연결될 수 있다. 배선 패턴층(110)은 인쇄 회로 기판(300)에서 전달받은 신호를 전극 범프(180)를 통해 반도체칩(120)에 전달할 수 있다. 배선 패턴층(110)은 반도체칩(120)에서 전달받은 신호를 전극 범프(180)를 통해 제1 기판(200)에 전달할 수 있다.
배선 패턴층(110)은 필름(100)의 상면(100_US)에 금속층으로 동박(Cu Foil)을 부착한 다음 포토 공정으로 패터닝하여 형성할 수 있다. 배선 패턴층(110)의 금속층은 전해 도금, 무전해 도금, 케스팅(casting) 또는 라미네이션(lamination) 방법으로 형성될 수 있다. 배선 패턴층(110)은 구리(Cu), 은(Ag), 금(Au) 니켈(Ni), 주석(Sn), 아연(Zn), 크롬(Cr), 망간(Mn), 인듐(Id), 팔라듐(Pd), 티타늄(Ti), 몰리브덴(Mo) 또는 백금(Pt) 중 어느 하나를 포함할 수 있다. 배선 패턴층(110)은 6㎛ 내지 9㎛의 두께를 갖을 수 있다. 다만, 본 발명의 기술적 사상이 이제 제한되는 것은 아니다.
반도체칩(120)은 배선 패턴층(110)의 제1 영역(R1) 상에 배치될 수 있다. 반도체칩(120)의 크기는 배선 패턴층(110)의 개구부(110_OP)보다 클 수 있다. 전극 범프(180)는 개구부(110_OP)의 둘레에 배치될 수 있다. 전극 범프(180)는 예를 들어, 솔더 범프, 금(Au) 범프 또는 니켈(Ni) 범프 등을 포함할 수 있다. 전극 범프(180)는 반도체칩(120)과 배선 패턴층(110) 사이에 배치될 수 있다.
반도체칩(120)은 전극 범프(180)를 매개로 배선 패턴층(110)과 플립 칩 본딩(Flip Chip Bonding) 될 수 있다. 반도체칩(120)은 전극 범프(180)를 매개로 배선 패턴층(110)과 전기적으로 연결될 수 있다. 반도체칩(120)은 인쇄 회로 기판(300)에서 전달받은 신호를 이용하여 패널(20)에 전달하는 신호를 생성하는 구동칩 일 수 있다. 반도체칩(120)은 게이트 라인을 구동하기 위한 게이트 구동 집적 회로 및/또는 데이터 라인을 구동하기 위한 데이터 구동 집적 회로를 포함할 수 있다. 몇몇 실시예에서, 반도체칩(120)은 디스플레이 드라이버 집적 회로에 더하여 타이밍 컨트롤러, 그래픽 RAM(GRAM), 및 전력 구동부를 더 포함할 수 있다.
제1 절연층(130)은 배선 패턴층(110)의 제2 영역(R2) 상에 배치될 수 있다. 제1 절연층(130)은 반도체칩(120)의 둘레에 배치될 수 있다. 제1 절연층(130)은 제2 절연층(140)의 둘레에 배치될 수 있다. 제1 절연층(130)은 반도체칩(120)과 이격되어 배치될 수 있다. 제1 절연층(130)은 배선 패턴층(110)의 상면을 덮을 수 있다. 제1 절연층(130)은 배선 패턴층(110)을 보호할 수 있다. 제1 절연층(130)은 배선 패턴층(110)의 일부를 노출시켜, 배선 패턴층(110)이 패드(190)와 연결될 수 있다.
제1 절연층(130)은 비전도성 물질로 형성될 수 있다. 제1 절연층(130)은 예를 들어, 폴리 우레탄(Polyurethane), 폴리 이미드(Polyimide) 등을 포함할 수 있다. 제1 절연층(130)은 8㎛ 내지 12㎛의 두께를 갖을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연층(140)은 배선 패턴층(110)의 제1 영역(R1) 상에 배치될 수 있다. 제2 절연층(140)은 배선 패턴층(110)의 개구부(110_OP)를 채울 수 있다. 제2 절연층(140)은 배선 패턴층(110)과 반도체칩(120) 사이에 배치될 수 있다. 다르게 표현하면, 제2 절연층(140)은 배선 패턴층(110)과 반도체칩(120) 사이의 공간을 충진할 수 있다.
제2 절연층(140)은 포팅(potting) 공정에 의해 형성될 수 있다. 제2 절연층(140)은 비전도성 합성수지를 포함할 수 있다. 제2 절연층(140)은 예를 들어, 에폭시, 실리콘(silicone), 폴리 메틸 메타크릴레이트(polymethyl methacrylate: PMMA), 폴리에틸렌(polyethylene), 폴리스티렌(polystyrene) 또는 이들의 조합을 포함할 수 있다.
제1 금속층(150)은 제1 절연층(130) 상에 배치될 수 있다. 제1 금속층(150)은 반도체칩(120)과 이격되어 배치될 수 있다. 제1 금속층(150)과 반도체칩(120) 사이의 이격된 공간에 방열층(170)이 채워질 수 있다. 제1 금속층(150)은 제1 절연층(130) 보다 작은 크기일 수 있다. 제1 금속층(150)의 일단은 제1 절연층(130)의 일단보다 짧을 수 있다. 제1 금속층(150)은 제1 절연층(130)을 넘어서 형성될 수 없다. 다르게 표현하면, 제1 절연층(130)은 제1 금속층(150)과 배선 패턴층(110) 사이에 배치되고, 제1 금속층(150)은 배선 패턴층(110)과 접촉하지 않을 수 있다.
제1 금속층(150)은 반도체칩(120) 및 배선 패턴층(110)에서 발생한 열을 전달받아 외부로 배출할 수 있다. 구체적으로, 배선 패턴층(110)에서 발생한 열은 제1 절연층(130)을 통해 제1 금속층(150)으로 전달될 수 있다. 반도체칩(120)에서 발생한 열은 제2 절연층(140)과 방열층(170)을 통해 제1 금속층(150)으로 전달될 수 있다.
제1 금속층(150)은 예를 들어, 알루미늄(Al), 구리(Cu), 철(Fe) 또는 이들의 합금 중 어느 하나를 포함할 수 있다. 제1 금속층(150)은 10㎛ 내지 80㎛ 두께를 가질 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되지는 않았지만, 제1 금속층(150)은 제1 금속층(150)을 보호하는 코팅층을 더 포함할 수 있다. 상기 코팅층은 제1 금속층(150)의 산화를 방지할 수 있다. 상기 코팅층은 연성의 합성수지를 포함할 수 있고, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지를 포함할 수 있다.
방열층(170)은 반도체칩(120) 및 제1 금속층(150) 상에 배치될 수 있다. 방열층(170)은 반도체칩(120)의 상면을 덮을 수 있다. 몇몇 실시예에서, 방열층(170)은 제1 금속층(150)의 일부를 덮을 수 있다. 방열층(170)의 일부는 제1 금속층(150) 및 반도체칩(120) 사이에 배치될 수 있다. 방열층(170)은 제1 기판(200)과 이격되어 배치될 수 있다.
방열층(170)은 반도체칩(120)에서 발생한 열을 전달받아 외부로 배출할 수 있다. 방열층(170)은 제1 금속층(150)의 일부와 접촉하고 있으므로, 제1 금속층(150)의 열을 전달받아 외부로 배출할 수 있다. 즉, 배선 패턴층(110)에서 발생한 열은 제1 금속층(150) 및 방열층(170)을 통해 외부로 배출될 수 있다.
방열층(170)은 수지(resin) 조성물로 형성될 수 있다. 방열층(170)은 에폭시 수지, 에폭시 수지 경화제, 경화 촉진제 및 방열 필러 등을 포함할 수 있다.
에폭시 수지는 방열층(170)의 접착 필름으로서의 취급성을 높일 수 있다. 예를 들어, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지 등을 포함할 수 있다.
에폭시 수지 경화제는 상기 에폭시 수지를 경화하기 위해 사용될 수 있다. 예를 들어, 아마이드계 경화제, 폴리아민계 경화제, 산무수물 경화제, 페놀노볼락형 경화제, 제3아민 경화제 등이 사용될 수 있고, 경화제를 1종 또는 2종 이상 혼합하여 사용할 수 있다.
경화 촉진제는 방열층(170)을 효율적으로 경화시킬 수 있다. 예를 들어, 금속계 경화 촉진제, 이미다졸계 경화 촉진제, 아민계 경화 촉진제 등을 들 수 있고 이들을 1종 또는 2종 이상 조합하여 사용할 수 있다.
방열 필러는 방열층(170)의 방열 특성을 높일 수 있다. 예를 들어, 에폭시, 아크릴, 실리콘 및 등을 포함할 수 있으며, 우수한 방열 효과를 얻기 위하여, 열전도성 필러(filler)가 포함될 수 있다. 상기 열전도성 필러는 알루미나(Al2O3), 보론 질화물(BN), 알루미늄 질화물(AlN), 또는 다이아몬드를 포함할 수 있다.
방열층(170)과 반도체칩(120) 또는 제1 금속층(150) 사이에 보이드(void)가 존재하는 경우 방열층(170)이 박리될 수 있다. 본 발명의 방열층(170)은 수지(resin)으로 형성되기 때문에, 보이드의 발생없이 반도체칩(120) 및 제1 금속층(150) 상에 형성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 4 내지 도 6에서 설명한 점과 다른점을 중심으로 설명한다.
도 7을 참고하면, 반도체 패키지(10)는 제2 금속층(160)을 더 포함할 수 있다. 제2 금속층(160)은 필름(100)의 하면(100_BS)에 배치될 수 있다. 제2 금속층(160)은 필름(100)의 하면(100_BS)을 따라 컨포멀하게 형성될 수 있다. 제2 금속층(160)의 크기는 제1 금속층(150)과 대응될 수 있다. 다르게 표현하면, 제2 금속층(160)의 제1 방향(DR1)으로 폭은 제1 금속층(150)의 제1 방향(DR1)으로 폭과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 금속층(160)의 크기는 제1 금속층(150)의 크기보다 클 수 있다.
제2 금속층(160)은 반도체칩(120) 및 배선 패턴층(110)에서 발생한 열을 전달받아 외부로 배출할 수 있다. 구체적으로, 반도체칩(120)에서 발생한 열은 배선 패턴층(110)으로 전달될 수 있다. 배선 패턴층(110)에서 발생한 열은 필름(100)을 통해 제2 금속층(160)으로 전달되어 외부로 배출될 수 있다. 몇몇 실시예에서, 제1 금속층(150), 제2 금속층(160) 및 방열층(170)을 통해 열분산에 따른 방열 효과를 기대할 수 있다.
제2 금속층(160)은 예를 들어, 알루미늄(Al), 구리(Cu), 철(Fe) 또는 이들의 합금 중 어느 하나를 포함할 수 있다.
도시되지는 않았지만, 제2 금속층(160)은 제2 금속층(160)을 보호하는 코팅층을 더 포함할 수 있다. 상기 코팅층은 제2 금속층(160)의 하면에 배치될 수 있다. 상기 코팅층은 제2 금속층(160)의 산화를 방지할 수 있다. 상기 코팅층은 연성의 합성수지를 포함할 수 있고, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지를 포함할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상 도 4 내지 도 6에서 설명한 점과 다른점을 중심으로 설명한다.
도 8을 참고하면, 방열층(170)은 반도체칩(120) 상에 배치되고, 제1 기판(200)의 하면과 접촉할 수 있다. 반도체칩(120)에서 발생한 열은 방열층(170)에 전달되고, 이어서 제1 기판(200)에 전달될 수 있다. 따라서, 방열층(170)이 제1 기판(200)에 접촉하지 않는 경우보다 더 높은 방열 효율을 기대할 수 있다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 참고적으로, 도 11은 도 10의 Q영역을 설명하기 위한 확대도이다. 설명의 편의상 도 4 내지 도 6에서 설명한 점과 다른점을 중심으로 설명한다.
도 9를 참고하면, 배선 패턴층(110)은 필름(100)의 상면(100_US) 상에 배치될 수 있다. 배선 패턴층(110)은 제3 영역(R3), 제3 영역(R3)과 이격되어 배치되는 제4 영역(R4) 및 제3 영역(R3)과 제4 영역(R4)을 둘러싸는 제5 영역(R5)을 포함할 수 있다. 배선 패턴층(110)의 제3 영역(R3) 및 제4 영역(R4) 내에 개구부(110_OP)가 형성될 수 있다. 개구부(110_OP)는 직사각형 모양으로 도시되었으나, 이에 제한되지 않는다.
제3 영역(R3)은 제1 반도체칩(121)이 안착되는 영역으로 정의될 수 있다. 제3 영역(R3)의 크기는 제1 반도체칩(121)의 크기와 동일하거나 클 수 있다. 제4 영역(R4)은 제2 반도체칩(122)이 안착되는 영역으로 정의될 수 있다. 제4 영역(R4)의 크기는 제2 반도체칩(122)의 크기와 동일하거나 클 수 있다. 제3 영역(R3)과 제4 영역(R4)이 제1 방향(DR1)으로 정렬되어 있는 것으로 도시되었으나 이는 예시적인 것일 뿐이다. 일 실시예에서, 제3 영역(R3)과 제4 영역(R4)은 제2 방향(DR2)으로 정렬될 수 있다. 다른 실시예에서, 제3 영역(R3)과 제4 영역(R4)은 제1 방향(DR1) 및 제2 방향(DR2)으로 정렬되지 않을 수 있다.
도 10 및 11을 참고하면, 제1 반도체칩(121)은 제3 영역(R3) 상에 배치될 수 있다. 제2 반도체칩(122)은 제4 영역(R4) 상에 배치될 수 있다. 제1 반도체칩(121)과 제2 반도체칩(122)에 대한 설명은 도 4의 반도체칩(120)에 대한 설명과 동일할 수 있다. 필름(100) 상에 제1 반도체칩(121) 및 제2 반도체칩(122)이 배치되어 집적화에 유리할 수 있다.
몇몇 실시예에서, 제1 반도체칩(121)과 제2 반도체칩(122)은 동일할 수 있다. 예를 들어, 제1 반도체칩(121)과 제2 반도체칩(122)은 데이터 구동 직접 회로 또는 게이트 구동 직접 회로일 수 있다.
몇몇 실시예에서, 제1 반도체칩(121)과 제2 반도체칩(122)은 동일하지 않을 수 있다. 예를 들어, 제1 반도체칩(121)은 데이터 구동 직접 회로이고, 제2 반도체칩(122)은 게이트 구동 직접 회로일 수 있다.
방열층(170)은 제1 반도체칩(121), 제2 반도체칩(122) 및 제1 금속층(150) 상에 배치될 수 있다. 방열층(170)은 제1 반도체칩(121)과 제2 반도체칩(122)의 상면을 덮을 수 있다. 몇몇 실시예에서, 방열층(170)은 제1 금속층(150)의 일부를 덮을 수 있다. 방열층(170)의 일부는 제1 금속층(150)과 제1 반도체칩(121) 사이 및 제1 금속층(150)과 제2 반도체칩(122) 사이에 배치될 수 있다. 방열층(170)은 제1 기판(200)과 이격되어 배치될 수 있다. 몇몇 실시예에서, 도시된 것과 달리 방열층(170)은 제1 기판(200)과 접촉할 수 있다.
방열층(170)은 제1 반도체칩(121) 및 제2 반도체칩(122)에서 발생한 열을 전달받아 외부로 배출할 수 있다. 방열층(170)은 제1 금속층(150)의 일부와 접촉하고 있으므로, 제1 금속층(150)의 열을 전달받아 외부로 배출할 수 있다. 즉, 배선 패턴층(110)에서 발생한 열은 제1 금속층(150) 및 방열층(170)을 통해 외부로 배출될 수 있다.
방열층(170)과 제1 반도체칩(121), 제2 반도체칩(122) 및 제1 금속층(150) 사이에 보이드(void)가 존재하는 경우 방열층(170)이 박리될 수 있다. 도 6과 같이 반도체칩(120)이 하나인 경우보다, 도 11과 같이 반도체칩(121,122)이 두개 이상인 경우에 보이드가 더욱 쉽게 생성될 수 있다. 본 발명의 방열층(170)은 수지(resin)으로 형성되기 때문에, 보이드의 발생없이 반도체칩(120) 및 제1 금속층(150) 상에 형성될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 9 내지 도 11에서 설명한 점과 다른점을 중심으로 설명한다.
도 12를 참고하면, 반도체 패키지(10)는 하부 배선 패턴층(115)과 제3 절연층(155)을 더 포함할 수 있다.
하부 배선 패턴층(115)은 필름(100)의 하면(100_BS) 상에 배치될 수 있다. 하부 배선 패턴층(115)은 비아(via)를 매개로 배선 패턴층(110)과 전기적으로 연결될 수 있다. 하부 배선 패턴층(115)은 인쇄 회로 기판(300)에서 전달받은 신호를 배선 패턴층(115)을 통해 제1 반도체칩(121) 및/또는 제2 반도체칩(122)으로 전달할 수 있다. 하부 배선 패턴층(115)은 제1 반도체칩(121) 및/또는 제2 반도체칩(122)에서 전달받은 신호를 제1 기판(200)에 전달할 수 있다.
하부 배선 패턴층(115)은 구리(Cu), 은(Ag), 금(Au) 니켈(Ni), 주석(Sn), 아연(Zn), 크롬(Cr), 망간(Mn), 인듐(Id), 팔라듐(Pd), 티타늄(Ti), 몰리브덴(Mo) 또는 백금(Pt) 중 어느 하나를 포함할 수 있다. 하부 배선 패턴층(115)은 배선 패턴층(110)과 동일한 물질을 포함할 수 있다.
제3 절연층(155)은 하부 배선 패턴층(115) 하부에 배치될 수 있다. 절연층(155)은 하부 배선 패턴층(115)을 보호할 수 있다. 제3 절연층(155)은 하부 배선 패턴층(115)의 일부를 덮을 수 있다. 제3 절연층(155)은 하부 배선 패턴층(115)의 일부를 노출시킬 수 있다. 제3 절연층(155)은 제1 절연층(130)과 동일한 물질을 포함할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 7 및 도 9 내지 12에서 설명한 점과 다른점을 중심으로 설명한다.
도 12 및 13을 참조하면, 반도체 패키지(10)는 제2 금속층(160)을 더 포함할 수 있다. 제2 금속층(160)은 제3 절연층(155)의 하부에 배치될 수 있다. 제2 금속층(160)은 제3 절연층(155)을 따라 컨포멀하게 형성될 수 있다. 제2 금속층(160)의 크기는 제1 금속층(150)과 대응될 수 있다. 다르게 표현하면, 제2 금속층(160)의 제1 방향(DR1)으로 폭은 제1 금속층(150)의 제1 방향(DR1)으로 폭과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 금속층(160)의 크기는 제1 금속층(150)의 크기보다 클 수 있다.
제2 금속층(160)은 제1 반도체칩(121), 제2 반도체칩(122), 배선 패턴층(110) 및 하부 배선 패턴층(115)에서 발생한 열을 전달받아 외부로 배출할 수 있다. 몇몇 실시예에서, 제1 금속층(150), 제2 금속층(160) 및 방열층(170)을 통해 열분산에 따른 방열 효과를 기대할 수 있다.
제2 금속층(160)은 예를 들어, 알루미늄(Al), 구리(Cu), 철(Fe) 또는 이들의 합금 중 어느 하나를 포함할 수 있다.
도시되지는 않았지만, 제2 금속층(160)은 제2 금속층(160)을 보호하는 코팅층을 더 포함할 수 있다. 상기 코팅층은 제2 금속층(160)의 하면에 배치될 수 있다. 상기 코팅층은 제2 금속층(160)의 산화를 방지할 수 있다. 상기 코팅층은 연성의 합성수지를 포함할 수 있고, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지를 포함할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다. 도 15는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 14 및 15를 참조하면, 반도체 패키지(10)는 복수의 반도체칩(120)을 포함할 수 있다. 여기서 반도체칩(120)은 도 4에서 설명한 반도체칩(120)이 사용될 수 있다. 복수의 반도체칩(120)은 하나의 필름(100) 상에 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 배치될 수 있다. 반도체칩(120)이 제1 방향(DR1) 또는 제2 방향(DR2)으로 정렬된 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들어, 반도체칩(120) 필름(100) 상에 무작위적으로 배치될 수 있다.
하나의 필름(100) 상에 복수의 반도체칩(120)이 배치되는 경우, 구동부(30) 집적화에 유리할 수 있다. 구동부(30)의 크기가 감소함에 따라, 표시 장치(1)의 베젤(bezel)의 사이즈를 줄이거나, 베젤을 존재하지 않을 수 있다.
도 14 및 도 15에서, 반도체칩(120)이 두개인 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되지 않는다. 몇몇 실시예에서, 반도체칩(120)의 개수는 3개 이상일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 표시 장치 10: 반도체 패키지
20 : 패널 30: 구동부
100 : 필름 110 : 배선 패턴층
120: 반도체칩 130: 제1 절연층
140: 제2 절연층 150: 제1 금속층
160: 제2 금속층 170: 방열층
180: 전극 범프 190: 패드

Claims (10)

  1. 필름;
    상기 필름 상에 배치되고, 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 배선 패턴층;
    상기 배선 패턴층의 제1 영역 상에 배치되고, 상기 배선 패턴층과 전기적으로 연결되는 반도체칩;
    상기 배선 패턴층의 제2 영역 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 반도체칩과 이격되는 제1 금속층; 및
    상기 반도체칩을 덮고, 합성수지로 형성되는 방열층을 포함하는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 금속층은 구리(Cu) 및 알루미늄(Al) 중 어느 하나를 포함하고,
    상기 방열층은 에폭시(epoxy) 수지, 실리콘(Si) 화합물 및 알루미나(Al2O3) 중 어느 하나를 포함하는, 반도체 패키지.
  3. 제2 항에 있어서,
    상기 필름의 하면에 배치되는 제2 금속층을 더 포함하는, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 방열층은 패널과 접촉하는, 반도체 패키지.
  5. 필름;
    상기 필름 상에 배치되고, 제1 영역과, 상기 제1 영역과 이격된 제2 영역과, 상기 제1 영역 및 상기 제2 영역을 둘러싸는 제3 영역을 포함하는 배선 패턴층;
    상기 배선 패턴층의 제1 영역 상에 배치되고, 상기 배선 패턴층과 전기적으로 연결되는 제1 반도체칩;
    상기 배선 패턴층의 제2 영역 상에 배치되고, 상기 배선 패턴층과 전기적으로 연결되는 제2 반도체칩;
    상기 배선 패턴층의 제3 영역 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 반도체칩 및 상기 제2 반도체칩과 이격되는 제1 금속층; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩을 덮고, 합성수지로 형성되는 방열층을 포함하는, 반도체 패키지.
  6. 제5 항에 있어서,
    상기 필름의 하면에 배치되는 제2 금속층을 더 포함하는, 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제1 금속층은 구리(Cu) 및 알루미늄(Al) 중 어느 하나를 포함하고,
    상기 방열층은 에폭시(epoxy) 수지, 실리콘(Si) 화합물 및 알루미나(Al2O3) 중 어느 하나를 포함하는, 반도체 패키지.
  8. 제5 항에 있어서,
    상기 제1 반도체칩과 상기 배선 패턴층의 제1 영역 사이 및 상기 제2 반도체칩과 상기 배선 패턴층의 제2 영역 사이에 배치되는 제2 절연층을 포함하는, 반도체 패키지.
  9. 제8 항에 있어서,
    상기 배선 패턴층은 상기 제1 반도체칩과 중첩되는 제1 개구부를 포함하고,
    상기 배선 패턴층은 상기 제2 반도체칩과 중첩되는 제2 개구부를 포함하고,
    상기 제1 개구부 및 제2 개구부는 상기 제2 절연층으로 채워지는, 반도체 패키지.
  10. 픽셀 매트릭스를 통해 영상을 표시하는 패널; 및
    상기 패널을 구동하는 반도체 패키지를 포함하는 구동부를 포함하되,
    상기 반도체 패키지는
    필름과,
    상기 필름 상에 배치되고, 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 배선 패턴층과,
    상기 배선 패턴층의 제1 영역 상에 배치되고, 상기 배선 패턴층과 전기적으로 연결되는 반도체칩과,
    상기 배선 패턴층의 제2 영역 상에 배치되는 제1 절연층과,
    상기 제1 절연층 상에 배치되고, 상기 반도체칩과 이격되는 제1 금속층과,
    상기 필름의 하면에 배치되는 제2 금속층과,
    상기 반도체칩과 상기 제1 금속층의 일부를 덮고, 합성수지로 형성되는 방열층을 포함하고,
    상기 제1 금속층은 구리(Cu) 및 알루미늄(Al) 중 어느 하나를 포함하고,
    상기 방열층은 에폭시(epoxy) 수지, 실리콘(Si) 화합물 및 알루미나(Al2O3) 중 어느 하나를 포함하는, 표시 장치.
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