KR20240023343A - 반도체 패키지 - Google Patents

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KR20240023343A
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fan
redistribution
layer
wiring
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김병호
고영찬
김경호
이용군
조명도
홍상석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 내부에 배치된 제1 관통홀에 대응되는 제1 팬인 영역, 및 상기 제1 팬인 영역을 둘러싸는 팬아웃 영역, 상기 팬아웃 영역을 사이에 두고 상기 제1 관통홀과 이격되어 배치된 제2 관통홀에 대응되는 제2 팬인 영역을 가지는 배선 기판; 상기 제1 관통홀에 배치된 제1 팬인 칩 구조체; 상기 제2 관통홀에 배치된 제2 팬인 칩 구조체; 상기 배선 기판의 하면에 배치되는 제1 재배선 요소를 포함하는 제1 재배선 구조체; 및 상기 배선 기판의 상면에 배치되는 제2 재배선 구조체를 포함하고, 상기 제1 팬인 칩 구조체는, 제1 칩, 상기 제1 칩 상에서 하면이 상기 제1 칩의 하면과 본딩되는 제2 칩, 및 상기 제2 칩의 상면 상에 형성된 칩 배선 구조체를 포함하고, 상기 제2 재배선 구조체는, 상기 팬인 영역 및 팬아웃 영역으로 연장되는 제2 재배선층, 상기 제2 재배선층과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아들, 상기 제2 재배선층, 및 상기 복수의 제2 재배선 비아들의 하면을 둘러싸는 씨드층을 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 팬아웃(Fan-Out) 반도체 패키지(Semiconductor Package)에 관한 것이다.
반도체 패키지의 성능을 향상시키기 위하여 반도체 패키지의 외부 연결 단자의 수를 증가시킬 필요가 있다. 외부 연결 단자의 수를 증가시키기 위하여 반도체 패키지의 평면적을 충분히 확보할 필요가 있다. 한편, 제조 비용 감소를 위하여 반도체 칩의 평면적을 감소시킬 필요가 있다. 증가된 수의 외부 연결 단자들을 위한 반도체 패키지의 충분한 평면적을 확보하면서 감소된 크기의 반도체 칩을 패키징하기 위하여 반도체 칩의 평면적보다 큰 평면적을 가지는 연결 구조체를 사용하여 반도체 칩을 외부 연결 단자들에 연결하는 팬-아웃 패키지가 개발되었다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 작은 평면적의 고성능 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 내부에 배치된 제1 관통홀에 대응되는 제1 팬인 영역, 및 상기 제1 팬인 영역을 둘러싸는 팬아웃 영역, 상기 팬아웃 영역을 사이에 두고 상기 제1 관통홀과 이격되어 배치된 제2 관통홀에 대응되는 제2 팬인 영역을 가지는 배선 기판; 상기 제1 관통홀에 배치된 제1 팬인 칩 구조체; 상기 제2 관통홀에 배치된 제2 팬인 칩 구조체; 상기 배선 기판의 하면에 배치되는 제1 재배선 요소를 포함하는 제1 재배선 구조체; 및 상기 배선 기판의 상면에 배치되는 제2 재배선 구조체를 포함하고, 상기 제1 팬인 칩 구조체는, 제1 칩, 상기 제1 칩 상에서 하면이 상기 제1 칩의 하면과 본딩되는 제2 칩, 및 상기 제2 칩의 상면 상에 형성된 칩 배선 구조체를 포함하고, 상기 제2 재배선 구조체는, 상기 팬인 영역 및 팬아웃 영역으로 연장되는 제2 재배선층, 상기 제2 재배선층과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아들, 상기 제2 재배선층, 및 상기 복수의 제2 재배선 비아들의 하면을 둘러싸는 씨드층을 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 내부에 배치된 제1 관통홀에 대응되는 제1 팬인 영역, 및 상기 제1 팬인 영역을 둘러싸는 팬아웃 영역, 상기 팬아웃 영역을 사이에 두고 상기 제1 관통홀과 이격되어 배치된 제2 관통홀에 대응되는 제2 팬인 영역을 가지는 배선 기판; 상기 제1 관통홀에 배치된 제1 팬인 칩 구조체; 상기 제2 관통홀에 배치된 제2 팬인 칩 구조체; 상기 배선 기판의 하면에 배치되는 제1 재배선 요소를 포함하는 제1 재배선 구조체; 상기 배선 기판의 상면에 배치되는 제2 재배선 구조체를 포함하고, 상기 제1 팬인 칩 구조체는, 제1 칩, 상기 제1 칩 상에서 하면이 상기 제1 칩의 하면과 본딩되는 제2 칩, 및 상기 제2 칩의 상면 상에 형성된 제1 칩 배선 구조체를 포함하고, 상기 제2 팬인 칩 구조체는, 제3 칩, 상기 제3 칩 상에서 하면이 상기 제3 칩의 하면과 본딩되는 제4 칩, 및 상기 제4 칩의 상면 상에 형성된 제2 칩 배선 구조체를 포함하고, 상기 제2 재배선 구조체는, 상기 팬인 영역 및 팬 아웃 영역으로 연장되는 제2 재배선층, 상기 제2 재배선층과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아들, 상기 제2 재배선층, 및 복수의 제2 재배선 비아들의 하면을 둘러싸는 씨드층을 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 내부에 배치된 제1 관통홀에 대응되는 제1 팬인 영역, 및 상기 제1 팬인 영역을 둘러싸는 팬아웃 영역, 상기 팬아웃 영역을 사이에 두고 상기 제1 관통홀과 이격되어 배치된 제2 관통홀에 대응되는 제2 팬인 영역을 가지는 배선 기판; 상기 제1 관통홀에 배치된 제1 팬인 칩 구조체; 상기 제2 관통홀에 배치된 제2 팬인 칩 구조체; 상기 배선 기판의 하면에 배치되는 제1 재배선 요소를 포함하는 제1 재배선 구조체; 및 상기 배선 기판의 상면에 배치되는 제2 재배선 구조체를 포함하고, 상기 제1 팬인 칩 구조체는 제1 칩, 상기 제1 칩 상에서 하면이 상기 제1 칩의 하면과 본딩되는 제2 칩, 및 상기 제2 칩의 상면 상에 형성된 칩 배선 구조체를 포함하고, 상기 제2 팬인 칩 구조체는 제3 칩 및 제3 칩 배선 패드를 포함하고, 상기 제1 재배선 요소는 상기 제3 칩 배선 패드와 전기적으로 연결되며, 상기 제2 재배선 구조체는 상기 팬인 영역 및 팬 아웃 영역으로 연장되는 제2 재배선층, 상기 제2 재배선층과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아들, 상기 제2 재배선층 및 복수의 제2 재배선 비아들의 하면을 둘러싸고 Ti-Cu 합금으로 구성된 씨드층을 포함하고, 상기 칩 배선 구조체는 칩 배선 패드를 더 포함하고, 상기 씨드층은 상기 칩 배선 패드와 전기적으로 연결되고, 상기 제1 칩 및 상기 제2 칩의 하면은 비활성면이고, 상기 제1 칩 및 상기 제2 칩의 상면은 활성면이고, 상기 제1 팬인 칩 구조체는 본딩층을 더 포함하고, 상기 본딩층은 상기 제1 칩과 상기 제2 칩 사이에 배치되어, 상기 제1 칩의 하면과 상기 제2 칩의 하면을 본딩 하도록 구성되고, 상기 배선 기판은 절연 기판 또는 반도체 기판으로 구성되고, 상기 제1 팬인 칩 구조체는 상기 제1 관통홀 내에 임베딩됨과 아울러 봉지층에 의해 밀봉되어 있고, 상기 제2 팬인 칩 구조체는 상기 제2 관통홀 내에 임베딩됨과 아울러 상기 봉지층에 의해 밀봉되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 따르면, 팬인 칩 구조체의 상단에 제2 재배선층을 형성하기 전에, 제2 재배선 절연층 내부에 금속으로 구성되는 씨드층을 형성함으로써 제2 재배선층의 두께를 더 얇게 형성할 수 있다. 제2 재배선층의 두께를 얇게 형성함으로써 제2 재배선층을 팬인 영역과 팬아웃 영역으로 연장되게 배치할 수 있고, 제2 재배선층과 전기적으로 연결된 칩과 다른 칩들 간의 전기적 신호 연결 길이를 줄일 수 있다. 또한, 팬인 영역에 배치된 칩과 팬 아웃 영역에 배치된 기판 배선 구조체 간의 전기적 신호 연결을 가능하게 할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 팬아웃 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 팬아웃 반도체 패키지를 나타낸 단면도이다
도 3은 도 2에서 도시된 "A" 부분을 확대한 확대도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 팬아웃 반도체 패키지의 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 팬아웃 반도체 패키지의 단면도이다.
도 6 내지 도 17은 도 1 및 도 2에 도시된 팬아웃 반도체 패키지의 제조 과정을 도시한 단면도들이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 팬아웃 반도체 패키지(100)를 나타낸 평면도이다.
도 1을 참조하면, 본 실시예의 팬아웃 반도체 패키지(100)는 기판 배선 패드(109), 제1 칩(111a), 제2 칩(113a), 제3 칩(111b), 및 제2 재배선층(159)을 포함할 수 있다. 제2 재배선층(159)은 제2 칩(113a)과 제3 칩(111b)의 일부분과 수직 상에서 겹치도록 배치될 수 있다. 제2 칩(113a)의 일부분과 겹치도록 배치되는 제2 재배선층(159)은 복수의 기판 배선 패드(109)와 수직 상에서 겹치도록 배치될 수 있다. 복수의 기판 배선 패드(109)는 제1 칩(111a), 제2 칩(113a), 및 제3 칩(111b)을 둘러 싸도록 배치될 수 있다.
팬아웃 반도체 패키지(100)는 패키지 온 패키지(Package on package, PoP) 타입의 반도체 패키지를 구성하는 하부 팬아웃 반도체 패키지(100) 또는 상부 팬아웃 반도체 패키지(100)일 수 있다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(100)를 나타낸 단면도이고, 도 3은 도 2에서 도시된 "A" 부분을 확대한 확대도이다.
도 2를 참조하면, 팬아웃(fan-out) 반도체 패키지(100)는 내부에 배치된 제1 관통홀(101ha)에 대응되는 제1 팬인(fan-in) 영역(FI1), 제1 팬인 영역(FI1)의 양측에 위치하는 센터 팬아웃 영역(CFO), 및 제1 엣지 팬아웃 영역(EFO1)을 가지는 배선 기판(106)을 포함할 수 있다. 또한, 배선 기판(106)은 팬아웃 반도체 패키지(100) 내부에 배치된 제2 관통홀(101hb)에 대응되는 제2 팬인 영역(FI2), 제2 팬인 영역(FI2)의 양측에 위치하는 센터 팬아웃 영역(CFO), 및 제2 엣지 팬아웃 영역(EFO2)을 가질 수 있다. 제1 팬인 영역(FI1) 및 제2 팬인 영역(FI2)을 통틀어 팬인 영역(FI)이라 명명할 수 있다. 센터 팬아웃 영역(CFO), 제1 엣지 팬아웃 영역(EFO1), 및 제2 엣지 팬아웃 영역(EFO2)을 통틀어 팬아웃 영역(FO)이라 명명할 수 있다.
일 실시예에 따르면, 배선 기판(106)은 절연 기판일 수 있다. 배선 기판(106)은 인쇄 회로 기판(PCB)일 수 있다. 또는, 배선 기판(106)은 프레임 기판으로 명명될 수 있다. 팬아웃 반도체 패키지(100)는 FOPLP(Fan Out Panel Level Package)형태의 패키지일 수 있다. 배선 기판(106)은 제1 관통홀(101ha) 및 제2 관통홀(101hb) 각각의 양측에 위치하는 바디(101), 바디(101) 내에 형성된 기판 배선 구조체(104), 및 기판 배선 패드들(107,109)을 포함할 수 있다.
제1 관통홀(101ha) 및 제2 관통홀(101hb)은 바디(101)의 상면과 하면을 관통할 수 있다. 바디(101)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 바디(101)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사?瀕?(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판 배선 구조체(104)는 바디(101) 내에 형성된 기판 배선층(103), 및 기판 배선층(103)을 서로 연결하는 기판 비아(105)를 포함할 수 있다. 기판 배선 패드들(107, 109)은 바디(101)의 하면에 위치하고 기판 배선 구조체(104)와 전기적으로 연결되는 제1 기판 배선 패드(107), 바디(101)의 상면에 위치하고 기판 배선 구조체(104)와 전기적으로 연결되는 제2 기판 배선 패드(109)를 포함할 수 있다.
제1 기판 배선 패드(107)는 바디(101)의 하면에 위치하는 기판 배선층(103)의 일부분일 수 있다. 제2 기판 배선 패드(109)는 바디(101)의 상면에 위치하는 기판 배선층(103)의 일부분일 수 있다. 제1 재배선 요소(141)는 기판 배선 패드(107,109)와 전기적으로 연결될 수 있다.
기판 배선층(103), 기판 비아(105) 및 기판 배선 패드들(107, 109)은 금속층으로 이루어질 수 있다. 예를 들면, 기판 배선층(103) 및 기판 배선 패드들(107, 109)은 ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foil), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 기판 비아(105)는 예를 들면, 구리, 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
팬아웃 반도체 패키지(100)는 제1 관통홀(101ha)에 배치된 제1 팬인 칩 구조체(FICS1)를 포함할 수 있다. 제1 팬인 칩 구조체(FICS1)는 팬인 칩 패키지 구조체라 명명할 수 있다. 일부 실시예에서, 제1 팬인 칩 구조체(FICS1)에 대응되는 배선 기판(106)이 제1 팬인 영역(FI1)에 해당할 수 있다. 팬아웃 반도체 패키지(100)는 제1 관통홀(101ha)을 둘러싸는 센터 팬아웃 영역(CFO)과 제1 엣지 팬아웃 영역(EFO1)을 포함할 수 있다. 또한, 팬아웃 반도체 패키지(100)는 제2 관통홀(101hb)에 배치된 제2 팬인 칩 구조체(FICS2)를 포함할 수 있다. 일부 실시예에서, 제2 팬인 칩 구조체(FICS2)에 대응되는 배선 기판(106)이 제2 팬인 영역(FI2)에 해당할 수 있다. 팬아웃 반도체 패키지(100)는 제2 관통홀(101hb)을 둘러싸는 센터 팬아웃 영역(CFO)과 제2 엣지 팬아웃 영역(EFO2)을 포함할 수 있다. 센터 팬아웃 영역(CFO), 제1 엣지 팬아웃 영역(EFO1), 및 제2 엣지 팬아웃 영역(EFO2)을 통틀어 팬아웃 영역(FO)이라 명명할 수 있다.
일 실시예에 따르면, 제1 팬인 칩 구조체(FICS1) 및 제2 팬인 칩 구조체(FICS2)의 상면은 배선 기판(106)의 상면보다 낮거나 같은 레벨에 위치할 수 있다. 일부 실시예에서, 제1 팬인 칩 구조체(FICS1) 및 제2 팬인 칩 구조체(FICS2)는 각각 제1 관통홀(101ha) 및 제2 관통홀(101hb)에 임베딩되어 있을 수 있다. 또한, 제1 팬인 칩 구조체(FICS1)의 높이(H1)는 제2 팬인 칩 구조체(FICS2)의 높이(H2)보다 낮거나 같을 수 있다.
제1 팬인 칩 구조체(FICS1)는 제1 적층 칩(115a) 및 제1 칩 배선 구조체(131a)를 포함할 수 있다. 제1 칩 배선 구조체(131a)는 칩 재배선 구조체라 명명될 수 있다. 제1 적층 칩(115a)은 제1 칩(111a) 및 제2 칩(113a)을 포함할 수 있다. 팬아웃 반도체 패키지(100)는 제1 적층 칩(115a)을 포함하여 집적 용량을 향상시킬 수 있다. 제2 팬인 칩 구조체(FICS2)는 제3 칩(111b)을 포함할 수 있다.
일 실시예에 따르면, 제1 적층 칩(115a) 또는 제3 칩(111b)은 개별 소자(individual device)를 포함할 수 있다. 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS image sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 적층 칩(115a)은 제1 칩(111a) 상에 제2 칩(113a)이 적층될 수 있다. 제1 적층 칩(115a)은 제1 칩(111a)과 제2 칩(113a)을 접착층(121)을 이용하여 본딩할 수 있다. 일 실시예에 따르면, 제1 칩(111a), 제2 칩(113a), 또는 제3 칩(111b)은 동종의 칩일 수 있다. 제1 칩(111a), 제2 칩(113a), 또는 제3 칩(111b)은 로직 칩, 전원 관리 칩(power management integrated circuit, PMIC 칩) 또는 메모리 칩일 수 있다. 일부 실시예에서, 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일 실시예에 따르면, 메모리 칩은 디램(dynamic random access memory, DRAM)칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
일 실시예에 따르면, 제1 칩(111a), 제2 칩(113a), 또는 제3 칩(111b)은 서로 이종의 칩일 수 있다. 예를 들어, 제1 칩(111a)은 앞서 설명한 로직 칩이고, 제2(113a)은 전원 관리칩이고, 제3 칩(111b)은 메모리 칩일 수 있다.
도 8을 함께 참조하면, 제1 칩(111a)은 상면(111aA) 및 하면(111aB)을 가질 수 있다. 상면(111aA)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(111aB)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제1 칩(111a)은 개별 소자들이 형성되는 활성면인 상면(111aA)이 아래쪽에 위치할 수 있다.
도 7을 함께 참조하면, 제2 칩(113a)은 상면 및 하면(113aB)을 가질 수 있다. 상면은 개별 소자들이 형성되는 활성면일 수 있고, 하면(113aB)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제2 칩(113a)은 개별 소자들이 형성되는 활성면인 상면이 위쪽에 위치할 수 있다.
제3 칩(111b)은 상면 및 하면을 가질 수 있다. 상면은 개별 소자들이 형성되는 활성면일 수 있고, 하면은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제3 칩(111b)은 개별 소자들이 형성되는 활성면인 상면이 위쪽에 위치할 수 있다.
제1 적층 칩(115a)은 제1 칩(111a)의 하면(111aB)과 제2 칩(113a)의 하면(113aB)이 접착층(121)을 이용하여 본딩될 수 있다. 제1 칩(111a)의 상면에는 제1 칩 패드(117a)가 배치될 수 있다. 제2 칩(113a)의 상면에는 제2 칩 패드(119a)가 배치될 수 있다. 제1 칩 패드(117a) 및 제2 칩 패드(119a)는 알루미늄 패드나 구리 패드와 같은 금속 패드일 수 있다. 제1 칩 패드(117a) 및 제2 칩 패드(119a)는 도전패드일 수 있다.
제1 칩 배선 구조체(131a)는 제2 칩(113a) 상에 배치될 수 있다. 제1 칩 배선 구조체(131a)는 센터 팬아웃 영역(CFO) 및 제1 엣지 팬아웃 영역(EFO1)을 제외한 제1 팬인 영역(FI1)의 내부에 배치될 수 있다. 제1 칩 배선 구조체(131a)는 제1 팬인 영역(FI1) 내에서 제2 칩 패드(119a)와 전기적으로 연결될 수 있다.
제1 칩 배선 구조체(131a)는 제1 팬인 영역(FI1) 내에서 사진식각공정에 의해 형성될 수 있다. 팬아웃 반도체 패키지(100)는 제1 팬인 영역(FI1) 내에서 사진식각공정에 의해 형성되는 제1 칩 배선 구조체(131a)를 구비하기 때문에 제2 칩(113a)의 설계 자유도를 증가시킬 수 있다.
제1 칩 배선 구조체(131a)는 제1 칩 배선 요소(127a)와 제1 칩 배선 패드(133a)를 포함할 수 있다. 제1 칩 배선 요소(127a)는 제1 칩 배선 절연층(129a) 내에 형성되는 제1 칩 배선층(123a) 및 제1 칩 배선층(123a)을 서로 전기적으로 연결하는 제1 칩 비아(125a)를 포함할 수 있다. 제1 칩 배선 패드(133a)는 제1 칩 배선 요소(127a)와 전기적으로 연결될 수 있다.
제1 칩 배선 패드(133a)는 최상부에 위치하는 제1 칩 배선층(123a)의 일부분일 수 있다. 제1 칩 배선 요소(127a)는 기판 배선 구조체(104)와 동일한 물질로 형성될 수 있다. 제1 칩 배선 패드(133a)는 기판 배선 패드들(107, 109)과 동일한 물질로 형성될 수 있다.
팬아웃 반도체 패키지(100)는 제1 재배선 구조체(145)를 포함할 수 있다. 제1 재배선 구조체(145)는 배선 기판(106)의 하면, 제1 팬인 칩 구조체(FICS1)의 하면, 및 제2 팬인 칩 구조체(FICS2)의 하면 상에 배치될 수 있다. 제1 재배선 구조체(145)는 제1 재배선 절연층(143) 내에서 팬인 영역(FI) 및 팬아웃 영역(FO)으로 연장됨과 아울러 재배선된 제1 재배선 요소(141)를 포함할 수 있다. 제1 재배선 요소(141)는 제1 재배선층(137), 및 제1 재배선층(137)을 연결하는 제1 재배선 비아(139)를 포함할 수 있다.
제1 재배선 요소(141)는 제1 팬인 영역(FI1)에서 제1 칩 패드(117a)와 전기적으로 연결될 수 있다. 제1 재배선 요소(141)는 기판 배선 구조체(104)와 동일한 물질로 형성될 수 있다.
제1 재배선 구조체(145)는 제1 재배선 요소(141)와 전기적으로 연결된 제1 재배선 패드(149)를 포함할 수 있다. 제1 재배선 패드(149)는 제1 재배선 절연층(143)의 상면에 위치하는 제1 재배선층(137)의 일부분일 수 있다.
제1 재배선 패드(149)는 기판 배선 패드들(107, 109)과 동일한 물질로 형성될 수 있다. 제1 재배선 패드(149) 상에는 배리어 금속층(153), 예컨대 니켈층이나 구리층이 형성될 수 있다. 배리어 금속층(153)은 제1 보호층(151)에 의해 전기적으로 분리될 수 있다.
제1 보호층(151)의 하면은 배리어 금속층(153)의 하면과 동일면을 가질 수 있다. 제1 재배선 패드(149)는 제1 보호층(151)에 의해 전기적으로 분리될 수 있다. 배리어 금속층(153) 상에는 제1 외부 연결 단자(175), 예컨대 솔더볼이 형성될 수 있다.
팬아웃 반도체 패키지(100)는 봉지층(135, encapsulation layer)을 포함할 수 있다. 봉지층(135)은 제1 관통홀(101ha) 내에 임베딩된 제1 팬인 칩 구조체(FICS1), 제2 관통홀(101hb) 내에 임베딩된 제2 팬인 칩 구조체(FICS2), 및 배선 기판(106) 상에 형성될 수 있다. 봉지층(135)은 제1 관통홀(101ha) 내의 제1 팬인 칩 구조체(FICS1) 및 제2 관통홀(101hb) 내의 제2 팬인 칩 구조체(FICS2)의 양측면에 형성될 수 있다. 봉지층(135)은 평면적으로 제1 관통홀(101ha) 내의 제1 팬인 칩 구조체(FICS1) 및 제2 관통홀(101hb) 내의 제2 팬인 칩 구조체(FICS2)를 둘러쌀 수 있다. 봉지층(135)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
일 실시예에 따르면, 팬아웃 반도체 패키지(100)는 제2 재배선 구조체(156)를 포함할 수 있다. 제2 재배선 구조체(156)는 배선 기판(106)의 상면 및 제1 칩 배선 구조체(131a)의 상면 상에 배치될 수 있다. 제2 재배선 구조체(156)는 봉지층(135) 내에 형성될 수 있다.
제2 재배선 구조체(156)는 팬아웃 영역(FO)으로 연장됨과 아울러 재배선된 제2 재배선 요소(160) 및 제2 재배선 요소(160)의 하면에 형성된 씨드층(154)을 포함할 수 있다. 제2 재배선 요소(160)는 제2 재배선층(159) 및 제2 재배선 비아(157)를 포함할 수 있다. 제2 재배선 요소(160)는 제1 팬인 칩 구조체(FICS1)의 제1 칩 배선 패드(133a)와 전기적으로 연결될 수 있다. 기판 배선 패드(107, 109)는 씨드층(154)과 전기적으로 연결될 수 있다.
제2 재배선층(159)은 평면적으로 팬인 영역(FI)에서 팬아웃 영역(FO)으로 연장되어 재배선될 수 있다. 복수의 제2 재배선 비아(157)들은 제2 재배선층(159)과 일체로 형성되어 아래로 연장될 수 있다. 제2 재배선 요소(160)는 팬인 영역(FI)에서 제2 칩 패드(119a)와 전기적으로 연결되어 있을 수 있다. 도 2 및 도 3은 단면도이기 때문에 제2 재배선층(159)이 이격되어 있는 것으로 도시한다. 제2 재배선 요소(160)는 기판 배선 구조체(104)와 동일한 물질로 형성될 수 있다.
씨드층(154)은 팬인 영역(FI)에서 팬아웃 영역(FO)으로 연장된 제2 재배선층(159)의 하면을 둘러싸도록 형성될 수 있다. 또한, 씨드층(154)은 제2 재배선층(159)과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아(157)들의 하면을 둘라싸도록 형성될 수 있다. 씨드층(154)은 Ti-Cu 합금으로 구성될 수 있다. 제2 재배선층(159)을 형성하기 전에 씨드층(154)을 형성함으로써, 씨드층(154)이 없이 산화물 또는 질화물로 구성된 제3 재배선 절연층(165) 상에 금속으로 이루어진 제2 재배선층(159)을 형성하는 경우보다, 제2 재배선층(159)을 더욱 미세하게 형성할 수 있다. 씨드층(154)은 제1 칩 배선 구조체(131a)에 포함되는 제1 칩 배선 패드(133a)와 전기적으로 연결될 수 있다. 또한 씨드층(154)은 기판 배선 구조체(104)에 포함되는 제2 기판 배선 패드(109)와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 팬아웃 반도체 패키지(100)는 제3 재배선 구조체(166)를 포함할 수 있다. 제3 재배선 구조체(166)는 제2 재배선 구조체(156) 상에 배치될 수 있다. 제3 재배선 구조체(166)는 제3 재배선 절연층(165) 내에 형성될 수 있다.
제3 재배선 구조체(166)는 제3 재배선 비아(167)을 포함할 수 있다. 제3 재배선 비아(167)은 제2 재배선층(159)과 전기적으로 연결되어 있을 수 있다. 또한 제3 재배선 비아(167)는 제3 재배선 패드(169)와 전기적으로 연결되어 있을 수 있다. 제3 재배선 패드(169)는 제2 재배선층(159)의 일부분일 수 있다.
제3 재배선 패드(169)는 제2 보호층(171)에 의해 전기적으로 분리될 수 있다. 제3 재배선 패드(169)는 기판 배선 패드들(107, 109)과 동일한 물질로 형성될 수 있다. 제3 재배선 패드(169)는 패드 노출홀(173)에 의해 외부로 노출될 수 있다. 제3 재배선 패드(169) 상에는 제2 외부 연결 단자(미도시), 예컨대 제2 솔더 볼이 형성될 수 있다.
이상과 같이 본 발명의 팬아웃 반도체 패키지(100)는 제1 적층 칩(115a)을 포함하여 집적 용량을 향상시킬 수 있고, 제1 적층 칩(115a)을 포함하는 제1 팬인 칩구조체(FICS1)와 일정한 간격을 두고 제2 재배선층(137)과 전기적으로 연결된 제2 팬인 칩구조체(FICS2)을 형성함으로써, 제1 팬인 칩 구조체(FICS1)과 제2 팬인 칩 구조체(FICS2) 간의 신호 연결 길이를 줄일 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 팬아웃 반도체 패키지(200)의 단면도이다.
구체적으로, 팬아웃 반도체 패키지(200)은 도 1 내지 도 3의 팬아웃 반도체 패키지(100)과 비교할 때, 제2 팬인 칩 구조체(FICS2)가 제2 적층칩(115b)를 포함한다는 것을 제외하고는 거의 동일할 수 있다. 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4에서 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
팬아웃 반도체 패키지(200)는 제2 관통홀(101hb)에 배치된 제2 팬인 칩 구조체(FICS2)를 포함할 수 있다. 일부 실시예에서, 제2 팬인 칩 구조체(FICS2)에 대응되는 배선 기판(106)이 제2 팬인 영역(FI2)에 해당할 수 있다.
제2 팬인 칩 구조체(FICS2)는 제2 적층 칩(115b) 및 제2 칩 배선 구조체(131b)를 포함할 수 있다. 제2 칩 배선 구조체(131b)는 칩 재배선 구조체라 명명될 수 있다. 제2 적층 칩(115b)은 제3 칩(111b) 및 제4 칩(113b)을 포함할 수 있다. 팬아웃 반도체 패키지(200)는 제2 적층 칩(115a)을 포함하여 집적 용량을 향상시킬 수 있다.
일 실시예에 따르면, 제2 적층 칩(115b)은 개별 소자를 포함할 수 있다. 개별 소자는 다양한 미세 전자 소자, 예를 들면 CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI, CIS 등과 같은 이미지 센서, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.
제2 적층 칩(115b)은 제3 칩(111b) 상에 제4 칩(113b)이 적층될 수 있다. 제2 적층 칩(115b)은 제3 칩(111b)과 제4 칩(113b)을 접착층(121)을 이용하여 본딩할 수 있다. 일 실시예에 따르면, 제3 칩(111b)과 제4 칩(113b)은 동종의 칩일 수 있다. 제3 칩(111b)과 제4 칩(113b)은 로직 칩, 전원 관리 칩 또는 메모리 칩일 수 있다. 일부 실시예에서, 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있다.
일 실시예에 따르면, 메모리 칩은 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다.
일 실시예에 따르면, 제3 칩(111b)과 제4 칩(113b)은 서로 이종의 칩일 수 있다. 예를 들어, 제3 칩(111b)은 앞서 설명한 로직 칩이고, 제4 칩(113b)은 메모리 칩일 수 있다.
제3 칩(111b)은 상면 및 하면을 가질 수 있다. 상면은 개별 소자들이 형성되는 활성면일 수 있고, 하면은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제3 칩(111b)은 개별 소자들이 형성되는 활성면인 상면이 아래쪽에 위치할 수 있다.
도 7을 함께 참조하면, 제2 칩(113a)은 상면 및 하면(113aB)을 가질 수 있다. 상면은 개별 소자들이 형성되는 활성면일 수 있고, 하면(113aB)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제2 칩(113a)은 개별 소자들이 형성되는 활성면인 상면이 위쪽에 위치할 수 있다.
제3 칩(111b)은 상면 및 하면을 가질 수 있다. 상면은 개별 소자들이 형성되는 활성면일 수 있고, 하면은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제3 칩(111b)은 개별 소자들이 형성되는 활성면인 상면이 위쪽에 위치할 수 있다.
제1 적층 칩(115a)은 제1 칩(111a)의 하면(111aB)과 제2 칩(113a)의 하면(113aB)이 접착층(121)을 이용하여 본딩될 수 있다. 제1 칩(111a)의 상면에는 제1 칩 패드(117a)가 배치될 수 있다. 제2 칩(113a)의 상면에는 제2 칩 패드(119a)가 배치될 수 있다. 제1 칩 패드(117a) 및 제2 칩 패드(119a)는 알루미늄 패드나 구리 패드와 같은 금속 패드일 수 있다. 제1 칩 패드(117a) 및 제2 칩 패드(119a)는 전기적으로 도통하는 도전 패드일 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 팬아웃 반도체 패키지(400)의 단면도이다.
구체적으로, 팬아웃 반도체 패키지(400)는 도 2의 팬아웃 반도체 패키지(100)와 비교할 때 복수개의 상부 칩(214)들을 포함하는 상부 패키지(200T)가 적층된 적층 패키지인 것을 제외하고는 동일할 수 있다. 도 5에서, 도 2와 동일한 참조 번호는 간단히 설명하거나 생략한다. 여기서, 팬아웃 반도체 패키지(100)는 하부 패키지(200B)로 명명한다.
팬아웃 반도체 패키지(400)는 하부 패키지(200B) 및 상부 패키지(200T)를 포함하는 적층 패키지일 수 있다. 하부 패키지(200B)의 제3 재배선 패드(169) 상에 제2 외부 연결 단자(204), 예컨대 제2 솔더 볼이 형성될 수 있다. 제2 외부 연결 단자(204) 상에 상부 패키지(200T)가 부착될 수 있다.
상부 패키지(200T)는 상부 배선 기판(202) 상에 부착된 상부 칩(214)을 포함할 수 있다. 상부 칩(214)은 제1 상부 칩(210) 및 제2 상부 칩 (212)을 포함할 수 있다. 제1 상부 칩(210) 및 제2 상부 칩(212)은 본딩 와이어(216)에 의해 상부 배선 기판(202)과 연결될 수 있다. 상부 칩(221)은 메모리 칩이나 컨트롤러 칩을 포함할 수 있다. 상부 패키지(200T)는 상부 칩(214)의 적어도 일부를 감싸는 상부 봉지층(218)을 포함할 수 있다.
도 6 내지 도 17은 도 1 및 도 2에 도시된 팬아웃 반도체 패키지(100)의 제조 과정을 도시한 단면도들이다.
구체적으로, 도 6 내지 도 17에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6 내지 도 17에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 제2 칩(113a) 및 제2 칩(113a) 상에 위치하는 칩 배선 구조체(131a)를 형성한다. 먼저, 제2 칩(113a)을 준비한다. 제2 칩(113a)은 상면(113aA) 및 하면(113aB)을 가질 수 있다. 앞서 설명한 바와 같이 상면(113aA)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(113aB)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제2 칩(113a)은 개별 소자들이 형성되는 활성면인 상면(113aA)이 위쪽에 위치할 수 있다. 제2 칩(113a)의 상면(113aA)에는 제2 칩 패드(119a)가 배치될 수 있다.
다음에, 제2 칩(113a) 상에 제1 칩 배선 구조체(131a)를 형성한다. 제1 칩 배선 구조체(131a)는 제2 칩 패드(119a)와 전기적으로 연결될 수 있다. 제1 칩 배선 구조체(131a)는 사진식각공정에 의해 형성될 수 있다. 제1 칩 배선 구조체(131a)는 사진식각공정에 의해 형성되기 때문에 제2 칩(113a)은 설계 자유도를 향상시킬 있다.
제1 칩 배선 구조체(131a)는 제1 칩 배선 요소(127a)와 제1 칩 배선 패드(133a)를 포함할 수 있다. 제1 칩 배선 요소(127a)는 제1 칩 배선 절연층(129a) 내에 형성되는 제1 칩 배선층(123a), 및 제1 칩 배선층(123a)을 서로 전기적으로 연결하는 제1 칩 비아(125a)를 포함할 수 있다. 제1 칩 배선 패드(133a)는 제1 칩 배선 요소(127a)와 전기적으로 연결될 수 있다. 제1 칩 배선 패드(133a)는 최상부에 위치하는 제1 칩 배선층(123a)과 동일 층일 수 있다.
도 7을 참조하면, 제1 칩(111a)을 준비한다. 제1 칩(111a)은 상면(111aA) 및 하면(111aB)을 가질 수 있다. 상면(111aA)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(111aB)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제1 칩(111a)은 편의상 개별 소자들이 형성되는 활성면인 상면(111aA)이 아래쪽에 위치하는 것을 도시한다.
도 8을 참조하면, 제1 팬인 칩 구조체(FICS1)를 형성한다. 제2 칩(113a)의 하면과 제1 칩(111a)의 하면을 접착층(121)으로 본딩함으로써 제1 적층 칩(115a)을 제조한다. 제1 적층 칩(115a) 상에는 제1 칩 배선 구조체(131a)가 형성될 수 있다. 이에 따라, 제1 적층 칩(115a), 및 제1 적층 칩(115a) 상에 위치하는 제1 칩 배선 구조체(131a)를 포함하는 제1 팬인 칩 구조체(FICS1)가 제조될 수 있다.
도 9를 참조하면, 제1 관통홀(101ha) 및 제2 관통홀(101hb)을 갖는 배선 기판(106)을 준비한다. 배선 기판(106)은 절연 기판일 수 있다. 배선 기판(106)은 제1 관통홀(101ha) 및 제2 관통홀(101hb)의 양측에 위치하는 바디(101), 바디(101) 내에 형성된 기판 배선 구조체(104), 및 기판 배선 패드들(107, 109)을 포함할 수 있다.
기판 배선 구조체(104)는 바디(101) 내에 형성된 기판 배선층(103), 및 기판 배선층(103)을 서로 연결하는 기판 비아(105)를 포함할 수 있다. 기판 배선 패드들(107, 109)은 바디(101)의 하면(101b)에 위치하는 제1 기판 배선 패드(107), 바디(101)의 상면(101a)에 위치하는 제2 기판 배선 패드(109)를 포함할 수 있다. 제1 기판 배선 패드(107)는 바디(101)의 하면(101b)에 위치하는 기판 배선층(103)의 일부분일 수 있다. 제2 기판 배선 패드(109)는 바디(101)의 상면(101a)에 위치하는 기판 배선층(103)의 일부분일 수 있다.
계속하여, 제1 관통홀(101h)이 형성된 배선 기판(106)을 테이프 기판(181) 상에 부착한다. 최하면에 위치하는 제1 기판 배선 패드(107)가 테이프 기판(181)에 부착되게 배선 기판(106)을 테이프 기판(181) 상에 부착한다. 이렇게 되면, 테이프 기판(181) 상에 제1 관통홀(101ha)과 제2 관통홀(101hb)이 간격을 두고 배치되고, 제1 관통홀(101ha)과 제2 관통홀(101hb)의 양측 부분에 바디(101)가 위치할 수 있다.
도 10을 참조하면, 배선 기판(106)의 제1 관통홀(101ha) 내에 제1 칩 패드(117a)를 아래로 하여 제1 팬인 칩 구조체(FICS1)를 테이프 기판(181)에 부착시킨다. 즉 제1 칩 패드(117a)가 형성된 상면(111a)을 아래로 하여 제1 칩(111a)을 테이프 기판(181)에 부착시킨다. 또한, 배선 기판(106)의 제2 관통홀(101hb) 내에 제3 칩 패드(117b)를 아래로 하여 제2 팬인 칩 구조체(FICS2)를 테이프 기판(181)에 부착시킨다. 즉 제3 칩 패드(117b)가 형성된 상면을 아래로 하여 제3 칩(111b)을 테이프 기판(181)에 부착시킨다. 이때, 제1 팬인 칩 구조체(FICS1)의 높이(H1)는 제2 팬인 칩 구조체(FICS2)의 높이(H2)보다 낮거나 같을 수 있다.
이렇게 되면, 제1 칩(111a) 상에 본딩된 제2 칩(113a)을 포함하는 제1 적층 칩(115a), 및 제1 적층 칩(115a) 상에 위치하는 제1 칩 배선 구조체(131a)를 포함하는 제1 팬인 칩 구조체(FICS1)가 제1 관통홀(101ha) 내에 위치할 수 있다. 제1 칩 배선 구조체(131a)의 상면은 배선 기판(106)을 구성하는 바디(101)의 상면(101a)보다 낮거나 같은 레벨에 위치할 수 있다. 또한, 제3 칩(111b)을 포함하는 제2 팬인 칩 구조체(FICS2)가 제2 관통홀(101hb) 내에 위치할 수 있다.
제1 팬인 칩 구조체(FICS1) 및 제2 팬인 칩 구조체(FICS2)를 테이프 기판(181)에 부착할 때, 제1 팬인 칩 구조체(FICS1) 및 제2 팬인 칩 구조체(FICS2)는 배선 기판(106)의 일 측면과 이격되어 위치시킬 수 있다. 제1 적층 칩(115a)은 배선 기판(106)과 이격되면 테이프 기판(181)의 표면이 노출될 수 있다.
도 11을 참조하면, 테이프 기판(181) 상에서 제1 팬인 칩 구조체(FICS1), 제2 팬인 칩 구조체(FICS2), 및 배선 기판(106)을 밀봉하는 봉지층(135)을 형성한다. 봉지층(135)은 제1 팬인 칩 구조체(FICS1), 제2 팬인 칩 구조체(FICS2), 및 배선 기판(106)을 충분히 밀봉하도록 두껍게 형성한다.
계속하여, 봉지층(135) 상에 제1 캐리어 기판(183)을 부착한다. 제1 캐리어 기판(183)은 절연 기판이나 반도체 기판일 수 있다.
도 12를 참조하면, 테이프 기판(도 11의 171)을 제거한다. 계속하여, 제1 팬인 칩 구조체(FICS1)를 구성하는 제1 칩(111a)의 상면(111aA) 및 배선 기판(106)의 하면(101b) 상에 제1 재배선 구조체(145)를 형성한다. 제1 재배선 구조체(145)는 배선 기판(106)의 하면(101b) 및 제1 팬인 칩 구조체(FICS1)의 하면 상에 배치될 수 있다.
제1 재배선 구조체(145)는 제1 재배선 절연층(143), 제1 재배선 요소(141) 및 제1 재배선 패드(149)를 포함할 수 있다. 제1 재배선 요소(141)는 제1 재배선층(137), 및 제1 재배선층(137)을 연결하는 제1 재배선 비아(139)를 포함할 수 있다.
제1 재배선 요소(141)는 제1 칩 패드(117a)와 전기적으로 연결되어 있을 수 있다. 제1 재배선 구조체(145)는 앞서 설명한 바와 같이 팬아웃 영역으로 연장되어 제1 기판 배선 패드(107)와 전기적으로 연결될 수 있다. 따라서, 제1 재배선 요소(141)는 제1 기판 배선 패드(107)와 전기적으로 연결될 수 있다.
제1 재배선 패드(149)는 제1 재배선 구조체(145)와 전기적으로 연결될 수 있다. 제1 재배선 패드(149)는 제1 재배선 절연층(143)의 상면에 위치하는 제1 재배선층(137)의 일부분일 수 있다.
계속하여, 제1 재배선 패드(149) 상에 제1 보호층(151)에 의해 분리되는 배리어 금속층(153)이 형성될 수 있다. 제1 보호층(151)은 절연층, 예컨대 산화층이나 질화층으로 형성한다.
도 13을 참조하면, 제1 캐리어 기판(도 12의 183)을 제거한다. 이후, 봉지층(135)의 일부를 식각하여 리세스 영역(RS)을 형성할 수 있다. 봉지층(135)의 일부를 식각하는 공정은 마스크를 이용한 포토레지스트 공정일 수 있다. 리세스 영역(RS)은 바디(101)의 상면(101a)에 위치하는 제2 기판 배선 패드(109)와 제1 칩 배선 구조체(131a) 상단에 위치하는 제1 칩 배선 패드(133a)의 일부분이 노출될 수 있도록 형성될 수 있다.
도 14를 참조하면, 바디(101)의 상면(101a)에 위치하는 제2 기판 배선 패드(109)와 제1 칩 배선 구조체(131a) 상단에 위치하는 제1 칩 배선 패드(133a)의 일부분이 노출되도록 형성된 리세스 영역(RS)에 씨드층(154)이 형성될 수 있다. 씨드층(154)은 리세스 영역(RS)과 봉지층(135)의 상단 표면을 덮도록 형성될 수 있다. 구체적으로, 씨드층(154)은 스퍼터링(Sputtering) 공정에 의해 리세스 영역(RS)과 봉지층(135)의 상단 표면에 증착될 수 있다. 상기 스퍼터링 공정은 금속으로 구성된 층을 형성하기 위한 공정 중 하나로서 물리적 기상 증착(Physical vapor deposition)의 한 종류일 수 있다. 씨드층(154)은 Cu-Ti 합금으로 구성될 수 있다.
도 15를 참조하면, 씨드층(154)의 일부를 식각한 후, 씨드층(154) 상단에 제2 재배선 요소(160)를 형성할 수 있다. 제2 재배선 요소(160)를 형성함으로써, 제1 칩 배선 구조체(131a) 상단에 제2 재배선 구조체(156)를 완성할 수 있다. 제2 재배선 구조체(156)는 씨드층(154) 및 제2 재배선 요소(160)를 포함한다. 제2 재배선 요소(160)는 제2 재배선층(159)과 제2 재배선 비아(157)를 포함한다. 제2 재배선 구조체(156)를 형성한 후, 제2 재배선 구조체(156)를 덮는 제3 재배선 절연층(165)를 형성할 수 있다. 예를 들어, 제3 재배선 절연층(165)은 산화층이나 질화층으로 형성할 수 있다.
제2 재배선층(159)은 평면적으로 팬인 영역(FI)에서 팬아웃 영역(FO)으로 연장되어 재배선될 수 있다. 복수의 제2 재배선 비아(157)들은 제2 재배선층(159)과 일체로 형성되어 아래로 연장될 수 있다. 제2 재배선 요소(160)는 팬인 영역(FI)에서 제2 칩 패드(119a)와 전기적으로 연결되어 있을 수 있다. 도 2 및 도 3은 단면도이기 때문에 제2 재배선층(159)이 이격되어 있는 것으로 도시한다. 제2 재배선 요소(160)는 기판 배선 구조체(104)와 동일한 물질로 형성될 수 있다.
씨드층(154)은 팬인 영역(FI)에서 팬아웃 영역(FO)으로 연장된 제2 재배선층(159)의 하면을 둘러싸도록 형성될 수 있다. 또한, 씨드층(154)은 제2 재배선층(159)과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아(157)들의 하면을 둘라싸도록 형성될 수 있다. 씨드층(154)은 Ti-Cu 합금으로 구성될 수 있다. 씨드층(154)은 제1 칩 배선 구조체(131a)에 포함되는 제1 칩 배선 패드(133a)와 전기적으로 연결될 수 있다. 또한 씨드층(154)은 기판 배선 구조체(104)에 포함되는 제2 기판 배선 패드(109)와 전기적으로 연결될 수 있다.
이후, 제2 재배선층(159) 상에 제3 재배선 구조체(166)를 형성한다. 제3 재배선 구조체(166)는 제3 재배선 비아(167)와 제3 재배선 패드(169)를 포함할 수 있다. 제3 재배선 비아(167)는 제3 재배선 패드(169)와 제2 재배선층(159)를 전기적으로 연결할 수 있다.
도 16 및 도 17을 참조하면, 제3 재배선 패드(169)는 제2 재배선층(159)의 일부분일 수 있다. 제2 재배선 패드(163)는 제2 보호층(171)에 의해 전기적으로 분리될 수 있다. 제2 재배선 패드(163)는 패드 노출홀(173)에 의해 외부로 노출될 수 있다. 계속하여, 제2 캐리어 기판(185)을 제거한다. 배리어 금속층(153) 상에는 제1 외부 연결 단자(175), 예컨대 솔더볼을 형성하면 팬아웃 반도체 패키지(100)가 제조될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
FI1: 제1 팬인 영역 FI2: 제2 팬인 영역
FICS1: 제1 팬인 칩 구조체 FICS2: 제2 팬인 칩 구조체
106: 배선 기판 115a: 제1 적층칩
115b: 제2 적층칩 135: 봉지층
141: 제1 재배선 요소 143: 제1 재배선 절연층
145: 제1 재배선 구조체 154: 씨드층
156: 제2 재배선 구조체 160: 제2 재배선 요소
165: 제3 재배선 절연층 166: 제3 재배선 구조체
175: 제1 외부 연결 단자

Claims (10)

  1. 내부에 배치된 제1 관통홀에 대응되는 제1 팬인 영역, 및 상기 제1 팬인 영역을 둘러싸는 팬아웃 영역, 상기 팬아웃 영역을 사이에 두고 상기 제1 관통홀과 이격되어 배치된 제2 관통홀에 대응되는 제2 팬인 영역을 가지는 배선 기판;
    상기 제1 관통홀에 배치된 제1 팬인 칩 구조체;
    상기 제2 관통홀에 배치된 제2 팬인 칩 구조체;
    상기 배선 기판의 하면에 배치되는 제1 재배선 요소를 포함하는 제1 재배선 구조체; 및
    상기 배선 기판의 상면에 배치되는 제2 재배선 구조체를 포함하고,
    상기 제1 팬인 칩 구조체는,
    제1 칩, 상기 제1 칩 상에서 하면이 상기 제1 칩의 하면과 본딩되는 제2 칩, 및 상기 제2 칩의 상면 상에 형성된 칩 배선 구조체를 포함하고,
    상기 제2 재배선 구조체는,
    상기 팬인 영역 및 팬아웃 영역으로 연장되는 제2 재배선층, 상기 제2 재배선층과 일체로 형성되어 아래로 연장되는 복수의 제2 재배선 비아들, 상기 제2 재배선층, 및 상기 복수의 제2 재배선 비아들의 하면을 둘러싸는 씨드층을 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  2. 제1 항에 있어서,
    상기 씨드층은 Ti-Cu 합금으로 구성된 것을 특징으로 하는 팬아웃 반도체 패키지.
  3. 제1 항에 있어서,
    상기 칩 배선 구조체는,
    칩 배선 패드를 더 포함하고, 상기 씨드층은 상기 칩 배선 패드와 전기적으로 연결되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 팬인 칩 구조체는 제3 칩 및 제3 칩 배선 패드를 포함하고,
    상기 제1 재배선 요소는 상기 제3 칩 배선 패드와 전기적으로 연결되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 팬인 칩 구조체의 높이는 상기 제2 팬인 칩 구조체의 높이보다 낮거나 같은 것을 특징으로 하는 팬아웃 반도체 패키지.
  6. 제1 항에 있어서,
    상기 팬아웃 영역에 배치된 기판 배선 구조체를 더 포함하고,
    상기 복수의 제2 재배선 비아들 중 일부는 상기 기판 배선 구조체의 상면을 향해 연장된 것을 특징으로 하는 팬아웃 반도체 패키지
  7. 제6 항에 있어서,
    상기 기판 배선 구조체는,
    기판 배선 패드를 더 포함하고, 상기 제1 재배선 요소는 상기 기판 배선 패드와 전기적으로 연결되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  8. 제7 항에 있어서,
    상기 기판 배선 패드는 상기 씨드층과 전기적으로 연결되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 칩 및 상기 제2 칩의 하면의 비활성면이고, 상기 제1 칩 및 제2 칩의 상면은 활성면인 것을 특징으로 하는 팬아웃 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 팬인 칩 구조체는 본딩층을 더 포함하고,
    상기 본딩층은,
    상기 제1 칩과 상기 제2 칩 사이에 배치되어, 상기 제1 칩의 하면과 상기 제2 칩의 하면을 본딩 하도록 구성된 것을 특징으로 하는 팬아웃 반도체 패키지.
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