KR20240022027A - 표시 장치 및 이의 제조 방법 - Google Patents

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신현억
박준용
배준우
송도근
정용빈
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 적어도, 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 포함하는 기판; 상기 기판의 상기 트랜치 영역의 프로파일을 따라 굴곡되어 홈 부를 형성하는 전극 패턴; 상기 홈 부에 개재되는 평탄층; 상기 기판, 상기 전극 패턴 및 상기 평탄층을 덮는 제1 절연층; 및 상기 제1 절연층 상에 배치되는 발광 소자를 포함하되, 상기 평탄층은 유무기 복합 물질을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 표시 장치 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid CrysLAl Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 배선 두께에 의한 장치 신뢰성 저하를 방지하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 배선 두께에 의한 장치 신뢰성 저하를 방지하는 표시 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 적어도, 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 포함하는 기판; 상기 기판의 상기 트랜치 영역의 프로파일을 따라 굴곡되어 홈 부를 형성하는 전극 패턴; 상기 홈 부에 개재되는 평탄층; 상기 기판, 상기 전극 패턴 및 상기 평탄층을 덮는 제1 절연층; 및 상기 제1 절연층 상에 배치되는 발광 소자를 포함하되, 상기 평탄층은 유무기 복합 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 적어도, 기판 상에 배치되고, 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 포함하는 제1 절연층; 상기 트랜치의 프로파일을 따라 굴곡되어 홈 부를 형성하는 전극 패턴; 상기 홈 부에 개재되는 평탄층; 상기 제1 절연층, 상기 전극 패턴 및 상기 평탄층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 배치되는 발광 소자를 포함하되, 상기 평탄층은 유무기 복합 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치 제조 방법은 적어도, 기판을 준비하는 단계; 상기 기판에 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 형성하는 단계; 상기 기판 상에 일부분이 상기 트랜치 영역의 프로파일을 따라 굴곡되는 전극 물질층을 형성하는 단계; 상기 전극 물질층 상에 유무기 복합 물질층을 형성하는 단계; 상기 유무기 복합 물질층을 식각하여 상기 전극 물질층의 상기 일부분 상에 개재되는 평탄층을 형성하는 단계; 상기 평탄층에 의해 커버되지 않는 상기 전극 물질층의 일 부분을 선택적으로 식각하는 단계; 및 상기 기판의 상기 평탄 영역, 상기 평탄층 및 상기 전극 물질층 상에 제1 절연층을 형성하는 단계를 포함할 수 있다.
일 실시예에 따른 표시 장치는 장치 신뢰성이 향상될 수 있다.
일 실시예에 따른 표시 장치 제조 방법은 장치 신뢰성이 향상된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 전자 기기의 개략적인 사시도이다.
도 2는 일 실시예에 따른 전자 기기에 포함되는 표시 장치를 보여주는 사시도이다.
도 3은 일 실시예에 따른 표시 장치의 표시 패널을 도시하는 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 5는 도 4의 A1 영역을 확대한 확대도이다.
도 6 내지 도 13은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다.
도 14는 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 17은 도 16의 A2 영역을 확대한 확대도이다.
도 18 내지 도 20은 도 16의 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다
도 21은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 24는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하", "좌" 및 "우"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 전자 기기의 개략적인 사시도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시한다. 전자 기기(1)는 표시 화면을 제공하는 모든 전자 기기를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 전자 기기(1)에 포함될 수 있다.
도 1에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직이고, 제1 방향(DR1) 및 제3 방향(DR3)은 서로 수직이며, 제2 방향(DR2) 및 제3 방향(DR3)은 서로 수직일 수 있다. 제1 방향(DR1)은 도면 상 가로 방향을 의미하고, 제2 방향(DR2)은 도면 상 세로 방향을 의미하며, 제3 방향(DR3)은 도면 상 상부 및 하부 방향, 즉 두께 방향을 의미하는 것으로 이해될 수 있다. 이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 방향을 지칭하는 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다.
이하에서, 설명의 편의를 위해, 전자 기기(1) 또는 전자 기기(1)를 구성하는 각 부재의 면들을 지칭함에 있어서, 화상이 표시되는 방향, 즉 제3 방향(DR3) 일측으로 면하는 일면을 상면으로 지칭하고, 상기 일면의 반대면을 저면으로 지칭한다. 다만, 이에 제한되지 않으며, 상기 부재의 상기 일면 및 상기 타면은 각각 전면 및 배면으로 지칭되거나, 제1 면 또는 제2 면으로 지칭될 수도 있다. 또한 전자 기기(1)의 각 부재의 상대적 위치를 설명함에 있어서, 제3 방향(DR3) 일측을 상부로 지칭하고 제3 방향(DR3) 타측을 하부로 지칭할 수 있다.
전자 기기(1)는 표시 화면을 제공하는 표시 장치(도 2의 '10')을 포함할 수 있다. 표시 장치의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
전자 기기(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 전자 기기(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 전자 기기(1)의 표시 영역(DA)의 형상 또한 전자 기기(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 전자 기기(1)가 예시되어 있다.
전자 기기(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 전자 기기(1)의 중앙을 차지할 수 있다.
도 2는 일 실시예에 따른 전자 기기에 포함되는 표시 장치를 보여주는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 전자 기기(1)는 표시 장치(10)를 포함할 수 있다. 표시 장치(10)는 전자 기기(1)에서 표시하는 화면을 제공할 수 있다. 표시 장치(10)는 전자 기기(1)와 유사한 평면 형태를 가질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형과 유사한 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 곡률을 갖도록 둥글게 형성될 수 있으나, 이에 제한되지 않고 직각으로 형성될 수도 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 포함한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 후술하는 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 이하의 도면에서는 자발광 소자가 유기 발광 다이오드인 것을 예시하였다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
한편, 본 명세서에서 '연결'의 의미는 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장된 영역일 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 다른 실시예에서, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시 패널을 도시하는 평면도이다.
도 3을 참조하면, 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 복수의 화소(PX), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인(VL)이 배치될 수 있다. 복수의 화소(PX)들 각각은 광을 방출하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(PX)에 공급할 수 있다. 복수의 게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(PX)에 공급할 수 있다. 복수의 데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
복수의 전원 라인(VL)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 저전위 전압 중 적어도 하나일 수 있다. 복수의 전원 라인(VL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)들이 배치될 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
서브 영역(SBA)은 표시 구동부(200), 패드 영역(PA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)에 공급될 수 있고, 복수의 화소(PX)의 휘도를 제어할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
패드 영역(PA)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 패드 영역(PA)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.
패드 영역(PA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
상술한 바와 같이, 표시 패널(100)에는 복수의 배선들이 배치될 수 있다. 복수의 배선들에 작용하는 저항이 클수록 표시 장치(10)의 효율이 떨어지므로, 복수의 배선들에 작용하는 저항을 줄이기 위해 복수의 배선들의 두께(즉, 제3 방향(DR3) 폭)를 증가시킬 수 있다.
그런데, 복수의 배선들의 두께를 증가시키는 경우, 그 상에 배치되는 다른 배선들을 형성함에 있어서 복수의 배선들의 두께에 의한 단차가 발생하므로 장치 신뢰성이 저하될 우려가 있다. 이에 복수의 배선들의 두께에 의한 단차를 줄이기 위해 배선이 배치되는 기판 또는 절연층에 트랜치를 형성하여 상기 트랜치에 배선들을 배치할 필요가 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다. 도 5는 도 4의 A1 영역을 확대한 확대도이다.
도 4 및 도 5를 참조하여 일 실시예에 따른 표시 장치(10)의 단면 구조에 대하여 설명하기로 한다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
기판(SUB)은 평탄 영역(SUBa) 및 트랜치 영역(SUBb)을 포함할 수 있다. 기판(SUB)의 트랜치 영역(SUBb)은 기판(SUB)의 평탄 영역(SUBa)으로부터 기판(SUB) 내부, 즉 제3 방향(DR3) 타측으로 함몰된 형상을 가질 수 있다. 기판의 트랜치 영역(SUBb)상에는 전극 패턴이 배치되어 상기 전극 패턴이 기판(SUB)의 평탄 영역(SUBa)으로부터 돌출되지 않도록 할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
기판(SUB)의 트랜치 영역(SUBb) 상에는 전극 패턴으로서 하부 금속층(BML)이 배치될 수 있다. 하부 금속층(BML)은 후술하는 박막 트랜지스터(TFT)의 반도체층(ACT)을 보호하거나, 외부로부터 빛을 차광하는 역할을 할 수 있다.
하부 금속층(BML)은 기판(SUB)의 트랜치 영역(SUBb) 상에 배치되어 트랜치 영역(SUBb)의 프로파일을 따라 실질적으로 동일한 두께를 가지며 굴곡되어 U자 형상을 가질 수 있다. 예를 들어, 하부 금속층(BML)은 기판(SUB)의 트랜치 영역(SUBb) 상에 굴곡되어 후술하는 유무기 복합층(CPXL)을 수용할 수 있는 홈 부(DN, dent portion, 도 9 참조)를 형성할 수 있다. 이는 후술하는 표시 장치 제조 공정에서 하부 금속층(BML)이 스퍼터링(Sputtering) 등의 공정을 통해 형성됨에 따른 것일 수 있다.
몇몇 실시예에서, 하부 금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으나 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 하부 금속층(BML)이 몰리브덴(Mo)을 포함하는 것을 중심으로 설명하도록 한다.
하부 금속층(BML)은 기판(SUB)의 평탄 영역(SUBa)과 후술하는 유무기 복합층(CPXL)의 상면(CPXLa) 사이에서 노출되는 노출면(BMLa)을 포함할 수 있다. 노출면(BMLa)은 기판(SUB)의 평탄 영역(SUBa)에서의 제3 방향(DR3) 일측 면과 실질적으로 동일한 평면에 배치될 수 있다. 예를 들어, 하부 금속층(BML)은 기판(SUB)의 트랜치 영역(SUBb) 상에만 배치되고, 평탄 영역(SUBa) 상에는 배치되지 않을 수 있다. 다시 말해, 하부 금속층(BML)은 기판(SUB)으로부터 제3 방향(DR3) 일측으로 돌출되지 않을 수 있다.
유무기 복합층(CPXL)은 하부 금속층(BML)이 굴곡되어 형성하는 홈 부(DN) 상에 개재될 수 있다. 유무기 복합층(CPXL)은 하부 금속층(BML)이 형성하는 홈 부(DN)를 채워 평탄화시키는 평탄화층 역할을 할 수 있다. 예를 들어, 유무기 복합층(CPXL)의 상면(CPXLa)은 기판(SUB)의 평탄 영역(SUBa) 및 하부 금속층(BML)의 노출면(BMLa)과 실질적으로 동일한 평면상에 배치될 수 있다.
유무기 복합층(CPXL)은 유기 물질 및 무기 물질을 모두 포함할 수 있다. 다시 말해, 유무기 복합층(CPXL)은 유기 물질과 무기 물질이 혼합된 것일 수 있다. 몇몇 실시예에서 유무기 복합층(CPXL)이 포함하는 유기 물질은 실록산(Siloxane)계 유기 물질이고, 무기 물질은 산화 규소(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
유무기 복합층(CPXL)에 포함되는 유기 물질은 유무기 복합층(CPXL)이 하부 금속층(BML)이 형성하는 홈 부(DN)를 채워 평탄화 시키는 역할을 할 수 있다. 또한, 유무기 복합층(CPXL)에 포함되는 무기 물질은 후술하는 표시 장치 제조 공정에 요구되는 공정 조건으로서 350°C 내지 400°C 범위의 고온 조건하에서 유무기 복합층(CPXL)의 내열성을 향상시키는 역할을 할 수 있다.
만약, 유무기 복합층(CPXL)이 유기 물질만을 포함하는 경우에는 하부 금속층(BML)이 형성하는 홈 부(DN)를 용이하게 채워 평탄화시킬 수 있으나, 내열성이 저하되어 후속되는 공정에서 요구되는 350°C 내지 400°C 범위의 고온 조건하에서 아웃 가스(out-gas)가 상대적으로 많이 배출되어 균열이 발생할 수 있고, 유무기 복합층(CPXL)이 무기 물질만을 포함하는 경우에는 내열성이 향상되어 후속되는 공정에서 요구되는 350°C 내지 400°C 범위의 고온 조건하에서 아웃 가스(out-gas)가 상대적으로 적게 배출될 수 있으나, 하부 금속층(BML)이 형성하는 홈 부(DN)를 용이하게 채우지 못할 수 있다. 따라서, 유무기 복합층(CPXL)은 유기 물질과 무기 물질을 모두 일정 수준만큼 포함하여야 한다.
몇몇 실시예에서 유무기 복합층(CPXL)은 무기 물질의 함량이 유기 물질의 함량보다 더 많을 수 있다. 예를 들어, 유무기 복합층(CPXL)의 무기 물질의 함량은 60%이고, 유기 물질의 함량은 40% 일 수 있으나, 이에 제한되는 것은 아니다. 이는 유기 물질의 함량이 상대적으로 적더라도 하부 금속층(BML)이 형성하는 홈 부(DN)를 용이하게 채울 수 있으므로, 무기 물질의 함량을 높여 유무기 복합층(CPXL) 자체의 내열성이 향상시키기 위한 것일 수 있다.
상기한 바와 같은 구성에 의해 기판(SUB)에 하부 금속층(BML)이 형성되어도 기판(SUB) 상에 배치되는 다른 소자들은 실질적으로 평평한 면 상에서 형성되므로 단차가 발생되지 않고, 후속 공정에서 요구되는 고온 공정을 견딜 수 있는 내열성이 향상되어 표시 장치(10)의 신뢰성이 향상될 수 있다. 또한, 하부 금속층(BML) 상에 배치되는 유무기 복합층(CPXL)에 의해 여러 소자들과 제3 방향(DR3)으로 더욱 이격되어 배치될 수 있으므로, 패널의 두께 증가 없이 하부 금속층(BML)과 유무기 복합층(CPXL)사이에서 기생 용량이 발생하는 것을 방지할 수 있다.
버퍼층(BF)은 기판(SUB)의 평탄 영역(SUBa), 하부 금속층(BML)의 노출면(BMLa) 및 유무기 복합층(CPXL)의 상면(CPXLa)상에 배치될 수 있다. 상술한 바와 같이, 기판(SUB)의 평탄 영역(SUBa), 하부 금속층(BML)의 노출면(BMLa) 및 유무기 복합층(CPXL)의 상면(CPXLa)은 실질적으로 동일한 평면 상에 배치되므로 버퍼층(BF)은 단차 없이 평평하게 배치될 수 있다.
버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체층(ACT)은 버퍼층(BF) 상에 배치될 수 있다. 반도체층(ACT)은 하부 금속층(BML) 및 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과는 절연될 수 있다
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
게이트 절연층(GI)은 반도체층(ACT) 상에 배치될 수 있다. 예를 들어, 게이트 절연층(GI)은 반도체층(ACT), 및 버퍼층(BF)을 덮을 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연층(GI)은 소스 전극(SE) 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
층간 절연층(ILD)은 게이트 전극(GE) 및 게이트 절연층(GI)을 덮을 수 있다. 층간 절연층(ILD)은 소스 전극(SE) 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다. 층간 절연층(ILD)의 컨택홀은 게이트 절연층(GI)의 컨택홀 및 제1 비아 절연층(VIA1)의 컨택홀과 연결될 수 있다.
층간 절연층(ILD) 상에는 커패시터 전극(미도시)이 배치될 수 있다. 상기 커패시터 전극은 제3 방향(DR3)에서 게이트 전극(GE)과 중첩될 수 있다. 상기 커패시터 전극 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.
제1 비아 절연층(VIA1)은 층간 절연층(ILD)을 덮을 수 있다. 제1 비아 절연층(VIA1)은 소스 전극(SE) 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다. 제1 비아 절연층(VIA1)의 컨택홀은 층간 절연층(ILD)의 컨택홀 및 게이트 절연층(GI)의 컨택홀과 연결될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 박막 트랜지스터(TFT)의 반도체층(ACT)과 전기적으로 연결될 수 있다. 예를 들어, 소스 전극(SE) 및 드레인 전극(DE)은 제1 비아 절연층(VIA1), 층간 절연층(ILD) 및 게이트 절연층(GI)에 형성된 컨택홀에 삽입되어 각각 박막 트랜지스터(TFT)의 반도체층(ACT)과 컨택될 수 있다.
제2 비아 절연층(VIA2)은 소스 전극(SE), 드레인 전극(DE) 및 제1 비아 절연층(VIA1)을 덮을 수 있다. 제2 비아 절연층(VIA2)은 박막 트랜지스터(TFT)를 보호할 수 있다. 제2 비아 절연층(VIA2)은 연결 전극(CNE)이 관통하는 컨택홀을 포함할 수 있다.
연결 전극(CNE)은 제2 비아 절연층(VIA2) 상에 배치될 수 있다. 연결 전극(CNE)은 후술하는 발광 소자(ED)의 화소 전극(AE)과 박막 트랜지스터(TFT)의 드레인 전극(DE)을 전기적으로 연결할 수 있다. 연결 전극(CNE)은 제2 비아 절연층(VIA2)에 형성된 컨택홀에 삽입되어 드레인 전극(DE)에 컨택될 수 있다.
제3 비아 절연층(VIA3)은 연결 전극(CNE) 및 제2 비아 절연층(VIA2)을 덮을 수 있다. 제3 비아 절연층(VIA3)은 발광 소자(ED)의 화소 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자(ED)는 화소 전극(AE), 발광층(EL), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(AE)은 제3 비아 절연층(VIA3) 상에 배치될 수 있다. 화소 전극(AE)은 화소 정의막(PDL)의 개구부와 중첩하도록 배치될 수 있다. 화소 전극(AE)은 연결 전극(CNE)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 개구부를 포함하여 제3 비아 절연층(VIA3) 및 화소 전극(AE)의 일부 상에 배치될 수 있다. 화소 정의막(PDL)의 개구부는 화소 전극(AE)의 일부를 노출할 수 있다.
화소 정의막(PDL)은 복수의 발광 소자(ED) 각각의 화소 전극(AE)을 이격 및 절연시킬 수 있다. 화소 정의막(PDL)은 광 흡수 물질을 포함하여 광 반사를 방지할 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 화소 정의막(PDL)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 화소 정의막(PDL)은 카본블랙을 포함할 수 있다.
발광층(EL)은 화소 전극(AE) 및 화소 정의막(PDL)의 일부 상에 배치될 수 있다. 예를 들어, 발광층(EL)은 화소 정의막(PDL)이 형성하는 개구부에 의해 노출되는 화소 전극(AE)의 일면 및 화소 정의막(PDL)의 일 부분 상에 배치될 수 있다.
발광층(EL)은 유기 물질로 이루어진 유기 발광층일 수 있다. 발광층(EL)이 유기 발광층에 해당하는 경우, 박막 트랜지스터(TFT)가 발광 소자(ED)의 화소 전극(AE)에 소정의 전압을 인가하고, 발광 소자(ED)의 공통 전극(CE)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 발광층(EL)으로 이동할 수 있고, 정공과 전자가 발광층(EL)에서 서로 결합하여 광을 방출할 수 있다.
공통 전극(CE)은 발광층(EL) 및 화소 정의막(PDL) 상에 배치될 수 있다. 예를 들어, 공통 전극(CE)은 발광층(EL) 및 발광층(EL)이 배치되지 않는 화소 정의막(PDL)의 일 부분 상에 배치될 수 있다. 또한, 공통 전극(CE)은 복수의 화소(PX) 별로 구분되지 않고 전체 화소에 공통되는 전극 형태로서 표시 영역(DA) 전면에 구현될 수 있다.
공통 전극(CE)은 공통 전압 또는 저전위 전압을 수신할 수 있다. 화소 전극(AE)이 데이터 전압에 대응되는 전압을 수신하고 공통 전극(CE)이 저전위 전압을 수신하면, 전위 차가 화소 전극(AE)과 공통 전극(CE) 사이에 형성됨으로써, 발광층(EL)이 광을 방출할 수 있다.
봉지층(TFEL)은 공통 전극(CE) 상에 배치되어, 복수의 발광 소자(ED)를 덮을 수 있다. 몇몇 실시예에서, 봉지층(TFEL)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함하여, 발광 소자(EM)에 산소, 수분 또는 먼지와 같은 이물질이 침투되는 것을 방지할 수 있다.
예시적인 실시예에서, 봉지층(TFEL)은 제3 방향(DR3)으로 순차 적층되는 제1 봉지층(TFE1), 제2 봉지층(TFE2) 및 제3 봉지층(TFE3)을 포함할 수 있다. 제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 무기 봉지층이고, 이들 사이에 배치된 제2 봉지층(TFE2)은 유기 봉지층일 수 있다.
제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
제2 봉지층(TFE2)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 제2 봉지층(TFE2)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 제2 봉지층(TFE2)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
이하에서는 기판(SUB) 상에 하부 금속층(BML) 및 유무기 복합층(CPXL)을 형성하는 과정에 대해 설명하도록 한다.
도 6 내지 도 13은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치 제조 방법은 기판(SUB) 상에 평탄 영역(SUBa) 및 트랜치 영역(SUBb)을 형성하는 단계(S100), 기판(SUB) 상에 하부 금속 물질층(BML`)을 형성하는 단계(S200), 하부 금속 물질층(BML`) 상에 유무기 복합 물질층(CPXL`)을 형성하는 단계(S300), 유무기 복합 물질층(CPXL`)을 식각하여 트랜치 영역(SUBb) 상에 잔존하는 유무기 복합층(CPXL)을 형성하는 단계(S400), 하부 금속 물질층(BML`)을 식각하여 하부 금속층(BML)을 형성하는 단계(S500), 및 하부 금속층(BML), 유무기 복합층(CPXL) 및 기판(SUB) 상에 버퍼층(BF)을 형성하는 단계(S600)를 포함할 수 있다.
먼저 도 7 및 도 8을 참조하면, 기판(SUB)에 평탄 영역(SUBa) 및 트랜치 영역(SUBb)을 형성한다(S100). 평탄 영역(SUBa) 및 트랜치 영역(SUBb)을 형성하는 공정은 예를 들어, 마스크를 이용하여 수행될 수 있다.
트랜치 영역(SUBb)은 상술한 바와 같이, 평탄 영역(SUBa)으로부터 함몰되어 있는 영역일 수 있다. 트랜치 영역(SUBb)은 기판(SUB)을 제3 방향(DR3)으로 관통하지 않을 수 있다.
이어 도 9를 참조하면, 기판(SUB) 상에 하부 금속 물질층(BML`)을 형성한다(S200). 하부 금속 물질층(BML`)을 형성하는 공정은 예를 들어, 스퍼터링 방식으로 수행될 수 있으나, 이에 제한되는 것은 아니다.
하부 금속 물질층(BML`)은 기판(SUB)의 트랜치 영역(SUBb)에서 트랜치 영역의 프로파일을 따라 굴곡되어 홈 부(DN)를 형성할 수 있다.
하부 금속 물질층(BML`)은 후속하는 식각 공정을 통해 하부 금속층(BML)이 되는 층으로서, 하부 금속층(BML)과 동일한 물질을 포함한다. 몇몇 실시예에서 하부 금속 물질층(BML`)은 몰리브덴(Mo)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
그 다음 도 10을 참조하면, 하부 금속 물질층(BML`) 상에 유무기 복합 물질층(CPXL`)을 형성하고(S300), 유무기 복합 물질층(CPXL`)을 식각하여 트랜치 영역(SUBb) 상에 잔존하는 유무기 복합층(CPXL)을 형성한다(S400). 유무기 복합 물질층(CPXL`)을 식각하는 공정은 건식 식각(Dry etching) 방식으로 수행될 수 있으나, 이에 제한되는 것은 아니다.
유무기 복합 물질층(CPXL`)은 식각 공정을 거쳐 유무기 복합층(CPXL)이 되는 층으로서, 유무기 복합층(CPXL)과 동일한 물질을 포함한다. 즉, 유무기 복합 물질층(CPXL`)은 유기 물질과 무기 물질이 혼합되어 있을 수 있다. 몇몇 실시예에서, 유무기 복합 물질층(CPXL`)이 포함하는 유기 물질은 실록산(Siloxane)계 유기 물질이고, 무기 물질은 산화 규소(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 유무기 복합 물질층(CPXL`)은 유기 물질과 무기 물질을 모두 포함하므로, 하부 금속 물질층(BML`)이 형성하는 홈 부(DN)를 채워 하부 금속 물질층(BML`)에 의해 형성되는 단차를 평탄화시킬 수 있다.
유무기 복합 물질층(CPXL`)을 식각하는 공정은 제1 식각 가스를 이용하는 건식 식각으로 수행될 수 있다. 상기 제1 식각 가스는 염소(Cl) 가스로서 하부 금속 물질층(BML`)과 반응하지 않을 수 있다. 이에 따라 유무기 복합 물질층(CPXL`)만 식각되어 도 11에 도시된 바와 같이, 하부 금속 물질층(BML`)이 형성하는 홈 부(DN)에 개재되는 유무기 복합층(CPXL)을 형성할 수 있다.
즉, 유무기 복합 물질층(CPXL`)을 완전히 식각하지 아니하므로, 공정이 더욱 단순화될 수 있다.
이어 도 11 및 도 12를 참조하면, 하부 금속 물질층(BML`)을 식각하여 하부 금속층(BML)을 형성한다(S500). 하부 금속 물질층(BML`)을 식각하는 공정은 건식 식각(Dry etching) 방식으로 수행될 수 있으나, 이에 제한되는 것은 아니다.
하부 금속 물질층(BML`)을 식각하는 공정은 제2 식각 가스를 이용하는 건식 식각으로 수행될 수 있다. 상기 제2 식각 가스는 아르곤(Ar) 가스로서 복합 물질층(CPXL)과 반응하지 않을 수 있다. 이에 따라 하부 금속 물질층(BML`) 중 복합 물질층(CPXL)에 의해 커버되지 않는 영역은 제2 식각 가스에 의해 식각되고, 복합 물질층(CPXL)에 의해 커버되는 영역은 복합 물질층(CPXL)이 식각 방지막 역할을 하여 식각되지 않을 수 있다.
한편, 도 10 내지 도 12에서는 서로 다른 식각 가스를 이용하여 유무기 복합 물질층(CPXL`) 및 하부 금속 물질층(BML`)을 각각 식각하는 것을 예시하였으나, 유무기 복합 물질층(CPXL`) 및 하부 금속 물질층(BML`)을 식각하는 방법은 이에 제한되는 것은 아니다. 예를 들어, 유무기 복합 물질층(CPXL`) 및 하부 금속 물질층(BML`)은 동일한 제3 식각 가스에 의해 동시에 식각될 수 있다. 이 경우, 유무기 복합 물질층(CPXL`) 및 하부 금속 물질층(BML`)의 상기 제3 식각 가스에 대한 식각비는 동일할 수 있다.
그 다음 도 13을 참조하면, 하부 금속층(BML), 유무기 복합층(CPXL) 및 기판(SUB) 상에 버퍼층(BF)을 형성한다(S600). 상술한 바와 같이, 기판(SUB)의 평탄 영역(SUBa), 하부 금속층(BML)의 노출면(BMLa) 및 유무기 복합층(CPXL)의 상면(CPXLa)은 실질적으로 동일한 평면 상에 배치되므로 버퍼층(BF)은 단차 없이 평평하게 형성될 수 있다.
이어 반도체층(ACT), 게이트 절연층(GI), 게이트 절연층(GI) 등을 형성하는 후속 공정을 통해 표시 장치(10)를 제조할 수 있다.
이하 표시 장치(10)의 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 14를 참조하면, 본 실시예에 따른 표시 장치(10_1)의 하부 금속층(BML)은 기판(SUB_1) 상에 배치되는 절연층으로서 제1 버퍼층(BF1_1)에 형성된 트랜치 영역에 배치될 수 있음을 예시한다.
본 실시예에 따른 기판(SUB_1)은 전체적으로 평평한 면을 가질 수 있다. 다시 말해 기판(SUB_1)에는 별도의 함몰된 부분이 형성되지 않을 수 있다.
기판(SUB_1) 상에는 제1 버퍼층(BF1_1) 및 제2 버퍼층(BF2_1)이 순차적으로 배치될 수 있다.
제1 버퍼층(BF1_1)은 기판(SUB_1) 상에 배치되어 평탄 영역 및 트랜치 영역을 형성할 수 있다. 상기 트랜치 영역은 상기 평탄 영역으로부터 함몰되는 영역일 수 있다. 몇몇 실시예에서, 제1 버퍼층(BF1_1)의 상기 트랜치 영역은 제1 버퍼층(BF1_1)을 관통할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 버퍼층(BF1_1)의 상기 트랜치 영역은 제1 버퍼층(BF1_1)을 관통하지 않을 수 있다. 도 14에서는 제1 버퍼층(BF1_1)의 상기 트랜치 영역은 제1 버퍼층(BF1_1)을 관통한 것을 예시하였다. 제1 버퍼층(BF1_1) 상에 트랜치 영역을 형성하므로, 제조 공정이 더욱 용이해질 수 있다.
하부 금속층(BML)은 제1 버퍼층(BF1_1)의 상기 트랜치 영역의 프로파일을 따라 굴곡되어 유무기 복합층(CPXL)을 수용하는 홈 부를 형성할 수 있다. 하부 금속층(BML), 제1 버퍼층(BF1_1) 및 유무기 복합층(CPXL)은 평평한 면을 제공할 수 있다.
제2 버퍼층(BF2_1)은 제1 버퍼층(BF1_1) 상에 배치되어 평평한 프로파일을 가지며 배치될 수 있다. 제2 버퍼층(BF2_1)은 하부 금속층(BML)과 박막 트랜지스터(TFT)를 전기적으로 절연시키는 역할을 할 수 있다.
제1 버퍼층(BF1_1) 및 제2 버퍼층(BF2_1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1_1) 및 제2 버퍼층(BF2_1)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 15를 참조하면 본 실시예에 따른 표시 장치(10_2)는 박막 트랜지스터(TFT_2)의 게이트 전극(GE_2)이 굴곡되어 홈 부를 형성하고 상기 홈 부를 채우는 유무기 복합층(CPXL_2)이 배치될 수 있음을 예시한다.
예를 들어, 층간 절연층(ILD_2)은 반도체층(ACT)과 중첩하는 영역에서 트랜치 영역을 형성하고, 박막 트랜지스터(TFT_2)의 게이트 전극(GE_2)은 층간 절연층(ILD_2)의 상기 트랜치 영역의 프로파일을 따라 굴곡되어 유무기 복합층(CPXL_2)을 형성하는 홈 부를 형성할 수 있다. 이 경우, 상술한 커패시터 전극은 유무기 복합층(CPXL_2) 상에 배치될 수도 있다.
유무기 복합층(CPXL_2)은 상술한 일 실시예에 따른 표시 장치(10)의 유무기 복합층(CPXL)과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
몇몇 실시예에서, 기판(SUB_1)은 대체로 평평한 프로파일을 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 기판(SUB_1)은 일 실시예에 따른 표시 장치(10)의 기판과 동일하게 트랜치 영역을 형성하고 그 상에 하부 금속층이 추가로 배치될 수도 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다. 도 17은 도 16의 A2 영역을 확대한 확대도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 표시 장치(10_3)는 기판(SUB)의 트랜치 영역에 배치되는 전극 패턴이 하부 금속층(BML_3)으로서, 화소 전극(AE_3)과 전기적으로 연결될 수 있음을 예시한다.
박막 트랜지스터(TFT_3)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT_3)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT_3)는 반도체층(ACT), 소스 전극(SE_3), 드레인 전극(DE_3), 및 게이트 전극(GE)을 포함할 수 있다.
반도체층(ACT)은 버퍼층(BF) 상에 배치될 수 있다. 반도체층(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과는 절연될 수 있다. 반도체층(ACT)의 일부는 반도체층(ACT)의 물질이 도체화되어 소스 전극(SE_3) 및 드레인 전극(DE_3)을 형성할 수 있다. 이 경우, 반도체층(ACT)은 산화물 반도체로서 ITO, IGZO 등을 포함할 수 있다.
발광 소자(ED_3)는 제2 비아 절연층(VIA2) 상에 배치될 수 있다. 본 실시예에서는 일 실시예에 따른 표시 장치(10)의 제3 비아 절연층(VIA3)이 생략될 수 있으나, 이에 제한되는 것은 아니다. 도 16 에서는 일 실시예에 따른 표시 장치(10)의 제3 비아 절연층(VIA3)이 생략된 것을 예시하였다.
발광 소자(ED_3)의 화소 전극(AE_3)은 제1 비아 절연층(VIA1) 및 제2 비아 절연층(VIA2)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT_3)의 드레인 전극(DE_3)과 전기적으로 연결될 수 있다.
또한 화소 전극(AE_3)은 제2 비아 절연층(VIA2), 제1 비아 절연층(VIA1), 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 기판(SUB)의 트랜치 영역에 배치되는 하부 금속층(BML_3)과 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(AE_3)은 제2 비아 절연층(VIA2), 제1 비아 절연층(VIA1), 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 기판(SUB)과 유무기 복합층(CPXL)에 의해 노출되는 하부 금속층(BML_3)의 노출면(RA)과 전기적으로 연결될 수 있다.
몇몇 실시예에서 하부 금속층(BML_3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으나 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 하부 금속층(BML_3)이 구리(Cu)를 포함하는 것을 중심으로 설명하도록 한다.
하부 금속층(BML_3)의 노출면(RA)은 굴곡져 있을 수 있다. 예를 들어, 노출면(RA)은 제3 방향(DR3) 타측으로 오목한 형상을 가질 수 있다. 이는 하부 금속층(BML_3)을 형성하는 제조 공정에 의한 것일 수 있다.
이하에서는 도 16의 실시예에 따른 표시 장치(10_3)의 하부 금속층(BML_3)을 형성하는 공정에 대해 설명하도록 한다.
도 18 내지 도 20은 도 16의 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다
도 18 내지 도 20을 참조하면, 트랜치 영역이 형성된 기판(SUB) 상에 하부 금속 물질층(BML_3`) 및 유무기 복합 물질층(CPXL`)을 순차적으로 형성하고, 유무기 복합 물질층(CPXL`)을 식각하여 유무기 복합층(CPXL)을 형성하며, 하부 금속 물질층(BML_3`)을 식각하여 하부 금속층(BML_3)을 형성한다.
하부 금속층(BML_3)이 구리(Cu)를 포함하는 경우, 하부 금속층(BML_3)을 형성하는 공정은 건식 식각으로 수행되기 어려우므로, 식각액을 이용하는 습식 식각(Wet etching)으로 수행될 수 있다. 이 경우, 하부 금속층(BML_3)은 습식 식각으로 식각되므로, 노출면(RA)이 굴곡져 있을 수 있다. 예를 들어, 노출면(RA)은 제3 방향(DR3) 타측으로 오목한 형상을 가질 수 있다. 유무기 복합층(CPXL)은 식각 방지막으로서, 유무기 복합층(CPXL)이 커버하는 하부 금속층(BML_3)의 일 부분이 식각되는 것을 방지할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치(10_4)는 도 16의 실시예에 따른 표시 장치(10_3)와 비교하여 화소 전극(AE_3)이 유무기 복합층(CPXL_4)을 관통하여 하부 금속층(BML_3)과 전기적으로 연결될 수 있다는 점에서 차이가 있고, 이외의 구성은 실질적으로 동일하거나 유사하다.
예를 들어, 화소 전극(AE_3)은 제2 비아 절연층(VIA2), 제1 비아 절연층(VIA1), 층간 절연층(ILD), 게이트 절연층(GI) 및 유무기 복합층(CPXL_4)을 관통하는 컨택홀을 통해 하부 금속층(BML_3)과 전기적으로 연결될 수 있다.
이 경우, 화소 전극(AE_3)은 하부 금속층(BML_3)의 노출면 대신, 하부 금속층(BML_3)의 유무기 복합층(CPXL_4)과 중첩하여 식각되지 않은 부분과 전기적으로 연결될 수 있으므로, 하부 금속층(BML_3)과 화소 전극(AE_3)이 더욱 넓은 면적으로서 전기적으로 연결될 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(10_5)는 도 16의 실시예에 따른 표시 장치(10_3)와 비교하여 하부 금속층(BML_3)이 제1 버퍼층(BF1_1)이 형성하는 트랜치 영역 상에 배치될 수 있다는 점에서 차이가 있고, 이외의 구성은 실질적으로 동일하거나 유사하다.
본 실시예에 따른 기판(SUB_1)은 전체적으로 평평한 면을 가질 수 있다. 다시 말해 기판(SUB_1)에는 별도의 함몰된 부분이 형성되지 않을 수 있다.
기판(SUB_1) 상에는 제1 버퍼층(BF1_1) 및 제2 버퍼층(BF2_1)이 순차적으로 배치될 수 있다. 제1 버퍼층(BF1_1) 및 제2 버퍼층(BF2_1)에 대한 설명은 상술한 바와 같으므로 이하에서는 이에 대한 자세한 설명은 생략하도록 한다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(10_6)는 도 4의 실시예에 따른 표시 장치(10)와 비교하여 박막 트랜지스터(TFT_6)의 드레인 전극(DE_6)이 반도체층(ACT) 및 하부 금속층(BML)을 전기적으로 연결한다는 점에서 차이가 있고 이외의 구성은 실질적으로 동일하거나 유사하다.
도 23에서는 드레인 전극(DE_6)이 반도체층(ACT) 및 하부 금속층(BML)을 전기적으로 연결하는 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어 소스 전극(DE_6)이 반도체층(ACT) 및 하부 금속층(BML)을 전기적으로 연결될 수도 있다.
또한, 도 23에서는 게이트 절연층(GI)이 반도체층(ACT) 및 버퍼층(BF)을 덮는 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어 게이트 절연층(GI)은 그 상에 배치되는 게이트 전극(GE)과 실질적으로 동일한 프로파일을 갖도록 할 수 있다. 다시 말해, 게이트 절연층(GI)은 게이트 전극(GE)을 형성하는 과정에서 같이 식각되어 게이트 전극(GE)과 실질적으로 동일한 프로파일을 갖고, 반도체층(ACT)의 일 부분을 노출할 수도 있다.
도 24는 또 다른 실시예에 따른 표시 장치의 일 화소의 개략적인 구조를 도시하는 단면도이다.
도 24를 참조하면, 본 실시예에 따른 표시 장치(10_7)는 도 23의 실시예에 따른 표시 장치(10_6)와 비교하여 하부 금속층(BML)이 제1 버퍼층(BF1_1)이 형성하는 트랜치 영역 상에 배치될 수 있다는 점에서 차이가 있고, 이외의 구성은 실질적으로 동일하거나 유사하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판
SUBa: 평탄 영역
SUBb: 트랜치 영역
BML: 하부 금속층
BMLa: 노출면
CPXL: 유무기 복합층

Claims (20)

  1. 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 포함하는 기판;
    상기 기판의 상기 트랜치 영역의 프로파일을 따라 굴곡되어 홈 부를 형성하는 전극 패턴;
    상기 홈 부에 개재되는 평탄층;
    상기 기판, 상기 전극 패턴 및 상기 평탄층을 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되는 발광 소자를 포함하되,
    상기 평탄층은 유무기 복합 물질을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 유무기 복합 물질은 유기 물질 및 무기 물질을 포함하되,
    상기 무기 물질의 비율은 상기 유기 물질의 비율보다 큰 표시 장치.
  3. 제2항에 있어서,
    상기 유기 물질은 실록산(siloxane)을 포함하고,
    상기 무기 물질은 산화 규소(SiO2)를 포함하는 표시 장치.
  4. 제1항에 있어서,
    상기 전극 패턴은 상기 기판의 상기 평탄 영역 및 상기 평탄층에 의해 노출되는 노출면을 포함하고,
    상기 평탄 영역의 상면, 상기 노출면 및 상기 평탄층의 상면은 일 평면 상에 배치되는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 절연층 및 상기 발광 소자 사이에 배치되는 박막 트랜지스터를 더 포함하되,
    상기 박막 트랜지스터의 반도체층은 상기 전극 패턴과 중첩하는 표시 장치.
  6. 제4항에 있어서,
    상기 발광 소자는:
    제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 절연층과 상기 발광 소자 사이에 배치되는 박막 트랜지스터를 더 포함하되,
    상기 발광 소자의 제1 전극과 상기 박막 트랜지스터는 전기적으로 연결되는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 전극은 상기 제1 절연층을 관통하는 컨택홀을 통해 상기 전극 패턴의 노출면과 직접 접촉하는 표시 장치.
  8. 제6항에 있어서,
    상기 제1 전극은 상기 제1 절연층 및 상기 평탄층을 관통하는 컨택홀을 통해 상기 전극 패턴과 직접 접촉하는 표시 장치.
  9. 제1항에 있어서,
    상기 전극 패턴은 상기 기판의 상기 평탄 영역 및 상기 평탄층에 의해 노출되는 노출면을 포함하고,
    상기 노출면은 굴곡된 형상을 가지는 표시 장치.
  10. 제9항에 있어서,
    상기 전극 패턴은 구리(Cu)를 포함하는 표시 장치.
  11. 기판 상에 배치되고, 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 포함하는 제1 절연층;
    상기 트랜치의 프로파일을 따라 굴곡되어 홈 부를 형성하는 전극 패턴;
    상기 홈 부에 개재되는 평탄층;
    상기 제1 절연층, 상기 전극 패턴 및 상기 평탄층을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 발광 소자를 포함하되,
    상기 평탄층은 유무기 복합 물질을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 유무기 복합 물질은 유기 물질 및 무기 물질을 포함하되,
    상기 무기 물질의 비율은 상기 유기 물질의 비율보다 큰 표시 장치.
  13. 제12항에 있어서,
    상기 유기 물질은 실록산(siloxane)을 포함하고, 상기 무기 물질은 산화 규소(SiO2)를 포함하는 표시 장치.
  14. 제11항에 있어서,
    상기 전극 패턴은 상기 제1 절연층의 상기 평탄 영역 및 상기 평탄층에 의해 노출되는 노출면을 포함하고,
    상기 평탄 영역의 상면, 상기 노출면 및 상기 평탄층의 상면은 일 평면 상에 배치되는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 절연층 및 상기 발광 소자 사이에 배치되는 박막 트랜지스터를 더 포함하되,
    상기 박막 트랜지스터의 반도체층은 상기 전극 패턴과 중첩하는 표시 장치.
  16. 제14항에 있어서,
    상기 발광 소자는:
    제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 절연층과 상기 발광 소자 사이에 배치되는 박막 트랜지스터를 더 포함하되,
    상기 발광 소자의 제1 전극과 상기 박막 트랜지스터는 전기적으로 연결되는 표시 장치.
  17. 제14항에 있어서,
    상기 기판과 상기 발광 소자 사이에 배치되는 박막 트랜지스터를 더 포함하되, 상기 전극 패턴은 상기 박막 트랜지스터의 게이트 전극인 표시 장치.
  18. 기판을 준비하는 단계;
    상기 기판에 평탄 영역 및 상기 평탄 영역으로부터 함몰된 형상을 가지는 트랜치 영역을 형성하는 단계;
    상기 기판 상에 일부분이 상기 트랜치 영역의 프로파일을 따라 굴곡되는 전극 물질층을 형성하는 단계;
    상기 전극 물질층 상에 유무기 복합 물질층을 형성하는 단계;
    상기 유무기 복합 물질층을 식각하여 상기 전극 물질층의 상기 일부분 상에 개재되는 평탄층을 형성하는 단계;
    상기 평탄층에 의해 커버되지 않는 상기 전극 물질층의 일 부분을 선택적으로 식각하여 전극층을 형성하는 단계; 및
    상기 기판의 상기 평탄 영역, 상기 평탄층 및 상기 전극층 상에 제1 절연층을 형성하는 단계를 포함하는 표시 장치 제조 방법.
  19. 제18항에 있어서,
    상기 유무기 복합 물질층 및 상기 유무기 복합층은 유기 물질 및 무기 물질을 포함하되,
    상기 무기 물질의 비율은 상기 유기 물질의 비율보다 큰 표시 장치 제조 방법.
  20. 제19항에 있어서,
    상기 유기 물질은 실록산(siloxane)을 포함하고, 상기 무기 물질은 산화 규소(SiO2)를 포함하는 표시 장치 제조 방법.
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