KR20240018170A - 발광 소자를 포함하는 디스플레이 장치 및 이의 형성 방법 - Google Patents

발광 소자를 포함하는 디스플레이 장치 및 이의 형성 방법 Download PDF

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KR20240018170A
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light emitting
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이정은
김남국
이환건
이태규
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엘지디스플레이 주식회사
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Abstract

본 발명은 발광 소자를 포함하는 디스플레이 장치 및 이의 형성 방법에 관한 것이다. 상기 발광 소자는 구동 회로와 전기적으로 연결될 수 있다. 상기 구동 회로 상에는 제 1 평탄화막이 위치하고, 상기 제 1 평탄화막 상에는 제 2 평탄화막이 위치하며, 상기 발광 소자는 상기 제 2 평탄화막 상에 위치할 수 있다. 상기 발광 소자를 향한 상기 제 2 평탄화막의 상부면은 상기 발광 소자 및 상기 구동 회로를 지지하는 소자 기판의 표면과 평행할 수 있다. 이에 따라, 상기 디스플레이 장치 및 이의 형성 방법에서는 상기 발광 소자로부터 방출되는 빛의 생성 위치 차이에 의한 이미지의 품질 저하가 방지될 수 있다.

Description

발광 소자를 포함하는 디스플레이 장치 및 이의 형성 방법{Display apparatus having a light-emitting device and Method of forming the same}
본 발명은 각 화소 영역 내에 발광 소자 및 구동 회로가 위치하는 디스플레이 장치 및 이의 형성 방법에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공한다. 예를 들어, 상기 디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 각 화소 영역은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역 내에 위치하는 발광 소자를 포함할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 소자 기판 상에 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함할 수 있다.
각 화소 영역 내에는 상기 발광 소자와 전기적으로 연결되는 구동 회로가 위치할 수 있다. 상기 구동 회로는 상기 발광 소자의 동작을 제어할 수 있다. 예를 들어, 각 화소 영역의 상기 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 해당 화소 영역의 상기 발광 소자에 공급할 수 있다. 상기 발광 소자는 상기 구동 회로와 다른 층 상에 위치할 수 있다. 예를 들어, 상기 발광 소자는 상기 구동 회로를 덮는 평탄화막 상에 위치할 수 있다.
그러나, 상기 디스플레이 장치에서는 상기 발광 소자를 향한 상기 평탄화막의 상부면이 상기 구동 회로에 의한 굴곡을 가질 수 있다. 이에 따라, 상기 디스플레이 장치에서는 발광 영역 내에서 상기 구동 회로 및 상기 발광 소자를 지지하는 소자 기판과 상기 발광 소자의 상기 발광층 사이의 수직 거리가 일정하지 않을 수 있다. 즉, 상기 디스플레이 장치에서는 상기 발광 소자로부터 방출되는 빛의 생성 위치 차이에 의한 휘도 편차가 발생될 수 있다. 따라서, 상기 디스플레이 장치에서는 이미지의 품질 저하가 발생될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자로부터 방출되는 빛의 생성 위치 차이에 의한 이미지의 품질 저하를 방지할 수 있는 디스플레이 장치 및 이의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 앞서 언급한 과제에 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 제 1 회로 영역 및 비회로 영역을 포함한다. 비회로 영역은 제 1 회로 영역의 외측에 위치한다. 소자 기판의 제 1 회로 영역 상에는 박막 트랜지스터가 위치한다. 박막 트랜지스터 상에는 제 1 평탄화막이 위치한다. 제 1 평탄화막은 비회로 영역 상으로 연장한다. 제 1 평탄화막 상에는 제 2 평탄화막이 위치한다. 제 2 평탄화막의 상부면은 평평하다. 제 2 평탄화막의 상부면 상에는 발광 소자가 위치한다. 발광 소자는 제 1 전극, 발광층 및 제 2 전극의 적층 구조를 갖는다. 제 1 회로 영역 내에서 제 1 평탄화막의 상부면과 제 2 평탄화막의 상부면 사이의 제 1 최소 거리는 비회로 영역 내에서 제 1 평탄화막의 상부면과 제 2 평탄화막의 상부면 사이의 제 2 최소 거리보다 작다.
발광 소자의 제 1 전극은 제 2 평탄화막의 상부면과 접촉할 수 있다.
박막 트랜지스터와 제 1 평탄화막 사이에는 오버 코트층이 위치할 수 있다. 오버 코트층은 비회로 영역 상으로 연장할 수 있다. 오버 코트층과 제 1 평탄화막 사이에는 연결 전극이 위치할 수 있다. 발광 소자의 제 1 전극은 연결 전극을 통해 박막 트랜지스터와 전기적으로 연결될 수 있다. 소자 기판의 비회로 영역은 연결 전극의 외측에 위치할 수 있다.
제 1 평탄화막의 상부면은 오버 코트층의 상부면보다 완만한 굴곡을 가질 수 있다.
연결 전극과 중첩하는 제 2 평탄화막의 일부 영역은 비회로 영역과 중첩하는 제 2 평탄화막의 일부 영역보다 작은 두께를 가질 수 있다.
제 2 평탄화막은 제 1 평탄화막과 다른 물질을 포함할 수 있다.
소자 기판은 제 1 회로 영역 및 비회로 영역의 외측에 위치하는 제 2 회로 영역을 포함할 수 있다. 소자 기판의 제 2 회로 영역과 제 1 평탄화막 사이에는 스토리지 커패시터가 위치할 수 있다. 제 2 회로 영역 내에서 제 1 평탄화막의 상부면과 제 2 평탄화막의 상부면 사이의 제 3 최소 거리는 제 2 최소 거리보다 작을 수 있다.
제 3 최소 거리는 제 1 최소 거리보다 클 수 있다.
발광 소자 상에는 봉지 유닛이 위치할 수 있다. 봉지 유닛은 제 1 회로 영역 및 비회로 영역과 중첩할 수 있다. 봉지 유닛 상에는 컬러 필터가 위치할 수 있다. 컬러 필터는 발광 소자와 중첩할 수 있다. 컬러 필터의 상부면은 평평할 수 있다.
봉지 유닛 상에는 블랙 매트릭스가 위치할 수 있다. 블랙 매트릭스는 컬러 필터와 나란히 위치할 수 있다. 블랙 매트릭스의 상부면은 컬러 필터의 상부면과 연속될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치의 형성 방법은 회로 영역 및 비회로 영역을 포함하는 소자 기판을 준비하는 단계, 소자 기판의 회로 영역 상에 위치하는 구동 회로를 형성하는 단계, 소자 기판 상에 구동 회로를 덮으며, 비회로 영역 상으로 연장하는 제 1 평탄화막을 형성하는 단계, 제 1 평탄화막 상에 예비 평탄화막을 형성하는 단계, 예비 평탄화막의 상부면을 평탄화하여 평평한 상부면을 갖는 제 2 평탄화막을 형성하는 단계 및 제 2 평탄화막의 상부면 상에 발광 소자를 형성하는 단계를 포함한다.
제 2 평탄화막을 형성하는 단계는 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 공정으로 예비 평탄화막의 상부면을 평탄화하는 단계를 포함할 수 있다.
소자 기판 상에는 발광 소자를 덮는 봉지 유닛이 형성될 수 있다. 봉지 유닛 상에는 발광 소자의 외측에 위치하는 블랙 매트릭스 및 발광 소자와 중첩하는 컬러 필터가 형성될 수 있다. 컬러 필터를 형성하는 단계는 블랙 매트릭스에 의해 정의된 영역 내에 예비 컬러 필터를 형성하는 단계 및 예비 컬러 필터의 상부면을 평탄화하는 단계를 포함할 수 있다.
블랙 매트릭스의 상부면은 예비 컬러 필터의 상부면의 평탄화 공정에 의해 컬러 필터의 상부면과 연속될 수 있다.
소자 기판과 제 1 평탄화막 사이에는 구동 회로를 덮는 오버 코트층이 형성될 수 있다. 오버 코트층과 제 1 평탄화막 사이에는 구동 회로와 전기적으로 연결되는 연결 전극이 형성될 수 있다. 발광 소자는 제 1 평탄화막 및 제 2 평탄화막을 관통하여 연결 전극과 전기적으로 연결되도록 형성될 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치 및 이의 형성 방법은 소자 기판 상에 구동 회로를 덮는 제 1 평탄화막이 형성되고, 상기 제 1 평탄화막 상에 위치하는 예비 평탄화막의 상부면을 평탄화하여 제 2 평탄화막이 형성되며, 상기 제 2 평탄화막의 평평한 상부면 상에 발광 소자가 형성될 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치 및 이의 형성 방법에서는 발광 영역 내에서 상기 발광 소자로부터 방출되는 빛의 생성 위치가 동일할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치 및 이의 형성 방법에서는 이미지의 품질 저하가 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 일부 단면을 나타낸 도면이다.
도 4 내지 14는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 15 및 16은 각각 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 일부 단면을 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(DP)을 포함할 수 있다. 상기 표시 패널(DP)은 사용자에게 제공되는 이미지를 생성할 수 있다. 예를 들어, 상기 표시 패널(DP)은 다수의 화소 영역(PA)을 포함할 수 있다.
상기 표시 패널(DP)은 신호 배선들(GL, DL, PL)을 통해 게이트 드라이버(GD), 데이터 드라이버(DD) 및 전원 유닛(PU)과 전기적으로 연결될 수 있다. 상기 신호 배선들(GL, DL, PL)은 게이트 신호를 전달하는 게이트 라인(GL), 데이터 신호를 전달하는 데이터 라인(DL) 및 전원전압을 전달하는 전원전압 공급라인(PL)을 포함할 수 있다. 예를 들어, 상기 게이트 드라이버(GD)는 상기 게이트 라인(GL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 상기 게이트 신호를 순차적으로 인가하고, 상기 데이터 드라이버(DD)는 상기 데이터 라인(DL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 상기 데이터 신호를 인가할 수 있다. 상기 표시 패널(DP)의 각 화소 영역(PA)에는 상기 전원전압 공급라인(PL)을 통해 하며, 상기 전원 유닛(PU)으로부터 상기 전원전압이 공급될 수 있다.
상기 게이트 드라이버(GD) 및 상기 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)에 의해 제어될 수 있다. 예를 들어, 상기 게이트 드라이버(GD)는 상기 타이밍 컨트롤러(TC)로부터 클럭 신호, 리셋 신호 및 스타트 신호를 전달받고, 상기 데이터 드라이버(DD)는 상기 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터 및 소스 타이밍 신호를 전달받을 수 있다.
상기 표시 패널(DP)의 각 화소 영역(PA)은 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 휘도를 갖는 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(300) 및 구동 회로(DC)가 위치할 수 있다. 각 화소 영역(PA)의 상기 구동 회로(DC)는 해당 화소 영역(PA)의 상기 발광 소자(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 구동 회로(DC)는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 해당 화소 영역(PA)의 상기 발광 소자(300)에 공급할 수 있다. 상기 구동 회로(DC)에 의해 상기 발광 소자(300)에 공급되는 상기 구동 전류는 한 프레임 동안 유지될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)는 상기 게이트 신호에 따라 상기 데이터 신호를 상기 제 2 박막 트랜지스터(T2)로 전달할 수 있다. 상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴, 제 1 게이트 절연막, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 게이트 전극은 상기 게이트 라인(GL)과 전기적으로 연결되고, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 소스 전극은 상기 데이터 라인(DL)과 전기적으로 연결될 수 있다.
상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(221), 제 2 게이트 절연막(222), 제 2 게이트 전극(223), 제 2 소스 전극(224) 및 제 2 드레인 전극(225)을 포함할 수 있다.
상기 제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 비정질 실리콘, 다결정 실리콘 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 2 게이트 절연막(222)은 상기 제 2 반도체 패턴(221) 상에 위치할 수 있다. 상기 제 2 게이트 절연막(222)은 상기 제 2 반도체 패턴(221)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 측면은 상기 제 2 게이트 절연막(222)에 의해 덮일 수 있다. 상기 제 2 게이트 절연막(222)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(222)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다.
상기 제 2 게이트 전극(223)은 상기 제 2 게이트 절연막(222) 상에 위치할 수 있다. 상기 제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)의 상기 채널 영역과 중첩할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 2 게이트 절연막(222)에 의해 상기 제 2 반도체 패턴(221)과 절연될 수 있다. 상기 제 2 반도체 패턴(221)의 상기 채널 영역은 상기 제 2 게이트 전극(223)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 2 소스 전극(224)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(224)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 소스 전극(224)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 상기 제 2 소스 전극(224)은 상기 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223) 상에는 제 1 층간 절연막(130)이 위치하고, 상기 제 2 소스 전극(224)은 상기 제 1 층간 절연막(130) 상에 위치할 수 있다. 상기 제 1 층간 절연막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 층간 절연막(130)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 제 1 층간 절연막(130)은 상기 제 2 게이트 전극(223)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)의 측면은 상기 제 1 층간 절연막(130)에 의해 덮일 수 있다.
상기 제 2 소스 전극(224)은 상기 제 2 반도체 패턴(221)의 상기 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 소스 영역을 부분적으로 노출하는 소스 컨택홀은 상기 제 2 게이트 절연막(222) 및 상기 제 1 층간 절연막(130)을 관통하고, 상기 제 2 소스 전극(224)은 상기 소스 컨택홀을 통해 상기 제 2 반도체 패턴(221)의 상기 소스 영역과 직접 접촉할 수 있다. 상기 제 2 소스 전극(224)은 상기 소스 컨택홀 내에서 상기 제 2 반도체 패턴(221)의 상기 소스 영역과 직접 접촉할 수 있다.
상기 제 2 드레인 전극(225)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 상기 제 1 층간 절연막(130) 상에 위치할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 소스 전극(224)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 상기 제 2 소스 전극(224)과 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 드레인 영역을 부분적으로 노출하는 드레인 컨택홀은 상기 제 2 게이트 절연막(222) 및 상기 제 1 층간 절연막(130)을 관통하고, 상기 제 2 드레인 전극(225)은 상기 드레인 컨택홀을 통해 상기 제 2 반도체 패턴(221)의 상기 드레인 영역과 연결될 수 있다. 상기 제 2 드레인 전극(225)은 상기 드레인 컨택홀 내에서 상기 제 2 반도체 패턴(221)의 상기 드레인 영역과 직접 접촉할 수 있다.
상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터(T1)에 의해 전달된 상기 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)은 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 드레인 전극과 전기적으로 연결되고, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 소스 전극(224)은 상기 전원전압 공급라인(PL)과 전기적으로 연결될 수 있다. 상기 발광 소자(300)는 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 드레인 전극(225)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 상기 발광 소자(300)에 상기 구동 전류를 공급하는 구동 트랜지스터로 기능할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)에 인가되는 신호를 한 프레임 동안 유지할 수 있다. 예를 들어, 상기 스토리지 커패시터(Cst)는 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)과 상기 제 2 드레인 전극(225) 사이에 전기적으로 연결될 수 있다. 상기 스토리지 커패시터(Cst)는 제 1 도전 패턴(231)과 제 2 도전 패턴(232)의 적층 구조를 가질 수 있다.
상기 제 1 도전 패턴(231)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 도전 패턴(231)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 도전 패턴(231)은 상기 제 2 박막 트랜지스터(T1)의 상기 제 2 게이트 전극(223)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 전극(223)과 동시에 형성될 수 있다.
상기 제 2 도전 패턴(232)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 도전 패턴(232)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 도전 패턴(232)은 상기 제 1 도전 패턴(231)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 도전 패턴(232)은 상기 제 1 도전 패턴(231)과 다른 물질을 포함할 수 있다.
상기 제 2 도전 패턴(232)은 상기 제 1 도전 패턴(231)과 중첩하는 영역을 포함할 수 있다. 상기 제 2 도전 패턴(232)은 상기 제 1 도전 패턴(231)과 절연될 수 있다. 예를 들어, 상기 제 1 층간 절연막(130)은 상기 제 1 도전 패턴(231)과 상기 제 2 도전 패턴(232) 사이로 연장할 수 있다.
상기 제 2 도전 패턴(232)은 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)과 다른 물질을 포함할 수 있다. 상기 제 2 도전 패턴(232)은 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 도전 패턴(232) 상에는 제 2 층간 절연막(140)이 위치하고, 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)은 상기 제 2 층간 절연막(140) 상에 위치할 수 있다. 상기 제 2 층간 절연막(140)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 층간 절연막(140)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 소스 컨택홀 및 상기 드레인 컨택홀은 상기 제 2 층간 절연막을 관통할 수 있다.
각 화소 영역(PA)의 상기 구동 회로(DC)는 소자 기판(100) 상에 위치할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1), 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)는 상기 소자 기판(100) 상에 나란히 위치할 수 있다. 예를 들어, 상기 소자 기판(100)은 각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1) 및 상기 제 2 박막 트랜지스터(T2)가 위치하는 제 1 회로 영역(A1), 각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)가 위치하는 제 2 회로 영역(A2) 및 상기 제 1 회로 영역(A1)과 상기 제 2 회로 영역(A2) 사이에 위치하는 비회로 영역(NC)을 포함할 수 있다. 각 화소 영역(PA)의 상기 비회로 영역(NC)은 해당 화소 영역(PA)의 상기 구동 회로(DC)와 중첩하지 않을 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 비회로 영역(NC)은 해당 화소 영역(PA)의 상기 제 1 회로 영역(A1) 및 상기 제 2 회로 영역(A2)의 외측에 위치할 수 있다.
상기 소자 기판(100)과 각 구동 회로(DC) 사이에는 제 1 버퍼 절연막(110)이 위치할 수 있다. 상기 제 1 버퍼 절연막(110)은 상기 구동 회로들(DC)의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 구동 회로(DC)를 향한 상기 소자 기판(100)의 상부면은 상기 제 1 버퍼 절연막(110)에 의해 완전히 덮일 수 있다. 상기 제 1 버퍼 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 버퍼 절연막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 제 1 버퍼 절연막(110)은 다중층 구조를 가질 수 있다.
상기 소자 기판(100)과 각 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2) 사이에는 차광 패턴(105)이 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 차광 패턴(105)은 해당 화소 영역(PA)의 상기 제 1 회로 영역(A1) 내에 위치할 수 있다. 각 화소 영역(PA)의 상기 차광 패턴(105)은 상기 소자 기판(100)을 통해 해당 화소 영역(PA)의 상기 제 2 반도체 패턴(221) 방향으로 진행하는 빛을 차단할 수 있다. 상기 차광 패턴(105)은 빛을 흡수 또는 반사할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(105)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 각 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T2)의 특성 변화가 방지될 수 있다.
각 화소 영역(PA)의 상기 차광 패턴(105)은 해당 화소 영역(PA)의 상기 제 2 반도체 패턴(221)과 중첩할 수 있다. 각 화소 영역(PA)의 상기 차광 패턴(105)은 해당 화소 영역(PA)의 상기 제 2 반도체 패턴(221)과 이격될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 차광 패턴(105) 상에는 제 2 버퍼 절연막(120)이 위치하고, 각 구동 회로(DC)의 상기 제 2 반도체 패턴(221)은 상기 제 2 버퍼 절연막(120) 상에 위치할 수 있다. 상기 제 2 버퍼 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 버퍼 절연막(120)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 제 2 버퍼 절연막(120)은 상기 차광 패턴(105)의 외측으로 연장할 수 있다. 예를 들어, 각 차광 패턴(105)의 측면은 상기 제 2 버퍼 절연막(120)에 의해 덮일 수 있다. 상기 제 2 버퍼 절연막(120)은 각 차광 패턴(105)의 외측에서 상기 제 1 버퍼 절연막(110)과 직접 접촉할 수 있다.
각 화소 영역(PA)의 상기 구동 회로(DC) 상에는 하부 보호막(150)이 위치할 수 있다. 상기 하부 보호막(150)은 외부 충격 및 수분에 의한 각 구동 회로(DC)의 손상을 방지할 수 있다. 예를 들어, 상기 하부 보호막(150)은 상기 소자 기판(100)과 대향하는 각 구동 회로(DC)의 상부면을 따라 연장할 수 있다. 각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1), 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)는 상기 하부 보호막(150)에 의해 덮일 수 있다. 상기 하부 보호막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(150)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 하부 보호막(150)의 두께는 일정할 수 있다. 예를 들어, 상기 하부 보호막(150)은 각 구동 회로(DC)의 상기 상부면을 따라 연장하는 일정한 두께의 라이너(Linear) 막일 수 있다.
상기 하부 보호막(150) 상에는 오버 코트층(160)이 위치할 수 있다. 상기 오버 코트층(160)은 각 화소 영역(PA)의 상기 구동 회로(DC)에 의한 단차를 완화할 수 있다. 예를 들어, 상기 오버 코트층(160)은 각 화소 영역(PA)의 상기 제 1 회로 영역(A1), 상기 제 2 회로 영역(A2) 및 상기 비회로 영역(NC)과 중첩할 수 있다. 상기 오버 코트층(160)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(160)은 상기 하부 보호막(150)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 및 폴리이미드 수지(polyimide resin)와 같은 유기 절연 물질을 포함할 수 있다.
각 화소 영역(PA)의 상기 오버 코트층(160) 상에는 적어도 하나의 연결 전극(250)이 위치할 수 있다. 상기 연결 전극(250)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 연결 전극(250)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1), 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)는 해당 화소 영역(PA) 내에 위치하는 상기 연결 전극(250)에 의해 전기적으로 연결될 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 2 드레인 전극(225)을 부분적으로 노출하는 연결 컨택홀들은 상기 오버 코트층(160)을 관통하고, 각 화소 영역(PA)의 상기 연결 전극(250)은 상기 연결 컨택홀들 중 하나를 통해 해당 화소 영역(PA)의 상기 제 2 드레인 전극(225)과 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 1 박막 트랜지스터(T1), 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)의 배치에 대한 자유도가 향상될 수 있다.
각 화소 영역(PA)의 상기 연결 전극(250)은 해당 구동 회로(DC)의 외측에 위치하는 영역을 포함할 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 상기 연결 전극(250)의 일측 단부는 해당 화소 영역(PA)의 상기 제 1 회로 영역(A1) 및 상기 제 2 회로 영역(A2)과 중첩하지 않을 수 있다. 각 화소 영역(PA)의 상기 연결 전극(250)은 해당 화소 영역(PA)의 상기 비회로 영역(NC)과 이격될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 비회로 영역(NC)은 해당 화소 영역(PA) 내에 위치하는 상기 연결 전극(250)의 외측에 위치할 수 있다.
각 화소 영역(PA)의 상기 연결 전극(250) 상에는 제 1 평탄화막(170)이 위치할 수 있다. 상기 제 1 평탄화막(170)은 상기 연결 전극들(250)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 1 평탄화막(170)은 각 화소 영역(PA)의 상기 제 1 회로 영역(A1), 상기 제 2 회로 영역(A2) 및 상기 비회로 영역(NC)과 중첩할 수 있다. 상기 제 1 평탄화막(170)은 각 구동 회로(DC) 및 상기 연결 전극들(250)에 의한 단차를 완화할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 제 1 평탄화막(170)의 상부면은 상기 소자 기판(100)과 대향하는 상기 오버 코트층(160)의 상부면보다 완만한 굴곡을 가질 수 있다. 상기 제 1 평탄화막(170)의 상기 상부면의 높이 편차는 상기 오버 코트층(160)의 상기 상부면의 높이 편차보다 작을 수 있다. 상기 제 1 평탄화막(170)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 평탄화막(170)은 유기 절연 물질을 포함할 수 있다. 상기 제 1 평탄화막(170)은 상기 오버 코트층(160)과 다른 물질을 포함할 수 있다.
상기 제 1 평탄화막(170) 상에는 제 2 평탄화막(180)이 위치할 수 있다. 상기 제 2 평탄화막(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 평탄화막(180)은 유기 절연 물질을 포함할 수 있다. 상기 제 2 평탄화막(180)은 상기 제 1 평탄화막(170)과 다른 물질을 포함할 수 있다.
상기 제 2 평탄화막(180)은 각 구동 회로(DC) 및 상기 연결 전극들(250)에 의한 단차를 완전히 제거할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 제 2 평탄화막(180)의 상부면은 평평한 평면일 수 있다. 상기 제 2 평탄화막(180)의 상기 상부면은 상기 소자 기판(100)의 상기 상부면과 평행할 수 있다. 각 화소 영역(PA)의 상기 구동 회로(DC)와 중첩하는 상기 제 2 평탄화막(180)의 일부 영역은 해당 화소 영역(PA)의 상기 비회로 영역(NC)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역보다 작은 두께를 가질 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 1 최소 거리(d1)는 해당 화소 영역(PA)의 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 2 최소 거리(d2)보다 작을 수 있다. 각 화소 영역(PA)의 상기 제 2 최소 거리(d2)는 해당 화소 영역(PA)의 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 3 최소 거리(d3)보다 클 수 있다. 상기 연결 전극(250)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역은 상기 비회로 영역(NC)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역보다 작은 두께를 가질 수 있다.
각 구동 회로(DC)의 상기 제 2 도전 패턴(232)은 해당 구동 회로(DC)의 상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)보다 상기 소자 기판(100)에 가까이 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 3 최소 거리(d3)는 해당 화소 영역(PA)의 상기 제 1 최소 거리(d1)보다 클 수 있다.
각 화소 영역(PA)의 상기 구동 회로(DC) 상에서 상기 제 1 평탄화막(170)의 두께와 상기 제 2 평탄화막(180)의 두께 사이의 비율은 해당 화소 영역(PA)의 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께와 상기 제 2 평탄화막(180)의 두께 사이의 비율과 다를 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 해당 화소 영역(PA)의 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 작을 수 있다. 각 화소 영역(PA)의 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 해당 화소 영역(PA)의 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 클 수 있다. 각 화소 영역(PA)의 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 해당 화소 영역(PA)의 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 클 수 있다.
각 화소 영역(PA)의 상기 발광 소자(300)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(300)는 제 1 전극(310), 발광층(320) 및 제 2 전극(330)의 적층 구조를 가질 수 있다.
상기 제 1 전극(310)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(310)은 높은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(310)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 제 1 전극(310)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 제 1 전극(310)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극들 사이에 금속으로 이루어진 반사 전극이 위치하는 구조를 가질 수 있다. 상기 제 1 전극(310)의 두께는 일정할 수 있다. 예를 들어, 상기 제 1 전극(310)은 상기 소자 기판(100)의 상기 상부면을 따라 연장하는 일정한 두께의 라이너 막일 수 있다.
상기 발광층(320)은 상기 제 1 전극(310)과 상기 제 2 전극(320) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(320)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(320)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(330)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(330)은 상기 제 1 전극(310)과 다른 물질을 포함할 수 있다. 상기 제 2 전극(330)의 투과율은 상기 제 1 전극(310)의 투과율보다 높을 수 있다. 예를 들어, 상기 제 2 전극(330)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)에 의해 생성된 빛 및 상기 제 1 전극(310)에 의해 반사된 빛이 상기 제 2 전극(330)을 통해 외부로 방출될 수 있다.
각 화소 영역(PA)의 상기 발광 소자(300)는 인접한 화소 영역(PA)의 상기 발광 소자(300)와 독립적으로 제어될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 1 전극(310)은 인접한 발광 소자(300)의 상기 제 1 전극(310)과 이격될 수 있다. 각 발광 소자(300)의 상기 제 1 전극(310)과 인접한 발광 소자(300)의 상기 제 1 전극(310) 사이에는 뱅크 절연막(190)이 위치할 수 있다. 상기 뱅크 절연막(190)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 유기 절연 물질을 포함할 수 있다. 각 발광 소자(300)의 상기 제 1 전극(310)은 상기 뱅크 절연막(190)에 의해 인접한 발광 소자(300)의 상기 제 1 전극(310)과 절연될 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(310)의 가장 자리를 덮을 수 있다.
각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 뱅크 절연막(190)에 의해 노출된 해당 발광 소자(300)의 상기 제 1 전극(310)의 일부 영역 상에 순서대로 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 각 화소 영역(PA) 내에 발광 영역을 정의할 수 있다. 각 화소 영역(PA)의 상기 발광층(320)은 해당 화소 영역(PA)의 상기 발광 영역 내에서 해당 화소 영역(PA)의 상기 제 1 전극(310)과 직접 접촉할 수 있다.
각 화소 영역(PA)의 상기 발광 소자(300)는 상기 제 2 평탄화막(180)의 상기 상부면 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 상기 발광 소자(300)의 상기 제 1 전극(310), 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 제 2 평탄화막(180)의 상기 상부면 상에 순서대로 적층될 수 있다. 상기 뱅크 절연막(190)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(310)의 외측에서 상기 제 2 평탄화막(180)의 상기 상부면과 직접 접촉할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 영역 내에서 상기 제 1 전극(310)은 상기 제 2 평탄화막(180)의 상기 상부면과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 영역 내에서 상기 소자 기판(100)과 상기 발광층(320) 사이의 수직 거리가 일정할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출되는 빛의 생성 위치가 동일할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출되는 빛의 생성 위치 차이에 의한 휘도 편차가 방지될 수 있다.
각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA) 내에 위치하는 상기 연결 전극(250)을 통해 해당 화소 영역(PA)의 상기 구동 회로(DC)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 연결 전극(250)을 부분적으로 노출하는 전극 컨택홀들은 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)을 관통하고, 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 전극 컨택홀들 중 하나를 통해 해당 화소 영역(PA)의 상기 연결 전극(250)과 연결될 수 있다. 각 화소 영역(PA)의 상기 구동 회로(DC)에 의해 생성된 상기 구동 전류를 해당 화소 영역(PA)의 상기 제 1 전극(310)에 공급될 수 있다. 상기 전극 컨택홀들은 상기 뱅크 절연막(190)과 중첩할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 전극 컨택홀에 의한 해당 화소 영역(PA)의 상기 발광 영역 내에 위치하는 상기 제 1 전극(310)의 상기 일부 영역의 굴곡이 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 영역 내에서 상기 소자 기판(100)과 상기 제 1 전극(310) 사이의 수직 거리가 일정할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광층(320)에 의해 생성된 빛이 해당 화소 영역(PA)의 상기 제 1 전극(310)에 의해 반사되는 위치 차이에 의한 반사 시감(reflected-light visibility)의 편차가 방지될 수 있다.
각 화소 영역(PA)의 상기 발광 소자(300) 상에는 봉지 유닛(400)이 위치할 수 있다. 상기 봉지 유닛(400)은 외부 충격 및 수분에 의한 각 발광 소자(300)의 손상을 방지할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 상기 봉지 유닛(400)에 의해 완전히 덮일 수 있다. 상기 봉지 유닛(400)은 절연성 물질을 포함할 수 있다. 상기 봉지 유닛(400)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 봉지 유닛(400)은 제 1 봉지층(410), 제 2 봉지층(420) 및 제 3 봉지층(430)의 적층 구조를 가질 수 있다. 상기 제 2 봉지층(420)은 상기 제 1 봉지층(410) 및 상기 제 3 봉지층(430)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 봉지층(410) 및 상기 제 3 봉지층(430)은 무기 절연 물질을 포함하고, 상기 제 2 봉지층(420)은 유기 절연 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 뱅크 절연막(190) 및 각 화소 영역(PA)의 상기 발광 소자(300)에 의한 단차가 상기 봉지 유닛(400)에 의해 제거될 수 있다.
각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 뱅크 절연막(190) 상으로 연장할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)과 연결될 수 있다. 각 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압은 인접한 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압과 동일할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(300)로부터 방출되는 빛의 휘도가 해당 발광 소자(300)의 상기 제 1 전극(310)에 공급되는 상기 구동 전류에 의해 제어될 수 있다. 각 발광 소자(300)의 상기 발광층(320)은 인접한 발광 소자(300)의 상기 발광층(320)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛은 인접한 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛과 동일한 색을 나타낼 수 있다.
각 화소 영역(PA)은 인접한 화소 영역(PA)과 다른 색을 구현할 수 있다. 예를 들어, 상기 봉지 유닛(400) 상에는 상기 발광 소자(300)의 외측에 위치하는 블랙 매트릭스(510) 및 각 화소 영역(PA)의 상기 발광 소자(300)와 중첩하는 컬러 필터(520)들이 위치할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(300)에 의한 빛은 상기 컬러 필터들(520) 중 하나를 통과하여 외부로 방출될 수 있다. 상기 블랙 매트릭스(510)는 상기 봉지 유닛(400) 상에 상기 컬러 필터들(520)과 나란히 위치할 수 있다. 예를 들어, 상기 블랙 매트릭스(510)는 상기 뱅크 절연막(190)과 중첩할 수 있다.
각 화소 영역(PA) 상에 위치하는 상기 컬러 필터(520)는 일정한 두께를 가질 수 있다. 예를 들어, 각 화소 영역(PA) 상에서 상기 소자 기판(100)과 대향하는 상기 컬러 필터(520)의 상부면은 평평한 평면일 수 있다. 상기 소자 기판(100)과 각 컬러 필터(520)의 상기 상부면 사이의 수직 거리는 일정할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 상에 위치하는 상기 컬러 필터(520)의 두께 편차에 의한 빛의 색감 편차가 방지될 수 있다.
각 컬러 필터(520)의 두께는 인접한 컬러 필터(520)의 두께와 동일할 수 있다. 예를 들어, 각 화소 영역(PA) 상에 위치하는 상기 컬러 필터(520)와 상기 봉지 유닛(400) 사이의 수직 거리는 인접한 화소 영역(PA) 상에 위치하는 상기 컬러 필터(520)와 상기 봉지 유닛(400) 사이의 수직 거리와 동일할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 컬러 필터(520)를 통과한 빛이 인접한 화소 영역(PA)의 상기 컬러 필터(520)를 통과한 빛과 동일한 색감을 가질 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 컬러 필터들(520)의 두께 편차에 의한 무라(Mura)의 발생이 방지될 수 있다.
상기 소자 기판(100)과 대향하는 상기 블랙 매트릭스(510)의 상부면은 평평한 평면일 수 있다. 상기 블랙 매트릭스(510)는 상기 컬러 필터들(520)과 동일한 두께를 가질 수 있다. 예를 들어, 상기 블랙 매트릭스(510)의 상기 상부면은 각 컬러 필터(520)의 상기 상부면과 연속될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 블랙 매트릭스(510)의 측면과 접촉하는 각 컬러 필터(520)의 일부 영역에 의한 두께 편차가 방지될 수 있다.
도 4 내지 14는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 3 내지 14를 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 설명한다. 먼저, 도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 제 1 회로 영역(A1), 제 2 회로 영역(A2) 및 비회로 영역(NC)을 포함하는 소자 기판(100)을 준비하는 단계; 상기 소자 기판(100)의 상부면 상에 제 1 버퍼 절연막(110)을 형성하는 단계; 상기 제 1 회로 영역(A1)의 상기 제 1 버퍼 절연막(110) 상에 차광 패턴(105)을 형성하는 단계; 상기 제 1 버퍼 절연막(110) 상에 상기 차광 패턴(105)을 덮는 제 2 버퍼 절연막(120)을 형성하는 단계; 상기 제 2 버퍼 절연막(120) 상에 상기 비회로 영역(NC)과 중첩하지 않는 구동 회로를 형성하는 단계; 상기 제 2 버퍼 절연막(120) 상에 상기 구동 회로를 덮는 하부 보호막(150)을 형성하는 단계; 상기 하부 보호막(150) 상에 오버 코트층(160)을 형성하는 단계 및 상기 하부 보호막(150)과 상기 오버 코트층(160)을 관통하는 연결 컨택홀(CH1)을 형성하는 단계를 포함할 수 있다.
상기 제 1 버퍼 절연막(110) 및 상기 제 2 버퍼 절연막(120)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제 1 버퍼 절연막(110) 및 상기 제 2 버퍼 절연막(120)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질로 형성될 수 있다. 상기 제 2 버퍼 절연막(120)은 상기 제 1 버퍼 절연막(110)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제 2 버퍼 절연막(120)은 상기 제 1 버퍼 절연막(110)과 적층 구조로 형성될 수 있다.
상기 차광 패턴(105)은 빛을 흡수 또는 반사할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 차광 패턴(105)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 비회로 영역(NC)은 상기 제 1 회로 영역(A1) 및 상기 제 2 회로 영역(A2) 사이에 위치할 수 있다. 예를 들어, 상기 구동 회로을 형성하는 단계는 상기 제 1 회로 영역(A1) 상에 제 2 박막 트랜지스터(T2)를 형성하는 단계 및 상기 제 2 회로 영역(A2) 상에 스토리지 커패시터(Cst)를 형성하는 단계를 포함할 수 있다.
상기 제 2 박막 트랜지스터(T2)를 형성하는 단계는 제 2 반도체 패턴(221)을 형성하는 단계; 상기 제 2 반도체 패턴(221)을 덮는 제 2 게이트 절연막(222)을 형성하는 단계; 상기 제 2 게이트 절연막(222) 상에 상기 제 2 반도체 패턴(221)의 채널 영역과 중첩하는 제 2 게이트 전극(223)을 형성하는 단계; 상기 제 2 반도체 패턴(221)의 소스 영역과 전기적으로 연결되는 제 2 소스 전극(224)을 형성하는 단계 및 상기 제 2 반도체 패턴(221)의 드레인 영역과 전기적으로 연결되는 제 2 드레인 전극(225)을 형성하는 단계를 포함할 수 있다.
상기 제 2 드레인 전극(225)은 상기 제 2 소스 전극(224)과 동시에 형성될 수 있다. 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 다른 층 상에 형성될 수 있다. 예를 들어, 상기 제 2 게이트 전극(223) 상에는 제 1 층간 절연막(130)이 형성되고, 상기 제 1 층간 절연막(130) 상에는 제 2 층간 절연막(140)이 형성되며, 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)은 상기 제 2 층간 절연막(140) 상에 형성될 수 있다.
상기 제 1 층간 절연막(130) 및 상기 제 2 층간 절연막(140)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제 1 층간 절연막(130) 및 상기 제 2 층간 절연막(140)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질로 형성될 수 있다. 상기 제 2 층간 절연막(140)은 상기 제 1 층간 절연막(130)과 다른 물질로 형성될 수 있다.
상기 스토리지 커패시터(Cst)를 형성하는 단계는 제 1 도전 패턴(231)을 형성하는 단계 및 상기 제 1 도전 패턴(231) 상에 제 2 도전 패턴(232)을 형성하는 단계를 포함할 수 있다. 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 절연막(222)과 상기 제 1 층간 절연막(130) 사이에 형성될 수 있다. 예를 들어, 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 전극(231)과 동시에 형성될 수 있다. 상기 제 1 도전 패턴(231)은 상기 제 2 게이트 전극(231)과 동일한 물질을 포함할 수 있다. 상기 제 2 도전 패턴(232)는 상기 제 1 층간 절연막(130)과 상기 제 2 층간 절연막(140) 사이에 형성될 수 있다. 예를 들어, 상기 제 2 도전 패턴(232)은 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)과 다른 물질로 형성될 수 있다.
상기 하부 보호막(150)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 하부 보호막(150)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질로 형성될 수 있다. 상기 하부 보호막(150)은 일정한 두께로 형성될 수 있다. 예를 들어, 상기 하부 보호막(150)은 상기 소자 기판(100)과 대향하는 상기 제 2 박막 트랜지스터(T2)의 상부면 및 상기 스토리지 커패시터(Cst)의 상부면을 따라 연장하는 라이너(linear) 막으로 형성될 수 있다.
상기 오버 코트층(160)은 절연성 물질로 형성될 수 있다. 상기 오버 코트층(160)은 상기 하부 보호막(150)과 다른 물질로 형성될 수 있다. 상기 오버 코트층(160)은 상기 구동 회로에 의한 단차를 완화할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 오버 코트층(160)은 유기 절연 물질로 형성될 수 있다. 상기 오버 코트층(160)의 두께는 일정하지 않을 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 오버 코트층(160)의 상부면은 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)에 의한 굴곡을 가질 수 있다.
상기 연결 컨택홀(CH1)은 상기 구동 회로의 일부 영역을 노출할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 드레인 전극(225)은 상기 연결 컨택홀(CH1)에 의해 부분적으로 노출될 수 있다.
도 5에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(160) 상에 연결 전극(250)을 형성하는 단계를 포함할 수 있다.
상기 연결 전극(250)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 연결 전극(250)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속으로 형성될 수 있다. 상기 연결 전극(250)은 상기 구동 회로와 전기적으로 연결될 수 있다. 예를 들어, 상기 연결 전극(250)은 상기 연결 컨택홀(CH1)을 통해 상기 제 2 박막 트랜지스터(T1)와 전기적으로 연결될 수 있다. 상기 연결 전극(250)은 상기 제 1 회로 영역(A1)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 연결 전극(250)은 상기 연결 컨택홀(CH1) 내에서 상기 제 2 드레인 전극(225)과 직접 접촉할 수 있다.
상기 연결 전극(250)은 상기 비회로 영역(NC)의 외측에 형성될 수 있다. 예를 들어, 상기 비회로 영역(NC)은 상기 제 2 박막 트랜지스터(T2), 상기 스토리지 커패시터(Cst) 및 상기 연결 전극(250) 사이에 위치할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(160) 상에 상기 연결 전극(250)을 덮는 제 1 평탄화막(170)을 형성하는 단계를 포함할 수 있다.
상기 제 1 평탄화막(170)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제 1 평탄화막(170)은 유기 절연 물질로 형성될 수 있다. 상기 제 1 평탄화막(170)은 상기 연결 전극(250)에 의한 단차를 완화할 수 있다. 상기 구동 회로의 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)에 의한 단차는 상기 오버 코트층(160) 및 상기 제 1 평탄화막(170)에 의해 완화될 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 제 1 평탄화막(170)의 상부면은 상기 오버 코트층(160)의 상기 상부면보다 완만한 굴곡을 가질 수 있다. 상기 제 1 평탄화막(170)은 상기 오버 코트층(160)과 다른 물질을 포함할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 1 평탄화막(170) 상에 예비 평탄화막(180a)을 형성하는 단계를 포함할 수 있다.
상기 예비 평탄화막(180a)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 예비 평탄화막(180a)은 유기 절연 물질로 형성될 수 있다. 상기 구동 회로 및 상기 연결 전극(250)에 의한 단차는 상기 예비 평탄화막(180a)에 의해 더욱 완화될 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 예비 평탄화막(180a)의 상부면은 상기 제 1 평탄화막(170)의 상기 상부면보다 완만한 굴곡을 가질 수 있다.
도 8에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 예비 평탄화막(180a)을 이용하여 평평한 상부면을 갖는 제 2 평탄화막(180)을 형성하는 단계를 포함할 수 있다.
상기 제 2 평탄화막(180)을 형성하는 단계는 상기 예비 평탄화막(180a)의 상기 상부면을 평탄화하는 단계를 포함할 수 있다. 상기 평탄화 공정은 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다. 예를 들어, 상기 제 2 평탄화막(180)을 형성하는 단계는 화학적 물리적 연마(CMP) 공정을 통해 상기 예비 평탄화막(180a)의 상단부를 부분적으로 제거하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 예비 평탄화막(180a)의 상기 상부면의 평탄화 공정에 의해 상기 제 1 평탄화막(170)이 노출되지 않을 수 있다.
상기 구동 회로 및 상기 연결 전극(250)에 의한 단차는 상기 제 2 평탄화막(180)에 의해 완전히 제거될 수 있다. 예를 들어, 상기 제 2 평탄화막(180)의 상기 상부면은 상기 소자 기판(100)의 상기 상부면과 평행하게 형성될 수 있다. 상기 제 1 회로 영역(A1)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역 및 상기 제 2 회로 영역(A2)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역은 상기 비회로 영역(NC)과 중첩하는 상기 제 2 평탄화막(180)의 일부 영역보다 작은 두께를 가질 수 있다. 예를 들어, 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 1 최소 거리(d1)는 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 2 최소 거리(d2)보다 작을 수 있다. 상기 제 2 최소 거리(d2)는 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 상기 상부면과 상기 제 2 평탄화막(180)의 상기 상부면 사이의 제 3 최소 거리(d3)보다 클 수 있다.
상기 제 2 도전 패턴(232)은 상기 제 2 소스 전극(224) 및 상기 제 2 드레인 전극(225)보다 상기 소자 기판(100)에 가까이 위치할 수 있다. 예를 들어, 상기 제 3 최소 거리(d3)는 상기 제 1 최소 거리(d1)보다 클 수 있다.
상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 두께와 상기 제 2 평탄화막(180)의 두께 사이의 비율 및 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 두께와 상기 제 2 평탄화막(180)의 두께 사이의 비율은 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께와 상기 제 2 평탄화막(180)의 두께 사이의 비율과 다를 수 있다. 예를 들어, 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 작을 수 있다. 상기 비회로 영역(NC) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 클 수 있다. 상기 제 2 회로 영역(A2) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께는 상기 제 1 회로 영역(A1) 상에서 상기 제 1 평탄화막(170)의 두께 대비 상기 제 2 평탄화막(180)의 두께보다 클 수 있다.
상기 예비 평탄화막(180a)의 평탄화 공정에서 상기 구동 회로에 가해지는 응력(stress)은 상기 제 1 평탄화막(170)에 의해 완화될 수 있다. 예를 들어, 상기 제 1 평탄화막(170)은 상기 제 2 평탄화막(180)보다 높은 강성(rigidity)을 가질 수 있다. 상기 제 1 평탄화막(170)은 상기 제 2 평탄화막(180)과 다른 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 제 2 평탄화막(180)의 형성 공정에 의한 상기 구동 회로의 상기 제 2 박막 트랜지스터(T2) 및 상기 스토리지 커패시터(Cst)의 손상이 방지될 수 있다.
도 9에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)을 관통하는 전극 컨택홀(CH2)을 형성하는 단계를 포함할 수 있다.
상기 전극 컨택홀(CH2)은 상기 연결 전극(250) 상에 형성될 수 있다. 예를 들어, 상기 전극 컨택홀(CH2)은 상기 연결 전극(250)의 일부 영역을 노출할 수 있다. 상기 전극 컨택홀(CH2)은 상기 비회로 영역(NC)의 외측에 형성될 수 있다.
도 10에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 전극 컨택홀(CH2)을 통해 상기 제 2 드레인 전극(250)과 전기적으로 연결되는 제 1 전극(310)을 형성하는 단계를 포함할 수 있다.
상기 제 1 전극(310)은 도전성 물질로 형성될 수 있다. 상기 제 1 전극(310)은 높은 반사율을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제 1 전극(310)은 알루미늄(Al) 및 은(Ag)과 같은 금속으로 형성될 수 있다. 상기 제 1 전극(310)은 일정한 두께로 형성될 수 있다. 예를 들어, 상기 제 1 전극(310)을 형성하는 단계는 상기 제 2 전극 컨택홀(CH2)이 형성된 상기 제 2 평탄화막(180)의 상기 상부면 상에 일정한 두께의 금속막을 형성하는 단계 및 상기 금속막을 패터닝하여 상기 제 1 전극(310)을 형성하는 단계를 포함할 수 있다. 상기 제 1 전극(310)은 다중층 구조로 형성될 수 있다.
상기 제 1 전극(310)은 상기 제 2 평탄화막(180)의 상기 상부면 상에 형성될 수 있다. 상기 전극 컨택홀(CH2)의 외측에서 상기 소자 기판(100)을 향한 상기 제 1 전극(310)의 하부면은 상기 제 2 평탄화막(180)의 상기 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 전극 컨택홀(CH2)의 외측에서 상기 제 1 전극(310)의 상기 하부면은 상기 소자 기판(100)의 상기 상부면과 평행할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 2 평탄화막(180) 상에 상기 제 1 전극(310)의 가장 자리를 덮는 뱅크 절연막(190)을 형성하는 단계 및 상기 뱅크 절연막(190)에 의해 노출된 상기 제 1 전극(310)의 일부 영역 상에 발광층(320) 및 제 2 전극(330)을 순서대로 적층하는 단계를 포함할 수 있다.
상기 뱅크 절연막(190)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 유기 절연 물질로 형성될 수 있다. 상기 뱅크 절연막(190)은 상기 전극 컨택홀(CH2)과 중첩하도록 형성될 수 있다. 예를 들어, 상기 뱅크 절연막(190)에 의해 노출된 상기 제 1 전극(310)의 상기 일부 영역은 상기 전극 컨택홀(CH2)의 외측에 위치할 수 있다.
상기 제 1 전극(310), 상기 발광층(320) 및 상기 제 2 전극(330)은 발광 소자(300)를 구성할 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 상기 발광 소자(300)로부터 빛이 방출되는 발광 영역을 정의할 수 있다. 상기 뱅크 절연막(190)에 의해 정의된 상기 발광 영역 내에서 상기 발광층(320)은 상기 제 1 전극(310)의 상기 일부 영역과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 발광 영역 내에서 상기 소자 기판(100)과 상기 발광층(320) 사이의 수직 거리가 일정할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 발광 영역 내에서 상기 발광층(320)에 의한 빛의 생성 위치가 동일할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 발광 소자(300)로부터 방출되는 빛의 생성 위치 차이에 의한 휘도 편차가 방지될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 발광층(320)에 의해 생성된 빛이 상기 제 1 전극(310)에 의해 반사되는 위치 차이에 의한 반사 시감(reflected-light visibility)의 편차가 방지될 수 있다.
도 12에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 발광 소자(300)가 형성된 상기 소자 기판(100) 상에 봉지 유닛(400)을 형성하는 단계를 포함할 수 있다.
상기 발광 소자(300)의 상기 제 2 전극(330)은 상기 봉지 유닛(400)에 의해 완전히 덮일 수 있다. 예를 들어, 상기 봉지 유닛(400)은 상기 소자 기판(100)의 상기 제 1 회로 영역(A1), 상기 제 2 회로 영역(A2) 및 상기 비회로 영역(NC)과 중첩할 수 있다. 상기 뱅크 절연막(190)은 상기 봉지 유닛(400)과 중첩할 수 있다. 상기 봉지 유닛(400)은 다중층 구조로 형성될 수 있다. 예를 들어, 상기 봉지 유닛(400)은 제 1 봉지 유닛(410), 제 2 봉지 유닛(420) 및 제 3 봉지 유닛(430)의 적층 구조로 형성될 수 있다.
상기 제 1 봉지 유닛(410), 상기 제 2 봉지 유닛(420) 및 상기 제 3 봉지 유닛(430)은 절연성 물질로 형성될 수 있다. 상기 제 2 봉지 유닛(420)은 상기 제 1 봉지 유닛(410) 및 상기 제 3 봉지 유닛(430)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제 1 봉지 유닛(410) 및 상기 제 3 봉지 유닛(430)은 무기 절연 물질로 형성되고, 상기 제 2 봉지 유닛(420)은 유기 절연 물질로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 발광 소자(300) 및 상기 뱅크 절연막(190)에 의한 단차가 상기 봉지 유닛(400)에 의해 제거될 수 있다.
도 13에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 봉지 유닛(140) 상에 블랙 매트릭스(510)를 형성하는 단계를 포함할 수 있다.
상기 블랙 매트릭스(510)는 상기 뱅크 절연막(190)에 의해 정의된 상기 발광 영역의 외측에 형성될 수 있다. 예를 들어, 상기 블랙 매트릭스(510)는 상기 뱅크 절연막(190) 상에 형성될 수 있다. 상기 발광 소자(300)는 상기 블랙 매트릭스(510)와 중첩되지 않을 수 있다. 상기 블랙 매트릭스(510)는 빛을 흡수 또는 차단할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 블랙 매트릭스(510)는 검은 색 염료를 포함할 수 있다.
도 14에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 블랙 매트릭스(510)에 의해 노출된 상기 봉지 유닛(400) 상에 예비 컬러 필터(520a)를 형성하는 단계를 포함할 수 있다.
상기 예비 컬러 필터(520a)는 상기 발광 영역과 중첩하도록 형성될 수 있다. 예를 들어, 상기 발광 소자(300)에 의한 빛은 상기 예비 컬러 필터(520a)를 통해 외부로 방출된 수 있다. 상기 예비 컬러 필터(520a)는 상기 봉지 유닛(400) 상에 상기 블랙 매트릭스(510)와 나란히 위치할 수 있다. 상기 예비 컬러 필터(520a)는 잉크젯(Inkjet) 공정에 의해 형성될 수 있다. 예를 들어, 상기 예비 컬러 필터(520a)를 형성하는 단계는 다수의 노즐(nozzle)을 이용하여 상기 블랙 매트릭스(510)에 의해 정의된 영역 내에 상기 예비 컬러 필터(520a)의 형성을 위한 물질을 분사하는 단계를 포함할 수 있다. 상기 소자 기판(100)과 대향하는 상기 예비 컬러 필터(520a)의 상부면은 반원 형상으로 형성될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 예비 컬러 필터(520a)를 이용하여 컬러 필터(520)를 형성하는 단계를 포함할 수 있다.
상기 컬러 필터(520)는 일정한 두께를 가질 수 있다. 예를 들어, 상기 컬러 필터(520)를 형성하는 단계는 상기 예비 컬러 필터(520a)의 상기 상부면을 평탄화하는 단계를 포함할 수 있다. 예를 들어, 상기 컬러 필터(520)를 형성하는 단계는 화학적 물리적 연마(CMP) 공정을 통해 상기 예비 컬러 필터(520a)의 상단부를 부분적으로 제거하는 단계를 포함할 수 있다. 상기 소자 기판(100)과 대향하는 상기 컬러 필터(520)의 상부면은 평평한 평면일 수 있다. 예를 들어, 상기 컬러 필터(520)의 상기 상부면은 상기 소자 기판(100)의 상기 상부면과 평행할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 컬러 필터(520)의 두께 편차에 의한 색감 편차가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 색감 편차에 의한 무라(Mura)의 발생이 방지될 수 있다.
상기 컬러 필터(520)을 형성하는 단계는 상기 소자 기판(100)과 대향하는 상기 블랙 매트릭스(510)의 상부면을 평탄화하는 단계를 포함할 수 있다. 예를 들어, 상기 블랙 매트릭스(510)의 상기 상부면은 상기 예비 컬러 필터(520a)의 상기 상부면의 평탄화 공정에 의해 평탄화될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 블랙 매트릭스(510)의 상기 상부면이 상기 컬러 필터(520)의 상기 상부면과 연속될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 컬러 필터(520)가 상기 블랙 매트릭스(510)와 동일한 두께를 가질 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 블랙 매트릭스(510)의 측면과 접촉하는 상기 컬러 필터(520)의 일부 영역에 의한 상기 컬러 필터(520)의 두께 편차가 방지될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법은 각 화소 영역(PA)의 상기 구동 회로(DC) 및 상기 연결 전극(250) 상에 형성되는 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)을 포함하되, 상기 소자 기판(100)과 대향하는 상기 제 2 평탄화막(180)의 상기 상부면이 평평할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 상기 제 2 평탄화막(180)의 상기 상부면 상에 위치하는 각 화소 영역(PA)의 상기 발광층(320)에 의한 빛의 생성 위치 및 각 화소 영역(PA)의 상기 제 1 전극(310)에 의해 빛이 반사되는 위치가 동일할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 각 화소 영역(PA)에서 휘도 편차 및 반사 시감의 편차가 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 이미지의 품질 저하가 방지될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 상기 봉지 유닛(400) 상에 위치하는 각 화소 영역(PA)의 상기 컬러 필터(520)이 평평한 상부면을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 상기 컬러 필터들(520)의 두께 편차에 의한 색감 편차 및 무라(Mura)의 발생이 방지될 수 있다.
덧붙여, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 화학적 물리적 연마(CMP) 공정에 의해 상기 제 1 평탄화막(170) 상에 위치하는 상기 제 2 평탄화막(180)의 상기 상부면이 평탄화될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)에 의한 전체 두께의 증가를 최소화하며, 상기 제 2 평탄화막(180)의 형성 공정에 의한 상기 구동 회로의 손상이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 신뢰성의 저하 및 이미지의 품질 저하가 효과적으로 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 게이트 드라이버(GD), 상기 데이터 드라이버(DD), 상기 전원 유닛(PU) 및 상기 타이밍 컨트롤러(TC)가 상기 표시 패널(DP)의 외측에 위치하고, 상기 다수의 화소 영역(PA)이 상기 표시 패널(DP)의 표시 영역(AA) 내에 배치되며, 상기 표시 영역(AA)의 외측에 위치하는 상기 표시 패널(DP)의 베젤 영역(BZ)을 가로지르는 신호 배선들(DL, GL, PL, RL)을 통해 상기 게이트 드라이버(GD), 상기 데이터 드라이버(DD) 및 상기 전원 유닛(PU)이 각 화소 영역(PA)과 전기적으로 연결되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 게이트 드라이버(GD), 상기 데이터 드라이버(DD), 상기 전원 유닛(PU) 및 상기 타이밍 컨트롤러(TC) 중 적어도 하나가 상기 표시 패널(DP)의 상기 베젤 영역(BZ) 상에 형성될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 표시 패널(DP)의 상기 베젤 영역(BZ) 상에 상기 게이트 드라이버(GD)가 실장된 GIP(Gate In Panel) 타입의 디스플레이 장치일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 제 1 평탄화막(170)의 상기 상부면이 상기 제 2 평탄화막(180)에 의해 완전히 덮이는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 2 평탄화막(180)이 상기 제 1 평탄화막(170)을 부분적으로 노출할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 1 회로 영역(A1) 상에 위치하는 상기 제 1 평탄화막(170)의 일부 영역이 상기 제 2 평탄화막(180)에 의해 노출될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 1 평탄화막(170)의 높이 편차에 의한 전체 두께의 증가가 최소화될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 이미지의 품질 저하가 효과적으로 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)의 상기 제 1 전극(310)이 상기 연결 전극들(250) 중 하나를 통해 해당 화소 영역(PA)의 상기 제 2 박막 트랜지스터(T2)와 전기적으로 연결되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 제 1 전극(310)이 해당 화소 영역(PA)의 상기 제 2 드레인 전극(225)과 직접 접촉할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 하부 보호막(150)과 각 화소 영역(PA)의 상기 발광 소자(300) 사이에 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)이 순서대로 위치하고, 각 화소 영역(PA)의 상기 제 1 전극(310)이 상기 하부 보호막(150), 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)을 관통하여 해당 화소 영역(PA)의 상기 제 2 드레인 전극(225)과 연결될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)과 상기 제 1 평탄화막(170) 사이의 구조와 무관하게 각 화소 영역(PA)에서 휘도 편차 및 반사 시감의 편차가 방지될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 구동 회로(DC)의 구성에 대한 자유도가 향상될 수 있다.
100: 소자 기판 160: 오버 코트층
170: 제 1 평탄화막 180: 제 2 평탄화막
250: 연결 전극 300: 발광 소자
400: 봉지 유닛 510: 블랙 매트릭스
520: 컬러 필터 T2: 제 2 박막 트랜지스터
Cst: 스토리지 커패시터

Claims (15)

  1. 제 1 회로 영역 및 상기 제 1 회로 영역의 외측에 위치하는 비회로 영역을 포함하는 소자 기판;
    상기 소자 기판의 상기 제 1 회로 영역 상에 위치하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 위치하고, 상기 비회로 영역 상으로 연장하는 제 1 평탄화막;
    상기 제 1 평탄화막 상에 위치하고, 상기 소자 기판과 대향하는 상부면이 평평한 제 2 평탄화막; 및
    상기 제 2 평탄화막의 상기 상부면 상에 위치하고, 제 1 전극, 발광층 및 제 2 전극의 적층 구조를 갖는 발광 소자를 포함하되,
    상기 제 1 회로 영역 내에서 상기 소자 기판과 대향하는 상기 제 1 평탄화막의 상부면과 상기 제 2 평탄화막의 상기 상부면 사이의 제 1 최소 거리는 상기 비회로 영역 내에서 상기 제 1 평탄화막의 상기 상부면과 상기 제 2 평탄화막의 상기 상부면 사이의 제 2 최소 거리보다 작은 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 발광 소자의 상기 제 1 전극은 상기 제 2 평탄화막의 상기 상부면과 접촉하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 박막 트랜지스터와 상기 제 1 평탄화막 사이에 위치하고, 상기 비회로 영역 상으로 연장하는 오버 코트층; 및
    상기 오버 코트층과 상기 제 1 평탄화막 사이에 위치하고, 상기 제 1 전극을 상기 박막 트랜지스터와 전기적으로 연결하는 연결 전극을 더 포함하되,
    상기 소자 기판의 상기 비회로 영역은 상기 연결 전극의 외측에 위치하는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 1 평탄화막의 상기 상부면은 상기 소자 기판과 대향하는 상기 오버 코트층의 상부면보다 완만한 굴곡을 갖는 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 연결 전극과 중첩하는 상기 제 2 평탄화막의 일부 영역은 상기 비회로 영역과 중첩하는 상기 제 2 평탄화막의 일부 영역보다 작은 두께를 갖는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제 2 평탄화막은 상기 제 1 평탄화막과 다른 물질을 포함하는 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 소자 기판의 제 2 회로 영역과 상기 제 1 평탄화막 사이에 위치하는 스토리지 커패시터를 더 포함하되,
    상기 제 2 회로 영역은 상기 제 1 회로 영역 및 상기 비회로 영역의 외측에 위치하고,
    상기 제 2 회로 영역 내에서 상기 제 1 평탄화막의 상기 상부면과 상기 제 2 평탄화막의 상기 상부면 사이의 제 3 최소 거리는 상기 제 2 최소 거리보다 작은 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 3 최소 거리는 상기 제 1 최소 거리보다 큰 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 발광 소자 상에 위치하고, 상기 제 1 회로 영역 및 상기 비회로 영역과 중첩하는 봉지 유닛; 및
    상기 봉지 유닛 상에 위치하고, 상기 발광 소자와 중첩하는 컬러 필터를 더 포함하되,
    상기 소자 기판과 대향하는 상기 컬러 필터의 상부면은 평평한 평면인 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 컬러 필터와 나란히 위치하는 블랙 매트릭스를 더 포함하되,
    상기 소자 기판과 대향하는 상기 블랙 매트릭스의 상부면은 상기 컬러 필터의 상기 상부면과 연속되는 디스플레이 장치.
  11. 회로 영역 및 상기 회로 영역과 이격되는 비회로 영역을 포함하는 소자 기판을 준비하는 단계;
    상기 소자 기판의 상기 회로 영역 상에 위치하는 구동 회로를 형성하는 단계;
    상기 소자 기판 상에 상기 구동 회로를 덮으며, 상기 비회로 영역과 중첩하는 제 1 평탄화막을 형성하는 단계;
    상기 제 1 평탄화막 상에 예비 평탄화막을 형성하는 단계;
    상기 소자 기판과 대향하는 상기 예비 평탄화막의 상부면을 평탄화하여, 평평한 상부면을 갖는 제 2 평탄화막을 형성하는 단계; 및
    상기 제 2 평탄화막의 상기 상부면 상에 발광 소자를 형성하는 단계를 포함하는 디스플레이 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 2 평탄화막을 형성하는 단계는 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 공정으로 상기 예비 평탄화막의 상기 상부면을 평탄화하는 단계를 포함하는 디스플레이 장치의 형성 방법.
  13. 제 11 항에 있어서,
    상기 소자 기판 상에 상기 발광 소자를 덮는 봉지 유닛을 형성하는 단계;
    상기 봉지 유닛 상에 상기 발광 소자의 외측에 위치하는 블랙 매트릭스를 형성하는 단계;
    상기 블랙 매트릭스에 의해 정의된 영역 내에 상기 발광 소자와 중첩하는 예비 컬러 필터를 형성하는 단계; 및
    상기 소자 기판과 대향하는 상기 예비 컬러 필터의 상부면을 평탄화하여 평평한 상부면을 갖는 컬러 필터를 형성하는 단계를 더 포함하는 디스플레이 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 블랙 매트릭스의 상부면은 상기 예비 컬러 필터의 상기 상부면의 평탄화 공정에 의해 상기 컬러 필터의 상기 상부면과 연속되는 디스플레이 장치의 형성 방법.
  15. 제 11 항에 있어서,
    상기 소자 기판과 상기 제 1 평탄화막 사이에 상기 구동 회로를 덮는 오버 코트층을 형성하는 단계; 및
    상기 오버 코트층과 상기 제 1 평탄화막 사이에 상기 구동 회로와 전기적으로 연결되는 연결 전극을 형성하는 단계를 더 포함하되,
    상기 발광 소자는 상기 제 1 평탄화막 및 상기 제 2 평탄화막을 관통하여 상기 연결 전극과 전기적으로 연결되도록 형성되는 디스플레이 장치의 형성 방법.
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