KR20240017850A - 전력 도메인들 사이의 전기 신호들의 낮은 레이턴시 통신을 갖는 인터페이스 모듈 - Google Patents
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Abstract
집적 회로가 설명된다. 이 집적 회로는 제1 전력 도메인 및 제2 전력 도메인을 갖는 인터페이스 모듈을 포함할 수 있다. 제1 전력 도메인은 디지털 제어기를 포함할 수 있고, 제2 전력 도메인은 제1 아날로그 프론트 엔드(AFE) 회로를 포함할 수 있다. 또한, 인터페이스 모듈은 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하는 업/다운 레벨 시프터들을 포함할 수 있다. 일부 실시형태에서, 집적 회로는 전속 모드(full-speed mode) 및/또는 고속 모드(high-speed mode)에서 전기 신호들의 통신 동안 USB(Universal Serial Bus) 2.0에서 AFE 회로와 디지털 제어기 사이의 레벨 시프팅을 처리하기 위한 완전 온칩 솔루션을 제공할 수 있다.
Description
본 개시는 전력 도메인들 사이에서 직류(direct current; DC) 콘텐트를 포함하는 전기 신호들을 통신하기 위한 기술들에 관한 것이다.
현재, 범용 직렬 버스(Universal Serial Bus; USB)는 많은 핸드헬드 전자 디바이스들을 위한 표준 충전 포맷이다. USB 커넥터의 3개의 표준 사이즈, 즉 데스크탑 또는 휴대용 장비를 위한 표준; 모바일 장비를 위한 미니(mini); 및 스마트 디바이스 및 태블릿을 위한 마이크로(micro)가 있다. 전자 디바이스들을 충전하는 것에 더하여, USB는 또한 5개의, 즉 로우(low), 풀(full), 하이(high), 초고속(superspeed), 및 초고속+((superspeed)+)의 데이터 전송 속도를 가능하게 한다. (이더넷과 같은) 많은 다른 데이터 버스들과 달리, USB는 직접 연결들을 가지며, 이는 호스트 전자 디바이스가 전자 디바이스들의 업스트림 포트에 연결되는 다운스트림 페이싱 포트들을 갖는다는 것을 의미한다.
또한, 전력 전달/충전 구성들이 전기 신호들을 통신하기 위해 동일한 버스를 공유하기 때문에 USB 2.0 모듈들 간의 상당한 접지 전압 차이가 발생할 수 있다. 이는 전력 전달 시스템의 복잡한 접지 네트워크에서 USB 표준보다 높은 접지 전압 차이가 발생할 수 있는 기존 회로를 도시하는 도 1에 예시되어 있다. 예를 들어, 접지 전압 차이는 호스트 제어기(예컨대, 컴퓨터)와 상이한 위치들(예컨대, 케이블에 의해 전기적으로 커플링됨)에서의 종점(end point)(예컨대, 주변기기) 사이의 접지 루프로 인해 발생할 수 있다. 또한, USB 타입 C 전력 전달 사양은 단일 충전 케이블에서의 전압 강하(예컨대, 250 mV)로 인해 접지 전압 오프셋을 제한하지만, 오프셋 값은 통신이 복구될 수 없는 지점까지 다수의 전력 전달 구성에서 증가할 수 있다. 또한, 접지 오프셋은 온 칩 정전기 방전(electro-static discharge; ESD) 다이오드 및 수신기의 입력 범위에 걸친 누설로 인해 통신된 전기 신호의 진폭을 제한할 수 있다.
많은 기존의 회로들에서, 레벨 시프팅 문제는 종종 AC 커플링을 위한 직렬 커패시터들을 사용하여 해결된다. 그러나, 많은 통신 표준들(USB 2.0 등)에서, 전기 신호들은 DC로부터 고속 신호 주파수로 전체 주파수 스펙트럼을 통해 정보를 이송하거나 전달한다. 이러한 애플리케이션들에서, AC 커플링 커패시터들의 사용은 전기 신호들의 DC 콤포넌트를 차단할 것이며, 이는 전형적으로 이러한 접근법들을 부적절하게 만든다. 마찬가지로, 변압기 또는 광전기 커플링을 사용하여 접지 루프들과 연관된 접지 오프셋 전압들을 어드레싱하려고 시도하는 것은 또한 전기 신호들의 DC 콤포넌트를 차단할 것이다.
집적 회로의 실시형태들이 설명된다. 이 집적 회로는, 인터페이스 모듈을 포함하고, 인터페이스 모듈은, 제1 전력 도메인에서의 디지털 제어기; 제2 전력 도메인에서의 제1 아날로그 프론트 엔드(analog front end; AFE) 회로; 및 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호를 통신하는 업/다운 레벨 시프터를 포함한다.
인터페이스 모듈은 USB 2.0 표준과 호환될 수 있다는 것을 유의한다.
또한, 인터페이스 모듈은 직렬 커패시터를 포함하지 않는다.
또한, 인터페이스 모듈은 제2 전력 도메인에 제2 AFE 회로를 포함할 수 있다.
추가적으로, 업/다운 레벨 시프터들은 버퍼들을 포함할 수 있다.
일부 실시형태에서, 디지털 제어기는 병렬 디지털 인터페이스를 통해 전기 신호들을 통신할 수 있다.
제1 AFE 회로는 인터페이스 모듈 외부에 있는 신호 라인들에 전기적으로 커플링될 수 있고, 신호 라인들 상에서 전기 신호들을 직렬로 구동하거나 수신할 수 있다는 것을 유념한다.
또한, 인터페이스 모듈은 제1 전력 도메인에서의 제1 전압 조정기; 및 제2 전력 도메인에서의 제2 전압 조정기를 포함할 수 있다.
또한, 제1 AFE 회로는 인터페이스 모듈 외부에 있는 신호 라인들에 전기적으로 커플링될 수 있고, 제1 전압 조정기 및 제2 전압 조정기는 신호 라인들을 통해 전력을 수신할 수 있다.
추가적으로, 미리 정의된 값을 초과하는 허용된 레이턴시를 갖는 전기 신호들에 대해, 업/다운 레벨 시프터들은 레벨 시프트된 전기 신호들을 사용하여 제1 전력 도메인과 제2 전력 도메인 사이의 메시지를 구동하고 상태 정보를 업데이트할 수 있다. 일부 실시형태에서, 인터페이스 모듈은 상태 정보를 저장하는 메모리를 포함할 수 있다. 업/다운 레벨 시프터의 수는 전기 신호의 수보다 작을 수 있고, 메시지는 제1 전력 도메인과 제2 전력 도메인 사이에서 직렬로 구동될 수 있다는 것을 유의한다.
다른 실시형태는 집적 회로를 포함하는 전자 디바이스를 제공한다.
다른 실시형태는 집적 회로를 포함하는 시스템을 제공한다.
다른 실시형태는 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하기 위한 방법을 제공한다. 이 방법은 인터페이스 모듈에 의해 수행되는 동작들 중 적어도 일부를 포함한다.
본 요약은 본원에서 설명되는 주제의 일부 양태들의 기본적인 이해를 제공하기 위해 일부 예시적인 실시형태를 예시하기 위한 목적으로 제공된다. 따라서, 위에서 설명된 특징들은 예시들이며, 어떠한 방식으로든 본원에서 설명되는 주제의 범위 또는 사상을 좁히도록 해석되어서는 안된다는 것을 이해할 것이다. 본원에서 설명되는 발명내용의 다른 특징들, 양태들, 및 이점들은 다음의 상세한 설명, 도면들, 및 청구항들로부터 명백해질 것이다.
도 1은 접지 전압 차이를 가진 기존 회로의 실시예를 도시한 블록 다이어그램이다.
도 2는 기존 통신 모듈을 도시한 블록 다이어그램이다.
도 3은 도 2의 USB(Universal Serial Bus) 아날로그 프론트 엔드(AFE) 회로에서의 기존의 업스트림 페이싱 포트를 도시한 블록 다이어그램이다.
도 4는 본 개시의 일부 실시형태에 따른 인터페이스 모듈의 실시예를 도시한 블록 다이어그램이다.
도 5는 본 개시의 일부 실시형태에 따른 도 4의 인터페이스 모듈에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들의 영향의 예를 도시한 블록 다이어그램이다.
도 6는 본 개시의 일부 실시형태에 따른 인터페이스 모듈의 실시예를 도시한 블록 다이어그램이다.
도 7는 본 개시의 일부 실시형태에 따른 도 6의 인터페이스 모듈에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들의 영향의 예를 도시한 블록 다이어그램이다.
도 8은 본 개시의 일부 실시형태에 따른 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하기 위한 방법의 실시예를 도시한 플로우 다이어그램이다.
동일한 도면부호들은 도면들 전체에 걸쳐 대응하는 부분들을 지칭한다는 점에 유의한다. 또한, 동일한 파트의 다수의 인스턴스들은 인스턴스 번호로부터 대시(dash)로 분리된 공통 접두사에 의해 지정된다.
도 2는 기존 통신 모듈을 도시한 블록 다이어그램이다.
도 3은 도 2의 USB(Universal Serial Bus) 아날로그 프론트 엔드(AFE) 회로에서의 기존의 업스트림 페이싱 포트를 도시한 블록 다이어그램이다.
도 4는 본 개시의 일부 실시형태에 따른 인터페이스 모듈의 실시예를 도시한 블록 다이어그램이다.
도 5는 본 개시의 일부 실시형태에 따른 도 4의 인터페이스 모듈에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들의 영향의 예를 도시한 블록 다이어그램이다.
도 6는 본 개시의 일부 실시형태에 따른 인터페이스 모듈의 실시예를 도시한 블록 다이어그램이다.
도 7는 본 개시의 일부 실시형태에 따른 도 6의 인터페이스 모듈에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들의 영향의 예를 도시한 블록 다이어그램이다.
도 8은 본 개시의 일부 실시형태에 따른 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하기 위한 방법의 실시예를 도시한 플로우 다이어그램이다.
동일한 도면부호들은 도면들 전체에 걸쳐 대응하는 부분들을 지칭한다는 점에 유의한다. 또한, 동일한 파트의 다수의 인스턴스들은 인스턴스 번호로부터 대시(dash)로 분리된 공통 접두사에 의해 지정된다.
집적 회로가 설명된다. 이 집적 회로는 제1 전력 도메인 및 제2 전력 도메인을 갖는 인터페이스 모듈을 포함할 수 있다. 제1 전력 도메인은 디지털 제어기를 포함할 수 있고, 제2 전력 도메인은 제1 아날로그 프론트 엔드(AFE) 회로를 포함할 수 있다. 또한, 인터페이스 모듈은 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하는 업/다운 레벨 시프터들을 포함할 수 있다. 일부 실시형태에서, 집적 회로는 전속 모드(full-speed mode) 및/또는 고속 모드(high-speed mode)에서 전기 신호들의 통신 동안 USB(Universal Serial Bus) 2.0에서 AFE 회로와 디지털 제어기 사이의 레벨 시프팅을 처리하기 위한 완전 온칩 솔루션을 제공할 수 있다.
제1 전력 도메인과 제2 전력 도메인 사이에서 전기 신호들을 통신함으로써, 이들 회로 기술들은 상당한 접지 전압 차이들의 존재에서도 DC 콤포넌트가 전달될 수 있게 할 수 있다. 이 능력은 USB 2.0 모듈들이 다양한 전력 전달/충전 구성들에서 사용될 수 있게 해주면서, 전기 신호들이 제2 전력 도메인에서 복구될 수 있게 해줄 수 있다. 특히, 회로 기술은 직렬 커패시터, 변압기 또는 광전기 커플링의 사용을 회피할 수 있다. 이것은 인터페이스 모듈의 비용을 단순화 및 감소시킬 수 있고 통신 성능을 향상시킬 수 있다. 결과적으로, 회로 기술들은 USB 2.0 모듈들을 더 견고하고 신뢰성 있게 할 수 있고, 이에 따라 매우 다양한 시스템들, 전자 디바이스들, 및 애플리케이션들에서 USB 2.0의 사용을 용이하게 할 수 있다.
이제 회로 기술들의 실시형태를 설명한다. 도 2는 기존 통신 모듈을 도시한 블록 다이어그램을 제시한다. 특히, 이 통신 모듈은 USB 2.0 트랜시버 매크로셀 인터페이스(USB 2.0 Transceiver Macrocell Interface; UTMI)일 수 있다. 통신 모듈은 AFE 회로 및 디지털 제어기를 포함할 수 있다는 점에 유의한다. 일부 실시형태에서, 통신 모듈은 선택적으로 전압 조정기를 포함한다.
또한, 도 3은 도 2의 USB AFE 회로에서의 기존의 업스트림 페이싱 포트를 도시한 블록 다이어그램을 제시한다. 이 업스트림 페이싱 포트는 포지티브 데이터 단자/네거티브 데이터 단자(DP/DM) 신호 쌍을 통해 전기 신호를 송신 및 수신하는 다수의 회로를 포함할 수 있다. 이 DP/DM 신호 쌍을 포함하는 케이블은 또한 접지를 포함한다는 것을 유념한다. 또한, USB AFE 회로 내의 회로들은 신호 중계기들이라는 것을 유념한다. 따라서, 이들 회로들은 전기 신호들을 저장 및 복구하지 않는다. 대신에, 전기 신호들은 레이턴시가 거의 또는 전혀 없이 송신 또는 수신된다. 그러나, 그 결과로서, 전기 신호들의 DC 콤포넌트를 전달하면서, DC 콤포넌트를 복구하기 위해 전기 신호들을 업컨버팅하고 그 후에 통신된 전기 신호들을 정류함으로써, 직렬 커패시터들로 상이한 전력 도메인들에서의 잠재적인 접지 루프들을 어드레싱하는 것은 어렵다.
도 3에서, 접지 오프셋 전압이 USB AFE 회로 내의 회로들에 악영향을 미칠 수 있는 다수의 위치들이 있다. 예를 들어, 업스트림 시그널링을 위한 DP 상의 풀업 저항기(pullup resistor)는 케이블 접지에 대해 +3.3 V를 인가해야 한다. 그러나, 케이블 접지가 오프셋 또는 시프트(예컨대, 최대 2 V)되는 경우, 부정확한 시그널링이 초래될 수 있다. 더욱이, 저속/전속 시그널링 모드의 경우, DP/DM 신호 쌍에 대한 드라이버에서, '로우(low)' 전기 신호는 케이블 접지에 대해 0 V인 반면, '하이(high)' 전기 신호는 케이블 접지에 대해 3.3 V이다. 더욱이, 고속 시그널링 모드의 경우, DP/DM 신호 쌍에 대한 드라이버에서, '로우(low)' 전기 신호는 케이블 접지에 대해 0 V인 반면, '하이(high)' 전기 신호는 케이블 접지에 대해 0.4 V이다. 또한, 케이블 접지에 대한 크로스 오버 차동 신호가 있다. 다시 한번, 케이블 접지가 오프셋 또는 시프트되면, 부정확한 시그널링이 초래될 수 있다.
원칙적으로, 비교기 수신 회로들에 대한 케이블 접지의 영향은 상이하다. 그러나, 큰 케이블 접지 오프셋이 있는 경우, 공통 모드 범위 때문에 이러한 고속 수신 회로를 구현하는 것이 어려울 수 있다. 또한, 전류 소스 내의 케이블 터미네이터(cable terminator)들과 USB AFE 회로 내의 멀티플렉서들은 90 Ω 차동 임피던스를 갖도록 되어 있다. 이들 케이블 터미네이터는 드라이버 모드 J 또는 K에 대한 DP/DM 신호 쌍으로 전류를 구동하고, 드라이버 모드 SE0에 전류를 제공하지 않는다. 다시 한번, 케이블 접지가 오프셋 또는 시프트되면, 부정확한 전압 강하가 발생할 수 있다.
도 4는 본 개시의 일부 실시형태에 따른 인터페이스 모듈(400)의 실시예를 도시한 블록 다이어그램을 제시한다. 이 인터페이스 모듈은 디지털 제어기(412)를 갖는 제1 전력 도메인(410), 및 AFE 회로(416)를 갖는 제2 전력 도메인(414)을 포함할 수 있다. 더욱이, 인터페이스 모듈(400)은 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이에서 DC 콤포넌트들을 포함하는 전기 신호들을 전달하는 업/다운 레벨 시프터(level shifter; LS)(418)를 포함할 수 있다. 예를 들어, 업/다운 레벨 시프터들(418)은 버퍼들을 포함할 수 있다. 일부 실시형태에서, 주어진 레벨 시프터는 단일 종단 전기 신호(single-ended electrical signal)를 차동 전기 신호로 변환할 수 있으며, 이 차동 전기 신호는 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이의 전력 도메인 경계를 가로질러 차등적으로 수신되고, 그런 후 단일 종단 전기 신호로 다시 변환된다. 따라서, 업/다운 레벨 시프터들(418)은 제1 전력 도메인(410)과 제2 전력 도메인(414)을 전기적으로 격리시킬 수 있다. 인터페이스 모듈(400)은 USB 2.0과 같은 USB 표준과 호환될 수 있다는 점에 유의한다. 따라서, 업/다운 레벨 시프터들(418)은 DC 콤포넌트들을 포함한 전기 신호들을 저속(1.5 MB/s), 전속(12 MB/s) 또는 고속(480 MB/s)과 같은 USB 표준의 비트 레이트로 전달할 수 있다. 일부 실시형태에서, 제1 전력 도메인은 전압 조정기(420)를 포함하고, 제2 전력 도메인(414)은 전압 조정기(422)를 포함한다.
도 5는 본 개시의 일부 실시형태에 따른 인터페이스 모듈(400)에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들(510 및 512)의 영향의 예를 도시한 블록 다이어그램을 제시한다. 특히, 도 5는 접지 오프셋 전압들을 보정하는 업/다운 레벨 시프터들(510 및 512)을 갖는 USB 2.0 인터페이스 모듈을 예시할 수 있다. 도 5에서, 'H'로 라벨링된 콤포넌트는 나노초 범위의 지연과 피코초 범위의 지터(jitter)를 갖는 저 레이턴시(고속) 레벨 시프터(LS)(510)일 수 있고, 'T'로 라벨링된 위치에 트림(trim) 또는 교정(calibration) 신호가 인가될 수 있다. 예를 들어, 허브 전자 장치 및 연관된 송신 라인의 총 지연은 최대 44 ns일 수 있고(허브가 탈착가능 USB 케이블을 가질 때), 총 허브 차동 드라이버 지터(쌍 전환을 위해)는 ±1 ns 지터 내에 있을 수 있다. 저 레이턴시 레벨 시프터들(510)은 지연 및 지터 버짓(jitter budget)의 작은 부분(small fraction)을 소비할 수 있다. 업/다운 레벨 시프터들(510 및/또는 512)은 트림 메모리 인터페이스(518)를 통해 구성되는 레지스터 메모리(514) 및 상태 머신(516)을 사용하여 제어될 수 있다는 점에 유의한다. 이 트림 메모리 인터페이스는 인에이블 신호, 모드 선택 신호, 트림 비트, 및 교정 비트를 포함할 수 있다. 일부 실시형태에서, 교정은 (프로세스 변동이 사양 범위보다 클 수 있기 때문에) 고속 모드 종단 저항기를 45 Ω으로 조정할 수 있고, 트림은 수신기 비교기 문턱 전압 값, 고속 송신기 전류 소스 바이어스 등을 설정 또는 규정할 수 있다.
예를 들어, 도 5에서, 데이터 패킷들(예컨대, hs_txse0)에 대한 전기 신호들은 매우 낮은 레이턴시(ultra-low latency)를 가질 수 있다. 일부 실시형태에서, 이러한 전기적 신호들은 멀티플렉싱될 수 있다. 그러나, (fs_term, fs_ena, 및 hs_ena와 같은) 일부 전기 신호들은 (전력 상태에 변화가 있을 때와 같이) 느리게 변화될 수 있다. 또한, 트림 비트 및 교정 비트는 느리게 변경될 수 있다.
일부 실시형태에서, 회로 기술들은 메모리(514)를 등록하기 위해 더 적은 수의 메시지들을 직렬화하기 위한 메시지 인터페이스를 생성할 수 있으며, 이 메시지들은 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이의 경계를 가로질러 저장되고 이어서 구동된다. 예를 들어, 미리 규정된 값(이를테면, 느리게 변화하는 전기 신호 및 트림 및 교정 비트)을 초과하는 허용 레이턴시를 갖는 전기 신호의 경우, 업/다운 레벨 시프터들(510 및/또는 512)은 레벨 시프트된 전기 신호들을 사용하여 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이의 메시지를 구동하고, 예를 들어 32비트 레지스터 메모리에서 상태 정보를 업데이트할 수 있다. 업/다운 레벨 시프터들(510 및/또는 512)의 수는 전기 신호의 수보다 작을 수 있고, 메시지는 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이에서 직렬로 구동될 수 있다는 것을 유의한다.
앞의 실시형태는 디지털 제어기와 AFE 회로 사이에 전력 도메인 경계를 갖는 인터페이스 모듈을 예시하였지만, 다른 실시형태에서, AFE 회로의 적어도 일부분이 제1 전력 도메인에 포함될 수 있다. 특히, 전력 도메인 경계 및 이에 따라 업/다운 레벨 시프터는 제1 전력 도메인에서의 AFE 회로의 제1 부분과 제2 전력 도메인에서의 AFE 회로의 제2 부분 사이에 있을 수 있다. 본 개시의 일부 실시형태에 따른 인터페이스 모듈(600)의 실시예를 도시한 블록 다이어그램을 제시하는 도 6에 이것이 도시되어 있다. 특히, 인터페이스 모듈(600)은 제1 전력 도메인(410) 내의 AFE 회로(AFE 회로(610))의 제1 부분 및 제2 전력 도메인(414) 내의 AFE 회로(AFE 회로(612))의 제2 부분을 포함한다. 또한, 전기 신호들은 업/다운 레벨 시프터(LS)(614)를 사용하여 제1 전력 도메인(410)과 제2 전력 도메인(414) 사이의 전력 도메인 경계를 가로질러 통신될 수 있다.
도 7은 본 개시의 일부 실시형태에 따른 인터페이스 모듈(600)에서의 전기 신호들의 송신 및 수신에 대한 업/다운 레벨 시프터들의 영향의 예를 도시한 블록 다이어그램을 제시한다. 도 7에서, 'H'로 라벨링된 콤포넌트들은 나노초 범위의 지연들과 피코초 범위의 지터를 갖는 낮은 레이턴시 레벨 시프터들(710)일 수 있고, 'A'로 라벨링된 콤포넌트들은 고속 아날로그 공통 모드 시프팅(712) 또는 조정들을 구현할 수 있고, 'T'로 라벨링된 위치들에 적용된 트림 또는 캘리브레이션 신호들이 있을 수 있다.
이제 방법의 실시형태를 설명한다. 도 8은 인터페이스 모듈(400)(도 4) 또는 인터페이스 모듈(600)(도 6)과 같은 인터페이스 모듈을 사용하여 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하기 위한 방법(800)의 실시예를 예시하는 플로우 다이어그램을 제시한다. 동작 동안, 인터페이스 모듈은 제1 전력 도메인 내의 디지털 제어기로부터 제2 전력 도메인 내의 제1 AFE로의 DC 콤포넌트를 포함하는 전기 신호들을 통신할 수 있다(동작 810). 더욱이, 통신(동작 810)은 업/다운 레벨 시프터들을 사용하여 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들의 레벨 시프팅을 수행하는 것(동작 812)을 포함할 수 있다.
방법(800)의 일부 실시형태에서, 추가적인 동작들 또는 더 적은 동작들이 있을 수 있다. 더욱이, 동작들의 순서가 변경될 수 있고, 그리고/또는 2개 이상의 동작들이 단일 동작으로 조합될 수 있다.
개시된 인터페이스 모듈 및 회로 기술들은 임의의 전자 디바이스 또는 시스템일 수 있다(또는 이에 포함될 수 있음). 예컨대, 전자 디바이스는, 셀룰러 전화기 또는 스마트폰, 태블릿 컴퓨터, 랩탑 컴퓨터, 노트북 컴퓨터, 개인용 또는 데스크탑 컴퓨터, 넷북 컴퓨터, 미디어 플레이어 디바이스, 전자 북 디바이스, MiFi® 디바이스, 스마트워치, 웨어러블 컴퓨팅 디바이스, 포터블 컴퓨팅 디바이스, 소비자 전자 디바이스, 액세스 포인트, 라우터, 스위치, 통신 장비, 테스트 장비, 차량, 선박, 비행기, 자동차, 트럭, 버스, 모터사이클, 제조 장비, 농장 장비, 건설 장비, 또는 다른 타입의 전자 디바이스를 포함할 수 있다.
인터페이스 모듈 및/또는 인터페이스 모듈을 포함하는 집적 회로의 실시형태를 설명하기 위해 특정 콤포넌트들이 사용되었지만, 대안적인 실시형태에서, 인터페이스 모듈 및/또는 인터페이스 모듈을 포함하는 집적 회로에 상이한 콤포넌트들 및/또는 서브시스템들이 존재할 수 있다. 따라서, 인터페이스 모듈을 포함하는 인터페이스 모듈 및/또는 집적 회로의 실시형태는, 더 적은 콤포넌트들, 추가적인 콤포넌트들, 상이한 콤포넌트들을 포함할 수 있고, 2개 이상의 콤포넌트들이 단일 콤포넌트로 결합될 수 있고, 단일 콤포넌트는 2개 이상의 콤포넌트들로 분리될 수 있으며, 하나 이상의 콤포넌트의 하나 이상의 포지션이 변경될 수 있고 그리고/또는 상이한 타입의 콤포넌트가 있을 수 있다.
또한, 인터페이스 모듈 및/또는 인터페이스 모듈을 포함하는 집적 회로의 실시형태에서의 회로들 및 콤포넌트들은 바이폴라, PMOS 및/또는 NMOS 게이트들 또는 트랜지스터들을 포함하는 아날로그 및/또는 디지털 회로부의 임의의 조합을 사용하여 구현될 수 있다. 또한, 이들 실시형태에서의 신호들은 대략 이산적인 값들을 갖는 디지털 신호들 및/또는 연속적인 값들을 갖는 아날로그 신호들을 포함할 수 있다. 또한, 콤포넌트들과 회로들은 단일 종단 또는 차동일 수 있으며 전원 공급 장치는 단극 또는 양극일 수 있다. 전술한 실시형태에서의 전기적 커플링 또는 연결들은 직접적이거나 간접적일 수 있다는 것을 유념한다. 전술한 실시형태에서, 경로에 대응하는 단일 라인은 하나 이상의 단일 라인 또는 경로를 나타낼 수 있다.
이전에 언급된 바와 같이, 집적 회로는 회로 기술들의 기능 중 일부 또는 전부를 구현할 수 있다. 이 집적 회로는 회로 기술들과 연관된 기능을 구현하기 위해 사용되는 하드웨어 및/또는 소프트웨어 메커니즘들을 포함할 수 있다.
일부 실시형태에서, 본원에서 설명되는 회로들 중 하나 이상을 포함하는 집적 회로의 일부 또는 집적 회로를 설계하기 위한 프로세스의 출력은, 예를 들어 자기 테이프 또는 광학 또는 자기 디스크와 같은 컴퓨터 판독가능 매체일 수 있다. 컴퓨터 판독가능 매체는 집적 회로 또는 집적 회로의 일부로서 물리적으로 인스턴스화될 수 있는 회로부를 설명하는 데이터 구조체 또는 다른 정보로 인코딩될 수 있다. 이러한 인코딩을 위해 다양한 포맷이 사용될 수 있지만, 이러한 데이터 구조는 일반적으로 CIF(Caltech Intermediate Format), GDSII(Calma GDS II Stream Format), EDIF(Electronic Design Interchange Format), OA(OpenAccess), OASIS(Open Artwork System Interchange Standard)로 작성된다. 집적 회로 설계 분야의 통상의 기술자는 위에서 상세히 설명된 타입의 개략도 및 대응하는 설명으로부터 이러한 데이터 구조들을 개발하고 컴퓨터 판독가능 매체 상의 데이터 구조들을 인코딩할 수 있다. 집적 회로 제조 분야의 통상의 기술자는 여기에 기재된 회로 중 하나 이상을 포함하는 집적 회로를 제조하기 위해 이러한 인코딩된 데이터를 사용할 수 있다.
전술한 실시형태에서의 동작들 중 일부는 하드웨어 또는 소프트웨어로 구현되었지만, 일반적으로 전술한 실시형태에서의 동작들은 매우 다양한 구성들 및 아키텍처들로 구현될 수 있다. 따라서, 전술한 실시형태에서의 동작들 중 일부 또는 전부는 하드웨어, 소프트웨어, 또는 둘 다에서 수행될 수 있다. 예를 들어, 회로 기술들에서의 동작들 중 적어도 일부는 집적 회로 내의 펌웨어나 프로세서에 의해 실행되는 프로그램 명령어들을 사용하여 구현될 수 있다.
더욱이, 수치값들의 예들이 앞의 논의에서 제공되지만, 다른 실시형태에서는 상이한 수치값들이 사용된다. 결과적으로, 제공된 수치 값들은 제한적인 것으로 의도되지 않는다.
앞의 설명에서, 우리는 '일부 실시형태들'을 지칭한다. '일부 실시형태들'은 모든 가능한 실시형태의 서브세트를 설명하지만, 항상 동일한 실시형태의 서브세트를 지정하는 것은 아니라는 점에 유의한다.
앞선 설명은 통상의 기술자가 본 개시 내용을 만들고 사용할 수 있도록 의도되었으며 특정 애플리케이션 및 그 요구사항의 컨텍스트로 제공되었다. 더욱이, 본 개시의 실시형태의 전술한 설명들은 단지 예시 및 설명의 목적으로 제시되었다. 이는 본 개시 내용을 개시된 형태로 제한하거나 철저하게 나타내려는 의도가 아니다. 따라서, 통상의 기술자에게 많은 수정들 및 변형들이 명백할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시의 사상 및 범위로부터 벗어나지 않고서 다른 실시형태들 및 응용들에 적용될 수 있다. 추가적으로, 앞의 실시형태들의 논의는 본 개시를 제한하는 것으로 의도되지 않는다. 따라서, 본 개시는 도시된 실시형태에 제한되도록 의도되지 않고, 본 명세서에 개시된 원리 및 특징과 일치하는 가장 넓은 범위에 부합되어야 한다.
Claims (20)
- 집적 회로로서,
인터페이스 모듈을 포함하고,
상기 인터페이스 모듈은,
제1 전력 도메인 내의 디지털 제어기;
제2 전력 도메인 내의 제1 AFE(analog front end) 회로; 및
상기 제1 전력 도메인으로부터 상기 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하도록 구성된 업/다운 레벨 시프터들
을 포함하는 것인, 집적 회로. - 제1항에 있어서,
상기 인터페이스 모듈은 USB(Universal Serial Bus) 2.0 표준과 호환 가능한 것인, 집적 회로. - 제1항에 있어서,
상기 인터페이스 모들은 직렬 커패시터를 포함하지 않는 것인, 집적 회로. - 제1항에 있어서,
상기 인터페이스 모듈은 상기 제2 전력 도메인 내의 제2 AFE 회로를 포함하는 것인, 집적 회로. - 제1항에 있어서,
상기 업/다운 레벨 시프터들은 버퍼들을 포함하는 것인, 집적 회로. - 제1항에 있어서,
상기 디지털 제어기는 병렬 디지털 인터페이스를 통해 전기 신호들을 통신하도록 구성되는 것인, 집적 회로. - 제1항에 있어서,
상기 제1 AFE 회로는 상기 인터페이스 모듈 외부에 있는 신호 라인들에 전기적으로 커플링되도록 구성되고, 상기 신호 라인들 상의 전기 신호들을 직렬로 구동하거나 수신하도록 구성되는 것인, 집적 회로. - 제1항에 있어서,
상기 인터페이스 모듈은,
상기 제1 전력 도메인 내의 제1 전압 조정기; 및
상기 제2 전력 도메인 내의 제2 전압 조정기
를 포함하는 것인, 집적 회로. - 제8항에 있어서,
상기 제1 AFE 회로는 상기 인터페이스 모듈 외부에 있는 신호 라인들에 전기적으로 커플링되도록 구성되고, 상기 제1 전압 조정기 및 상기 제2 전압 조정기는 상기 신호 라인들을 통해 전력을 수신하도록 구성되는 것인, 집적 회로. - 제1항에 있어서,
미리 규정된 값을 초과하는 허용된 레이턴시를 갖는 전기 신호들에 대해, 상기 업/다운 레벨 시프터들은 레벨 시프트된 전기 신호들을 사용하여 상기 제1 전력 도메인과 상기 제2 전력 도메인 사이의 메시지를 구동하고 상태 정보를 업데이트하도록 구성되는 것인, 집적 회로. - 제10항에 있어서,
상기 인터페이스 모듈은 상기 상태 정보를 저장하도록 구성된 메모리를 포함하는 것인, 집적 회로. - 제10항에 있어서,
상기 업/다운 레벨 시프터들의 수는 상기 전기 신호들의 수보다 작고, 상기 메시지는 상기 제1 전력 도메인과 상기 제2 전력 도메인 사이에서 직렬로 구동되는 것인, 집적 회로. - 시스템으로서,
인터페이스 모듈을 포함하는 집적 회로를 포함하고,
상기 인터페이스 모듈은,
제1 전력 도메인 내의 디지털 제어기;
제2 전력 도메인 내의 제1 AFE(analog front end) 회로; 및
상기 제1 전력 도메인으로부터 상기 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하도록 구성된 업/다운 레벨 시프터들
을 포함하는 것인, 시스템. - 제13항에 있어서,
상기 인터페이스 모듈은 USB(Universal Serial Bus) 2.0 표준과 호환 가능한 것인, 시스템. - 제13항에 있어서,
상기 인터페이스 모들은 직렬 커패시터를 포함하지 않는 것인, 시스템. - 제13항에 있어서,
상기 업/다운 레벨 시프터들은 버퍼들을 포함하는 것인, 집적 회로. - 제13항에 있어서,
상기 디지털 제어기는 병렬 디지털 인터페이스를 통해 전기 신호들을 통신하도록 구성되는 것인, 시스템. - 제13항에 있어서,
미리 규정된 값을 초과하는 허용된 레이턴시를 갖는 전기 신호들에 대해, 상기 업/다운 레벨 시프터들은 레벨 시프트된 전기 신호들을 사용하여 상기 제1 전력 도메인과 상기 제2 전력 도메인 사이의 메시지를 구동하고 상태 정보를 업데이트하도록 구성되는 것인, 시스템. - 제1 전력 도메인으로부터 제2 전력 도메인으로의 DC 콤포넌트를 포함하는 전기 신호들을 통신하기 위한 방법으로서,
인터페이스 모듈에 의해,
상기 제1 전력 도메인 내의 디지털 제어기로부터 상기 제2 전력 도메인 내의 제1 AFE(analog front end)로의 상기 DC 콤포넌트를 포함하는 상기 전기 신호들을 통신하는 단계를 포함하고,
상기 통신하는 단계는, 업/다운 레벨 시프터들을 사용하여, 상기 제1 전력 도메인으로부터 상기 제2 전력 도메인으로의 상기 DC 콤포넌트를 포함하는 상기 전기 신호들의 레벨 시프팅을 수행하는 단계를 포함하는 것인, 방법. - 제19항에 있어서,
상기 인터페이스 모듈은 USB(Universal Serial Bus) 2.0 표준과 호환 가능한 것인, 방법.
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