KR20240017361A - 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 - Google Patents

집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 Download PDF

Info

Publication number
KR20240017361A
KR20240017361A KR1020237043778A KR20237043778A KR20240017361A KR 20240017361 A KR20240017361 A KR 20240017361A KR 1020237043778 A KR1020237043778 A KR 1020237043778A KR 20237043778 A KR20237043778 A KR 20237043778A KR 20240017361 A KR20240017361 A KR 20240017361A
Authority
KR
South Korea
Prior art keywords
ipd
package
transistor
surface mount
transistor package
Prior art date
Application number
KR1020237043778A
Other languages
English (en)
Inventor
엥 와 우
사만다 칭
콕 멩 캄
마빈 마벨
해동 장
알렉산더 콤포쉬
Original Assignee
울프스피드 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울프스피드 인코포레이티드 filed Critical 울프스피드 인코포레이티드
Publication of KR20240017361A publication Critical patent/KR20240017361A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1207—Resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

금속 서브마운트; 상기 금속 서브마운트 상에 실장된 트랜지스터 다이; 유전체 기판을 포함하는 표면 실장 IPD 컴포넌트; 및 상기 금속 서브마운트 상에 실장된 유전체 기판을 포함하는 트랜지스터 패키지. 추가적으로, 유전체 기판은 불규칙한 형상, 비-정사각형 형상, 및 비-직사각형 형상 중 하나를 포함한다.

Description

집적 수동 디바이스(IPD) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스
본 발명은 집적 수동 디바이스(integrated passive device; IPD) 컴포넌트에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 가지는 무선 주파수(RF) 디바이스를 구현하는 무선 주파수(RF) 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD)를 가지는 RF 디바이스를 구현하는 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 패키지를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 가지는 RF 디바이스를 구현하는 RF 패키지를 제조하는 프로세스에 관한 것이다. 더 나아가, 본 발명은 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지를 제조하는 프로세스에 관한 것이다.
무선 주파수(RF) 파워 증폭기 트랜지스터 패키지와 같은 트랜지스터 패키지는 집적 수동 디바이스(IPD) 컴포넌트를 포함하는 복수 개의 패키지 컴포넌트를 구현한다. 통상적으로, 복수 개의 패키지 컴포넌트는 기판 상에 실장되고, 기판은 트랜지스터 패키지 내에 배치 및/또는 실장된다.
트랜지스터 패키지는 복수 개의 컴포넌트를 보유한 기판의 배치를 위한 제한된 양의 사용가능한 영역을 가진다. 더욱이, 트랜지스터 패키지는 복수 개의 패키지 컴포넌트를 보유한 기판을 배치하기 위한 사용가능한 영역을 더 감소시키는 다양한 구조적 피쳐를 포함할 수 있다. 추가적으로, 기판은 통상적으로 정방형 형상 또는 직사각형 형상으로 구현되고, 기판의 크기는 복수 개의 패키지 컴포넌트를 실장하도록 결정된다. 이러한 제한된 양의 사용가능한 영역이 구조적 피쳐 및 정방형 또는 직사각형 형상의 기판과 조합되면, 패키지 내의 사용가능한 영역을 비효율적으로 소모하여 추가적 패키지 컴포넌트, 기판, 및/또는 기타 등등을 포함할 능력을 제한한다. 이러한 추가적 패키지 컴포넌트 및/또는 기판을 트랜지스터 패키지 내에 포함시킬 수 없으면, 패키지의 성능, 효율, 기능성, 및/또는 기타 등등을 증가시키기 위해서 활용될 수 있는 추가적 패키지 컴포넌트, 기판, 및/또는 기타 등등을 구현할 수 없게 된다.
따라서, 트랜지스터 패키지의 사용가능한 영역을 더 효율적으로 활용하도록 구성된 집적 수동 디바이스(IPD) 컴포넌트, 트랜지스터 패키지의 사용가능한 영역을 더 효율적으로 활용하도록 구성된 집적 수동 디바이스(IPD) 컴포넌트를 구현하는 트랜지스터 패키지, 및/또는 기타 등등이 필요하다.
하나의 일반적 양태는 RF 트랜지스터 패키지로서, 금속 서브마운트; 상기 금속 서브마운트 상에 실장된 트랜지스터 다이;
유전체 기판을 포함하는 표면 실장 IPD 컴포넌트; 상기 금속 서브마운트 상에 실장된 유전체 기판; 및 불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나를 포함하는 유전체 기판을 포함하는, RF 트랜지스터 패키지를 포함한다.
하나의 일반적 양태는, 유전체 기판을 포함하는 표면 실장 IPD 컴포넌트; 상기 표면 실장 IPD 컴포넌트에 실장된 적어도 하나의 표면 실장 디바이스; 및 불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나를 포함하는 유전체 기판을 포함하고, 상기 표면 실장 IPD 컴포넌트 트랜지스터 패키지의 금속 서브마운트에 실장되도록 구성된, 디바이스를 포함한다.
하나의 일반적 양태는 RF 트랜지스터 패키지를 구현하기 위한 프로세스로서, 금속 서브마운트를 제공하는 단계; 트랜지스터 다이를 상기 금속 서브마운트 상에 실장하는 단계; 유전체 기판을 가진 표면 실장 IPD 컴포넌트를 구성하는 단계; 상기 유전체 기판을 불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나로 구성하는 단계; 및 상기 유전체 기판을 상기 금속 서브마운트에 실장하는 단계를 포함하는, RF 트랜지스터 패키지 구현 프로세스를 포함한다.
본 발명의 추가적 특징, 장점, 및 양태는 후속하는 발명을 실시하기 위한 구체적인 내용, 도면, 및 청구범위를 고려함으로써 설명되거나 명백해질 수 있다. 더욱이, 본 명세서의 앞선 요약 및 후속하는 발명을 실시하기 위한 구체적인 내용 양자 모두가 예시적인 것이고 청구된 바와 같은 본 발명의 범위를 한정하지 않으면서 더 많은 설명을 제공하려는 의도라는 것이 이해되어야 한다.
본 발명을 더 잘 이해시키기 위해 포함되고 본 명세서에 통합되며 그 일부를 구성하는 첨부 도면은 본 발명의 양태를 예시하며, 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다. 본 발명 및 본 발명이 실시될 수 있는 다양한 방식을 근본적으로 이해하기 위해서 필요할 수 있는 것보다 본 발명의 구조적인 세부사항을 상세히 보여주려는 시도는 절대 일어나지 않는다. 도면에서:
도 1은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 2는 본 발명에 따른 패키지의 단면도를 도시한다.
도 3은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 4는 도 3에 따르는 패키지의 단면도를 도시한다.
도 5는 본 발명에 따른 IPD 컴포넌트의 사시도를 도시한다.
도 6은 도 5에 따른 IPD 컴포넌트의 측면도를 도시한다.
도 7은 도 5에 따른 IPD 컴포넌트의 상면도를 도시한다.
도 8은 본 발명에 따르는 패키지의 상면도를 도시한다.
도 9는 도 8에 따르는 패키지의 상면도를 도시한다.
도 10은 도 8에 따르는 패키지의 부분적인 상면도를 도시한다.
도 11은 본 발명에 따른 다른 IPD 컴포넌트의 측면도를 도시한다.
도 12는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 13은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 14는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 15는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 16은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 17은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 18은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 19는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 20은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 21은 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 22는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
도 23a는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 예시적인 구현형태의 상면도이다.
도 23b는 본 발명의 양태들에 따르는 집적 수동 디바이스(IPD)의 예시적인 구현형태의 상면도이다.
도 24a는 본 발명에 따르는 패키지의 상면도를 도시한다.
도 24b는 본 발명에 따르는 패키지의 상면도를 도시한다.
도 25는 본 발명에 따르는 복수 개의 집적 수동 디바이스(IPD)의 중간 구성을 도시한다.
도 26은 본 발명에 따르는 복수 개의 집적 수동 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
도 27은 본 발명에 따르는 복수 개의 집적 수동 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
도 28은 본 발명에 따르는 복수 개의 집적 수동 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
도 29는 본 발명에 따르는 복수 개의 집적 수동 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
도 30은 본 발명에 따르는 예시적인 접착 패턴의 상면도를 도시한다.
도 31은 본 발명의 양태들에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동 디바이스(IPD)의 단면도를 도시한다.
도 32는 도 31에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동 디바이스(IPD)의 사시도를 도시한다.
도 33은 도 31에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동 디바이스(IPD)의 투명한 사시도를 도시한다.
도 34는 예시적인 픽업 위치가 있는 예시적인 집적 수동 디바이스(IPD)의 상면도를 도시한다.
도 35는 본 발명에 따른 IPD 컴포넌트를 제조하는 프로세스를 보여준다.
도 36은 본 발명에 따른 패키지를 제조하는 프로세스를 보여준다.
본 발명의 양태 및 그들의 다양한 피쳐 및 유익한 세부사항들은 첨부 도면에 도시되며 후속하는 발명을 실시하기 위한 구체적인 내용에서 상세히 설명 및/또는 예시되는 비한정적인 양태 및 예를 참조하여 더욱 완전하게 설명된다. 도면에 예시된 피쳐들이 반드시 척도에 맞게 그려진 것은 아니고, 당업자가 인식할 수 있는 것처럼 하나의 양태의 피쳐가 본 명세서에 명시적으로 언급되지 않았더라도 다른 양태들과 함께 채용될 수도 있다는 것에 주의해야 한다. 주지된 컴포넌트 및 처리 기법들의 설명은 본 발명의 양태들을 불필요하게 모호하게 하지 않기 위하여 생략된다. 본 명세서에서 사용되는 예들은, 오직 본 발명이 실시될 수 있는 방식의 이해를 용이화하고 더 나아가 당업자들이 본 발명의 양태를 실시할 수 있도록 하기 위한 의도만을 가진다. 그러므로, 본 명세서의 예들과 양태들은 첨부된 청구항 및 적용가능한 법규에 의해서만 정의되는 본 발명의 범위를 한정하는 것으로 받아들여 해석되어서는 안 된다. 더욱이, 도면의 여러 뷰에 걸쳐서 그리고 개시된 상이한 실시형태에서, 유사한 참조 번호가 유사한 부분을 나타낸다는 것에 주의한다.
비록 제 1, 제 2 등 같은 용어들이 본 명세서에서 다양한 요소들을 설명하기 위하여 사용되지만, 이러한 요소들은 이러한 용어들에 의하여 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어들은 오직 하나의 요소를 다른 것과 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 개념에서 벗어나지 않으면서 제 1 요소는 제 2 요소라고 명명될 수 있고, 이와 유사하게 제 2 요소는 제 1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, "및/또는"이라는 용어는 연관되고 나열된 아이템들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "상에 있다(on)" 또는 "위로(onto)" 연장되는 것으로 언급될 때, 이것은 다른 요소 상에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 마찬가지로, 층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "위에 있다(over)" 또는 "위로(over)" 연장되는 것으로 언급될 때, 이것은 다른 요소 위에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에(over)" 있거나 "바로 위로(over)" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 또한, 어떤 구성 요소가 다른 구성 요소에 "연결" 또는 "커플링"되는 것으로 언급되면, 이것은 다른 구성 요소에 직접적으로 연결 또는 커플링될 수 있고, 또는 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 구성 요소가 다른 구성 요소의 "바로 연결" 또는 "바로 커플링"되는 것으로 언급되면, 개재하는 구성 요소가 없다.
"아래" 또는 "위의" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적인 용어들은 본 명세서에서 하나의 요소, 층, 또는 구역의 다른 요소, 층, 또는 구역에 대한 도면에 도시된 바와 같은 관계를 설명하기 위하여 사용될 수 있다. 이러한 용어들 및 이들의 전술된 설명이 도면에 도시된 방위에 추가되는 디바이스의 다른 방위를 망라하도록 의도되는 것이 이해될 것이다.
본 명세서에서 사용되는 용어는 어떤 양태들을 설명하기 위한 것일 뿐이고 본 발명을 한정하려고 의도되는 것이 아니다. 본 명세서에서 사용될 때, 단수 형태인 "하나", "하나의" 및 "그것"은 문맥상 복수가 아님이 명백하게 드러나지 않는 한 복수형들도 역시 포함하는 것으로 의도된다. 더 나아가, 용어 "포함한다", "포함하는", 포함한다" 및/또는 "포함하는"이 본 명세서에서 사용될 때, 이것은 진술된 피쳐, 정수(integers), 단계, 동작, 구성 요소, 및/또는 컴포넌트들의 존재를 특정하는데, 그렇지만 하나 이상의 다른 피쳐, 정수, 단계, 동작, 구성 요소, 컴포넌트, 및/또는 그것의 그룹의 존재 또는 추가를 방해하지 않는다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들(기술적 용어 및 과학적 용어)은 본 발명이 속한 기술분야의 통상의 지식을 가진 자가 통상적으로 이해하는 것과 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들이 본 명세서의 문맥에서의 그들의 의미와 일관되는 의미를 가지는 것으로 해석되어야 하고, 본 명세서에서 그러하다고 명백하게 정의되지 않는 한 이상적이거나 너무 형식적인 의미로 해석되지는 않을 것이라는 점이 더 이해될 것이다.
본 명세서는 기판, 예컨대 인쇄 회로 보드(PCB) 기판, 세라믹 기판, 및/또는 기타 등등 상에 구현된 집적 수동 디바이스(IPD) 및 IPD를 조립하는 방법을 설명한다. IPD는 자신에 부착된, 예컨대 납땜된 컴포넌트, 예컨대 표면 실장 디바이스(SMD) 컴포넌트를 가질 수 있다. IPD는 패키지, 예컨대 RF 디바이스 패키지 내에서 능동 트랜지스터 다이, 다른 수동 컴포넌트, 및/또는 기타 등등과 함께 배치될 수 있다.
본 명세서는 집적 수동 디바이스(IPD)가 공간의 효율적인 사용을 증가시킬 수 있는 형상을 가지고 구현될 수 있다는 것을 설명한다. 예를 들어, IPD의 코너는 절삭되거나 다른 방식으로 제거될 수 있다. 일 양태에서, IPD의 코너는 복수 개의 IPD를 홀딩하는 PCB 스트립 상에 개구를 형성할 수 있는 드릴을 사용하여 절삭될 수 있다. 따라서, IPD는 통상적인 직사각형 또는 정방형 형상을 더 이상 가지지 않을 수 있다. 그러면 IPD가 공간을 더 효율적으로 이용하도록 패키지 내에 배치될 수 있게 된다. 예를 들어, IPD는 구조적 피쳐, 임계 피쳐, 및/또는 리벳과 같은 기타 등등과 중첩되지 않으면서 RF 패키지의 극단 코너 내에 위치될 수 있다. 코너 구조체, 예컨대 본 명세서에서 설명되는 천공된 코너가 없으면, IPD는 구조적 피쳐, 임계 피쳐, 및/또는 기타 등등으로부터 멀리 위치되어 훨신 더 작아져야 하고, 그러면 디바이스 패키지 내에서 그들의 사용가능성 및 유연성이 줄어든다.
추가적으로, 수정된 형상을 가지는 집적 수동 디바이스(IPD)는 제조를 위한 추가적인 툴 및 프로세스를 요구할 수 있다. 예를 들어, 수정된 형상을 가지는 집적 수동 디바이스(IPD)는 수정된 디스펜스 패턴(dispense pattern), 예컨대 수정된 에폭시 디스펜스 패턴을 포함하는 다이-부착(die-attach)을 위한 수정된 프로세스를 요구할 수 있다. 추가적으로, 수정된 형상을 가지는 집적 수동 디바이스(IPD)는 수정된 형상을 가지는 집적 수동 디바이스(IPD)의 적절한 조립을 가능하게 하도록 구성된 수정된 픽업 툴을 요구할 수 있다.
IPD는 적절한 다이-부착 재료로써 패키지 플랜지에 부착될 수 있다. 예를 들어, IPD는 Ag 소결 재료와 같은 소결 재료, 에폭시 접착제와 같은 접착제, 및/또는 기타 등등으로써 패키지 플랜지에 부착될 수 있다. IPD가 접착제, 예컨대 에폭시 접착제로 패키지 플랜지에 부착되면, 대응하는 접착제 디스펜스는 특정 패턴, 예를 들어 십자 형상, 별 형상, 및/또는 IPD의 불규칙한 형상, 예컨대 IPD의 천공된 코너 형상에 매칭되도록 구성될 수 있는 기타 등등의 패턴을 구현할 수 있다. 양태들에서, 별 형상 디스펜스 패턴 또는 십자 형상 디스펜스 패턴의 스포크들은 불규칙한 IPD 컴포넌트 형상과 매칭되는 불규칙한 다이-부착 패턴을 생성하도록 상이한 길이를 가질 수 있다. 이러한 개시된 디스펜스 패턴은 RF 패키지 내의 중첩하는 임계 피쳐, RF 패키지 내의 접촉하는 임계 피쳐, 및/또는 리벳 리드(rivets leads)와 같은 것을 회피하는 것을 포함하는 여러 이점을 가질 수 있다.
추가적으로, 수정된 형상을 가지는 집적 수동 디바이스(IPD)는 수정된 형상을 가지는 집적 수동 디바이스(IPD)의 적절한 조립을 가능하게 하도록 구성된 수정된 픽업 툴을 요구할 수 있다. 특히, 수정된 픽업 툴은 IPD를 픽업하고 패키지 내에 정확하게 배치할 수 있기 위해서 불규칙한 형상의 IPD를 위해 구성 및/또는 설계될 수 있다. 픽업 툴의 윤곽화 및 평면성 양자 모두는 픽업 도중에 충분한 진공 시일을 유지하도록 구성될 수 있다. 추가적으로, 픽업 툴은 IPD 기판의 위에 배치될 수 있는 임의의 SMD 컴포넌트에 기반하여 픽업 도중에 충분한 진공 시일을 유지하도록 구성될 수 있다.
IPD 컴포넌트의 불규칙한 형상 또는 수정된 형상은 여러 상이한 접근법, 예컨대 드릴 홀 중 임의의 하나 이상, 드릴 홀의 조합, 상이한 크기의 드릴 홀의 조합, 톱 패턴, 다이스 패턴(dice pattern), 및/또는 부모 PCB 스트립 상의 기타 등등을 활용하여 구현될 수 있다. 하나 이상의 양태들에서, 적절한 크기의 드릴 홀, 라우팅된 개구, 및/또는 기타 등등이 우선 PCB 패널 스트립 상에 제작될 수 있고, 그 후에 패널이 드릴 홀을 통과해 절삭하는 궤적을 따라서 다이싱되고, 소우잉되며(sawn), 및/또는 기타 등등이 되어 IPD 컴포넌트의 경계 상에 불규칙한 코너를 형성할 수 있다. 이러한 수정된 형상의 IPD는 IPD가 공간을 더 효율적으로 이용하도록 패키지 내에 배치되게 할 수 있다. 예를 들어, IPD는 특정 임계 피쳐와 중첩하지 않으면서 디바이스 패키지의 극단 코너 내에 위치될 수 있다.
양태들에서, IPD 컴포넌트는 RF 파워 제품 및/또는 기타 등등 내의 매칭 네트워크, 사전-매칭, 바이어스-디커플링, 열-그라운딩(thermal-grounding), 및/또는 기타 등등을 위해서 사용될 수 있다. IPD 컴포넌트는, 트랜지스터 다이, 예컨대 갈륨 질화물(GaN) 트랜지스터 다이, 및 다른 커패시터, IPD, 및/또는 기타 등등과 함께 패키지, 예컨대 개방 캐비티 패키지 또는 오버-몰드 패키지 내에 배치될 수 있고, 와이어 본드로써 서로 그리고 패키지 리드에 연결될 수 있다. 기판을 통해서 라우팅되는 비아와 함께 기판의 상단 및 하단 상의 금속 피복은, 본드-패드, 유도성 스트립, 유도성 코일, 용량성 스터브, 및/또는 기타 등등이 생성될 수 있게 할 수 있다. 추가적으로, 표면 실장 디바이스(SMD) 컴포넌트, 예컨대 커패시터, 저항, 인덕터, 및/또는 기타 등등은 IPD 컴포넌트의 상단 상에 부착, 예를 들어 납땜될 수 있다.
도 1은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 2는 본 발명에 따른 패키지의 단면도를 도시한다.
특히, 도 1 및 도 2는 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배열체 등을 포함할 수 있는 패키지(100)의 예시적인 구현형태를 도시한다. 특히, 도 1 및 도 2는 RF 패키지, RF 증폭기 패키지, RF 파워 증폭기 패키지, 무선 주파수(RF) 파워 트랜지스터 패키지, 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지, 및/또는 본 명세서에서 설명된 바와 같은 것들로 구현될 수 있는 패키지(100)를 보여준다. 패키지(100)는 하나 이상의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)를 포함할 수 있다. 양태들에서, 패키지(100)는 복수 개의 적어도 하나의 IPD 컴포넌트(200)를 포함할 수 있다; 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200)의 단일 구현형태를 포함할 수 있다; 그리고 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200) 및/또는 하나 이상의 반도체 디바이스(400)의 복수 개의 병렬적인 구현형태를 포함할 수 있다. 일 양태에서, 패키지(100)는 다중-입력 및 다중-출력(MIMO) 기술을 구현할 수 있다. 일 양태에서, 패키지(100)는 통신 기반구조(Communications Infrastructure; CIFR) 기술을 구현할 수 있다.
적어도 하나의 IPD 컴포넌트(200)는 본 명세서에서 설명된 바와 같은 RF 디바이스로서 구현될 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 매칭 네트워크, 고조파 종결 회로부, 집적 수동 디바이스(IPD), 커패시터, 저항, 인덕터, 및/또는 기타 등등을 구현할 수 있다.
하나 이상의 반도체 디바이스(400)는 광 대역갭 반도체 디바이스, 초-광대역 디바이스, GaN-계 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고-전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 광대역 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 도허티 구조 및/또는 기타 등등을 포함할 수 있다.
패키지(100)는 본 발명의 적어도 하나의 IPD 컴포넌트(200)와 함께 사용하기에 적합한 오픈 캐비티 구조를 포함하도록 구현될 수 있다. 특히, 오픈 캐비티 구조는 오픈 캐비티 패키지 디자인을 활용할 수 있다. 일부 양태들에서, 오픈 캐비티 구조는 상호연결, 회로 컴포넌트, 적어도 하나의 IPD 컴포넌트(200), 하나 또는 다수의 반도체 디바이스(400), 및/또는 기타 등등을 보호하기 위한 뚜껑 또는 다른 엔클로저를 포함할 수 있다. 패키지(100)는 세라믹 보디(402) 및 하나 이상의 금속 콘택(404)을 포함할 수 있다. 다른 양태들에서, 패키지(100)는 복수 개의 하나 이상의 금속 콘택(404)을 포함할 수 있다; 그리고 양태들에서, 패키지(100)는 하나 이상의 금속 콘택(404)의 복수 개의 병렬적인 구현형태, 적어도 하나의 IPD 컴포넌트(200)의 병렬적인 구현형태, 및/또는 하나 이상의 반도체 디바이스(400)의 병렬적인 구현형태를 포함할 수 있다.
패키지(100) 내에서, 하나 이상의 반도체 디바이스(400)가 다이 부착 재료(422)를 통해서 지지체(102)에 부착될 수 있다. 하나 또는 다수의 상호연결(104)은 하나 이상의 반도체 디바이스(400)를 하나 또는 다수의 금속 콘택(404) 중 제 1 콘택 및 하나 또는 다수의 금속 콘택(404) 중 제 2 콘택, 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등에 커플링할 수 있다. 추가적으로, 패키지(100) 내에서, 적어도 하나의 IPD 컴포넌트(200)는, 패키지(100), 적어도 하나의 IPD 컴포넌트(200), 및/또는 하나 이상의 반도체 디바이스(400) 사이를 연결할 수 있는 예시적인 구성에 도시된 하나 이상의 상호연결(104)을 가지고 다이 부착 재료(422)를 통하여 지지체(102) 상에 배치될 수 있다. 지지체(102)는, 하나 또는 다수의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)를 외부 환경으로부터 동시에 격리 및 보호하면서, 하나 또는 다수의 반도체 디바이스(400) 및 적어도 하나의 IPD 컴포넌트(200)에 의해 생성되는 열을 소산시킬 수 있다.
지지체(102)는 금속 서브마운트로서 구현될 수 있고, 지지체, 표면, 패키지 지지체, 패키지면, 패키지 지지면, 플랜지, 금속 플랜지, 히트 싱크, 공통 소스 지지체, 공통 소스 표면, 공통 소스 패키지 지지체, 공통 소스 패키지면, 공통 소스 패키지 지지면, 공통 소스 플랜지, 공통 소스 히트 싱크, 리드프레임, 금속 리드프레임 및/또는 기타 등등으로서 구현될 수 있다. 지지체(102)는 절연 재료, 유전체 재료, 및/또는 기타 등등을 포함할 수 있다.
또한, 하나 또는 다수의 반도체 디바이스(400)는, 하나 이상의 측방향-확산 금속-산화물 반도체(LDMOS) 트랜지스터, GaN-계 트랜지스터, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 트랜지스터, 및/또는 기타 등등을 포함할 수 있는 하나 또는 다수의 트랜지스터 다이를 포함할 수 있다.
도 3은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 4는 도 3에 따르는 패키지의 단면도를 도시한다.
특히, 도 3 및 도 4는 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배열체 등을 포함할 수 있는 패키지(100)의 다른 예시적인 구현형태를 도시한다. 특히, 도 3 및 도 4는 RF 패키지, RF 증폭기 패키지, RF 파워 증폭기 패키지, 무선 주파수(RF) 파워 트랜지스터 패키지, 무선 주파수(RF) 파워 증폭기 트랜지스터 패키지, 및/또는 본 명세서에서 설명된 바와 같은 것들로 구현될 수 있는 패키지(100)를 보여준다. 패키지(100)는 하나 또는 다수의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등을 포함할 수 있다. 양태들에서, 패키지(100)는 복수 개의 적어도 하나의 IPD 컴포넌트(200)를 포함할 수 있다; 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200)의 단일 구현형태를 포함할 수 있다; 그리고 양태들에서, 패키지(100)는 적어도 하나의 IPD 컴포넌트(200) 및/또는 하나 이상의 반도체 디바이스(400)의 복수 개의 병렬적인 구현형태를 포함할 수 있다. 일 양태에서, 패키지(100)는 다중-입력 및 다중-출력(MIMO) 기술을 구현할 수 있다. 일 양태에서, 패키지(100)는 통신 기반구조(Communications Infrastructure; CIFR) 기술을 구현할 수 있다.
추가적으로, 패키지(100) 내에서는, 적어도 하나의 IPD 컴포넌트(200)가 예시적인 구성에 도시된 하나 또는 다수의 상호연결(104)을 가지고 본 명세서에서 설명된 바와 같이 지지체(102) 상에 배치될 수 있다. 패키지(100)는 오버-몰드(530), 하나 이상의 입력/출력 핀(532), 및 지지체(102)를 포함할 수 있다. 오버-몰드(530)는 다이 부착 재료(422)를 사용하여 지지체(102)에 부착된 하나 이상의 반도체 디바이스(400) 및/또는 적어도 하나의 IPD 컴포넌트(200)를 실질적으로 둘러싼다. 오버-몰드(530)는 플라스틱 또는 플라스틱 폴리머 화합물로 형성될 수 있고, 이것은 지지체(102), 하나 또는 다수의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등 주위에서 사출성형될 수 있어서, 외부 환경으로부터 보호한다. 하나 또는 다수의 반도체 디바이스(400) 및/또는 적어도 하나의 IPD 컴포넌트(200)는 하나 또는 다수의 상호연결(104)을 통하여 하나 또는 다수의 입력/출력 핀(532)에 커플링될 수 있다.
일 양태에서, 오버-몰드(530) 구성은 하나 또는 다수의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등을 실질적으로 둘러싼다. 오버-몰드(530) 구성은 플라스틱, 몰드 화합물, 플라스틱 화합물, 폴리머, 폴리머 화합물, 플라스틱 폴리머 화합물, 및/또는 기타 등등으로 형성될 수 있다. 오버-몰드(530) 구성은 하나 또는 다수의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등 주위에서 사출 성형, 이송 성형(transfer mold), 및/또는 압축 성형될 수 있어서, 적어도 하나의 IPD 컴포넌트(200), 적어도 하나의 반도체 디바이스(400), 및 패키지(100)의 다른 컴포넌트를 외부 환경으로부터 보호한다.
도 5는 본 발명에 따른 IPD 컴포넌트의 사시도를 도시한다.
도 6은 도 5에 따른 IPD 컴포넌트의 측면도를 도시한다.
도 7은 도 5에 따른 IPD 컴포넌트의 상면도를 도시한다.
특히, 도 5는 적어도 하나의 디바이스(202)를 구현할 수 있는 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 적어도 하나의 IPD 컴포넌트(200)는 복수 개의 상호연결 패드(206)가 있는 상부 표면(222)을 가지는 기판(204)을 포함할 수 있다. 일부 양태들에서, 적어도 하나의 IPD 컴포넌트(200)는 상부 표면(222)의 일부 상에 배치된 솔더 베리어(216) 및 복수 개의 상호연결 패드(206)를 더 포함할 수 있다.
도 5 및 도 7을 더 참조하면, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키도록 구성될 수 있는 형상을 가질 수 있다. 이러한 관점에서, 패키지, 예컨대 패키지(100) 내의 공간은 제한되고 및/또는 패키지, 예컨대 패키지(100) 내의 사용가능한 공간은 제한된다. 더욱이, 패키지(100)는 패스너(fastener), 단자, 하우징 구조체, 및/또는 기타 등등과 같은 다양한 구조적 피쳐를 요구할 수 있다. 예를 들어, 구조적 피쳐는 지지체(102) 안에 및/또는 위에 위치된다. 추가적인 예로서, 구조적 피쳐는 리벳으로서 구현된 패스너, 지지체(102) 상에 위치된 리벳, 및/또는 기타 등등을 포함할 수 있다. 패키지(100)의 이러한 구조적 피쳐는 사용가능한 공간을 더 감소시킨다.
추가적으로, 적어도 하나의 IPD 컴포넌트(200) 및/또는 적어도 하나의 디바이스(202)의 패키지(100)의 구조적 피쳐까지의 근접성 및/또는 패키지(100)의 다른 컴포넌트까지의 근접성은 패키지(100), 적어도 하나의 IPD 컴포넌트(200), 적어도 하나의 디바이스(202) 및/또는 기타 등등의 성능, 예컨대 RF 성능에 부정적인 영향을 가질 수 있다. 더욱이, 적어도 하나의 IPD 컴포넌트(200) 및/또는 적어도 하나의 디바이스(202)의 패키지(100)의 구조적 피쳐까지의 근접성은 부착 성능, 신뢰성, 및/또는 기타 등등에 부정적인 영향을 가질 수 있다. 예를 들어, 구조적 피쳐는 적어도 하나의 IPD 컴포넌트(200)를 지지체(102)에 부착하는 데에 부정적인 영향을 가질 수 있다. 좀 더 구체적으로는, 구조적 피쳐는 상이한 재료를 가질 수 있고, 지지체(102)의 표면이 균일하지 않게 할 수 있으며, 및/또는 기타 등등이 가능하다. 따라서, 구조적 피쳐는 열악한 부착 성능을 가진 적어도 하나의 IPD 컴포넌트(200), 지지체(102) 및/또는 패키지(100)의 다른 표면으로의 열악한 부착을 초래할 수 있고, 적어도 하나의 IPD 컴포넌트(200)는 지지체(102) 또는 패키지(100)의 다른 표면, 및/또는 기타 등등으로부터 박리될 수 있다. 추가적으로, 적어도 하나의 IPD 컴포넌트(200)의 패키지(100)의 구조적 피쳐까지의 근접성은 컴포넌트의 임의의 후속 오버-몰드에 부정적인 영향을 가질 수 있고, 결과적으로 적어도 하나의 IPD 컴포넌트(200)를 포함하는 패키지(100)의 컴포넌트의 열악한 보호를 초래한다. 예를 들어, 패키지(100)가 오버-몰드(530)를 구현한다면, 적어도 하나의 IPD 컴포넌트(200)의 패키지(100)의 구조적 피쳐까지의 근접성은 오버-몰드(530)의 접착력, 오버-몰드(530)의 도포, 및/또는 기타 등등에 부정적인 영향을 가질 수 있다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 개선 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 가질 수 있다. 특히, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 도시된 바와 같은 X - Z 평면과 평행한 평면, 지지체(102)의 표면의 평면, 및/또는 상부 표면(222)의 평면에서 불규칙한 형상, 비-정방형 형상, 비-직사각형 형상, 및/또는 기타 등등을 가지고 구현될 수 있다. 기하학적 구조에 있어서, 정방형은 네 개의 동일한 변과 네 개의 동일한 각도를 가지는 정사각형이다; 그리고 사각형은 네 개의 변 및 네 개의 직각을 가지는 사변형이다.
일 양태에서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 형상은 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 변(270) 및 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 적어도 하나의 연결면(272)에 의해서 규정될 수 있다. 변(270) 및 적어도 하나의 연결면(272)은 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 윤곽을 형성할 수 있다. 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204) 윤곽은 도시된 바와 같은 X - Z 평면에 평행한 평면, 지지체(102)의 표면의 평면, 및/또는 상부 표면(222)의 평면 안에 배치될 수 있다.
특히, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 변(270)은 도 5 및 도 7에 도시된 바와 같이 직선형, 선형, 및/또는 기타 등등일 수 있다. 추가적으로, 적어도 하나의 연결면(272)은 변들(270) 중 두 개 사이를 연결할 수 있다. 좀 더 구체적으로는, 특정 양태에서는, 변(270)의 특정한 구현형태는 변들(270)의 구현형태 및 적어도 하나의 연결면(272)의 구현형태 사이에서 천이하는 변곡점을 포함할 수 있다. 특정 양태에서는, 변들(270)의 하나의 구현형태 및 변들(270)의 다른 구현형태 사이에 변곡점이 존재할 수 있다. 일 양태에서, 변곡점은 변들(270) 중 인접한 것들 및/또는 적어도 하나의 연결면(272) 사이의 90°보다 작은 각도를 규정할 수 있다.
적어도 하나의 연결면(272)은 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 절삭부(cutout), 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 절삭 영역(cutout area) 및/또는 부분, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)이 수정, 절삭, 소잉, 라우팅, 천공, 및/또는 기타 등등이 된 영역으로서 형성될 수 있다.
양태들에서, 적어도 하나의 연결면(272) 및 변들(270)은 X 축 및 Z 축의 평면, 지지체(102)의 표면의 평면, 및/또는 상부 표면(222)의 평면 내에 배치될 수 있다. 양태들에서, 적어도 하나의 연결면(272) 및 변들(270)은 X 축 및 Z 축의 평면, 지지체(102)의 표면의 평면, 및/또는 상부 표면(222)의 평면 내에서 연결될 수 있고 배치될 수 있다. 양태들에서, 적어도 하나의 연결면(272) 및 변들(270)은 X 축 및 Z 축의 평면, 지지체(102)의 표면의 평면, 및/또는 상부 표면(222)의 평면 내에 배치될 수 있다.
추가적으로, 도 5 및 도 7에 도시된 바와 같은 적어도 하나의 연결면(272)은 만곡형 형상, 오목 형상, 적어도 하나의 IPD 컴포넌트(200)의 중심을 향해 연장되는 만곡형 형상, 적어도 하나의 IPD 컴포넌트(200)의 중심을 향해 연장되는 오목 형상, 및/또는 도 5 및 도 7에 도시된 바와 같은 기타 등등일 수 있다. 양태들에서, 도 7에 도시된 바와 같은 적어도 하나의 연결면(272)은 X 축 및 Z 축의 평면 내에 부분원을 형성할 수 있다. 양태들에서, 도 7에 도시된 바와 같은 적어도 하나의 연결면(272)은 X 축 및 Z 축의 평면 내에 사분원을 형성할 수 있다. 양태들에서, 도 7에 도시된 바와 같은 적어도 하나의 연결면(272)은 X 축 및 Z 축의 평면 내에 사분원보다 작은 원주를 가진 부분원을 형성할 수 있다.
특히, 도 5 및 도 7은 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 만곡형 구현형태를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)의 예시적인 구현형태를 도시한다. 추가적으로, 도 5 및 도 7은 적어도 하나의 연결면(272)의 네 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 그러나, 적어도 하나의 연결면(272) 및 변들(270)의 임의의 개수의 구현형태가 존재할 수 있다. 추가적으로, 도 5는 X 축 중심의 대칭 및 Z 축 중심의 대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다. 따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
일 양태에서, 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202) 중 하나를 구현할 수 있다. 일 양태에서, 패키지(100)의 적어도 하나의 IPD 컴포넌트(200)는 복수 개의 적어도 하나의 디바이스(202)를 구현할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 RF 디바이스로서 구현될 수 있고, 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 패키지(100)에, 하나 또는 다수의 반도체 디바이스(400)에, 및/또는 기타 등등에 연결할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 위한 서브마운트(submount)로서 구현될 수 있다.
특정한 양태에서, 도 5는 불규칙한 절삭 코너를 가지는 PCB-IPD 또는 세라믹 IPD 컴포넌트의 예시적인 구현형태를 예시한다. 이러한 IPD는 상단측 상에 솔더링된 네 개의 SMD 커패시터를 가지고, 및 SMD 커패시터 및 본드-패드를 연결하기 위한 상단-측 금속 피복을 가진다. 솔더-마스크 층은 본드-패드 표면을 오염시키고 와이어-본드의 품질에 영향을 줄 수 있는 플럭스, 솔더 또는 다른 재료로부터 본드 패드를 보호한다. SMD 캡의 일단부를 PCB의 후면에 연결하는 비아가 존재한다. PCB-컴포넌트의 네 개의 코너는 천공된 코너를 보여주고, 이것이 비-직교 형상이 제공되게 한다.
양태들에서, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 구성되고 구현될 수 있다. 특히, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 구성 및 구현될 수 있고, 본 명세서에서 설명된 바와 같이 GaN-계 HEMT 다이, 실리콘-계 LDMOS 트랜지스터 다이, 및/또는 기타 등등을 포함될 수 있다. RF 디바이스는 본 명세서에서 설명된 바와 같은 매칭 네트워크, 고조파 종단 회로부, 집적 수동 디바이스(IPD) 등을 포함할 수 있다.
특히, RF 디바이스는 적어도 하나의 IPD 컴포넌트(200) 내에 매칭 네트워크, 고조파 종단 회로부, 집적 수동 디바이스(IPD), 및 기타 등등으로서 구성 및 구현될 수 있고, 더 고가의 실리콘-계 커패시터를 대체하기 위하여 통상적으로 적어도 하나의 IPD 컴포넌트(200) 상의 트레이스에 직접적으로 실장된 덜 고가인 세라믹-계 표면 실장 디바이스(SMD)를 활용할 수 있다. 다양한 양태들에서, 본 발명은 표면 실장 이산 디바이스(들)(SMD)를 서브마운트로서 구현된 적어도 하나의 IPD 컴포넌트(200) 상에 실장하는 것에 직결되고, 이것은 금속 플랜지, 금속 리드프레임, 베이스, 또는 기타 등등과 같은 지지체(102) 상에 실장될 수 있다. 서브마운트는, 금속에 기초할 수 있는 RF 패키지의 입력 및/또는 출력 리드에 의하여, 다이와 같은 RF 디바이스에 와이어 본딩되거나 다른 식으로 결합될 수 있다.
도 5는 적어도 하나의 IPD 컴포넌트(200)가 복수 개의 상호연결 패드(206)를 포함할 수 있고, 하나 이상이 상호연결 본드 패드로서 구성될 수 있다는 것을 더 예시한다. 하나 이상의 상호연결(104)은 도 2 및 도 4에 도시된 바와 같이 복수 개의 상호연결 패드(206)에 연결될 수 있다. 하나 이상의 상호연결(104)은 하나 이상의 와이어, 와이어 본드, 리드, 비아, 에지 도금, 회로 트레이스, 트랙, 클리핑, 및/또는 기타 등등으로 구현될 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 연결을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 연결을 활용할 수 있다.
하나 이상의 상호연결(104)은 볼 결합, 웨지 결합, 유연성 결합, 리본 결합, 금속 클립 부착, 및/또는 기타 등등을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 연결을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 연결을 활용할 수 있다.
하나 이상의 상호연결(104)은 알루미늄, 구리, 은, 금, 및/또는 기타 등등 중 하나 이상을 포함하는 다양한 금속 재료를 포함할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 동일한 타입의 금속을 활용할 수 있다. 일 양태에서, 하나 이상의 상호연결(104)은 상이한 타입의 금속을 활용할 수 있다. 하나 또는 다수의 상호연결(104)은 접착제, 솔더, 소결, 공정 결합(eutectic bonding), 열적 압축 결합, 초음파 결합/용접, 클립 컴포넌트, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 복수 개의 상호연결 패드(206)에 연결될 수 있다.
도 5를 참조하면, 적어도 하나의 IPD 컴포넌트(200)는 기판(204)을 포함할 수 있다. 기판(204)은 폴리머, 폴리아미드, 열경화성 수지, FR-4 직조 유리섬유, 유전체 합성물 재료, 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전율 금속-산화물 기판, 고유전율 기판, 열전도성 고유전율 재료/기판, 및/또는 기타 등등을 포함할 수 있다. 알루미나, 알루미늄 질화물(AlN), 베릴륨 산화물(BeO), 티타늄 산화물(TiO), 금속-산화물 기판, 고유전체 금속-산화물 기판, 고유전체 기판, 열전도성 고유전체 재료/기판, 및/또는 다른 유사한 열전도율 성능의 유전체 재료를 구현하는 기판(204)은, 결과적으로 적어도 하나의 IPD 컴포넌트(200), 예컨대 적어도 하나의 디바이스(202)의 IPD 컴포넌트가 더 낮은 온도에서 동작할 수 있게 할 수 있고, 따라서 신뢰도를 증가시킨다.
적어도 하나의 디바이스(202)는 표면 실장 디바이스(SMD) 컴포넌트, 표면 실장 디바이스(SMD) 커패시터, 세라믹 커패시터, 표면 실장 디바이스(SMD) 발진기, 표면 실장 디바이스(SMD) 세라믹 커패시터, 인덕터, 표면 실장 디바이스(SMD) 인덕터, 저항, 표면 실장 디바이스(SMD) 저항, 파워 분주기, 표면 실장 디바이스(SMD) 파워 분주기, 파워 분할기, 표면 실장 디바이스(SMD) 파워 분할기, 증폭기, 평형 증폭기, 표면 실장 디바이스(SMD) 증폭기, 표면 실장 디바이스(SMD) 평형 증폭기, 결합기, 표면 실장 디바이스(SMD) 결합기, 및/또는 기타 등등 중 하나 이상일 수 있다. 적어도 하나의 디바이스(202)는 무선 주파수 디바이스, 무선 주파수 회로 디바이스, 무선 주파수 컴포넌트 디바이스, 또는 기타 등등으로서 구현될 수 있다. 적어도 하나의 디바이스(202)는 무선 주파수 디바이스, 무선 주파수 회로 디바이스, 무선 주파수 컴포넌트 디바이스, 또는 기타 등등으로서 구현될 수 있고, 표면 실장 디바이스(SMD) 무선 주파수 컴포넌트, 표면 실장 디바이스(SMD) 무선 주파수 커패시터, 무선 주파수 세라믹 커패시터, 표면 실장 디바이스(SMD) 발진기, 표면 실장 디바이스(SMD) 무선 주파수 세라믹 커패시터, 무선 주파수 인덕터, 표면 실장 디바이스(SMD) 무선 주파수 인덕터, 무선 주파수 저항, 표면 실장 디바이스(SMD) 무선 주파수 저항, 무선 주파수 파워 분주기, 표면 실장 디바이스(SMD) 무선 주파수 파워 분주기, 무선 주파수 파워 분할기, 표면 실장 디바이스(SMD) 무선 주파수 파워 분할기, 무선 주파수 증폭기, 평형 무선 주파수 증폭기, 표면 실장 디바이스(SMD) 무선 주파수 증폭기, 표면 실장 디바이스(SMD) 무선 주파수 평형 증폭기, 무선 주파수 결합기, 표면 실장 디바이스(SMD) 무선 주파수 결합기, 표면 실장 디바이스(SMD) 저항, 튜닝, 안정성, 및 기저대역 임피던스를 제공하는 표면 실장 디바이스(SMD) 저항 및/또는 기타 등등 중 하나 이상일 수 있다.
패키지(100)는 RF 패키지로서 구현될 수 있고, 적어도 하나의 디바이스(202)는 연결, 지지체, 또는 기타 등등, 송신기, 송신기 기능, 수신기, 수신기 기능, 송수신기, 송수신기 기능, 매칭 네트워크 기능, 고조파 종단 회로부, 집적 수동 디바이스(IPD) 등을 포함할 수 있는 무선 주파수 디바이스로서 구현될 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 디바이스(202)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
도 6을 참조하면, 기판(204)은 상부 표면(222)을 포함할 수 있다. 상부 표면(222)은 x-축에 개략적으로 평행한 평면 또는 지지체(102)의 상부 표면에 개략적으로 평행한 평면에 위치될 수 있다. 이러한 관점에서, 일반적으로 0° - 15°, 0° - 2°, 2° - 4°, 4° - 6°, 6° - 8°, 8° - 10°, 10° - 12°, 또는 12° - 15° 안에 속하는 것을 규정될 수 있다. 상부 표면(222)은 복수 개의 상호연결 패드(206)를 지지할 수 있다. 복수 개의 상호연결 패드(206)는 다수의 본드 패드 영역을 포함할 수 있다. 복수 개의 상호연결 패드(206)는 기판(204)의 상부 표면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다.
일부 양태에서, 적어도 하나의 디바이스(202)는 하단면에 배치된 단자를 포함할 수 있다. 따라서, 적어도 하나의 디바이스(202)와 같은 디바이스를 패키지(100)의 지지체(102)에 직접적으로 실장하면 단락이 초래될 것이다. 예를 들어, 표면 실장 디바이스(SMD) 컴포넌트, 예컨대 표면 실장 디바이스(SMD) 세라믹 커패시터로서 구현된 적어도 하나의 디바이스(202)는 표면 실장 디바이스(SMD) 컴포넌트의 하단면에 배치된 하나 이상의 단자를 포함할 수 있다. 따라서, 표면 실장 디바이스(SMD) 컴포넌트로서 구성된 적어도 하나의 디바이스(202)를 패키지(100)의 지지체(102)에 실장하면 단락이 초래될 것이다.
따라서, 본 발명은 적어도 하나의 디바이스(202)를 지지하기 위하여 적어도 하나의 IPD 컴포넌트(200)의 기판(204)을 활용한다. 기판(204)은 지지체(102)의 상부 표면에 실장될 수 있다. 기판(204)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 지지체(102)의 상부 표면에 실장될 수 있다. 일 양태에서, 기판(204)은 지지체(102)의 상부 표면에 직접 실장될 수 있다. 일 양태에서, 기판(204)은 개재된 구조체, 컴포넌트, 및/또는 기타 등등을 가지고 지지체(102)의 상부 표면에 실장될 수 있다. 지지체(102)의 상부 표면은 x-축과 평행할 수 있다; 그리고 기판(204)은 도 6에 도시된 바와 같이 y-축을 따라서 지지체(102) 위에 수직으로 배치될 수 있다. 일 양태에서, 기판(204)은 적어도 부분적으로 절연성을 가질 수 있다. 좀 더 구체적으로는, 기판(204)은 적어도 하나의 디바이스(202)를 지지체(102)로부터 적어도 부분적으로 절연시킬 수 있다.
다시 도 5를 참조하면, 복수 개의 상호연결 패드(206) 중 하나 또는 다수는 하나 이상의 상호연결(104)로의 결합을 위한 표면일 수 있다. 따라서, 복수 개의 상호연결 패드(206)의 표면들을 깨끗하게 유지하는 것을 보장하는 것이 유익할 수 있다. 특히, 적어도 하나의 디바이스(202)를 복수 개의 상호연결 패드(206)에 부착하면, 결과적으로 복수 개의 상호연결 패드(206)의 다른 표면으로 솔더가 전달되는 것을 초래할 수 있다. 따라서, 도 5에 도시된 바와 같이, 복수 개의 상호연결 패드(206)는 하나 이상의 상호연결(104)의 다양한 결합 영역들 및 복수 개의 상호연결 패드(206)로의 적어도 하나의 디바이스(202)의 결합 영역들 사이에 배치된 솔더 베리어(216)를 포함할 수 있다.
도 5 및 도 6을 참조하면, 상부 표면(222)은 복수 개의 상호연결 패드(206)를 제 1 단자 본드 패드로서 더 구현할 수 있다. 제 1 단자 본드 패드는 x-축에 개략적으로 평행한 평면 또는 상부 표면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 제 1 단자 본드 패드는 적어도 하나의 디바이스(202)의 제 1 단자에 연결될 수 있다. 이러한 관점에서, 제 1 연결(220)이 제 1 단자 본드 패드 및 제 1 단자 사이에 형성될 수 있다. 제 1 연결(220)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 포함할 수 있다. 제 1 단자 본드 패드는 기판(204)의 상부 표면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다.
상부 표면(222)은 복수 개의 상호연결 패드(206) 중 다른 것을 제 2 단자 본드 패드로서 더 구현할 수 있다. 제 2 단자 본드 패드는 x-축에 개략적으로 평행한 평면 또는 상부 표면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 제 2 단자 본드 패드는 적어도 하나의 디바이스(202)의 제 2 단자에 연결될 수 있다. 이러한 관점에서, 제 2 연결(218)이 제 2 단자 본드 패드 및 제 2 단자 사이에 형성될 수 있다. 제 2 단자 본드 패드는 부분적으로 복수 개의 상호연결 패드(206)에 전기적으로 연결될 수 있다. 제 2 연결(218)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 포함할 수 있다. 제 2 단자 본드 패드는 기판(204)의 상부 표면(222) 상에 금속면에 의해서 형성될 수 있고, 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 추가적으로, 기판(204)의 상부 표면(222)은 필요에 따라서 적어도 하나의 디바이스(202)에 대한 추가 단자를 포함할 수 있다.
도 6에 도시된 바와 같이, 적어도 하나의 IPD 컴포넌트(200)는 상부 표면(222)에 반대인 기판(204)의 하면에 위치된 금속 피복층(metallization layer; 240)을 포함할 수 있다. 금속 피복층(240)은 x-축에 개략적으로 평행한 평면 또는 상부 표면(222)에 개략적으로 평행한 평면에 위치될 수 있다. 일 양태에서, 금속 피복층(240)은 상부 표면(222)에 반대인 기판(204)의 하면에 풀 페이스 금속성층으로서 구현될 수 있다. 추가적으로 또는 대안적으로, 적어도 하나의 IPD 컴포넌트(200)는 하나의 금속층(metallic layer)을 가진 단면형일 수 있다; 적어도 하나의 IPD 컴포넌트(200)는 기판(204)의 하나의 기판 층의 양면에 두 금속층을 가진 양면형일 수 있다; 및/또는 적어도 하나의 IPD 컴포넌트(200)는 기판의 층들과 교번하는 알루미늄, 구리, 은, 금, 및/또는 기타 등등의 외층 및 내층을 가지는 다층일 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 별개의 통전 라인, 트랙, 회로 트레이스, 연결을 위한 패드, 알루미늄, 구리, 은, 금, 및/또는 기타 등등의 층들 사이에서 연결을 통과시키기 위한 비아, 및 EM 차폐 또는 다른 목적을 위한 고체 도전성 영역과 같은 피쳐를 포함할 수 있다.
추가적으로 또는 대안적으로, 적어도 하나의 IPD 컴포넌트(200)는, 금속 도금 홀, 예컨대 구리 도금 홀, 알루미늄 도금 홀, 은 도금 홀, 금 도금 홀, 및/또는 유전체 기판을 통과하는 전기적 터널로서 기능할 수 있는 기타 등등일 수 있는 비아를 이용하여 연결될 수 있는 상이한 층들 상에 도체를 포함할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는, 기판(204)을 통과하고 타측에 있는 트레이스에 납땜된 그들의 와이어 리드에 의해서 실장될 수 있는 "쓰루 홀" 컴포넌트를 포함할 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 그들의 리드 및/또는 단자에 의해서 부착될 수 있는 "표면 실장" 컴포넌트를 포함할 수 있다.
적어도 하나의 IPD 컴포넌트(200) 및/또는 금속 피복층(240)은, 솔더 페이스트에 대한 인쇄 스크리닝 또는 처분, 에폭시에 대한 인쇄 스크리닝 또는 처분, 실크 스크린 인쇄 공정, 사진제판(photoengraving) 프로세스, 투명한 필름 상의 인쇄 프로세스, 포토마스크 프로세스, 감광처리된(photo-sensitized) 보드 프로세스, 레이저 레지스트 삭마 프로세스, 밀링(milling) 프로세스, 레이저 에칭 프로세스, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하여 제조될 수 있다. 하나 이상의 양태들에서, 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 디바이스(202)를 적어도 하나의 IPD 컴포넌트(200) 및 다른 전자 컴포넌트에 기계적으로 지지 및 전기적으로 연결하도록 구성될 수 있다.
추가적으로, 적어도 하나의 IPD 컴포넌트(200)는 비아(228)를 포함할 수 있다. 비아(228)는 복수 개의 상호연결 패드(206)로부터 금속 피복층(240)으로 연장될 수 있다. 따라서, 적어도 하나의 디바이스(202)의 단자는 제 1 연결(220)을 통하여 제 1 단자 본드 패드에, 그리고 비아(228)를 통하여 적어도 금속피복 층(240)에 연결되어, 지지체(102)와 전기적 연결 및/또는 전기적 콘택을 이룰 수 있다. 비아(228)는 금속 피복층(240)을 통해서도 지지체(102)까지 연결되어, 지지체(102)와 전기 연결 및/또는 전기적 콘택을 이룰 수 있다. 다른 양태들에서, 비아(228)는 부분적인 비아로서만 구현될 수 있다. 비아(228)는 기판(204)을 통과하는 전기적 터널로서 기능할 수 있는 금속 도금 홀 또는 금속 충진 홀일 수 있다. 비아(228)는 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 비아(228)는 x-축에 개략적으로 수직인 평면, x-축에 개략적으로 평행인 평면, 및/또는 상부 표면(222)에 개략적으로 수직인 평면에 위치될 수 있다.
도 8은 본 발명에 따르는 패키지의 사시도를 도시한다.
도 9는 도 8에 따르는 패키지의 상면도를 도시한다.
도 10은 도 8에 따르는 패키지의 부분적인 상면도를 도시한다.
특히, 도 8은 명확한 이해를 위해서 하나 이상의 상호연결(104)을 예시하지 않으면서 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등의 배치구성을 예시한다. 도 9는 하나 이상의 반도체 디바이스(400), 적어도 하나의 IPD 컴포넌트(200), 및/또는 하나 이상의 금속 콘택(404) 사이의 예시적인 배치구성에서의 하나 이상의 상호연결(104)을 보여준다. 추가적으로, 도 8 및 도 10은 패키지(100)가 적어도 하나의 구조적 피쳐(290)를 포함할 수 있다는 것을 예시한다. 이러한 관점에서, 패키지(100)는 하나 이상의 패스너, 단자, 하우징 구조체, 및/또는 기타 등등을 포함할 수 있는 적어도 하나의 구조적 피쳐(290)를 요구할 수 있다. 예를 들어, 적어도 하나의 구조적 피쳐(290)는 지지체(102) 안에 및/또는 위에 위치될 수도 있다. 추가적인 예로서, 적어도 하나의 구조적 피쳐(290)는 리벳으로서 구현된 하나 이상의 패스너, 지지체(102) 상에 위치된 리벳, 및/또는 기타 등등을 포함할 수 있다. 패키지(100)의 적어도 하나의 구조적 피쳐(290)는 사용가능한 공간을 줄일 수 있다.
적어도 하나의 구조적 피쳐는 통상적으로 정방형 또는 직사각형 기판이 패키지(100)에 맞춤될 수 있는 것을 방지할 것이다. 그러나, 적어도 하나의 IPD 컴포넌트(200)의 개시된 구현형태는 적어도 하나의 IPD 컴포넌트(200)가 패키지(100) 안에 맞춤되게 하는 수정된 형상을 제공한다. 특히, 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등을 포함하는 패키지(100)의 다양한 컴포넌트는 직소 퍼즐의 조각처럼 패키지(100) 내에 맞춤될 수 있다.
도 10을 참조하면, 구현 적어도 하나의 연결면(272)을 구현하는 적어도 하나의 IPD 컴포넌트(200)는 적어도 하나의 구조적 피쳐(290) 및 적어도 하나의 연결면(272), 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등 사이에 화살표(292)로 표시되는 클리어런스를 제공하도록 구성될 수 있다. 따라서, 화살표(292)에 의해 표시되는 바와 같은 적어도 하나의 구조적 피쳐(290) 및 적어도 하나의 IPD 컴포넌트(200) 및/또는 적어도 하나의 연결면(272) 사이의 클리어런스는 본 명세서에서 설명된 바와 같이 성능 및 신뢰성을 개선한다.
특정한 예시적 양태에서, 도 8은 플랜지의 네 개의 극단 코너에 부착된 불규칙한으로 절삭된 PCB-IPD 컴포넌트가 있는 예시적인 RF 패키징된 디바이스 플랜지를 예시한다. 여기에서, 양자 모두의 코너 절삭(또는 드릴-절삭) 컴포넌트 및 그 아래에 배치되는 확산된 에폭시 패턴(추가적으로 후술됨)이 코너 리벳과의 접촉을 회피한다는 것을 알 수 있다.
도 11은 본 발명에 따른 다른 IPD 컴포넌트의 측면도를 도시한다.
특히, 도 11은 피쳐, 구성, 배열체, 구현형태, 양태 및/또는 본 명세서에서 설명된 바와 같은 것들 중 임의의 것 및 전부를 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)를 예시한다. 추가적으로, 도 9는 적어도 하나의 IPD 컴포넌트(200)가 에지 도금(230)을 포함할 수 있다는 것을 예시한다. 에지 도금(230)은 상부 표면(222) 및/또는 복수 개의 상호연결 패드(206)로부터 금속 피복층(240)으로 연장될 수 있다. 에지 도금(230)은 x-축에 개략적으로 수직인 평면 또는 상부 표면(222)에 개략적으로 수직인 평면에 위치될 수 있다. 따라서, 적어도 하나의 디바이스(202)의 단자는 제 1 연결(220)을 통하여 에지 도금(230)을 통해 적어도 금속 피복층(240)에 연결되어, 지지체(102)와 전기적 연결 및/또는 전기적 콘택을 이룰 수 있다. 에지 도금(230)은 금속 피복층(240)을 지나 지지체(102)까지 연결되어, 지지체(102)와 전기 연결 및/또는 전기적 콘택을 이룰 수 있다. 에지 도금(230)은 구리, 금, 니켈, 팔라듐, 은 등 및 이들의 조합과 같은 금속성 재료를 포함할 수 있다. 하나 이상의 양태들에서, 에지 도금(230)은 라우팅 및 도금된 성좌(plated constellation) 구성 및/또는 카스텔레이션(castellation) 또는 에지 도금이라고도 불리는 긴-홀 구성을 포함할 수 있다. 하나 이상의 양태들에서, 에지 도금(230)은 비아를 활용하는 것과 비교할 때 비용을 더 절감할 수 있는데, 그 이유는 비아가 때로는 플러깅될(plugged) 수 있기 때문이다.
도 12는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 12는 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 12의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태 및/또는 평평한 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 12는 적어도 하나의 연결면(272)의 네 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 그러나, 적어도 하나의 연결면(272) 및 변들(270)에는 임의의 개수의 구현형태가 존재할 수 있다. 추가적으로, 도 12는 X 축 중심의 대칭 및 Z 축 중심의 대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형성하도록 도 12에 예시된 바와 같이 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 13은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 13은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 13의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태 및/또는 평평한 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 13은 적어도 하나의 연결면(272)의 네 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 이러한 관점에서, 적어도 하나의 연결면(272)의 길이는 변들(270) 중 하나 이상의 길이보다 길 수 있다. 추가적으로, 도 13은 X 축 중심의 대칭 및 Z 축 중심의 대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 14는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 14는 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 14의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 곡면형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 14는 적어도 하나의 연결면(272)의 네 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 이러한 관점에서, 적어도 하나의 연결면(272)의 길이는 변들(270) 중 하나 이상의 길이보다 길 수 있다. 추가적으로, 도 14는 X 축 중심의 대칭 및 Z 축 중심의 대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 15는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 15는 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 15의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 곡면형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 15는 적어도 하나의 연결면(272)의 두 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 15는 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 16은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 16은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 16의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 16은 적어도 하나의 연결면(272)의 두 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 16은 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 17은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 17은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 17의 양태는 적어도 하나의 IPD 컴포넌트(200)가 더 긴 길이를 가지는 적어도 하나의 연결면(272)의 곡면형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 17은 적어도 하나의 연결면(272)의 두 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 17은 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
도 18은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 18은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 18의 양태는 적어도 하나의 IPD 컴포넌트(200)가 다른 길이들을 가지는 적어도 하나의 연결면(272)의 직선형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 18은 적어도 하나의 연결면(272)의 두 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 18은 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
도 19는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 19는 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 19의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 19는 적어도 하나의 연결면(272)의 세 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 19는 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
도 20은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 20은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 20의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 20은 적어도 하나의 연결면(272)의 단일 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 20은 X 축 중심의 대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 21은 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 21은 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트, 예컨대 적어도 하나의 디바이스(202)가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 21의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 곡면형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 21은 적어도 하나의 연결면(272)의 단일 구현형태 및 변들(270)의 다섯 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 21은 X 축 중심의 비대칭 및 Z 축 중심의 대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 22는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 다른 예시적인 구현형태의 상면도이다.
특히, 도 22는 쉽게 예시하고 이해하게 하기 위해서, 다양한 컴포넌트가 없이 적어도 하나의 IPD 컴포넌트(200)의 다른 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 22의 양태는 적어도 하나의 IPD 컴포넌트(200)가 적어도 하나의 연결면(272)의 직선형 구현형태를 포함할 수 있다는 것을 예시한다. 추가적으로, 도 22는 적어도 하나의 연결면(272)의 두 개의 구현형태 및 변들(270)의 네 개의 구현형태가 존재한다는 것을 예시한다. 추가적으로, 도 22는 X 축 중심의 비대칭 및 Z 축 중심의 비대칭을 가지는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 예시한다.
도 22는 적어도 하나의 IPD 컴포넌트(200)가 연장부(268) 및/또는 노치(266)를 형성하는 적어도 하나의 연결면(272)의 구현형태 및 변들(270)의 구현형태를 포함할 수 있다는 것을 예시한다. 더욱이, 도 22는 적어도 하나의 IPD 컴포넌트(200)의 연장부(268)가 적어도 하나의 디바이스(202)를 포함 및/또는 적어도 부분적으로 지지할 수 있고, 및/또는 복수 개의 상호연결 패드(206)의 구현형태의 일부를 적어도 부분적으로 포함할 수 있다는 것을 더 예시한다.
따라서, 복수 개의 상호연결 패드(206)는 도 23b에 도시된 바와 같이 적어도 하나의 IPD 컴포넌트(200)의 다른 구현형태에 연결될 수 있는 하나 이상의 상호연결(104)의 구현형태로의 연결을 위한 위치를 형성할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)는 연결, 예컨대 하나 이상의 상호연결(104) 또는 와이어 본드가 공간적 효율에 추가적으로 더 양호한 성능을 제공하도록 단축될 수 있게끔, 적어도 하나의 디바이스(202)의 구현형태 및/또는 복수 개의 상호연결 패드(206)의 구현형태를 연장부(268) 상에서 적어도 부분적으로 지지할 수 있다.
따라서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 구조적으로 형상하도록 변들(270) 및 적어도 하나의 연결면(272)을 구현할 수 있다.
도 23a는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 예시적인 구현형태의 상면도이다.
도 23b는 본 발명의 양태들에 따르는 집적 수동적 디바이스(IPD)의 예시적인 구현형태의 상면도이다.
특히, 도 23a 및 도 23b는 쉬운 예시와 이해를 위하여 다양한 컴포넌트가 없이 적어도 하나의 IPD 컴포넌트(200)의 예시적인 구현형태를 도시한다. 이러한 관점에서, 도 23a 및 도 23b는 공간의 효율적인 사용이 가능해지도록 직소 퍼즐처럼 서로 맞춤될 수 있는 적어도 하나의 IPD 컴포넌트(200)의 두 개의 인접한 구현형태들의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성을 예시한다. 다르게 말하면, 적어도 하나의 IPD 컴포넌트(200)의 두 개의 인접한 구현형태의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성은 대응하고, 미러링되며, 매칭되고, 및/또는 기타 등등이 될 수 있다.
도 23a 및 도 23b는 연장부(268) 및/또는 노치(266)를 각각 포함할 수 있는 적어도 하나의 IPD 컴포넌트(200)의 구현형태를 더 예시한다. 더욱이, 도 23a 및 도 23b는 연장부(268)가 적어도 하나의 IPD 컴포넌트(200)의 인접한 구현형태들 사이에서 연결될 수 있는 하나 이상의 상호연결(104)의 구현형태와 함께 복수 개의 상호연결 패드(206)의 구현형태의 적어도 일부를 포함할 수 있다는 것을 더 예시한다. 더 나아가, 도 23a 및 도 23b는 연장부(268)가 적어도 하나의 디바이스(202)의 구현형태를 적어도 부분적으로 포함 및/또는 지지할 수 있다는 것을 더 예시한다.
추가적으로, 서로 맞춤되는 적어도 하나의 IPD 컴포넌트(200)의 두 개의 인접한 구현형태들의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성은, 적어도 하나의 IPD 컴포넌트(200)의 상이한 구현형태들 상의 컴포넌트를 서로 더 근접하게 배치 및/또는 위치시키는 것에 기인하여 더 양호한 성능을 제공할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)는 연결, 예컨대 하나 이상의 상호연결(104) 또는 와이어 본드가 공간적 효율에 추가적으로 더 양호한 성능을 제공하도록 단축될 수 있게끔, 적어도 하나의 디바이스(202)의 구현형태 및/또는 복수 개의 상호연결 패드(206)의 구현형태를 연장부(268) 상에서 적어도 부분적으로 지지할 수 있다.
도 23a 및 도 23b에 예시된 적어도 하나의 연결면(272) 및 변들(270)의 배치구성이 단순히 예시적인 것이고 서로 맞춤되는 임의의 다른 형상들이 본 명세서에 의해서 고찰된다는 것에 주의해야 한다. 다르게 말하면, 공간의 효율적인 사용이 가능해지도록 맞춤되는 적어도 하나의 IPD 컴포넌트(200)의 다른 형상들도 역시 고찰된다. 더욱이, 공간을 더 효율적으로 이용할 수 있거나 그렇지 않을 수도 있는, 서로 맞춤되지 않는 적어도 하나의 IPD 컴포넌트(200)의 다른 형상들도 추가적으로 고찰된다.
도 24a는 본 발명에 따르는 패키지의 상면도를 도시한다.
특히, 도 24a는 명확한 이해를 위해서 다양한 컴포넌트가 없이 적어도 하나의 IPD 컴포넌트(200), 및/또는 기타 등등의 배치구성을 예시한다. 추가적으로, 도 24a는 패키지(100)가 적어도 하나의 구조적 피쳐(290)를 포함할 수 있다는 것을 예시한다. 이러한 관점에서, 패키지(100)는 하나 이상의 패스너, 단자, 하우징 구조체, 및/또는 기타 등등을 포함할 수 있는 적어도 하나의 구조적 피쳐(290)를 요구할 수 있다. 예를 들어, 적어도 하나의 구조적 피쳐(290)는 지지체(102) 안에 및/또는 위에 위치될 수도 있다. 추가적인 예로서, 적어도 하나의 구조적 피쳐(290)는 리벳으로서 구현된 하나 이상의 패스너, 지지체(102) 상에 위치된 리벳, 및/또는 기타 등등을 포함할 수 있다. 패키지(100)의 적어도 하나의 구조적 피쳐(290)는 사용가능한 공간을 줄일 수 있다.
적어도 하나의 구조적 피쳐(290)는 통상적으로 정방형 또는 직사각형 기판이 패키지(100)에 맞춤될 수 있는 것을 방지할 것이다. 그러나, 적어도 하나의 IPD 컴포넌트(200)의 개시된 구현형태는 적어도 하나의 IPD 컴포넌트(200)가 패키지(100) 안에 맞춤되게 하는 수정된 형상을 제공한다. 특히, 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등을 포함하는 패키지(100)의 다양한 컴포넌트는 직소 퍼즐의 조각처럼 패키지(100) 내에 맞춤될 수 있다.
도 24b는 본 발명에 따르는 패키지의 상면도를 도시한다.
특히, 도 24B는 명확한 이해를 위해서 다양한 컴포넌트가 없이 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등의 배치구성을 예시한다. 추가적으로, 도 24b는 패키지(100)가 적어도 하나의 구조적 피쳐(290)를 포함할 수 있다는 것을 예시한다. 이러한 관점에서, 패키지(100)는 하나 이상의 패스너, 단자, 하우징 구조체, 및/또는 기타 등등을 포함할 수 있는 적어도 하나의 구조적 피쳐(290)를 요구할 수 있다. 예를 들어, 적어도 하나의 구조적 피쳐(290)는 지지체(102) 안에 및/또는 위에 위치될 수도 있다. 추가적인 예로서, 적어도 하나의 구조적 피쳐(290)는 리벳으로서 구현된 하나 이상의 패스너, 지지체(102) 상에 위치된 리벳, 및/또는 기타 등등을 포함할 수 있다. 패키지(100)의 적어도 하나의 구조적 피쳐(290)는 사용가능한 공간을 줄일 수 있다.
적어도 하나의 구조적 피쳐(290)는 통상적으로 정방형 또는 직사각형 기판이 패키지(100)에 맞춤될 수 있는 것을 방지할 것이다. 그러나, 적어도 하나의 IPD 컴포넌트(200)의 개시된 구현형태는 적어도 하나의 IPD 컴포넌트(200)가 패키지(100) 안에 맞춤되게 하는 수정된 형상을 제공한다. 특히, 적어도 하나의 IPD 컴포넌트(200), 하나 이상의 반도체 디바이스(400), 및/또는 기타 등등을 포함하는 패키지(100)의 다양한 컴포넌트는 직소 퍼즐의 조각처럼 패키지(100) 내에 맞춤될 수 있다.
이러한 관점에서, 도 24a 및 도 24b는 공간의 효율적인 사용이 가능해지도록 직소 퍼즐처럼 서로 맞춤될 수 있는 적어도 하나의 IPD 컴포넌트(200)의 인접한 구현형태들의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성을 예시한다. 다르게 말하면, 적어도 하나의 IPD 컴포넌트(200)의 인접한 구현형태의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성은 대응하고, 미러링되며, 매칭되고, 및/또는 기타 등등이 될 수 있다. 추가적으로, 서로 맞춤되는 적어도 하나의 IPD 컴포넌트(200)의 인접한 구현형태들의 적어도 하나의 연결면(272) 및 변들(270)의 형상, 배치구성 및/또는 구성은, 적어도 하나의 IPD 컴포넌트(200)의 상이한 구현형태들 상의 컴포넌트를 서로 더 근접하게 배치 및/또는 위치시키는 것에 기인하여 더 양호한 성능을 제공할 수 있다.
도 24a 및 도 24b에 예시된 적어도 하나의 연결면(272) 및 변들(270)의 배치구성이 단순히 예시적인 것이고 서로 맞춤되는 임의의 다른 형상들이 본 명세서에 의해서 고찰된다는 것에 주의해야 한다. 다르게 말하면, 공간의 효율적인 사용이 갸능해지도록 맞춤되는 적어도 하나의 IPD 컴포넌트(200)의 다른 형상들도 역시 고찰된다. 더욱이, 공간을 더 효율적으로 이용할 수 있거나 그렇지 않을 수도 있는, 서로 맞춤되지 않는 적어도 하나의 IPD 컴포넌트(200)의 다른 형상들도 추가적으로 고찰된다.
도 25는 본 발명에 따르는 복수 개의 집적 수동적 디바이스(IPD)의 중간 구성을 도시한다.
특히, 도 25는 부모(parent) PCB 패널(300)의 상부 표면 상에 배치된 복수 개의 상호연결 패드(206)가 있는 복수 개의 적어도 하나의 IPD 컴포넌트(200)를 위한 부모 PCB 패널(300)을 예시한다. 추가적으로, 도 25는 적어도 하나의 연결면(272)을 형성하기 위한 부모 PCB 패널(300)에 대한 수정(302)을 예시한다. 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상 또는 수정된 형상은 여러 상이한 접근법, 예컨대 드릴 홀 중 임의의 하나 이상, 드릴 홀의 조합, 상이한 크기의 드릴 홀의 조합, 톱 패턴, 다이스 패턴(dice pattern), 및/또는 부모 PCB 패널(300) 상의 기타 등등을 활용하여 구현될 수 있다. 도 25에 도시된 바와 같이, 적어도 하나의 연결면(272)을 형성하기 위한 부모 PCB 패널(300)에 대한 수정(302)은 적절한 크기의 드릴 홀, 라우팅된 개구, 및/또는 기타 등등을 포함할 수 있다. 추가적으로, 부모 PCB 패널(300)은 부모 PCB 패널(300)을 수정, 소잉(sawing), 다이싱, 및/또는 기타 등등 하는 프로세스 도중에 시각적 가이드를 제공하기 위하여 부모 PCB 패널(300)의 상부 표면 상에 배치될 수 있는 정렬 마크, 기준(fiducial), 교차 마크, 및/또는 기타 등등을 포함할 수 있다.
특정한 예시적 양태에서, 도 25는 SMD 컴포넌트가 부착되기 이전 그리고 패널이 개별적인 컴포넌트들로 소잉/다이싱되기 이전의 PCB 패널을 예시한다. 큰 드릴 개구(또는 라우팅된 개구)가 각각의 컴포넌트의 네 개의 코너에서 PCB 패널 스트립 내에 형성되었다. 정렬 마크 및 기준(십자)도 소잉/다이싱 도중에 시각적 가이드로서 PCB 스트립 상에 배치된다.
도 26은 본 발명에 따르는 복수 개의 집적 수동적 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
특히, 도 26은 적어도 하나의 IPD 컴포넌트(200)의 제조 중의 부모 PCB 패널(300)의 다음 구성일 수 있다. 좀 더 구체적으로는, 도 26은 적어도 하나의 디바이스(202) 및 솔더 베리어(216)를 포함하도록 수정된 부모 PCB 패널(300)을 보여준다.
특정한 양태에서, 도 26은 SMD 컴포넌트가 PCB 상에 부착된 이후의 PCB 패널을 예시한다. 본드-패드를 보호하기 위한 솔더 마스크도 이러한 도면에서 보인다. 다이싱 프로세스는 SMD 컴포넌트가 PCB 상에 솔더링된 이후에 일어난다.
도 27은 본 발명에 따르는 복수 개의 집적 수동적 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
특히, 도 27은 적어도 하나의 IPD 컴포넌트(200)의 적어도 하나의 연결면(272)을 형성하도록 부모 PCB 패널(300)이 수정(302)을 통과해서 절삭된 궤적을 따라서 다이싱, 소잉, 및/또는 기타 등등될 수 있는 라인(304)을 예시한다. 특히, 라인(304)은 얇은 톱날을 사용한 이중 절삭에 관련될 수 있다.
특정한 예시적 양태에서, 도 27은 톱날을 위한 패턴을 보여준다. 얇은 톱날이 사용될 수 있고, 톱날은 컴포넌트들 사이의 길(좌측 및 오측) 각각에 두 개의 패스(pass)를 형성해야 할 수 있다. 이러한 방법은 톱길(saw street)을 위한 임의의 폭이 선택될 수 있고, 따라서 천공된 코너에 대해서 상이한 가능한 반경들이 가능해지게 한다는 점에 있어서 추가적인 장점을 가진다. 이것은 동일한 (얇은) 톱날을 사용하여 수행될 수 있다.
도 28은 본 발명에 따르는 복수 개의 집적 수동적 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
특히, 도 28은 적어도 하나의 IPD 컴포넌트(200)의 적어도 하나의 연결면(272)을 형성하도록 부모 PCB 패널(300)이 수정(302)을 통과해서 절삭된 궤적을 따라서 다이싱, 소잉, 및/또는 기타 등등될 수 있는 라인(306)을 예시한다. 특히, 라인(306)은 넓은 톱날을 사용한 단일 절삭에 관련될 수 있다.
특정한 예시적 양태에서, 도 28은 이미지 상에 중첩된 톱/다이싱 패턴에 대한 하나의 가능한 옵션을 가지는 PCB 패널을 예시한다. 이러한 경우에는 넓은 톱날이 사용되고, 톱은 PCB 컴포넌트들 사이의 수직 및 수평 공간 사이에서 한 번 지나간다. 톱날은 각각의 컴포넌트 사이에서 PCB 재료를 절단하여, 컴포넌트의 에지로부터 금속 트레이스의 시작까지 필요한 최소 클리어런스만을 남겨두도록 충분히 넓다.
도 29는 본 발명에 따르는 복수 개의 집적 수동적 디바이스(IPD)의 추가적인 중간 구성을 도시한다.
특히, 도 29는 적어도 하나의 IPD 컴포넌트(200)의 적어도 하나의 연결면(272)을 형성하도록 부모 PCB 패널(300)이 수정(302)을 통과해서 절삭된 궤적을 따라서 다이싱, 소잉, 및/또는 기타 등등될 수 있는 라인(314)을 예시한다.
특히, 부모 PCB 패널(300)이 도 29에 도시된 바와 같이 다이싱, 소잉, 및/또는 기타 등등이 될 수 있는 라인(314)은 도 12, 도 13, 도 16, 도 18, 도 19, 도 20, 및 도 22에 예시된 적어도 하나의 연결면(272)에 관련될 수 있다. 이러한 관점에서, 적어도 하나의 연결면(272)은 직선형 에지를 가지고 구현될 수 있고, 수정(302)의 대응하는 구현형태는 처음에 도 29에 도시된 바와 같이 부모 PCB 패널(300) 내에 다이아몬드 형상을 가지면서 절삭될 수 있다. 특정한 양태에서, 다이아몬드 형상은 소형 드릴, 정밀 드릴, 레이저 컷(laser cut), 라우터, 톱, 및/또는 기타 등등을 가지고 형성될 수 있다. 대안적으로, 다이아몬드 형상은 부모 PCB 패널(300)로부터의 적어도 하나의 IPD 컴포넌트(200)의 분리 이후에 형성될 수 있다.
도 29에 도시된 바와 같은 특정한 양태에서, 대안적인 대형 다이아몬드형 절삭부 및 소형 다이아몬드 절삭부가 구현될 수 있다. 좀 더 구체적으로는, 대안적인 대형 다이아몬드형 절삭부 및 소형 다이아몬드 절삭부가 적어도 하나의 IPD 컴포넌트(200)의 모든 다른 행 상에 구현될 수 있다.
도 30은 본 발명에 따르는 예시적인 접착 패턴의 상면도를 도시한다.
특히, 도 30은 적어도 하나의 IPD 컴포넌트(200)를 지지체(102)에 부착하기 위하여 패키지(100)의 지지체(102)에 도포될 수 있는 예시적인 접착제 패턴(310)을 예시한다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)는 적절한 다이-부착 재료를 이용하여 지지체(102)에 부착될 수 있다. 그러나, 적어도 하나의 IPD 컴포넌트(200)의 형상은 본 명세서에서 설명된 바와 같이 접착제 패턴이 수정되도록 요구한다. 따라서, 도 30은 예시적인 접착제 패턴(310)을 도시한다.
도 30에 도시된 바와 같은 예시적인 접착제 패턴(310)은 도시된 바와 같이 z-축 중심의 대칭과 X 축 중심의 비대칭을 가질 수 있다 추가적으로, 예시적인 접착제 패턴(310)은 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상과 매칭되도록 구성될 수 있는 특정 패턴, 예를 들어 십자 형상 패턴, 별 형상 패턴, 및/또는 기타 등등을 가질 수 있다. 특히, 적어도 하나의 IPD 컴포넌트(200)(쇄선으로 도시됨)가 지지체(102)에 안전하게 부착하게 하기 위해서, 예시적인 접착제 패턴(310)은 지지체(102)로의 균일한 접착제 도포를 제공하도록 변하는 길이의 다수의 포인트(308)를 가질 수 있다. 특히, 예시적인 접착제 패턴(310)은 적어도 하나의 구조적 피쳐(290)에 인접한 예시적인 접착제 패턴(310)의 단축된 포인트(312)에 의해 표시되는 바와 같이, 패키지(100)의 구조적 피쳐와 부착 재료의 상호작용을 제한할 수 있다. 따라서, 예시적인 접착제 패턴(310)은 적어도 하나의 IPD 컴포넌트(200)가 지지체(102)에 부착되는 것을 보장할 수 있고, 적어도 하나의 구조적 피쳐(290)와 같은 패키지(100)의 구조적 피쳐와의 부착 재료의 상호작용을 제할할 수 있으며, 부착 재료 내의 보이드(void)를 제한할 수 있다.
직사각형 IPD 컴포넌트를 부착하기 위해 통상적으로 사용될 종래의 에폭시 디스펜스 패턴이 플랜지 윤곽선을 지나가고 리벳(패키지의 코너에 있는 원형 스터드)과 접촉하는 위험이 있을 수 있다는 것에 주의한다. 극단적인 경우에, 에폭시는 리벳 필라 위로 올라가서 상단까지 이동할 수 있다. 이것은 신뢰도에 대한 우려가 생기게 하고, 또한 몰딩이 완료된 이후에 비-평면형 표면을 초래할 수 있다(몰드 상단 상에). 특정한 양태에서, 도 30은 RF 디바이스 패키지 상에 배치될 IPD 컴포넌트를 위한 새롭게 수정된 에폭시 디스펜스 패턴을 예시한다. 이러한 경우에 별(또는 십자) 패턴의 스포크는 플랜지의 챔퍼링된 코너에 너무 가까워지고 리벳에 너무 가까워지는 것을 피하기 위해서 상이한 길이 및 연장부를 가진다. 이러한 디스펜스 패턴은 에폭시가 넘쳐서 코너 리벳 위로 흘러가지 않게 하면서 불규칙하게 절삭된 IPD 컴포넌트 아래에 균일하게 확산될 것이다. 이러한 디스펜스 패턴은 플랜지를 가로질러 가거나 리벳까지 지름길을 통해 이어지는 것을 피한다.
도 31은 본 발명의 양태들에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동적 디바이스(IPD)의 단면도를 도시한다.
도 32는 도 31에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동적 디바이스(IPD)의 사시도를 도시한다.
도 33은 도 31에 따르는 예시적인 픽업 툴 및 예시적인 집적 수동적 디바이스(IPD)의 투명한 사시도를 도시한다.
도 34는 예시적인 픽업 위치가 있는 예시적인 집적 수동적 디바이스(IPD)의 상면도를 도시한다.
도 31, 도 32, 및 도 33을 참조하면, 적어도 하나의 디바이스(202)를 포함하는 적어도 하나의 IPD 컴포넌트(200)와 상호작용하는 픽업 툴(800)이 예시된다. 특히, 픽업 툴(800)은 진공 소스(802) 및 툴부(tool portion; 804)를 포함할 수 있다. 툴부(804)는 복수 개의 진공 채널(806) 및 결속부(808)를 포함할 수 있다. 진공 소스(802)는 진공을 생성할 수 있고, 복수 개의 진공 채널(806)에 공기압방식으로 연결될 수 있다. 복수 개의 진공 채널(806)은 결속부(808) 내로 연장할 수 있다. 결속부(808)는 적어도 하나의 IPD 컴포넌트(200)를 결속시키도록 배치될 수 있다. 특히, 결속부(808)는 적어도 하나의 IPD 컴포넌트(200)의 미활성 영역에 부착되도록 구조화 및/또는 구성될 수 있다. 추가적으로, 결속부(808)는 수용부(810)를 포함하도록 구조화 및/또는 구성될 수 있다. 수용부는 적어도 하나의 IPD 컴포넌트(200)의 일부, 예컨대 적어도 하나의 디바이스(202)가 결속부들(808) 사이에 수요될 수 있게 하도록 구조화 및/또는 구성될 수 있다.
특히, 픽업 툴(800)은 본 명세서에서 설명된 바와 같이 수정된 형상을 가진 적어도 하나의 IPD 컴포넌트(200)를 상호작용, 이동, 결속, 및/또는 기타 등등하도록 구성됨으로써, 패키지(100)의 적합한 조립을 가능해지게 하도록 구성될 수 있다. 특히, 픽업 툴(800)은 적어도 하나의 IPD 컴포넌트(200)를 패키지(100) 내에 정확하게 픽업하고 배치할 수 있기 위해서, 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상의 구현형태를 위해서 구성 및/또는 설계될 수 있다. 이러한 관점에서, 픽업 툴(800), 툴부(804), 결속부(808), 수용부(810), 및/또는 기타 등등의 윤곽 및 평면성은 적어도 하나의 IPD 컴포넌트(200)의 픽업 도중에 충분한 진공 시일을 유지하도록 구조화 및/또는 구성될 수 있다. 추가적으로, 픽업 툴(800)은 적어도 하나의 IPD 컴포넌트(200)의 상단에 배치될 수 있는 적어도 하나의 디바이스(202)의 배치구성에 기반하여, 적어도 하나의 IPD 컴포넌트(200)의 픽업 도중에 충분한 진공 시일을 유지하도록 구성될 수 있다.
도 34를 참조하면, 적어도 하나의 IPD 컴포넌트(200)의 예시적인 구현형태가 그 위에 적어도 하나의 디바이스(202)가 예시적으로 배치된 상태로 예시된다. 추가적으로, 도 34는 예시적인 픽업 위치(812)를 예시한다. 예시적인 픽업 위치(812)는 적어도 하나의 디바이스(202)로부터 이격된 위치에서 적어도 하나의 IPD 컴포넌트(200)의 상부 표면(222) 상에 배치될 수 있다. 특정한 양태에서, 예시적인 픽업 위치(812)는 적어도 하나의 IPD 컴포넌트(200)의 미활성 영역 내에서 적어도 하나의 IPD 컴포넌트(200)의 상부 표면(222) 상에 배치된다. 따라서, 픽업 툴(800)은 툴부(804), 결속부(808), 수용부(810), 예시적인 픽업 위치(812), 및/또는 기타 등등과 함께, 적어도 하나의 IPD 컴포넌트(200)의 상단에 배치될 수 있는 적어도 하나의 디바이스(202)의 배치구성에 기반하여, 적어도 하나의 IPD 컴포넌트(200)의 픽업 도중에 충분한 진공 시일을 유지하도록 구조화 및/또는 구성될 수 있다.
특정한 양태에서, 도 31, 도 32, 및 도 33은 IPD 컴포넌트를 위한 픽업 툴의 예시적인 디자인을 도시한다. 픽업 툴은 SMD 컴포넌트 위에 충분한 클리어런스를 남겨두면서 PCB 캐리어(또는 다른 세라믹 기판)와 접촉하도록 설계된다. 픽업 툴의 립(lip) 내의 작은 진공 홀은 진공 흡입력을 기판에 직접적으로 전달한다. 픽업 툴의 립은 IPD를 거쳐 연장되지만, 천공된 코너 절삭부와 중첩되지 않고(또는 그 안으로 연장되지 않음), 이러한 방식으로 불규칙한 절삭 형상이 진공 흡입력을 잃지 않으면서 여전히 픽업될 수 있다. 픽업 툴의 상이한 윤곽/형상은 각각의 특정한 불규칙한 형상의 IPD와 최선으로 동작하도록 설계될 수 있다.
도 35는 본 발명에 따른 IPD 컴포넌트를 제조하는 프로세스를 보여준다.
도 35에서 예시되고 이하 설명되는 프로세스는 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배치구성물, 및/또는 기타 등등을 포함할 수 있다. 특히, 도 35는 본 명세서에서 설명된 바와 같은 IPD 컴포넌트(200)에 관련되는 IPD 컴포넌트를 형성하는 프로세스(600)를 예시한다. IPD 컴포넌트를 형성하는 프로세스(600)의 양태들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 추가적으로, IPD 컴포넌트를 형성하는 프로세스(600)의 부분들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 더욱이, IPD 컴포넌트를 형성하는 프로세스(600)는 본 명세서에 개시된 다양한 양태와 일관되는 더 많거나 더 적은 프로세스를 가지도록 변경될 수 있다.
처음에, IPD 컴포넌트를 형성하는 프로세스(600)는 기판을 형성하는 프로세스(602)를 포함할 수 있다. 좀 더 구체적으로는, 기판(204)이 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 추가적으로, 기판을 형성하는 프로세스(602)는 부모 PCB 패널(300) 내에 수정(302)을 형성하는 것을 더 포함할 수 있다. 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상 또는 수정된 형상은, 본 명세서에서 설명된 바와 같이 여러 상이한 접근법, 예컨대 드릴 홀 중 임의의 하나 이상, 드릴 홀의 조합, 상이한 크기의 드릴 홀의 조합, 톱 패턴, 다이스 패턴(dice pattern), 및/또는 부모 PCB 패널(300) 상의 기타 등등을 활용하여 구현될 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상 또는 수정된 형상은, 드릴, 톱, 다이싱 디바이스, 레이저 절삭 디바이스, 라우터 디바이스, 트리밍 디바이스, 절삭 디바이스, 밀링 디바이스, PCB 절삭 디바이스, 및/또는 기타 등등 중 하나 이상을 포함하는 여러 상이한 툴을 활용하는, 본 명세서에서 설명된 바와 같은 본 발명의 임의의 양태로 구현될 수 있다. 추가적으로, 적어도 하나의 IPD 컴포넌트(200)의 불규칙한 형상 또는 수정된 형상은 천공 프로세스, 소잉 프로세스, 다이싱 프로세스, 레이저 절삭 프로세스, 라우팅 프로세스, 트리밍 프로세스, 절삭 프로세스, 밀링 프로세스, PCB 절삭 프로세스, 및/또는 기타 등등 중 하나 이상을 포함하는 여러 상이한 프로세스를 활용하는, 본 명세서에서 설명된 바와 같은 본 발명의 임의의 양태로 구현될 수 있다. 도 26에 도시된 바와 같이, 적어도 하나의 연결면(272)을 형성하기 위한 부모 PCB 패널(300)에 대한 수정(302)은 적절한 크기의 드릴 홀, 라우팅된 개구, 및/또는 기타 등등을 포함할 수 있다.
더 나아가, IPD 컴포넌트를 형성하는 프로세스(600)는 금속 피복층을 형성하는 것(604)을 포함할 수 있다. 좀 더 구체적으로는, 금속화층(240)은 기판(204)의 적어도 부분 상에서 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 금속 피복층을 형성하는 프로세스(604)는, 솔더 페이스트에 대한 인쇄 스크리닝, 에폭시에 대한 인쇄 스크리닝, 실크 스크린 인쇄 공정, 사진제판 프로세스, 투명한 필름 상의 인쇄 프로세스, 에칭 프로세스와 조합된 포토마스크 프로세스, 감광처리된 보드 프로세스, 레이저 레지스트 삭마 프로세스, 밀링 프로세스, 레이저 에칭 프로세스, 직접 금속 인쇄 공정, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하는 것을 포함할 수 있다.
또한, 금속 피복층을 형성하는 프로세스(604)는 상호연결 패드를 형성하는 것을 포함할 수 있다. 좀 더 구체적으로는, 복수 개의 상호연결 패드(206)는 본 명세서에서 설명된 바와 같이 기판(204) 상에 구성, 구조, 및/또는 구현될 수 있다. 상호연결 패드를 형성하는 프로세스는, 솔더 페이스트에 대한 프린트 스크리닝, 에폭시에 대한 프린트 스크리닝, 실크 스크린 인쇄 공정, 사진제판 프로세스, 투명한 필름 상의 인쇄 프로세스, 에칭 프로세스와 조합된 포토마스크 프로세스, 감광처리된 보드 프로세스, 레이저 레지스트 삭마 프로세스, 밀링 프로세스, 레이저 에칭 프로세스, 직접 금속 인쇄 공정, 및/또는 유사한 프로세스를 포함하는 하나 이상의 제작 기법을 활용하는 것을 포함할 수 있다.
또한, IPD 컴포넌트를 형성하는 프로세스(600)는 솔더 베리어를 형성하는 것(606)을 포함할 수 있다. 하나 이상의 양태들에서, 솔더 베리어(216)는 적어도 하나의 IPD 컴포넌트(200)의 상부 표면(222), 복수 개의 상호연결 패드(206), 및/또는 기타 등등 상의 선택 구역 내에 형성될 수 있다. 추가적인 양태에서, 솔더 베리어(216)는 적어도 하나의 IPD 컴포넌트(200)의 전체 표면에 걸쳐서 배치되고, 적어도 하나의 IPD 컴포넌트(200)의 상부 표면의 선택 위치로부터 선택적으로 에칭되고 및/또는 그렇지 않으면 제거될 수 있다.
추가적으로, IPD 컴포넌트를 형성하는 프로세스(600)는 적어도 하나의 디바이스를 기판 상에 배치하는 것(608)을 포함할 수 있다. 좀 더 구체적으로는, 적어도 하나의 디바이스(202)는 본 명세서에서 설명된 바와 같이 기판(204) 상에 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 적어도 하나의 디바이스(202)는 본 명세서에서 설명된 바와 같이 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들을 사용하여 기판(204) 상에 배치될 수 있다.
기판 상에 적어도 하나의 디바이스를 배치하는 것(608)은, 적어도 하나의 디바이스(202)를 부모 PCB 패널(300)의 적어도 하나의 IPD 컴포넌트(200) 상에 배치하기 위한 픽 및 플레이스(pick and place) 어셈블리를 구현하는 것을 포함할 수 있다. IPD 컴포넌트를 형성하는 프로세스(600)는 패널을 가지고 리플로우(reflow) 프로세스를 구현하는 것을 포함할 수 있다. 일 양태에서, IPD 컴포넌트를 형성하는 프로세스(600)는 표면 실장 기술(SMT) 라인을 활용하여 처리하는 것을 포함할 수 있다. 표면 실장 기술(SMT) 라인은 솔더 인쇄, 컴포넌트 배치, 솔더 리플로우, 및/또는 기타 등등을 포함하는 다수의 프로세스를 활용할 수 있다.
IPD 컴포넌트를 형성하는 프로세스(600)는 패널을 절삭하는 것(610)을 포함할 수 있다. 예를 들어, 본 명세서에서 설명된 바와 같이, 패널을 절삭하는 것(610)은 부모 PCB 패널(300)로부터 적어도 하나의 IPD 컴포넌트(200)를 싱귤레이션하기 위한 웨이퍼 소잉 장비, 회로 보드 소잉 장비, 패키지 소잉 장비, 및/또는 기타 등등과 같은 절삭 장비를 활용하여 구현될 수 있다. 이것은 IPD 컴포넌트(200) 중 적어도 하나가 링 프레임 상의 다이싱 테이프 상에 배치될 수 있고, 이것이 패키지(100) 내로의 후속 어셈블리를 위한 다이 부착 장비에 직접 로딩될 수 있다는 장점을 가질 수 있다.
일 양태에서, 절삭 패널(610)은 도 27을 참조하면 부모 PCB 패널(300)을, 적어도 하나의 IPD 컴포넌트(200)의 적어도 하나의 연결면(272)을 형성하도록 수정(302)을 통해서 절삭되는 궤적을 가진 라인(304)을 따라서 절삭하는 것을 포함할 수 있다. 특히, 라인(304)은 얇은 톱날을 사용한 이중 절삭에 관련될 수 있다.
일 양태에서, 패널을 절삭하는 것(610)은 도 28을 참조하면 부모 PCB 패널(300)을, 적어도 하나의 IPD 컴포넌트(200)의 적어도 하나의 연결면(272)을 형성하도록 수정(302)을 통해서 절삭되는 궤적을 가진 라인(306)을 따라서 절삭하는 것을 포함할 수 있다. 특히, 라인(306)은 넓은 톱날을 사용한 단일 절삭에 관련될 수 있다.
추가적인 프로세스는 모든 플럭스 잔여물을 제거하기 위한 플럭스 세정 단계, 와이어 본딩, 다이싱, 다이싱 테이프에 실장하는 것, 다이싱, 기계적 소잉 또는 레이저 절삭 중의 하나, 또는 이들 모두의 조합, 및 컴포넌트 테스팅을 포함할 수 있다. 추가적으로, 적어도 하나의 IPD 컴포넌트(200)가 다이싱 테이프 상에 배치될 수 있고, 이것은 이제 다이 부착 장비에 대한 입력으로서의 역할을 할 수 있다.
도 36은 본 발명에 따른 패키지를 제조하는 프로세스를 보여준다.
도 36에서 예시되고 이하 설명되는 프로세스는 본 명세서에서 설명된 바와 같은 임의의 하나 이상의 다른 피쳐, 컴포넌트, 배치구성물, 및/또는 기타 등등을 포함할 수 있다. 특히, 도 36은 본 명세서에서 설명된 바와 같은 패키지(100)에 관련되는 패키지를 형성하는 프로세스(700)를 예시한다. 패키지를 형성하는 프로세스(700)의 양태들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 추가적으로, 패키지를 형성하는 프로세스(700)의 부분들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 더욱이, 패키지를 형성하는 프로세스(700)는 본 명세서에 개시된 다양한 양태와 일관되는 더 많거나 더 적은 프로세스를 가지도록 변경될 수 있다.
처음에, 패키지를 형성하는 프로세스(700)는 지지체를 형성하는 프로세스(702)를 포함할 수 있다. 좀 더 구체적으로는, 지지체(102)가 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 지지체를 형성하는 프로세스(702)는 지지체(102)를 지지체, 표면, 패키지 지지체, 패키지면, 패키지 지지면, 플랜지, 히트 싱크, 공통 소스 히트 싱크, 및/또는 기타 등등으로서 형성하는 것을 포함할 수 있다.
패키지를 형성하는 프로세스(700)는 IPD 컴포넌트를 형성하는 프로세스(600)를 포함할 수 있다. 좀 더 구체적으로는, 적어도 하나의 IPD 컴포넌트(200)는 도 35 및 그 연관된 설명에 대하여 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 그 이후에, IPD 컴포넌트를 형성하는 프로세스(600)는 적어도 하나의 IPD 컴포넌트(200)를 지지체(102)에 부착하는 것을 더 포함할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)은 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 지지체(102)의 상부 표면에 실장될 수 있다.
패키지를 형성하는 프로세스(700)는 하나 이상의 상호연결을 형성하는 프로세스(706)를 포함할 수 있다. 좀 더 구체적으로는, 하나 이상의 상호연결(104)은 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 하나 이상의 상호연결을 형성하는 프로세스(706)는 하나 이상의 와이어, 리드, 비아, 에지 도금, 회로 트레이스, 트랙, 및/또는 기타 등등을 형성함으로써 하나 이상의 상호연결(104)을 형성하는 것을 포함할 수 있다. 일 양태에서, 하나 이상의 상호연결을 형성하는 프로세스(706)는, 하나 이상의 상호연결들을 접착제, 솔더링, 소결, 공정 결합, 초음파 용접, 클립 컴포넌트, 및/또는 본 명세서에서 설명된 바와 같은 것들에 의하여 연결하는 것(706)을 포함할 수 있다.
패키지를 형성하는 프로세스(700)는 패키지를 밀봉하는 프로세스(708)를 포함할 수 있다. 좀 더 구체적으로는, 패키지(100)는 본 명세서에서 설명된 바와 같이 구성, 구조, 및/또는 구현될 수 있다. 일 양태에서, 패키지를 밀봉하는 프로세스(708)는 오픈 캐비티 구성, 오버-몰드 구성, 또는 기타 등등을 형성하는 것을 포함할 수 있다.
따라서, 본 명세서는 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 개선 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 가질 수 있는 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)의 상세한 구현형태를 제공하였다. 추가적으로, 본 명세서는 패키지(100) 내의 공간의 효율적인 사용을 증가시키고, 개선 성능, 신뢰성, 및/또는 기타 등등을 개선하도록 구성될 수 있는 형상을 가질 수 있는 적어도 하나의 IPD 컴포넌트(200) 및/또는 기판(204)을 포함할 수 있는 패키지(100)의 상세한 구현형태를 제공하였다.
본 발명의 접착제는 연결될 표면들을 연결하기 위하여 중간층을 도포하는 것을 포함할 수 있는 접착제 결합 프로세스에서 활용될 수 있다. 접착제는 유기 또는 무기 접착제일 수 있다; 그리고 접착제는 연결될 표면 중 하나 또는 양자 모두의 표면 상에 증착될 수 있다. 접착제는, 특정한 툴 압력을 인가하는 것을 포함할 수 있는 환경에서, 특정 처리 시간 동안에 특정 결합 온도에서 특정 코팅 두께를 가지는 접착제 재료를 적용하는 것을 포함할 수 있는 접착제 결합 프로세스에서 활용될 수 있다. 일 양태에서, 접착제는 도전성 접착제, 에폭시-기반 접착제, 도전성 에폭시-기반 접착제, 및/또는 기타 등등일 수 있다.
본 발명의 솔더는 솔더를 포함할 수 있고 및/또는 솔더로부터 형성될 수 있는 솔더 계면을 형성하도록 활용될 수 있다. 솔더는 연결될 표면들 사이에 결합을 형성하기 위하여 사용될 수 있는 임의의 가융성 금속 합금일 수 있다. 솔더는 무납 솔더, 납 솔더, 공정 솔더, 또는 기타 등등일 수 있다. 무납 솔더는 주석, 구리, 은, 비스무스, 인듐, 아연, 안티몬, 다른 금속의 표지물질, 및/또는 기타 등등을 함유할 수 있다. 납 솔더는 납, 주석과 같은 다른 금속, 은, 및/또는 기타 등등을 함유할 수 있다. 솔더는 필요에 따라서 플럭스를 더 포함할 수 있다.
본 발명의 소결은 열 및/또는 압력에 의하여 재료의 전도성 매쓰를 다지고 형성하는 프로세스를 활용할 수 있다. 소결 프로세스는 재료를 액화점까지 용융시키지 않고서 동작할 수 있다. 소결 프로세스는 페이스트 또는 에폭시 내의 금속성 나노 또는 하이브리드 분말을 소결하는 것을 포함할 수 있다. 소결 프로세스는 진공에서의 소결을 포함할 수 있다. 소결 프로세스는 보호 가스를 사용하여 소결하는 것을 포함할 수 있다.
본 발명의 공정 결합(eutectic bonding)은 공정 시스템을 형성할 수 있는 공정 솔더랑 프로세스를 활용할 수 있다. 공정 시스템은 연결될 표면들 사이에서 사용될 수 있다. 공정 결합은 합금일 수 있는 금속 및/또는 특정한 조성 및 온도에서 고체에서 액체 상태로, 또는 액체에서 고체 상태로 변하는 중간금속(intermetallic)을 활용할 수 있다. 공정 합금은 스퍼터링, 기화, 전기도금, 및/또는 기타 등등에 의하여 증착될 수 있다.
본 발명의 초음파 용접은 압력을 받으면서 서로 부착된 컴포넌트들에 고-주파수 초음파 음향 진동이 국지적으로 인가되는 프로세스를 활용할 수 있다. 초음파 용접은 연결될 표면들 사이에 고상 용접을 생성할 수 있다. 일 양태에서, 초음파 용접은 초음파처리된(sonicated) 힘을 인가하는 것을 포함할 수 있다.
패키지(100)는 여러 가지 상이한 애플리케이션들에서 구현될 수 있다. 이러한 관점에서, 패키지(100)는, 고비디오 대역폭 파워 증폭기 트랜지스터, 단일 경로 무선 주파수 파워 트랜지스터, 단일 스테이지 무선 주파수 파워 트랜지스터, 다중경로 무선 주파수 파워 트랜지스터, 도허티 구조, 멀티스테이지 무선 주파수 파워 트랜지스터, GaN 기반 무선 주파수 파워 증폭기 모듈, 측방향-확산 금속-산화물 반도체(LDMOS) 디바이스, LDMOS 무선 주파수 파워 증폭기 모듈, 무선 주파수 파워 디바이스, 초광대역 디바이스, GaN 기반 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 광대역 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 및/또는 기타 등등을 구현하는 애플리케이션에서 구현될 수 있다. 패키지(100)는 파워 패키지로서 구현될 수도 있다. 패키지(100)는 파워 패키지로서 구현될 수 있고, 본 명세서에서 설명된 바와 같은 애플리케이션 및 컴포넌트를 구현할 수 있다.
패키지(100)는 무선 주파수 패키지로서 구현될 수 있다. 패키지(100)는 무선 주파수 패키지로서 구현될 수 있고, 본 명세서에서 설명된 바와 같은 애플리케이션 및 컴포넌트를 구현할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는, 연결, 지지체 등, 송신기, 송신기 기능, 수신기, 수신기 기능, 송수신기, 송수신기 기능 등을 포함할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 패키지로서 구현된 패키지(100)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
적어도 하나의 IPD 컴포넌트(200)는 능동 디바이스, 수동 디바이스, 집적 수동 디바이스(IPD), 트랜지스터 디바이스, 또는 기타 등등일 수 있다. 적어도 하나의 IPD 컴포넌트(200)는 임의의 애플리케이션을 위한 임의의 전기적 컴포넌트를 포함할 수 있다. 이러한 관점에서, 적어도 하나의 IPD 컴포넌트(200)는, 고비디오 대역폭 파워 증폭기 트랜지스터, 단일 경로 무선 주파수 파워 트랜지스터, 단일 스테이지 무선 주파수 파워 트랜지스터, 다중경로 무선 주파수 파워 트랜지스터, 멀티스테이지 무선 주파수 파워 트랜지스터, GaN-계 무선 주파수 파워 증폭기 모듈, 측방향-확산 금속-산화물 반도체(LDMOS) 디바이스, LDMOS 무선 주파수 파워 증폭기 모듈, 무선 주파수 파워 디바이스, 초광대역 디바이스, GaN-계 디바이스, 금속 반도체 필드-효과 트랜지스터(MESFET), 금속 산화물 필드 효과 트랜지스터(MOSFET), 정션 필드 효과 트랜지스터(JFET), 바이폴라 정션 트랜지스터(BJT), 절연 게이트 바이폴라 트랜지스터(IGBT), 고전자-이동성 트랜지스터(HEMT), 광대역 갭(WBG) 반도체, 파워 모듈, 게이트 드라이버, 범용 광대역 컴포넌트, 텔레콤 컴포넌트, L-대역 컴포넌트, S-대역 컴포넌트, X-대역 컴포넌트, C-대역 컴포넌트, Ku-대역 컴포넌트, 위성 통신 컴포넌트와 같은 컴포넌트, 및/또는 기타 등등일 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는, 라디오파를 송신하고 해당 라디오파가 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 또는 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는 라디오파를 수신하고 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다. 무선 주파수 디바이스로서 구현된 적어도 하나의 IPD 컴포넌트(200)는 라디오파를 송신하고 해당 라디오파를 허용될 수 있는 송신기 파워 출력, 고조파, 및/또는 대역 에지 요구 사항을 가지고 데이터를 운반하도록 변조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다; 그리고 라디오파를 수신하고 해당 라디오파를 복조하도록 구성될 수 있거나, 이를 지원하는 등의 동작을 할 수 있다.
일 양태에서, 적어도 하나의 IPD 컴포넌트(200)는 고전자 이동성 트랜지스터(HEMT)일 수 있다. 이러한 관점에서, HEMT는 3족-질화물계 디바이스일 수 있고, 및 이러한 HEMT는 고전력 무선 주파수(RF) 애플리케이션을 위하여, 저주파수 고전력 스위칭 애플리케이션을 위하여, 및 다른 애플리케이션을 위하여 구현될 수 있다. 예를 들어, 3족-질화물, 예컨대 GaN 및 그 합금의 재료 속성은, RF 애플리케이션에 대한 높은 RF 이득 및 선형성과 함께 높은 전압 및 높은 전류가 획득될 수 있게 한다. 통상적인 3족-질화물 HEMT는 높은 밴드갭 3족 질화물(예를 들어, AlGaN) 베리어층 및 낮은 밴드갭 3족 질화물 재료(예를 들어, GaN) 버퍼층 사이의 계면에 2-차원의 전자 가스(2DEG)가 형성되는 것에 의존하고, 작은 밴드갭 재료가 더 높은 전자 친화도를 가진다. 2DEG는 작은 밴드갭 재료 내의 누적층이고, 높은 전자 농도 및 높은 전자 이동성을 포함할 수 있다.
본 명세서가 예시적인 양태들의 관점에서 설명되었지만, 당업자들은 본 발명이 첨부된 청구범위의 사상 및 범위 내에서 변형되어 실시될 수 있다는 것을 인식할 것이다. 전술된 이러한 예들은 단순히 예시적인 것이고, 가능한 본 발명의 모든 설계, 양태, 애플리케이션 또는 변형예의 망라적인 목록을 의미하는 것이 아니다.

Claims (56)

  1. RF 트랜지스터 패키지로서,
    금속 서브마운트;
    상기 금속 서브마운트 상에 실장된 트랜지스터 다이;
    유전체 기판을 포함하는 표면 실장 IPD 컴포넌트;
    상기 금속 서브마운트 상에 실장된 유전체 기판; 및
    불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나를 포함하는 유전체 기판
    을 포함하는, RF 트랜지스터 패키지.
  2. 제 1 항에 있어서,
    상기 유전체 기판은 복수 개의 선형 측면(linear side) 및 상기 복수 개의 선형 측면 중 적어도 두 개 사이의 연결면(connection surface)을 포함하는, RF 트랜지스터 패키지.
  3. 제 2 항에 있어서,
    상기 연결면은 상기 유전체 기판의 절삭부(cut out portion)에 의해 구성된, RF 트랜지스터 패키지.
  4. 제 2 항에 있어서,
    상기 연결면은 곡선형 표면을 포함하는, RF 트랜지스터 패키지.
  5. 제 2 항에 있어서,
    상기 연결면은 오목형 표면을 포함하는, RF 트랜지스터 패키지.
  6. 제 2 항에 있어서,
    상기 연결면은 부분 원형 표면을 포함하는, RF 트랜지스터 패키지.
  7. 제 2 항에 있어서,
    상기 연결면은 선형 표면을 포함하는, RF 트랜지스터 패키지.
  8. 제 1 항에 있어서,
    상기 트랜지스터 다이는 하나 이상의 LDMOS 트랜지스터 다이를 포함하는, RF 트랜지스터 패키지.
  9. 제 1 항에 있어서,
    상기 트랜지스터 다이는 하나 이상의 GaN-계 HEMT를 포함하는, RF 트랜지스터 패키지.
  10. 제 1 항에 있어서,
    상기 RF 트랜지스터 패키지는 복수 개의 트랜지스터 다이를 포함하는, RF 트랜지스터 패키지.
  11. 제 10 항에 있어서,
    상기 복수 개의 트랜지스터 다이는 도허티 구조(Doherty configuration)로 구성된, RF 트랜지스터 패키지.
  12. 제 1 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    상기 표면 실장 IPD 컴포넌트의 상단면에 실장된 표면 실장 디바이스를 포함하는, RF 트랜지스터 패키지.
  13. 제 12 항에 있어서,
    상기 RF 트랜지스터 패키지는,
    상기 표면 실장 디바이스를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 구성된 적어도 하나의 와이어 본드를 더 포함하는, RF 트랜지스터 패키지.
  14. 제 12 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 금속 서브마운트 사이에 전기적 연결을 이루도록 구성된 적어도 하나의 비아를 포함하는, RF 트랜지스터 패키지.
  15. 제 12 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이에 전기적 연결을 이루도록 구성된 적어도 하나의 비아를 포함하는, RF 트랜지스터 패키지.
  16. 제 1 항에 있어서,
    상기 RF 트랜지스터 패키지는,
    제 1 단자 및 제 2 단자를 포함하는 적어도 하나의 표면 실장 디바이스 - 상기 표면 실장 디바이스의 상기 제 1 단자는 상기 표면 실장 IPD 컴포넌트의 제 1 패드에 실장되고, 상기 제 2 단자는 상기 표면 실장 IPD 컴포넌트의 제 2 패드에 실장됨 -;
    상기 유전체 기판에 의하여 상기 금속 서브마운트로부터 격리되도록 구성된 상기 제 1 단자 및 상기 제 2 단자 중 적어도 하나 -; 및
    상기 제 1 패드 및 상기 제 2 패드 중 적어도 하나에 결합된 적어도 하나의 와이어 본드
    를 더 포함하는, RF 트랜지스터 패키지.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 상기 트랜지스터 다이에 전기적으로 커플링하도록 구성된, RF 트랜지스터 패키지.
  18. 제 16 항에 있어서,
    상기 표면 실장 디바이스는 세라믹 커패시터를 포함하는, RF 트랜지스터 패키지.
  19. 제 16 항에 있어서,
    상기 표면 실장 디바이스는 저항을 포함하는, RF 트랜지스터 패키지.
  20. 유전체 기판을 포함하는 표면 실장 IPD 컴포넌트;
    상기 표면 실장 IPD 컴포넌트에 실장된 적어도 하나의 표면 실장 디바이스; 및
    불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나를 포함하는 유전체 기판
    을 포함하고,
    상기 표면 실장 IPD 컴포넌트는 트랜지스터 패키지의 금속 서브마운트에 실장되도록 구성된, 디바이스.
  21. 제 20 항에 있어서,
    상기 유전체 기판은 복수 개의 선형 측면 및 상기 복수 개의 선형 측면 중 적어도 두 개 사이의 연결면을 포함하는, 디바이스.
  22. 제 21 항에 있어서,
    상기 연결면은 상기 유전체 기판의 절삭부에 의해 구성된, 디바이스.
  23. 제 21 항에 있어서,
    상기 연결면은 곡선형 표면을 포함하는, 디바이스.
  24. 제 21 항에 있어서,
    상기 연결면은 오목형 표면을 포함하는, 디바이스.
  25. 제 21 항에 있어서,
    상기 연결면은 부분 원형 표면을 포함하는, 디바이스.
  26. 제 21 항에 있어서,
    상기 표면 실장 디바이스는 선형 표면을 포함하는, 디바이스.
  27. 제 20 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    트랜지스터 다이를 포함하는 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  28. 제 20 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    LDMOS 트랜지스터 다이를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  29. 제 20 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    GaN-계 HEMT를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  30. 제 20 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는 복수 개의 트랜지스터를 포함하는 RF 트랜지스터 패키지 내에 구현되도록 구성된, 디바이스.
  31. 제 30 항에 있어서,
    상기 복수 개의 트랜지스터는 도허티 구조로 구성된, 디바이스.
  32. 제 20 항에 있어서,
    상기 표면 실장 IPD 컴포넌트는,
    상기 표면 실장 IPD 컴포넌트의 상단면에 실장된 복수 개의 표면 실장 디바이스를 포함하는, 디바이스.
  33. 제 20 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 금속 서브마운트 사이에 전기적 연결을 이루도록 구성된 적어도 하나의 비아를 포함하는, 디바이스.
  34. 제 20 항에 있어서,
    상기 유전체 기판은,
    상기 표면 실장 디바이스와 상기 트랜지스터 다이의 소스 사이에 전기적 연결을 이루도록 구성된 적어도 하나의 비아를 포함하는, 디바이스.
  35. 제 20 항에 있어서,
    상기 표면 실장 디바이스는 세라믹 커패시터를 포함하는, 디바이스.
  36. 제 20 항에 있어서,
    상기 표면 실장 디바이스는 저항을 포함하는, 디바이스.
  37. 제 20 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 RF 트랜지스터 패키지 내에 구현된 다이에 전기적으로 커플링하도록 구성된, 디바이스.
  38. 제 20 항에 있어서,
    상기 적어도 하나의 와이어 본드는 상기 표면 실장 디바이스를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 구성된, 디바이스.
  39. RF 트랜지스터 패키지를 구현하기 위한 프로세스로서,
    금속 서브마운트를 제공하는 단계;
    트랜지스터 다이를 상기 금속 서브마운트 상에 실장하는 단계;
    유전체 기판을 가진 표면 실장 IPD 컴포넌트를 구성하는 단계;
    상기 유전체 기판을 불규칙한 형상, 비-정방형 형상, 및 비-직사각형 형상 중 하나로 구성하는 단계; 및
    상기 유전체 기판을 상기 금속 서브마운트에 실장하는 단계
    를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  40. 제 39 항에 있어서,
    상기 프로세스는,
    복수 개의 선형 측면 및 상기 복수 개의 선형 측면 중 적어도 두 개 사이의 연결면을 가지는 상기 유전체 기판을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  41. 제 40 항에 있어서,
    상기 프로세스는,
    상기 유전체 기판의 일부를 절삭함으로써 상기 연결면을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  42. 제 40 항에 있어서,
    상기 프로세스는,
    곡선형 표면을 가지는 상기 연결면을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  43. 제 40 항에 있어서,
    상기 프로세스는,
    오목형 표면을 가지는 상기 연결면을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  44. 제 40 항에 있어서,
    상기 프로세스는,
    부분 원형 표면을 가지는 상기 연결면을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  45. 제 40 항에 있어서,
    상기 프로세스는,
    선형 표면을 가지는 상기 연결면을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  46. 제 39 항에 있어서,
    상기 트랜지스터 다이는 LDMOS 트랜지스터 다이를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  47. 제 39 항에 있어서,
    상기 트랜지스터 다이는 GaN-계 HEMT를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  48. 제 39 항에 있어서,
    상기 프로세스는,
    복수 개의 트랜지스터 다이를 구현하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  49. 제 48 항에 있어서,
    상기 프로세스는,
    상기 복수 개의 트랜지스터 다이를 도허티 구조로 구현하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  50. 제 39 항에 있어서,
    상기 프로세스는,
    복수 개의 표면 실장 디바이스를 가지는 상기 표면 실장 IPD 컴포넌트를 구현하는 단계; 및
    상기 복수 개의 표면 실장 디바이스를 상기 표면 실장 IPD 컴포넌트의 상단면에 실장하는 단계
    를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  51. 제 50 항에 있어서,
    상기 프로세스는,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나와 상기 금속 서브마운트 사이에 전기 연결을 이루기 위한 적어도 하나의 비아를 배치하도록 상기 유전체 기판을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  52. 제 50 항에 있어서,
    상기 프로세스는,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나와 상기 트랜지스터 다이의 소스 사이에 전기 연결을 이루도록 구성된 적어도 하나의 비아를 배치하도록 상기 유전체 기판을 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  53. 제 50 항에 있어서,
    상기 프로세스는,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나를 상기 트랜지스터 다이에 전기적으로 커플링하도록 적어도 하나의 와이어 본드를 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  54. 제 50 항에 있어서,
    상기 프로세스는,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나를 하나 이상의 금속 콘택에 전기적으로 커플링하도록 적어도 하나의 와이어 본드를 구성하는 단계를 더 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  55. 제 50 항에 있어서,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나는 세라믹 커패시터를 포함하는, RF 트랜지스터 패키지 구현 프로세스.
  56. 제 50 항에 있어서,
    복수 개의 상기 표면 실장 디바이스 중 적어도 하나는 저항을 포함하는, RF 트랜지스터 패키지 구현 프로세스.
KR1020237043778A 2021-06-09 2022-05-31 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 KR20240017361A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/342,925 2021-06-09
US17/342,925 US11935879B2 (en) 2021-06-09 2021-06-09 Integrated passive device (IPD) components and a package and processes implementing the same
PCT/US2022/031541 WO2022260887A1 (en) 2021-06-09 2022-05-31 Integrated passive device (ipd) components and a package and processes implementing the same

Publications (1)

Publication Number Publication Date
KR20240017361A true KR20240017361A (ko) 2024-02-07

Family

ID=84389991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237043778A KR20240017361A (ko) 2021-06-09 2022-05-31 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스

Country Status (6)

Country Link
US (1) US11935879B2 (ko)
EP (1) EP4352787A1 (ko)
JP (1) JP2024524057A (ko)
KR (1) KR20240017361A (ko)
CN (1) CN117461129A (ko)
WO (1) WO2022260887A1 (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685592B2 (en) 2009-01-14 2017-06-20 Cree Huizhou Solid State Lighting Company Limited Miniature surface mount device with large pin pads
US9241408B2 (en) 2010-12-28 2016-01-19 Murata Manufacturing Co., Ltd. Electronic component
CN102934228B (zh) 2011-03-02 2017-09-01 惠州科锐半导体照明有限公司 发光二极管封装件及发光二极管
US10211134B2 (en) * 2011-09-30 2019-02-19 Mediatek Inc. Semiconductor package
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US8803302B2 (en) 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
CN107070419B (zh) 2015-10-21 2022-02-25 恩智浦美国有限公司 用于rf放大器器件的输出阻抗匹配电路及其制造方法
US9947616B2 (en) 2016-03-17 2018-04-17 Cree, Inc. High power MMIC devices having bypassed gate transistors
US9881853B2 (en) 2016-04-04 2018-01-30 Infineon Technologies Ag Semiconductor package having a source-down configured transistor die and a drain-down configured transistor die
US9882535B2 (en) 2016-06-28 2018-01-30 Infineon Technologies Ag Doherty-Chireix combined amplifier
US10020249B2 (en) * 2016-10-21 2018-07-10 Ciena Corporation Electronic device package using a substrate side coaxial interface
US10381984B2 (en) 2016-12-15 2019-08-13 Nxp Usa, Inc. Amplifiers and amplifier modules with shunt inductance circuits that include high-Q capacitors
US10707180B2 (en) * 2018-04-23 2020-07-07 Nxp Usa, Inc. Impedance matching circuit for RF devices and method therefor
US10742174B2 (en) 2018-12-21 2020-08-11 Nxp Usa, Inc. Broadband power transistor devices and amplifiers with input-side harmonic termination circuits and methods of manufacture
US11257740B2 (en) 2020-02-21 2022-02-22 Wolfspeed, Inc. Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same

Also Published As

Publication number Publication date
CN117461129A (zh) 2024-01-26
WO2022260887A1 (en) 2022-12-15
EP4352787A1 (en) 2024-04-17
US11935879B2 (en) 2024-03-19
US20220399318A1 (en) 2022-12-15
JP2024524057A (ja) 2024-07-05

Similar Documents

Publication Publication Date Title
JP7565365B2 (ja) 配線用に構成されたデバイスキャリア、配線を有するデバイスキャリアを実装するパッケージ、およびその製作方法
US6075995A (en) Amplifier module with two power amplifiers for dual band cellular phones
KR101363392B1 (ko) 고출력 증폭기용 GaN 반도체 패키지 및 그 제조방법
WO2024064571A1 (en) Transistor amplifier with pcb routing and surface mounted transistor die
JP2006510235A (ja) 廉価な高周波パッケージ
JP7275177B2 (ja) 端部めっきを備えたウィンドウフレームを実装する無線周波数パッケージおよびそれを実装するためのプロセス
KR20240017361A (ko) 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스
JP2023524975A (ja) チャンネル形成ダイアタッチ材料を用いたパッケージトランジスタおよびその実装プロセス
JP2006049602A (ja) 半導体装置およびその製造方法
US20230197698A1 (en) Multi-typed integrated passive device (ipd) components and devices and processes implementing the same
US20240341026A1 (en) Silicon carbide thermal bridge integrated on a low thermal conductivity substrate and processes implementing the same
US20240213184A1 (en) Integrated passive devices (ipd) having a baseband damping resistor for radiofrequency power devices and devices and processes implementing the same
US20230197597A1 (en) Configurable metal - insulator - metal capacitor and devices and processes implementing the same
US20240105570A1 (en) Transistor package and process of implementing the transistor package
JP2018164047A (ja) 電子装置およびその製造方法
US20230290752A1 (en) Semiconductor device and method of manufacturing the same
US20230170340A1 (en) Electronic package with interposer between integrated circuit dies
JP2006324540A (ja) 半導体装置
JPH04287950A (ja) 半導体装置用パッケージ
KR20240117634A (ko) Sic 기판을 갖는 ipd 구성요소 및 이를 구현하는 디바이스 및 공정
KR20010055094A (ko) 단말기용 고출력 하이브리드 증폭기 모듈 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination