KR20240015973A - 디스플레이 구동장치 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 구동장치 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 디스플레이 패널의 제1 및 제2 패널 링크 배선들과 각각 전기적으로 연결되는 제1 및 제2 버퍼; 상기 제1 및 제2 버퍼 각각에 바이어스 전류를 공급하는 제1 및 제2 바이어스 전류 트랜지스터; 및 상기 제1 및 제2 바이어스 전류 트랜지스터 각각에 게이트 전류를 공급하는 제1 전류 제어부;를 포함하고, 상기 제1 및 제2 바이어스 전류 트랜지스터 각각은 상기 제1 및 제2 패널 링크 배선들 각각에 연결된 제1 및 제2 버퍼에 상기 제1 및 제2 패널 링크 배선들의 길이에 비례하는 바이어스 전류를 공급하는 것을 특징으로 한다.

Description

디스플레이 구동장치 및 이를 포함하는 디스플레이 장치{Apparatus for Driving Display Device And Display Device Including The Same}
본 명세서는 디스플레이 구동장치 및 이를 포함하는 디스플레이 장치에 관한 것이다.
영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이(Liquid Crystal Display; LCD), 유기발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 등이 대표적이다.
상술한 디스플레이 장치는 픽셀 어레이를 통해 영상을 표시하는 패널과, 패널을 구동하는 패널 구동부와, 패널 구동부를 제어하는 타이밍 컨트롤러 등을 포함하고, 패널 구동부는 패널의 게이트 라인들을 구동하는 게이트 구동부와, 패널의 데이터 라인들을 구동하는 데이터 구동부를 포함한다.
일반적인 타이밍 컨트롤러는 외부 시스템으로부터 영상 데이터가 수신되면, 수신된 영상 데이터를 소정의 제어정보와 함께 데이터 구동부로 공급한다. 데이터 구동부는 타이밍 컨트롤러로부터 수신된 소정의 제어신호에 따라 디지털 형태의 영상 데이터를 샘플링 및 래치하여 아날로그 형태의 소스 신호로 변환한 후 디스플레이 패널에 출력한다.
이러한 소스 신호는 디스플레이 패널의 데이터 라인 및 데이터 라인과 데이터 구동부를 연결하는 링크 배선을 통해 디스플레이 패널로 출력된다. 이때, 링크 배선은 디스플레이 패널의 크기가 커질수록 디스플레이 패널의 엣지 부분의 데이터 라인과 연결되는 링크 배선의 길이와 디스플레이 패널의 중앙 부분의 데이터 라인과 연결되는 링크 배선의 길이의 차이가 증가하고 이에 따라, 디스플레이 패널의 엣지 부분의 데이터 라인과 연결되는 링크 배선의 저항과 디스플레이 패널의 중앙 부분의 데이터 라인과 연결되는 링크 배선의 저항의 차이가 커질 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 데이터 라인과 데이터 구동부를 연결하는 링크 배선의 저항 차이를 보상하기 위한 디스플레이 구동장치 및 구동방법을 제공하는 것을 그 기술적 과제로 한다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 디스플레이 패널의 제1 및 제2 패널 링크 배선들과 각각 전기적으로 연결되는 제1 및 제2 버퍼; 상기 제1 및 제2 버퍼 각각에 바이어스 전류를 공급하는 제1 및 제2 바이어스 전류 트랜지스터; 및 상기 제1 및 제2 바이어스 전류 트랜지스터 각각에 게이트 전류를 공급하는 제1 전류 제어부;를 포함하고, 상기 제1 및 제2 바이어스 전류 트랜지스터 각각은 상기 제1 및 제2 패널 링크 배선들 각각에 연결된 제1 및 제2 버퍼에 상기 제1 및 제2 패널 링크 배선들의 길이에 비례하는 바이어스 전류를 공급하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 디스플레이 구동장치 및 이를 포함하는 디스플레이 장치는 디스플레이 패널의 링크 배선의 구조 변경없이 데이터 라인과 데이터 구동부를 연결하는 링크 배선의 길이 차이에 의한 슬루 레이트 차이를 보상할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 구동장치 및 이를 포함하는 디스플레이 장치는 복수의 바이어스 전류 트랜지스터들 사이에 각각 위치하는 복수의 바이어스 저항들 및 복수의 바이어스 전류 트랜지스터들에 게이트 전류를 공급하는 전류 제어부에 따라 각 바이어스 전류 트랜지스터와 연결된 패널 링크 배선의 길이에 비례하는 바이어스 전류가 각 바이어스 전류 트랜지스터와 연결된 버퍼에 공급되어, 각 버퍼로부터 출력되는 소스 신호의 슬루 레이트를 보상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 보여주는 도면이다.
도 2는 도 1의 A부분의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동부의 구성을 개략적으로 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 출력 버퍼부 및 바이어스 전류 생성부의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 바이어스 전류 생성부의 바이어스 전류 생성 트랜지스터의 게이트-소스 전압에 따른 드레인-소스 전류에 대한 그래프이다.
도 6은 일반적인 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이다.
도 8은 소스 드라이브 IC가 디스플레이 패널의 일단에 인접하여 위치하는 경우 본 발명의 일 실시예에 따른 바이어스 전류 생성부에 의해 각 버퍼에 입력되는 바이어스 전류를 나타낸 그래프이다.
도 9는 본 발명의 다른 일 실시예에 따른 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이다.
도 10은 소스 드라이브 IC가 디스플레이 패널의 중앙에 위치하는 경우, 본 발명의 다른 일 실시예에 따른 바이어스 전류 생성부에 의해 각 버퍼에 입력되는 바이어스 전류를 나타낸 그래프이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 디스플레이 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 보여주는 도면이고, 도 2는 도 1의 A부분의 평면도이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동장치가 적용되는 디스플레이 시스템을 보여주는 도면이다. 도 1에 도시된 바와 같이, 디스플레이 장치(100)은 디스플레이 패널(110) 및 디스플레이 구동장치(115)를 포함하고, 디스플레이 구동장치(115)는 타이밍 컨트롤러(120), 데이터 구동부(130), 및 게이트 구동부(140)를 포함한다.
디스플레이 패널(110)은 서로 교차 배열되어 복수의 픽셀영역을 정의하는 복수 개의 게이트 라인(GL1~GLn)과 복수 개의 데이터 라인(DL1~DLm), 및 복수 개의 픽셀영역에 각각 구비된 화소(P)를 포함한다. 복수 개의 게이트 라인(GL1~GLn)은 가로 방향으로 배열되고 복수 개의 데이터 라인(DL1~DLm)은 세로 방향으로 배열될 수 있지만, 반드시 그에 한정되는 것은 아니다.
디스플레이 패널(110)은 각 픽셀영역마다 유기발광 다이오드(Organic Light Emitting Diode: OLED)가 형성되어 있는 유기발광 디스플레이 패널일 수 있다.
박막 트랜지스터(TFT)는 게이트 라인(GL1~GLn)을 통해 공급되는 스캔펄스에 응답하여 데이터 라인(DL1~DLm)을 통해 공급되는 데이터 신호를 화소(P)로 공급한다.
디스플레이 패널(110)의 픽셀영역(P)은 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브픽셀들로 구성될 수 있다. 각 서브픽셀들은 행 방향으로 반복적으로 형성되거나 2*2 매트릭스 형태로 형성될 수 있다. 이때, 적색(R), 녹색(G), 및 청색(B) 서브픽셀들 각각에는 각 색에 대응되는 컬러필터가 배치되는 반면, 백색(W) 서브픽셀에는 별도의 컬러필터가 배치되지 않는다. 일 실시예에 있어서, 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브픽셀들은 동일한 면적비율을 갖도록 형성될 수 있지만, 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브픽셀들 다른 면적 비율을 갖도록 형성될 수도 있다.
타이밍 컨트롤러(120)는 외부 시스템(미도시)으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 수신하여 데이터 구동부(130)를 제어하기 위한 데이터 제어신호(DCS: Data Control Signal) 및 게이트 구동부(140)를 제어하기 위한 게이트 제어 신호(GCS: Gate Control signal)를 생성한다. 또한, 타이밍 컨트롤러(120)는 외부 시스템으로부터 영상 데이터(RGB)를 수신하여 데이터 구동부(130)에서 처리 가능한 형태의 영상 데이터(RGB')로 전환하여 출력한다.
데이터 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 및 소스 출력 인에이블 신호(Source Output Enable: SOE) 등을 포함할 수 있고, 게이트 제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 및 게이트 출력 인에이블 신호(Gate Output Enable) 등을 포함할 수 있다.
여기서, 소스 스타트 펄스는 데이터 구동부(130)를 구성하는 n개의 소스 드라이브 IC(미도시)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 소스 드라이브 IC 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 각 소스 드라이브 IC의 출력 타이밍을 제어한다.
타이밍 컨트롤러(120)는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 시프트 클럭(Gate Shift Clock; GSC), 및 게이트 출력 인에블 신호(Gate Output Enable; GOE) 등을 포함하는 게이트 제어신호(GCS)를 생성한다.
게이트 스타트 펄스는 게이트 구동부(140)를 구성하는 m개의 게이트 드라이브 IC(미도시)의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 드라이브 IC에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 드라이버 IC의 타이밍 정보를 지정하고 있다.
타이밍 컨트롤러(120)는 외부시스템으로부터 수신된 영상 데이터(RGB)를 정렬한다. 구체적으로, 타이밍 컨트롤러(120)는 디스플레이 패널(110)의 구조 및 특성에 맞도록 영상 데이터(RGB')를 정렬한다. 타이밍 컨트롤러(120)는 정렬한 영상 데이터(RGB')를 데이터 구동부(130)로 전달한다.
게이트 구동부(140)는 데이터 구동부(130)에 의해 생성된 소스 신호들과 동기되는 게이트 신호를 타이밍 컨트롤러(120)에 의해 생성된 타이밍 신호에 따라 게이트 라인으로 출력한다. 구체적으로, 게이트 구동부(140)는 타이밍 컨트롤러(120)에 의해 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호에 따라 소스 신호들과 동기되는 게이트 신호를 게이트 라인으로 출력한다.
게이트 구동부(140)는 게이트 시프트 레지스터(Shift Register) 회로, 게이트 레벨 시프터(Level Shifter) 회로 등을 포함한다. 이때, 게이트 시프트 레지스터부는 GIP(Gate In Panel) 공정으로 디스플레이 패널(60)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 이러한 경우, 게이트 구동부(140)는 게이트 스타트 펄스와 게이트 시프트 클럭신호를 TFT 어레이 기판에 GIP로 형성된 게이트 시프트 레지스터부로 공급한다.
게이트 구동부(220)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 화소(P)가 배치되지 않는 비표시영역에 배치될 수 있다. 예를 들어, 게이트 구동부(220)는 화소(P)가 배치되는 표시영역의 양 측 바깥쪽의 비표시영역에 배치될 수 있다.
또는, 게이트 구동부(220)는 복수의 게이트 드라이브 집적회로들을 포함할 수 있으며, 게이트 드라이브 집적회로들은 게이트 연성필름들 상에 실장될 수 있다. 게이트 연성필름들 각각은 테이프 캐리어 패키지 (tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 표시패널(10)의 비표시영역(NDA)에 부착될 수 있으며, 이로 인해 게이트 드라이브 집적회로들은 게이트 라인들(GL1~GLm)에 연결될 수 있다.
데이터 구동부(130)는 정렬한 영상 데이터(RGB')를 타이밍 컨트롤러(120)에 의해 생성된 타이밍 신호에 따라 소스 신호로 변환한다. 구체적으로 데이터 구동부(130)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블 신호에 따라 정렬된 영상 데이터(RGB')를 소스 신호로 변환한다. 데이터 구동부(130)는 게이트 라인에 게이트 신호가 공급되는 1수평기간마다 1수평라인분의 소스 신호를 데이터라인들로 출력한다. 이때, 데이터 구동부(130)는 감마전압 발생부(미도시)로부터 감마전압을 공급받고, 감마전압을 이용하여 정렬된 영상 데이터(RGB')를 소스 신호로 변환시킬 수 있다. 이를 위해, 데이터 구동부(130)는 적어도 하나의 소스 드라이브 집적회로(SDIC)를 포함할 수 있다. 소스 드라이브 집적회로(SDIC)는 아날로그 영상 데이터 신호들(DATA')을 데이터 라인들(D1~Dn)에 공급한다.
데이터 구동부(130)의 소스 드라이브 집적 회로(SDIC)는 TAB(tape automated bonding) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수도 있으며, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동부(130)의 소스 드라이브 집적 회로(SDIC) 각각은 칩 온 필름(COF:Chip On Film) 방식으로 구현될 수도 있다. 소스 드라이브 집적 회로(SDIC)이 실장된 칩 온 필름은 일단에서 소스 인쇄회로기판과 본딩되고, 타단에서 디스플레이 패널(110)과 본딩될 수 있다.
데이터 구동부(130)의 소스 드라이브 집적 회로(SDIC)는 디스플레이 패널(110)의 데이터 라인들(DL1~DLn)과 연결된다. 구체적으로, 소스 드라이브 집적 회로(SDIC)는 도 2에 도시된 바와 같이, 디스플레이 패널(110)의 링크 배선들(LW1~LWn)을 통해 데이터 라인(DL1~DLn)과 연결되고, 디스플레이 패널(110)에서 소스 드라이브 집적 회로(SDIC)의 위치에 따라 각 링크 배선들(LW1~LWn)의 길이가 달라질 수 있다. 특히, 디스플레이 패널(110)이 대면적인 경우에는 소스 드라이브 집적 회로(SDIC)와 디스플레이 패널(110)의 데이터 라인들(DL1~DLn)을 연결하기 위한 링크 배선들(LW1~LWn) 사이의 길이 차이가 증가할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치(115)는 디스플레이 패널(110)의 링크 배선들(LW1~LWn) 사이의 길이 차이로 인한 링크 배선(LW1~LWn)의 저항 차이를 보상할 수 있다. 이에 대해서는, 도 3 내지 도 4를 참조하여 상세히 후술한다.
다만, 도 2에 데이터 라인(DL1~DLn) 및 데이터 라인(DL1~DLn)과 연결되는 링크 배선(LW1~LWn)들이 하나의 소스 드라이브 집적 회로(SDIC)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 일부 데이터 라인들 및 일부 링크 배선은 어느 하나의 소스 드라이브 집적 회로에 연결되고, 다른 일부 데이터 라인들 및 다른 일부 링크 배선은 다른 하나의 소스 드라이브 집적 회로에 연결될 수 있다. 즉, 데이터 라인들(DL1~DLn) 및 링크 배선들(LW1~LWn)이 복수의 소스 드라이브 집적 회로에 각각 연결될 수 있다.
전원공급부(150)는 게이트 구동부(140) 및 데이터 구동부(130)에 필요한 각종 신호들을 생성한다. 예를 들어, 전원공급부(150)는 시스템 전압을 승압 또는 감압하여 아날로그 전원과 디지털 전원을 생성한다. 이때, 아날로그 전원은 기준전압, 공통전압, 감마전압, 게이트고전압, 게이트 저전압 등을 포함하고, 디지털 전원은 디지털 논리 전압 등을 포함할 수 있다. 또한, 전원공급부(150)는 후술할 전류 제어부(Current Controller)에 전류를 공급할 수 있으며, 또는 전류 제어부(Current Controller)를 포함할 수도 있다.
이하, 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 데이터 구동부를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동부의 구성을 개략적으로 보여주는 블록도이다. 도 4는 본 발명의 일 실시예에 따른 출력 버퍼부 및 바이어스 전류 생성부의 회로도이다. 도 5는 본 발명의 일 실시예에 따른 바이어스 전류 생성부의 바이어스 전류 생성 트랜지스터의 게이트-소스 전압에 따른 드레인-소스 전류에 대한 그래프이다. 도 6은 일반적인 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이다. 도 7은 본 발명의 일 실시예에 따른 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이다. 도 8은 소스 드라이브 IC가 디스플레이 패널의 일단에 인접하여 위치하는 경우 본 발명의 일 실시예에 따른 바이어스 전류 생성부에 의해 각 버퍼에 입력되는 바이어스 전류를 나타낸 그래프이다.
데이터 구동부(130)의 소스 드라이브 집적 회로(SDIC)는 전술한 바와 같이, 정렬된 영상 데이터(RGB')를 타이밍 컨트롤러(120)에 의해 생성된 타이밍 신호에 따라 소스 신호로 변환한다.
이를 위해, 소스 드라이브 집적 회로(SDIC)는 도 3에 도시된 바와 같이 시프트 레지스터(Shift Register)부(131), 래치(Latch)부(132), 레벨 시프터(Level Shifter)부(133), 디지털 아날로그 컨버터(Digital Analog Converter)부(134), 출력버퍼(Buffer)부(135) 및 바이어스 전류 생성부(300)를 포함한다.
시프트 레지스터부(131)는 타이밍 컨트롤러(120)로부터 소스 스타트 펄스 및 소스 샘플링 클럭을 수신하고, 소스 스타트 펄스를 소스 샘플링 클럭에 따라 순차적으로 시프트시켜 샘플링 신호를 출력한다. 시프트 레지스터부(131)는 샘플링 신호를 래치부(132)로 전달한다.
래치부(132)는 영상 데이터를 샘플링 신호에 따라 일정단위씩 순차적으로 샘플링하여 래치한다. 래치부(132)는 래치한 영상 데이터를 레벨 시프터부(133)로 전달한다.
레벨 시프터부(133)는 래치된 영상 데이터의 레벨을 증폭시킨다. 구체적으로 레벨 시프터부(133)는 영상 데이터의 레벨을 아날로그 컨버터부(134)가 구동할 수 있는 레벨로 증폭시킨다. 레벨 시프터부(133)는 레벨이 증폭된 영상 데이터를 아날로그 컨버터부(134)로 전달한다.
디지털 아날로그 컨버터부(134)는 영상 데이터를 아날로그 신호인 소스 신호로 변환한다. 디지털 아날로그 컨버터부(134)는 아날로그 신호로 변환된 소스 신호를 출력버퍼부(135)로 전달한다.
출력 버퍼부(135)는 디지털 아날로그 컨버터부(134)로부터 소스 신호들을 수신하여 복수의 데이터 라인(DL1~DLm)으로 출력한다. 이때, 출력 버퍼부(135)는 복수의 데이터 라인(DL1~DLm)과 각각 대응되는 복수의 버퍼들(BF1~BFn)을 포함할 수 있다.
바이어스 전류 생성부(300)는 복수의 버퍼들(BF1~BFn)과 연결되어 바이어스 전류(Ibias)를 공급한다. 특히, 본 발명의 일 실시예에 따르면, 바이어스 전류 생성부(300)는 각 버퍼와 연결되는 디스플레이 패널(110)의 패널 링크 배선(LW1~LWn)의 길이에 대응하는 바이어스 전류(Ibias)를 공급한다. 이를 위해, 바이어스 전류 생성부(300)는 도 4에 도시된 바와 같이, 복수의 버퍼들(BF1~BFn) 각각과 연결되는 복수의 바이어스 전류 트랜지스터(TR1~TRn), 복수의 바이어스 저항(R1~Rn-1) 및 전류 제어부(Current Controller)를 포함할 수 있다.
복수의 바이어스 전류 트랜지스터들(TR1~TRn)은 전술한 바와 같이, 복수의 버퍼들(BF1~BFn), 그라운드 전압(GND) 및 전류 제어부(Current Controller)와 연결된다. 구체적으로, 복수의 바이어스 전류 트랜지스터들(TR1~TRn) 각각은 게이트 전극을 통해 전류 제어부(Current Controller)와 연결되어 전류 제어부(Current Controller)로부터 게이트 전류를 공급받고, 소스 전극을 통해 그라운드 전압(GND)과 연결되고, 드레인 전극을 통해 대응하는 버퍼와 연결되어 각 바이어스 전류 트랜지스터의 소스-드레인 전류가 대응되는 버퍼에 바이어스 전류(Ibias)로서 공급된다. 즉, 전류 제어부(Current Controller)에 의해 공급되는 복수의 바이어스 전류 트랜지스터들(TR1~TRn)의 게이트 전류에 따라 버퍼(BF1~BFn)의 바이어스 전류(Ibias)로서 공급되는 바이어스 전류 트랜지스터의 소스-드레인 전류가 결정된다.
전류 제어부(Current Controller)에 의해 바이어스 전류 트랜지스터의 게이트 전극에 공급되는 게이트 전류에 따라 버퍼로 공급되는 바이어스 전류(Ibias)가 결정된다. 구체적으로, 도 4에 도시된 바와 같이, 바이어스 전류 트랜지스터의 게이트-소스 전압(VGS)이 클수록 드레인-소스 전류가 증가하고, 이에 따라, 각 바이어스 전류 트랜지스터와 연결된 버퍼에 입력되는 바이어스 전류(Ibias)가 증가한다.
복수의 바이어스 저항들(R1~Rn-1)은 각각 복수의 바이어스 전류 트랜지스터들(TR1~TRn) 사이에 위치한다. 복수의 바이어스 저항들(R1~Rn-1)로 복수의 바이어스 전류 트랜지스터들(TR1~TRn)의 게이트 전극에 입력되는 게이트 전류로 인한 게이트-소스 전압을 조절할 수 있다.
또한, 전류 제어부(Current Controller)는 복수의 바이어스 전류 트랜지스터(TR1~TRn)의 게이트 전극으로 전류를 공급한다. 특히, 본 발명의 일 실시예에 따르면, 복수의 디스플레이 패널들 사이의 링크 배선 저항 차이를 전류 제어부(Current Controller)를 통해 효율적으로 보상할 수 있다. 즉, 전류 제어부(Current Controller)에서 복수의 바이어스 전류 트랜지스터(TR1~TRn)의 게이트 전극으로 공급하는 전류를 제어함으로써 복수의 디스플레이 패널들 사이의 링크 배선의 저항 차이를 효율적으로 보상하여 본 발명의 일 실시예에 따른 디스플레이 구동 장치는 제조 공정 중 복수의 디스플레이 패널과의 캘리브레이션 시간을 단축할 수 있다.
도면에는 전류 제어부(Current Controller)가 바이어스 전류 생성부(300)에 포함되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 전류 제어부(Current Controller)는 전술한 전원 공급부(150)에 포함될 수도 있으며, 또는 디스플레이 구동 장치(115)의 별도 구성 요소일 수도 있다.
전술한 바와 같이, 디스플레이 패널(110)이 대면적화됨에 따라, 소스 드라이브 집적 회로(SDIC)와 디스플레이 패널(110)의 데이터 라인들(DL1~DLm)을 연결하는 패널 링크 배선들(LW1~LWn) 사이의 길이 차이가 증가하고, 이러한 패널 링크 배선들(LW1~LWn)의 길이 차이에 따라 배선 저항 차이가 증가한다. 이에 따라, 패널 링크 배선들(LW1~LWn)이 길어질수록 패널 링크 배선들(LW1~LWn)을 통해 출력되는 소스 신호(V_DATA)의 시간에 대한 신호 변화량(
Figure pat00001
V/SP)인 슬루 레이트(SR1~SRn)가 증가한다. 즉, 패널 링크 배선의 길이가 짧을수록 패널 링크 배선의 저항에 의한 지연이 짧아지고 패널 링크 배선을 통해 출력되는 소스 신호(V_DATA)의 슬루 레이트(SR1~SRn)는 커진다. 반면, 패널 링크 배선의 길이가 길수록 패널 링크 배선(LW1~LWn)의 저항에 의한 지연이 길어지고 출력되는 소스 신호(V_DATA)의 슬루 레이트(SR1~SRn)는 작아질 수 있다. 예를 들어, 소스 드라이브 집적 회로(SDIC)가 제1 데이터 라인(DL1)에 인접하여 위치하는 경우, 도 5에 도시된 바와 같이, 가장 짧은 길이를 갖는 제1 패널 링크 배선(LW1)과 연결되는 제1 버퍼(BF1)는 가장 큰 슬루 레이트(SR1=
Figure pat00002
V/SP1)로 소스 신호(V_DATA)를 출력하고, 가장 긴 길이를 갖는 제n 패널 링크 배선(LWn)과 연결되는 제n 버퍼(BFn)는 가장 작은 슬루 레이트(SRn=
Figure pat00003
V/SPn)로 소스 신호(V_DATA)를 출력한다.
이러한 디스플레이 패널의 데이터 라인들(DL1~DLn)과 연결되는 패널 링크 배선들(LW1~LWn)의 길이 차이에 따른 슬루 레이트의 차이를 보상하기 위해, 본 발명의 일 실시예에 따른 디스플레이 구동 장치(115)는 데이터 라인과 소스 드라이브 집적 회로(SDIC)를 연결하는 패널 링크 배선(LW1~LWn)의 길이에 비례하여 해당 패널 링크 배선(LW1~LWn)을 통해 출력되는 소스 신호(V_DATA)의 슬루 레이트(SR)를 감소시킬 수 있다.
구체적으로, 복수의 바이어스 전류 트랜지스터들(TR1~TRn) 사이에 각각 위치하는 복수의 바이어스 저항들(R1~Rn-1) 및 복수의 바이어스 전류 트랜지스터들(TR1~TRn)에 게이트 전류를 공급하는 전류 제어부(Current Controller)에 의해 바이어스 전류 트랜지스터들(TR1~TRn)에 각 바이어스 전류 트랜지스터와 연결된 패널 링크 배선의 길이에 비례하는 게이트-소스 전압(VGS)이 공급될 수 있다. 예를 들어, 소스 드라이브 집적 회로(SDIC)가 제1 데이터 라인(DL1)에 인접하여 위치하는 경우, 가장 짧은 길이를 갖는 제1 패널 링크 배선(LW1) 및 제1 버퍼(BF1)에 연결되는 제1 바이어스 전류 트랜지스터(TR1)에 가장 작은 값의 게이트-소스 전압(VGS)이 공급되고, 가장 긴 길이를 갖는 제n 패널 링크 배선(LWn) 및 제n 버퍼(BFn)에 연결되는 제n 바이어스 전류 트랜지스터(TRn)에 가장 큰 값의 게이트-소스 전압(VGS)이 공급된다.
전술한 바와 같이, 바이어스 전류 트랜지스터들(TR1~TRn)의 게이트-소스 전압(Vgs)이 커질수록 바이어스 전류 트랜지스터들(TR1~TRn)의 소스-드레인 전류가 증가하기 때문에, 전류 트랜지스터들(TR1~TRn)의 각 소스-드레인 전류는 각 바이어스 전류 트랜지스터와 연결된 패널 링크 배선의 길이에 비례하여 증가할 수 있다. 이때, 전류 트랜지스터들(TR1~TRn)의 각 소스-드레인 전류는 각 전류 트랜지스터들(TR1~TRn)과 연결된 버퍼들(BF1~BFn)의 바이어스 전류(Ibias)로서 각 버퍼에 입력된다.
각 버퍼의 바이어스 전류(Ibias)가 해당 버퍼와 연결된 패널 링크 배선의 길이에 비례하여 증가하고, 해당 버퍼와 연결된 패널 링크 배선의 길이에 반비례하여 해당 버퍼로부터 출력되는 소스 신호(V_DATA)의 슬루 레이트(SR)가 감소할 수 있다. 예를 들어, 도 7 및 도 8에 도시된 바와 같이, 소스 드라이브 집적 회로(SDIC)가 제1 데이터 라인(DL1)에 인접하여 위치하는 경우, 가장 짧은 길이를 갖는 제1 패널 링크 배선(LW1)과 연결된 제1 버퍼(BF1)가 가장 작은 바이어스 전류(Ibias)를 입력 받아 제1 버퍼(BF1)의 슬루 레이트(SR1)는 가장 크게 감소하고, 가장 긴 길이를 갖는 제n 패널 링크 배선(LWn)과 연결된 제n 버퍼(BFn)가 가장 큰 바이어스 전류(Ibias)를 입력 받아 제n 버퍼(BFn)의 슬루 레이트(SRn)는 가장 적게 감소할 수 있다. 이에 따라, 도 7에 도시된 바와 같이, 버퍼들(BF1~BFn)에서 패널 링크 배선들(LW1~LWn)을 통해 데이터 라인들(DL1~DLn)로 출력되는 소스 신호(V_DATA)들의 슬루 레이트(SR1~SR(n))가 본 발명의 일 실시예에 따른 바이어스 전류 생성부(300)에 의해 보상되어, 실질적으로 동일해질 수 있다.
이하, 도 9 및 도 10을 참조하여, 본 발명의 다른 일 실시예에 따른 디스플레이 구동 장치에 대해 상세히 설명한다.
도 9는 본 발명의 다른 일 실시예에 따른 출력 버퍼부의 각 버퍼에서 출력되는 소스 신호의 슬루 레이트를 나타낸 그래프이고, 도 10은 소스 드라이브 IC가 디스플레이 패널의 중앙에 위치하는 경우, 본 발명의 다른 일 실시예에 따른 바이어스 전류 생성부에 의해 각 버퍼에 입력되는 바이어스 전류를 나타낸 그래프이다.
도 9를 참조하면, 본 발명의 다른 일 실시예에 따르면, 바이어스 전류 생성부(300)는 복수의 버퍼들(BF1~BFn) 각각과 연결되는 복수의 바이어스 전류 트랜지스터(TR1~TRn), 복수의 바이어스 저항(R1~Rn-1) 및 제1 및 제2 전류 제어부(Current Controller1,Current Controller2)를 포함한다.
본 발명의 다른 일 실시예에 따르면, 복수의 바이어스 전류 트랜지스터들(TR1~TRn) 사이에 각각 위치하는 복수의 바이어스 저항들(R1~Rn-1) 및 복수의 바이어스 전류 트랜지스터들(TR1~TRn)에 게이트 전류를 공급하는 전류 제어부(Current Controller)에 의해 바이어스 전류 트랜지스터들(TR1~TRn)에 각 바이어스 전류 트랜지스터와 연결된 패널 링크 배선의 길이에 비례하는 게이트-소스 전압(VGS)이 공급될 수 있다. 예를 들어, 소스 드라이브 집적 회로(SDIC)가 디스플레이 패널(110)의 중앙 부분에 인접하여 위치하는 경우, 가장 긴 길이를 갖는 제1 패널 링크 배선(LW1) 및 제1 버퍼(BF1)에 연결되는 제1 바이어스 전류 트랜지스터(TR1) 및 제1 패널 링크 배선(LW1)과 함께 가장 긴 길이를 갖는 제n 패널 링크 배선(LWn) 및 제n 버퍼(BFn)에 연결되는 제n 바이어스 전류 트랜지스터(TRn)에 가장 큰 값의 게이트-소스 전압(VGS)이 공급된다.
이를 위해, 본 발명의 다른 실시예에 따르면, 복수의 버퍼들(BF1~BFn) 각각과 연결되는 복수의 바이어스 전류 트랜지스터(TR1~TRn) 중 일부는 제1 전류 제어부(Current Controller1)와 연결되고, 다른 일부는 제2 전류 제어부(Current Controller2)와 연결될 수 있다. 예를 들어, 제1 내지 제k 버퍼(k는 n보다 작은 정수)는 제1 전류 제어부(Current Controller1)와 연결되고, 제k+1 내지 제n 버퍼는 제2 전류 제어부(Current Controller2)와 연결될 수 있다. 이때, 소스 드라이브 IC가 디스플레이 패널의 중앙에 위치하는 경우, k는 n/2와 가장 가까운 정수일 수 있다.
각 버퍼의 바이어스 전류(Ibias)가 해당 버퍼와 연결된 패널 링크 배선의 길이에 비례하여 증가하기 때문에, 해당 버퍼와 연결된 패널 링크 배선의 길이에 반비례하여 해당 버퍼로부터 출력되는 소스 신호(V_DATA)의 슬루 레이트(SR)가 감소할 수 있다. 예를 들어, 소스 드라이브 집적 회로(SDIC)가 디스플레이 패널(110)의 중앙 부분에 인접하여 위치하는 경우, 도 9 및 도 10에 도시된 바와 같이, 가장 긴 길이를 갖는 제1 패널 링크 배선(LW1)과 연결된 제1 버퍼(BF1) 및 제n 패널 링크 배선(LWn)과 연결된 제n 버퍼(BFn)가 가장 큰 바이어스 전류(Ibias)를 입력 받아 제1 버퍼(BF1) 및 제n 버퍼(BFn)의 슬루 레이트(SRn)가 가장 조금 감소하고, 가장 짧은 길이를 갖는 패널 링크 배선과 연결된 버퍼가 가장 작은 바이어스 전류(Ibias)를 입력 받아 슬루 레이트가 가장 많이 감소할 수 있다. 즉, 도 9에 도시된 바와 같이, 버퍼들(BF1~BFn)에서 패널 링크 배선들(LW1~LWn)을 통해 데이터 라인들(DL1~DLn)로 출력되는 소스 신호(V_DATA)들의 슬루 레이트(SR1~SR(n))가 본 발명의 일 실시예에 따른 바이어스 전류 생성부(300)에 의해 보상되어, 실질적으로 동일해질 수 있다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 장치 110: 디스플레이 패널
115: 디스플레이 구동 장치 120: 타이밍 컨트롤러
130: 데이터 구동부 140: 게이트 구동부
150: 전원공급부

Claims (14)

  1. 디스플레이 패널의 제1 및 제2 패널 링크 배선들과 각각 전기적으로 연결되는 제1 및 제2 버퍼; 및
    상기 제1 및 제2 버퍼 각각에 바이어스 전류를 공급하는 제1 및 제2 바이어스 전류 트랜지스터;
    상기 제1 및 제2 바이어스 전류 트랜지스터 각각에 게이트 전류를 공급하는 제1 전류 제어부;를 포함하고,
    상기 제1 및 제2 바이어스 전류 트랜지스터 각각은 제1 및 제2 버퍼에 바이어스 전류를 공급하는 것을 특징으로 하는 디스플레이 구동 장치.
  2. 제1항에 있어서,
    상기 제1 패널 링크 배선이 상기 제2 패널 링크 배선보다 짧은 길이를 갖는 경우,
    상기 제1 버퍼가 상기 제1 바이어스 전류 트랜지스터로부터 공급받는 바이어스 전류는 상기 제2 버퍼가 상기 제2 바이어스 전류 트랜지스터로부터 공급받는 바이어스 전류보다 작은 값을 갖는 것을 특징으로 하는 디스플레이 구동 장치.
  3. 제1항에 있어서,
    상기 제1 패널 링크 배선이 상기 제2 패널 링크 배선보다 짧은 길이를 갖는 경우,
    상기 제1 바이어스 전류 트랜지스터에 입력되는 게이트 전류는 상기 제2 바이어스 전류 트랜지스터에 입력되는 게이트 전류보다 작은 값을 갖는 것을 특징으로 하는 디스플레이 구동 장치.
  4. 제1항에 있어서,
    상기 제1 바이어스 전류 트랜지스터는,
    게이트 전극을 통해 상기 전류 제어부와 연결되어 게이트 전류를 입력 받고,
    소스 전극을 통해 그라운드 전압(GND)과 연결되고,
    드레인 전극을 통해 상기 제1 버퍼와 연결되는 것을 특징으로 하는 디스플레이 구동 장치.
  5. 제1항에 있어서,
    상기 제1 바이어스 전류 트랜지스터의 소스- 드레인 전류는 상기 제1 버퍼의 바이어스 전류로 입력되는 것을 특징으로 하는 디스플레이 구동 장치.
  6. 제1항에 있어서,
    제1 바이어스 전류 트랜지스터 및 제2 바이어스 전류 트랜지스터 사이에 위치하는 적어도 하나의 바이어스 저항을 더 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  7. 제1항에 있어서,
    상기 디스플레이 패널의 제3 및 제4 패널 링크 배선들과 각각 전기적으로 연결되는 제3 및 제4 버퍼; 및
    상기 제3 및 제4 버퍼 각각에 바이어스 전류를 공급하는 제3 및 제4 바이어스 전류 트랜지스터;
    상기 제3 및 제4 바이어스 전류 트랜지스터 각각에 게이트 전류를 공급하는 제2 전류 제어부;를 더 포함하고,
    상기 제3 및 제4 바이어스 전류 트랜지스터 각각은 상기 제3 및 제4 패널 링크 배선들 각각에 연결된 제3 및 제4 버퍼에 상기 제3 및 제4 패널 링크 배선들의 길이에 비례하는 바이어스 전류를 공급하는 것을 특징으로 하는 디스플레이 구동 장치.
  8. 화소와 연결되어 소스 신호를 공급하는 제1 및 제2 데이터 라인;
    상기 제1 및 제2 데이터 라인에 소스 신호를 출력하는 데이터 구동 장치; 및
    상기 제1 및 제2 데이터 라인과 데이터 구동 장치를 전기적으로 연결하는 제1 및 제2 패널 링크 배선;을 포함하고,
    상기 데이터 구동 장치는,
    상기 제1 및 제2 패널 링크 배선들과 각각 전기적으로 연결되는 제1 및 제2 버퍼;
    상기 제1 및 제2 버퍼 각각에 바이어스 전류를 공급하는 제1 및 제2 바이어스 전류 트랜지스터; 및
    상기 제1 및 제2 바이어스 전류 트랜지스터 각각에 게이트 전류를 공급하는 제1 전류 제어부;를 포함하고,
    상기 제1 및 제2 바이어스 전류 트랜지스터 각각은 제1 및 제2 버퍼에 바이어스 전류를 공급하는 것을 특징으로 하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제1 패널 링크 배선이 상기 제2 패널 링크 배선보다 짧은 길이를 갖는 경우,
    상기 제1 버퍼가 상기 제1 바이어스 전류 트랜지스터로부터 공급받는 바이어스 전류는 상기 제2 버퍼가 상기 제2 바이어스 전류 트랜지스터로부터 공급받는 바이어스 전류보다 작은 값을 갖는 것을 특징으로 하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 패널 링크 배선이 상기 제2 패널 링크 배선보다 짧은 길이를 갖는 경우,
    상기 제1 바이어스 전류 트랜지스터에 입력되는 게이트 전류는 상기 제2 버퍼와 연결된 제2 바이어스 전류 트랜지스터에 입력되는 게이트 전류보다 작은 값을 갖는 것을 특징으로 하는 디스플레이 장치.
  11. 제8항에 있어서,
    상기 제1 버퍼에서 상기 제1 패널 링크 배선을 통해 상기 제1 데이터 라인으로 출력되는 소스 신호의 슬루 레이트와 상기 제2 버퍼에서 상기 제2 패널 링크 배선을 통해 제2 데이터 라인으로 출력되는 소스 신호의 슬루 레이트는 실질적으로 동일한 것을 특징으로 하는 디스플레이 장치.
  12. 제8항에 있어서,
    상기 제1 바이어스 전류 트랜지스터는,
    게이트 전극을 통해 상기 전류 제어부와 연결되어 게이트 전류를 입력 받고,
    소스 전극을 통해 그라운드 전압(GND)과 연결되고,
    드레인 전극을 통해 상기 제1 버퍼와 연결되는 것을 특징으로 하는 디스플레이 장치.
  13. 제8항에 있어서,
    상기 제1 바이어스 전류 트랜지스터의 소스- 드레인 전류는 상기 제1 버퍼에 상기 제1 버퍼의 바이어스 전류로 입력되는 것을 특징으로 하는 디스플레이 장치.
  14. 제8항에 있어서,
    상기 제1 바이어스 전류 트랜지스터 및 상기 제2 바이어스 전류 트랜지스터 사이에 위치하는 적어도 하나의 바이어스 저항을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
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