KR20240014657A - 표시 패널 - Google Patents

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KR20240014657A
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electrode
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손선권
신동희
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삼성디스플레이 주식회사
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Abstract

표시 패널은, 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 베이스층, 보상 패턴 및 컨택 패턴을 포함하고 상기 베이스층의 내부에 배치된 보상 전극, 상기 베이스층 상에 배치된 적어도 하나의 트랜지스터, 상기 적어도 하나의 트랜지스터와 연결된 제1 전극과 상기 제1 전극 상에 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하고, 상기 제2 전극은 상기 액티브 영역 및 상기 주변 영역과 중첩하고 상기 주변 영역에서 상기 컨택 패턴과 연결된다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널 에 관한 발명이다. 보다 상세하게는, 표시 품질이 향상된 표시 패널에 관한 것이다.
표시 장치는 전기적 신호에 따라 활성화된다. 표시 장치는 영상을 표시하는 표시 패널이나, 외부 입력을 감지하는 입력 감지층과 같이 다양한 층들로 구성될 수 있다. 표시 장치에 포함된 구성들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
본 발명은 액티브 영역의 전 영역에서 일정한 전원 전압을 인가 받을 수 있는 발광 소자를 포함한 표시 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 표시 패널은, 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 베이스층; 상기 액티브 영역과 중첩하는 보상 패턴 및 상기 보상 패턴과 연결되고 상기 주변 영역과 중첩하는 컨택 패턴을 포함하고, 상기 베이스층의 내부에 배치된 보상 전극; 상기 베이스층 상에 배치된 적어도 하나의 트랜지스터; 및 상기 적어도 하나의 트랜지스터와 연결된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하고, 상기 제2 전극은 상기 액티브 영역 및 상기 주변 영역과 중첩하고, 상기 주변 영역에서 상기 컨택 패턴과 연결된다.
상기 컨택 패턴은 상기 액티브 영역을 둘러싸는 것을 특징으로 할 수 있다.
상기 보상 패턴은 각각이 제1 방향을 따라 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격된 제1 패턴들을 포함하는 것을 특징으로 할 수 있다.
상기 보상 패턴은 각각이 상기 제2 방향을 따라 연장되어 대응되는 상기 제1 패턴들과 교차하고, 상기 제1 방향을 따라 이격된 제2 패턴들을 더 포함하는 것을 특징으로 할 수 있다.
상기 제1 패턴들 각각의 일단은 상기 컨택 패턴 중 상기 제2 방향으로 연장된 제1 측부에 연결되고, 상기 제1 패턴들 각각의 타단은 상기 컨택 패턴 중 상기 제2 방향으로 연장되고 상기 제1 측부와 상기 제1 방향을 따라 이격된 제2 측부에 연결되고, 상기 제2 패턴들 각각의 일단은 상기 컨택 패턴 중 상기 제1 방향으로 연장되고 상기 제1 측부 및 상기 제2 측부 각각의 일단에 연결된 제3 측부에 연결되고, 상기 제2 패턴들 각각의 타단은 상기 컨택 패턴 중 상기 제1 방향으로 연장되고 상기 제1 측부 및 상기 제2 측부 각각의 타단에 연결된 제4 측부에 연결된 것을 특징으로 할 수 있다.
상기 보상 패턴은 상기 제1 패턴들 및 상기 제2 패턴들이 서로 교차되어 정의되고 상기 액티브 영역과 중첩하는 패턴 개구부들을 포함하는 것을 특징으로 할 수 있다.
상기 컨택 패턴은 상기 액티브 영역을 둘러싸는 메인 패턴 및 상기 메인 패턴의 일 부분으로부터 상기 액티브 영역에서 멀어지는 방향으로 돌출된 서브 패턴을 포함하는 것을 특징으로 할 수 있다.
상기 일 부분이 연장된 방향에서 상기 서브 패턴의 폭은 상기 액티브 영역에서 멀어질수록 감소하는 것을 특징으로 할 수 있다.
상기 베이스층은 순차 적층된 제1 유기층, 제1 배리어층, 제2 유기층, 및 제2 배리어층을 포함하는 것을 특징으로 할 수 있다.
상기 보상 전극은, 상기 제1 배리어층 상에 배치되고 상기 제2 유기층에 의해 커버되는 것을 특징으로 할 수 있다.
상기 제1 유기층 및 상기 제2 유기층 각각은 폴리이미드를 포함하는 것을 특징으로 할 수 있다.
상기 제1 배리어층 및 상기 제2 배리어층 각각은 실리콘옥사이드를 포함하는 것을 특징으로 할 수 있다.
상기 보상 전극은 순차 적층된 하부층, 중간층, 및 상부층을 포함하고, 상기 중간층의 두께는 상기 하부층의 두께 및 상기 상부층의 두께보다 두꺼운 것을 특징으로 할 수 있다.
상기 하부층 및 상기 상부층 각각은 티타늄을 포함하고, 상기 중간층은 알루미늄을 포함하는 것을 특징으로 할 수 있다.
상기 주변 영역에서 상기 제2 전극과 직접 접촉하고, 상기 제1 전극과 동일층 상에 배치된 더미 전극을 더 포함하는 것을 특징으로 할 수 있다..
상기 트랜지스터 상에 배치된 제1 중간 절연층 및 상기 액티브 영역과 중첩하고 상기 제1 중간 절연층 상에 배치되고 상기 제1 전극 및 상기 적어도 하나의 트랜지스터와 연결된 제1 연결 전극을 더 포함하는 것을 특징으로 할 수 있다.
상기 주변 영역과 중첩하고, 상기 제1 연결 전극과 동일층 상에 배치되고, 상기 더미 전극 및 상기 보상 전극과 연결된 제1 보상 연결 전극을 더 포함하는 것을 특징으로 할 수 있다.
상기 제1 중간 절연층 상에 배치된 제2 중간 절연층 및 상기 액티브 영역과 중첩하고 상기 제2 중간 절연층 상에 배치되고 상기 제1 전극 및 상기 제1 연결 전극과 연결된 제2 연결 전극을 더 포함하는 것을 특징으로 할 수 있다.
상기 주변 영역과 중첩하고, 상기 제2 연결 전극과 동일층 상에 배치되고, 상기 더미 전극 및 상기 제1 보상 연결 전극과 연결된 제2 보상 연결 전극을 더 포함하는 것을 특징으로 할 수 있다.
상기 적어도 하나의 트랜지스터는 소스, 액티브, 드레인, 및 상기 액티브와 중첩하는 게이트를 포함하고, 상기 액티브와 중첩하고, 상기 베이스층 상에 배치된 차광 패턴을 더 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 패널은 발광 소자의 캐소드가 액티브 영역의 전 영역에 걸쳐 메쉬 형상 또는 격자 형상으로 배치된 보상 전극과 전기적으로 연결됨에 따라, 액티브 영역의 전 영역에 걸쳐 균일한 전원 전압을 화소들에 공급할 수 있다. 이에 따라, 휘도가 균일한 표시 패널을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 장치의 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 폴딩된 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 블록도이다.
도 3b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다.
도 9는 도 8의 I'-I를 따라 절단한 표시 패널의 단면도이다.
도 10은 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다.
도 11은 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다.
도 12는 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 장치의 사시도이다. 도 1c는 본 발명의 일 실시예에 따른 폴딩된 표시 장치의 사시도이다.
도 1a 내지 도 1c에 도시된 표시 장치(DD, DD-1, DD-2)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD, DD-1, DD-2)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다.
도 1a를 참조하면, 표시 장치(DD)는 표시면(IS)을 통해 영상을 표시할 수 있다. 표시면(IS)은 영상이 표시되는 액티브 영역(AA) 및 액티브 영역(AA)을 둘러싸는 주변 영역(NAA)을 포함할 수 있다. 표시 장치(DD)는 액티브 영역(AA)을 통해 외부 입력을 감지할 수 있다.
일 실시예에 따른 액티브 영역(AA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 장치(DD)의 두께 방향은, 제1 방향(DR1) 및 제2 방향(DR2) 각각에 수직한 제3 방향(DR3)으로 정의될 수 있다. 따라서, 표시 장치(DD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
주변 영역(NAA)은 액티브 영역(AA)의 적어도 일부를 둘러쌀 수 있다. 주변 영역(NAA)은 후술하는 윈도우(WM)에 인쇄되거나 테이프 형태로 제공된 배젤 패턴에 의해 정의되는 영역일 수 있다. 배젤 패턴은 소정의 컬러를 포함할 수 있다.
도 1a는 액티브 영역(AA)의 네 측면을 둘러싼 주변 영역(NAA)을 예시적으로 도시하였으나, 이에 한정되는 것은 아니며, 액티브 영역(AA)의 적어도 어느 하나의 측면에는 주변 영역(NAA)이 배치되지 않거나, 주변 영역(NAA)은 생략될 수 있다.
표시 장치(DD)은 표시면(IS)을 통해 영상을 표시할 수 있다. 표시 장치(DD)의 최 상측에 배치된 부재의 상면이 표시면(IS)으로 정의될 수 있다. 본 발명에 따르면, 도 2에 도시된 윈도우(WM)의 상면이 표시 장치(DD)의 표시면(IS)으로 정의될 수 있다. 도 1a에는 표시 장치(DD)의 모서리가 라운드진 형상으로 도시되었으나, 이에 한정되는 것은 아니다.
도 1b를 참조하면, 일 실시예에 따른 표시 장치(DD-1)는 제2 방향(DR2)으로 연장된 가상의 축(AX)을 기준으로 제1 방향(DR1)을 따라 커브드될 수 있다. 이에 따라 표시 장치(DD-1)는 소정의 곡률을 가지고 커브드될 수 있다. 다만, 이에 한정되는 것은 아니며, 가상의 축(AX)은 제1 방향(DR1)으로 연장되거나, 표시 장치(DD-1)는 서로 다른 방향으로 연장된 복수의 축들을 기준으로 커브드 될 수 있다.
도 1a 및 도 1b의 액티브 영역(AA)에 유닛 화소(PXU)가 배치된 것을 도시하였다. 유닛 화소(PXU)는 서로 다른 광을 제공하는 적어도 두 개의 화소들을 포함할 수 있다. 예를 들어, 유닛 화소(PXU)는 그린, 레드, 및 블루 광을 제공하는 화소들이 배치된 영역일 수 있다. 유닛 화소(PXU)에 포함된 화소들 각각의 발광 면적, 형상, 및 배열 형태는 어느 하나로 한정되지 않는다. 예를 들어, 유닛 화소(PXU)에 포함된 화소들 각각의 발광 면적은 서로 상이할 수 있다. 또한, 각각의 발광 영역들은 평면상에서 원형 또는 다각 형상을 가질 수 있다.
도 1c를 참조하면, 일 실시예에 따른 표시 장치(DD-2)는 제2 방향(DR2)으로 연장된 가상의 폴딩 축(FX)을 기준으로 폴딩될 수 있다. 따라서, 일 실시예에 따른 표시 장치(DD-2)는 폴딩 축(FX)을 기준으로 폴딩 및 언폴딩 동작을 반복할 수 있다.
표시 장치(DD-2)는 폴딩 축(FX)을 기준으로 폴딩될 때, 표시면(IS)이 서로 마주하는 상태로 폴딩될 수 있으며, 표시 장치(DD-2)의 배면(RS)이 시인될 수 있다. 이와 같은 폴딩 동작을 "인-폴딩(in-folding)"으로 정의할 수 있다. 인-폴딩(in-folding) 동작을 포함하는 표시 장치(DD-2)는 폴딩 축(FX)이 표시면(IS) 상에 정의될 수 있다.
다만, 표시 장치(DD-2)의 폴딩 동작은 인-폴딩(in-folding)으로 한정되는 것은 아니며, 일 실시예에 따른 폴딩 축은 표시 장치(DD-2)의 배면(RS)에 정의될 수 있다. 표시 장치(DD-2)는 폴딩 축을 기준으로 폴딩될 때, 배면(RS)이 서로 마주하는 상태로 폴딩될 수 있으며, 표시 장치(DD-2)의 표시면(IS)이 시인될 수 있다. 이와 같은 폴딩 동작을 "아웃-폴딩(out-folding)"으로 정의할 수 있다.
일 실시예에 따른 표시 장치는 일 부분이 인-폴딩(in-folding)되고 다른 부분이 아웃-폴딩(out-folding)되거나, 일 부분이 제1 곡률로 인-폴딩(in-folding)되고 다른 부분이 제1 곡률보다 작은 제2 곡률로 인-폴딩(in-folding)되는 멀티 폴딩 구조로 폴딩될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 3a는 본 발명의 일 실시예에 따른 표시 패널의 블록도이다. 도 3b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 2를 참조하면, 표시 장치(DD)는 윈도우(WM) 및 표시 모듈(DM)을 포함할 수 있다. 일 실시예에 따른 표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 컬러 필터층(CFL)을 포함할 수 있다. 윈도우(WM)와 표시 모듈(DM)은 윈도우(WM)와 표시 모듈(DM) 사이에 배치된 접착층(AL)을 통해 결합될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin), 또는 감압 접착제(PSA, Pressure Sensitive Adhesive) 중 적어도 어느 하나를 포함할 수 있다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)과 대응될 수 있다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 표시 패널(DP)은 베이스층(BL), 회로층(DP-CL), 소자층(DP-OL), 및 박막 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 표시 패널(DP)의 나머지 구성들이 배치되는 기저층일 수 있다. 베이스층(BL)은 플렉서블한 재질로 구성될 수 있다. 일 실시예에 따른 베이스층(BL)은 적어도 하나의 유/무기층이 적층된 다층 구조를 포함할 수 있다.
회로층(DP-CL)은 베이스층(BL) 상에 배치된다. 회로층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함한다. 회로 소자는 영상을 생성하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 등을 포함할 수 있다. 소자층(DP-OL)은 회로층(DP-CL)에 연결된 발광 소자를 포함할 수 있다.
본 발명에 따른 베이스층(BL)의 내부에는 발광 소자에 제공되는 전원 전압이 액티브 영역(AA)의 전 영역에 일정하게 제공되도록 전원 전압을 저장할 수 있는 보상 전극을 포함할 수 있다. 이에 관한 설명은 후술하도록 한다.
박막 봉지층(TFE)은 소자층(DP-OL)을 밀봉한다. 박막 봉지층(TFE)은 적어도 하나의 유기층 및 유기층을 밀봉하는 무기층들을 포함할 수 있다. 무기층은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP-OL)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP-OL)을 보호할 수 있다.
입력 감지층(ISL)은 표시 패널(DP) 위에 배치될 수 있다. 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
입력 감지층(ISL)은 연속된 공정을 통해 표시 패널(DP) 위에 형성될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP) 위에 직접 배치된다고 표현될 수 있다. '직접 배치'된다는 것은 입력 감지층(ISL)과 표시 패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력 감지층(ISL)과 표시 패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 일 실시예에 따른, 입력 감지층(ISL)은 표시 패널(DP)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
컬러 필터층(CFL)은 입력 감지층(ISL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 표시 장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시키는 반사 방지층을 포함할 수 있다. 또한, 컬러 필터층(CFL)은 표시 패널(DP)에서 제공되는 광에 대응되는 광을 선택적으로 투과시킬 수 있는 컬러 필터를 포함할 수 있다.
도 3a를 참조하면, 일 실시예에 따른 표시 패널(DP)은 타이밍 제어부(TC), 주사 구동 회로(SDC), 데이터 구동 회로(DDC), 및 액티브 영역(AA)과 중첩하는 화소들(PX)을 포함 할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 주사 구동 회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동 회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동 회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 주사 구동 회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 신호 라인들(SL1-SLn, GL1-GLn)에 순차적으로 출력한다.　또한, 주사 구동 회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 신호 라인들(EL1-ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 3a에서 복수 개의 스캔 신호들과 복수 개의 발광 제어 신호들이 하나의 주사 구동 회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수 개의 주사 구동 회로가 스캔 신호들을 분할하여 생성 후 출력하고, 복수 개의 발광 제어 신호들을 분할하여 생성 후 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 스캔 신호들을 생성하여 출력하는 구동 회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동 회로는 별개로 구분될 수 있다.
데이터 구동 회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동 회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조 값에 대응하는 아날로그 전압들이다.
표시 패널(DP)은 제1 그룹의 주사 라인들(SL1-SLn), 제2 그룹의 주사 라인들(GL1-GLn), 제3 그룹의 주사 라인들(HL1-HLn), 발광 라인들(EL1-ELn), 데이터 라인들(DL1-DLm), 제1 전압라인(PL), 제2 전압라인(RL), 및 복수 개의 화소들(PX)을 포함한다. 제1 그룹의 주사 라인들(SL1-SLn), 제2 그룹의 주사 라인들(GL1-GLn), 제3 그룹의 주사 라인들(HL1-HLn), 및 발광 라인들(EL1-ELn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 나열된다.
복수 개의 데이터 라인들(DL1-DLm)은 제1 그룹의 주사 라인들(SL1-SLn), 제2 그룹의 주사 라인들(GL1-GLn), 제3 그룹의 주사 라인들(HL1-HLn), 및 발광 라인들(EL1-ELn)에 절연되게 교차한다. 복수 개의 화소들(PX) 각각은 상기 신호 라인들 중 대응하는 신호 라인들에 접속된다. 화소들(PX)의 구동 회로의 구성에 따라 화소들(PX)과 신호 라인들의 연결 관계는 변경될 수 있다.
제1 전압라인(PL)은 제1 전원 전압(ELVDD)을 수신한다. 제2 전압라인(RL)은 초기화 전압(Vint)을 수신한다. 초기화 전압(Vint)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 발광 소자(OLED, 도 4 참조)에는 제2 전원 전압(ELVSS)이 인가된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다.
제2 전원 전압(ELVSS)은 화소들(PX)에 공통으로 제공될 수 있다. 제2 전원 전압(ELVSS)을 초기에 제공받는 화소와 상대적으로 후 순위로 제2 전원 전압(ELVSS)을 제공받는 화소는 전압강하(IR Drop) 현상에 의해 서로 다른 값의 제2 전원 전압(ELVSS)을 제공 받을 수 있다.
예를 들어, 액티브 영역(AA)과 주변 영역(NAA)의 경계에 인접하게 배치된 일 화소가 제공받는 제2 전원 전압(ELVSS)의 크기와 액티브 영역(AA)의 중심부에 배치된 일 화소가 제공받는 제2 전원 전압(ELVSS)의 크기는 상이할 수 있다. 전압강하(IR Drop)로 인해 액티브 영역(AA)에 배치된 화소들에 균일한 제2 전원 전압(ELVSS)이 제공되지 않음에 따라, 액티브 영역(AA) 내에서 휘도 차이로 인한 불량이 발생될 수 있다.
화소들(PX)은 서로 다른 컬러광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예컨대, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 소자, 그린 화소의 발광 소자, 및 블루 화소의 발광 소자는 서로 다른 물질의 발광층을 포함할 수 있다. 서로 다른 광을 제공하는 화소들은 도 1a 및 도 1b에 도시된 유닛 화소(PXU)를 구성할 수 있다.
화소 회로(PC, 도 3b 참조)는 복수 개의 트랜지스터와 트랜지스터에 전기적으로 연결된 커패시터를 포함할 수 있다. 주사 구동 회로(SDC)와 데이터 구동 회로(DDC) 중 적어도 어느 하나는 화소 회로(PC, 도 3b 참조)와 동일한 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스층(BL, 도 2 참조) 상에 상술한 신호 라인들, 화소들(PX), 주사 구동 회로(SDC), 및 데이터 구동 회로(DDC)를 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스층(BL) 상에 복수 개의 절연층들을 형성할 수 있다. 복수 개의 절연층들은 복수 개의 화소들(PX)에 대응하도록 배치된 박막일 수 있고, 복수 개의 절연층들 중 일부는 특정한 도전 패턴에만 중첩하는 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다.
도 3b에는 표시 패널(DP)에 포함된 일 화소(PXij)의 등가회로도를 도시하였다. 일 실시예에 따른 화소(PXij)는 제1 그룹의 주사 라인들(SL1-SLn) 중 i번째 주사 라인(SLi)에 연결되고, 복수 개의 데이터 라인들(DL1-DLm) 중 j번째 데이터 라인(DLj)에 연결될 수 있다.
화소(PXij)는 화소 회로(PC) 및 발광 소자(OLED)를 포함할 수 있다. 본 실시예에서 화소 회로(PC)는 제1-제7 트랜지스터들(T1-T7) 및 커패시터(Cst)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)는 P타입의 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1-T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압라인(PL)과 기준 노드(RD) 사이에 접속된다. 커패시터(Cst)는 기준 노드(RD)에 접속하는 제1 커패시터 전극(Cst1) 및 제1 전압라인(PL)에 접속하는 제2 커패시터 전극(Cst2)을 포함한다.
제1 트랜지스터(T1)는 제1 전압라인(PL)과 발광 소자(OLED)의 하나의 전극 사이에 접속된다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압라인(PL)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압라인(PL) 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광 소자(OLED)의 제1 전극(AE, 도 4 참조)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(OLED)의 제1 전극(AE, 도 4 참조)사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RD)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 접속된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)으로부터 j번째 데이터 신호(Di)를 전달 받고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)으로부터 i번째 주사 신호(GWPi)를 전달받을 수 있다.
제3 트랜지스터(T3)는 기준 노드(RD)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 접속된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RD)에 전기적으로 연결된다. 본 실시예에서 제3 트랜지스터(T3)의 게이트(G3)는 제2 그룹의 i번째 주사 라인(GLi)으로부터 i번째 주사 신호(GWNi)를 전달받을 수 있다.
제4 트랜지스터(T4)는 기준 노드(RD)와 제2 전압라인(RL) 사이에 접속된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RD)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압라인(RL)에 전기적으로 연결된다. 본 실시예에서 제4 트랜지스터(T4)의 게이트(G4)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전압라인(PL)과 제1 트랜지스터(T1)의 소스(S1) 사이에 접속된다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(Eli)으로부터 i번째 발광 신호(Ei)를 전달받을 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(OLED) 사이에 접속된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D5)은 발광 소자(OLED)의 제1 전극(AE, 도 4 참조)에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제2 전압라인(RL) 사이에 접속된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제2 전압라인(RL)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)으로부터 i+1번째 주사 신호(GWPi+1)를 전달받을 수 있다. 전기적으로 연결될 수 있다.
도 4에는 도 2 내지 도 3b에서 설명한 화소(PX)를 포함하는 표시 모듈(DM)의 단면도를 도시하였다.
일 실시예에 따른 표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시 패널(DP)은 베이스층(BL), 회로층(DP-CL), 소자층(DP-OL), 및 박막 봉지층(TFE)을 포함할 수 있다.
표시 패널(DP)은 반사 방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다. 코팅, 증착 등의 방식으로 의한 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
일 실시예에 따른 베이스층(BL)은 발광 소자(OLED)에서 생성된 광의 출광 방향을 따라 순차 적층된 제1 유기층(PI1), 제1 배리어층(BA1), 제2 유기층(PI2), 및 제2 배리어층(BA2)을 포함할 수 있다.
제1 및 제2 유기층들(PI1, PI2) 각각은 유기 물질을 포함할 수 있다. 유기 물질은 폴리이미드(polyimide: PI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate), 폴리에테르이미드(polyetherimide), 또는 폴리에테르술폰(polyethersulfone) 중 적어도 어느 하나를 포함할 수 있다.
제1 및 제2 배리어층들(BA1, BA2)은 무기 물질을 포함할 수 있다. 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 및 제2 배리어층들(BA1, BA2)은 베이스층(BL)을 통해 유입되는 산소나 수분이 화소들(PX)에 침투되는 것을 방지할 수 있다.
일 실시예에 따른 표시 패널(DP)은 베이스층(BL) 내부에 배치된 보상 전극(MTL)을 더 포함할 수 있다. 보상 전극(MTL)은 발광 소자(OLED)에 포함된 제2 전극(CE)과 주변 영역(NAA, 도 2 참조)에서 연결될 수 있다. 이에 관한 설명은 후술하도록 한다.
차광 패턴(BML)은 베이스층(BL) 상에 배치된다. 차광 패턴(BML)은 차폐 기능을 할 수 있다. 차광 패턴(BML)은 차광 패턴(BML) 상에 배치된 절연층들 간의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제7 트랜지스터들(T1-T7, 도 3b 참조)에 영향을 미치는 것을 차단할 수 있다. 일 실시예에 따른 차광 패턴(BML)은 몰리브덴을 포함할 수 있다.
배리어층(BI)은 베이스층(BL) 상에 배치되고, 차광 패턴(BML)을 커버할 수 있다. 배리어층(BI)은 무기 물질을 포함할 수 있다. 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL)은 배리어층(BI) 상에 배치된다. 버퍼층(BFL)은 각각이 무기 무질을 포함하는 복층으로 제공될 수 있다. 버퍼층(BFL) 중 하부층은 실리콘 옥사이드를 포함하고, 상부층은 실리콘 나이트라이드를 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 버퍼층(BFL)은 단층으로 제공되고, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 화소들(PX)이 베이스층(BL) 상에 안정적으로 형성되도록 베이스층(BL)의 표면 에너지를 감소시킬 수 있다.
제1 트랜지스터(T1)의 제1 반도체 패턴은 버퍼층(BFL) 상에 배치된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 4에는 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소(PXij, 도 3b 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 및 드레인(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 액티브(A1)를 사이에 두고 서로 이격되어 형성된다.
연결 신호 라인(SCL)은 버퍼층(BFL) 상에 배치된다. 연결 신호 라인(SCL)은 평면 상에서 제6 트랜지스터(T6, 도 3b 참조)와 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치되어 제1 반도체 패턴 및 연결 신호 라인(SCL)을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 게이트(G1)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 제1 트랜지스터(T1)의 액티브(A1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 게이트(G1)는 마스크와 같다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되어 제1 트랜지스터(T1)의 게이트(G1)를 커버한다. 제2 절연층(20)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
상부 전극(UE)은 제2 절연층(20) 상에 배치될 수 있다. 상부 전극(UE)은 제1 트랜지스터(T1)의 게이트(G1)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 제1 트랜지스터(T1)의 게이트(G1)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(Cst, 도 3b 참조)를 정의할 수 있다. 일 실시예에서 상부 전극(UE)은 생략될 수도 있다.
제2 절연층(20)은 액티브 영역(AA)의 전 영역에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니며, 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 이때, 절연패턴 상에 상부 전극(UE)이 배치된다. 상부 전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
별도로 도시하지 않았으나, 커패시터(Cst, 도 3b 참조)의 제1 커패시터 전극(Cst1, 도 3b 참조)과 제2 커패시터 전극(Cst2, 도 3b 참조)는 게이트(G1) 및 상부 전극(UE)과 동일한 공정을 통해 형성될 수 있다. 제1 절연층(10) 상에 제1 커패시터 전극(Cst1)이 배치될 수 있다. 제1 커패시터 전극(Cst1, 도 3b 참조)은 제1 트랜지스터(T1)의 게이트(G1)와 전기적으로 연결될 수 있다. 제1 커패시터 전극(Cst1, 도 3b 참조)은 제1 트랜지스터(T1)의 게이트(G1)와 일체의 형상을 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어, 상부 전극(UE)을 커버할 수 있다. 본 실시예에서 제3 절연층(30)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
별도로 도시하지 않았으나, 제2, 제5, 제6, 제7 트랜지스터들(T2, T5, T6, T7, 도 3b 참조)의 소스들(S2, S5, S6, S7) 및 드레인들(D2, D5, D6, D7)은 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)과 동일 공정에 의해 형성되고, 제2, 제5, 제6, 제7 트랜지스터들(T2, T5, T6, T7, 도 3b 참조)의 게이트들(G2, G5, G6, G7)은 제1 트랜지스터(T1)의 게이트(G1)과 동일한 공정을 통해서 형성될 수 있다. 동일 공정에 의해 형성된 패턴들은 동일층 상에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 상에 배치된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 및 아연-주석 산화물(ZTO) 중 어느 하나를 포함할 수 있다.
제3 트랜지스터(T3)의 소스(S3), 액티브(A3), 드레인(D3)이 제2 반도체 패턴으로부터 형성된다. 제3 트랜지스터(T3)의 소스(S3) 및 드레인(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제3 트랜지스터(T3)의 소스(S3) 및 드레인(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되어, 제2 반도체 패턴을 커버한다. 본 실시예에서 제4 절연층(40)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 제4 절연층(40)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
제4 절연층(40) 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 게이트(G3)는 금속패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 게이트(G3)는 제3 트랜지스터(T3)의 액티브(A3)에 중첩한다.
도 4에는 제4 절연층(40)이 액티브 영역(AA)의 전 영역에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니며, 제4 절연층(40)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 본 실시예에서 게이트(G3)는 절연패턴과 평면상에서 동일한 형상을 가질 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되어, 제3 트랜지스터(T3)의 게이트(G3)를 커버할 수 있다. 본 실시예에서 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 3b 참조)의 소스(S4) 및 드레인(D4)은 제3 트랜지스터(T3)의 소스(S3) 및 드레인(D3)과 동일 공정을 통해 형성되고, 제4 트랜지스터(T4, 도 3b 참조)의 게이트(G4)는 제3 트랜지스터(T3)의 게이트(G3)와 동일한 공정을 통해서 형성될 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다.
이에 제한되지 않고, 제6 절연층(60) 및 제7 절연층(70)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층(10-50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제6 절연층(60) 상에 제2 연결 전극(CNE2)이 배치될 수도 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH-60)을 통해 제1 연결 전극(CNE1)과 연결된다.
제7 절연층(70)은 제6 절연층(60) 상에 배치되어, 제2 연결 전극(CNE2)을 커버할 수 있다.
발광 소자(OLED)의 구성들은 제7 절연층(70) 상에 배치될 수 있다. 발광 소자(OLED)의 제1 전극(AE)이 제7 절연층(70) 상에 배치된다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치된다. 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 개구부(OP)가 정의될 수 있다. 본 실시예에서 화소 정의막(PDL)은 소정의 컬러를 가지고, 광 흡수 물질을 포함할 수 있다. 예를 들어 화소 정의막(PDL)은 블랙 컬러를 가질 수 있다.
발광 소자(OLED)와 연결된 제1 내지 제7 트랜지스터들(T1-T7, 도 3b 참조)은 하나의 화소(PXij, 도 3b 참조)를 구성할 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수로 제공된 화소들(PXij, 도 3b 참조)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PXij, 도 3b 참조)이 배치된 영역은 액티브 영역(AA)으로 정의될 수 있고, 액티브 영역(AA)은 복수의 발광영역들(PXA)과 발광영역들(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
제1 전극(AE)은 제7 절연층(70) 상에 배치된다. 제1 전극(AE)은 제7 절연층(70)을 관통하는 제3 컨택홀(CH-70)을 통해 제2 연결 전극(CNE2)에 연결된다.
일 실시예에 따른 발광 소자(OLED)는 제1 전극(AE)과 발광 패턴(EML) 사이에 배치되는 정공 제어층을 더 포함할 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층과 같은 공통층은 복수 개의 화소들(PXij)에 공통으로 형성될 수 있다. 정공 제어층은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광 패턴(EML)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치된다. 발광 패턴(EML)은 개구부(OP)와 중첩할 수 있다. 발광 패턴(EML)은 복수 개의 화소들(PXij) 각각에 분리되어 형성될 수 있다.
본 실시예에서 하나의 개구부(OP)에 패터닝되어 배치된 발광 패턴(EML)을 예시적으로 도시하였으나, 발광 패턴(EML)은 복수 개의 화소들(PXij)에 공통적으로 배치될 수 있다. 이때, 발광 패턴(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광 패턴(EML)은 다층구조를 가질 수 있다.
일 실시예에 따른 발광 소자(OLED)는 제2 전극(CE)과 발광 패턴(EML) 사이에 배치되는 전자 제어층을 더 포함할 수 있다. 전자 제어층은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 발광 패턴(EML) 상에 배치된다. 전자 제어층 및 제2 전극(CE)은 복수 개의 화소들(PXij, 도 3b 참조)에 공통적으로 배치된다. 따라서, 본 발명에 따른 제2 전극(CE)은 액티브 영역(AA)과 주변 영역(NAA, 도 2 참조)의 전 영역에 걸쳐 배치될 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PXij)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다. 박막 봉지층(TFE)은 제1 박막 무기층(81), 박막 유기층(82), 및 제2 박막 무기층(83)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(TFE)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 박막 무기층(81)은 제2 전극(CE)과 접촉할 수 있다. 제1 박막 무기층(81)은 외부 수분이나 산소가 발광 패턴(EML)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 박막 무기층(81)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 박막 무기층(81)은 증착 공정을 통해 형성될 수 있다.
박막 유기층(82)은 제1 박막 무기층(81) 상에 배치되어 제1 박막 무기층(81)에 접촉할 수 있다. 박막 유기층(82)은 제1 박막 무기층(81) 상에 평탄면을 제공할 수 있다. 제1 박막 무기층(81) 상면에 형성된 굴곡이나 제1 박막 무기층(81) 상에 존재하는 파티클(particle) 등은 박막 유기층(82)에 의해 커버되어, 제1 박막 무기층(81)의 상면의 표면 상태가 박막 유기층(82) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 박막 유기층(82)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 박막 무기층(83)은 박막 유기층(82) 상에 배치되어 박막 유기층(82)을 커버한다. 제2 박막 무기층(83)은 제1 박막 무기층(81) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 박막 무기층(83)은 수분이나 산소 등이 발광 패턴(EML)으로 유입되는 것을 방지한다. 제2 박막 무기층(83)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 박막 무기층(83)은 증착 공정을 통해 형성될 수 있다.
입력 감지층(ISL)은 박막 봉지층(TFE) 상에 직접 형성될 수 있다. 입력 감지층(ISL)은 복수의 도전 패턴들(MS1, MS2), 및 감지 절연층들을 포함할 수 있다. 감지 절연층들은 제1 감지 절연층(91), 제2 감지 절연층(92), 및 제3 감지 절연층(93)을 포함할 수 있다.
제1 감지 절연층(91)은 박막 봉지층(TFE) 상에 배치된다. 제1 도전 패턴들(MS1)은 제1 감지 절연층(91) 상에 배치되고, 제2 감지 절연층(92)에 의해 커버될 수 있다. 제2 도전 패턴들(MS2)은 제2 감지 절연층(92) 상에 배치되고, 제3 감지 절연층(93)에 의해 커버될 수 있다.
도전 패턴들(MS1, MS2) 각각은 도전성을 가진다. 도전 패턴들(MS1, MS2) 각각은 단일의 층으로 제공되거나, 복수의 층으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명에 따른 도전 패턴들(MS1, MS2) 중 적어도 어느 하나는 평면상에서 메쉬라인들로 제공될 수 있다.
도전 패턴들(MS1, MS2)을 구성하는 메쉬 라인들은 평면상에서 발광 패턴(EML)과 이격될 수 있다. 따라서, 입력 감지층(ISL)이 표시 패널(DP) 상에 직접 형성되더라도, 표시 패널(DP)의 화소들(PXij, 도 3b 참조)에서 형성된 광이 입력 감지층(ISL)의 간섭 없이 사용자에게 제공될 수 있다.
컬러 필터층(CFL)은 컬러 필터(100), 블랙 매트릭스(BM), 및 오버 코트층(OC)을 포함할 수 있다.
컬러 필터(100)는 고분자 감광수지와 안료 또는 염료를 포함하는 것일 수 있다. 예를들어, 청색 광을 제공하는 발광 패턴(EML)과 중첩하는 컬러 필터(100)는 청색 안료 또는 염료를 포함하고, 녹색 광을 제공하는 발광 패턴(EML)과 중첩하는 컬러 필터(100)는 녹색 안료 또는 염료를 포함하고, 적색 광을 제공하는 발광 패턴(EML)과 중첩하는 컬러 필터(100)는 적색 안료 또는 염료를 포함할 수 있다.
다만, 이에 한정되는 것은 아니며, 청색 광을 제공하는 발광 패턴(EML)과 중첩하는 컬러 필터(100)는 안료 또는 염료를 포함하지 않는 것일 수 있다. 이때, 컬러 필터(100)는 투명한 것일 수 있으며, 컬러 필터(100)는 투명 감광수지로 형성된 것일 수 있다.
블랙 매트릭스(BM)는 서로 다른 광을 제공하는 컬러 필터들(100) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 블랙 색상을 갖는 패턴으로, 격자 형상의 매트릭스일 수 있다. 블랙 매트릭스(BM)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
오버 코트층(OC)은 컬러 필터(100) 및 블랙 매트릭스(BM) 상에 배치된 것일 수 있다. 오버 코트층(OC)은 컬러 필터(100)와 블랙 매트릭스(BM)의 형성 과정에서 생성된 요철을 감싸고 평탄면을 제공하는 층일 수 있다. 즉, 오버 코트층(OC)은 평탄화층일 수 있다. 도 2에서 설명한 윈도우(WM)는 접착층(AL)에 의해 오버 코트층(OC)과 결합될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 7는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5를 참조하면, 표시 장치(DD-1)는 윈도우(WM) 및 표시 모듈(DM-1)을 포함할 수 있다. 일 실시예에 따른 표시 모듈(DM-1)은 표시 패널(DP-1), 및 광 제어층(OSL)을 포함할 수 있다. 윈도우(WM)와 표시 모듈(DM-1)은 윈도우(WM)와 표시 모듈(DM-1) 사이에 배치된 접착층(AL)을 통해 결합될 수 있다. 윈도우(WM)와 접착층(AL)에 관한 설명은 도 2에서 설명한 윈도우(WM)와 접착층(AL)에 대응될 수 있다.
일 실시예에 따른 표시 패널(DP-1)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 표시 패널(DP-1)은 베이스층(BL-1), 회로층(DP-CL), 소자층(DP-OL), 및 박막 봉지층(TFE)을 포함할 수 있다.
베이스층(BL-1)은 표시 패널(DP-1)의 나머지 구성들이 배치되는 기저층일 수 있다. 베이스층(BL-1)은 플렉서블한 재질로 구성될 수 있다. 일 실시예에 따른 베이스층(BL-1)은 적어도 하나의 유/무기층이 적층된 다층 구조를 포함할 수 있다.
회로층(DP-CL)은 베이스층(BL-1) 상에 배치된다. 회로층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함한다. 회로 소자는 영상을 생성하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 등을 포함할 수 있다. 소자층(DP-OL)은 회로층(DP-CL)에 연결된 발광 소자를 포함할 수 있다.
본 발명에 따른 베이스층(BL-1)의 내부에는 발광 소자에 제공되는 전원 전압이 액티브 영역(AA)의 전 영역에 일정하게 제공되도록 전원 전압을 저장할 수 있는 보상 전극을 포함할 수 있다. 이에 관한 설명은 후술하도록 한다.
박막 봉지층(TFE)은 소자층(DP-OL)을 밀봉한다. 박막 봉지층(TFE)은 적어도 하나의 유기층 및 유기층을 밀봉하는 무기층들을 포함할 수 있다. 무기층은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP-OL)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP-OL)을 보호할 수 있다.
광 제어층(OSL)은 발광 소자(OLED, 도 7 참조)에서 생성된 소스광의 광학성질을 변환시킬 수 있는 광 제어 패턴들 및 광 제어 패턴들을 투과한 광을 선택적으로 투과시키는 컬러 필터 패턴들을 포함할 수 있다. 광 제어 패턴들은 양자점을 포함할 수 있다.
도 6에는 표시 패널(DP-1)에 포함된 일 화소(PXij-1)의 등가회로도를 도시하였다. 화소(PXij-1)는 화소 회로(PC-1) 및 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC-1)는 복수의 트랜지스터들(T1-T3) 및 커패시터(Cst)를 포함할 수 있다
복수의 트랜지스터들(T1-T3)은 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 제1 내지 제3 트랜지스터들(T1-T3) 각각은 실리콘 반도체 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 이때, 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있고, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이하, 제1 내지 제3 트랜지스터들(T1-T3)은 N 타입으로 설명되나, 이에 한정되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1-T3) 각각은 인가되는 신호에 따라, P타입 트랜지스터 또는 N타입 트랜지스터일 수 있다. 이때, P타입의 트랜지스터의 소스 및 드레인은 N타입의 트랜지스터의 드레인 및 소스에 각각 대응할 수 있다.
도 6에는 스캔 라인들 중 i번째 스캔 라인(SCLi), 센싱 라인들 중 i번째 센싱 라인(SSLi), 데이터 라인들 중 j번째 데이터 라인(DLj), 및 이니셜 라인들 중 j번째 이니셜 라인(RLj)에 연결된 화소(PXij-1)를 예시적으로 도시하였다.
일 실시예에 따른 화소 회로(PC-1)는 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2, 스위치 트랜지스터), 제3 트랜지스터(T3, 센싱 트랜지스터), 및 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PC-1)는 추가적인 트랜지스터 및 추가적인 커패시터를 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
발광 소자(OLED)는 제1 전극(AE, 도 7 참조) 및 제2 전극(CE, 도 7 참조)을 포함하는 유기 발광 소자 또는 무기 발광 소자일 수 있다. 발광 소자(OLED)의 제1 전극(AE, 도 7 참조)은 제1 트랜지스터(T1)를 통해 제1 전원 전압(ELVDD)을 수신하고 발광 소자(OLED)의 제2 전극(CE, 도 7 참조)은 제2 전원 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 수신하여 발광될 수 있다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 제2 전원 전압(ELVSS)은 화소들에 공통으로 제공될 수 있다. 제2 전원 전압(ELVSS)을 초기에 제공받는 화소와 상대적으로 후 순위로 제2 전원 전압(ELVSS)을 제공받는 화소는 전압강하(IR Drop) 현상에 의해 서로 다른 값의 제2 전원 전압(ELVSS)을 제공 받을 수 있다. 이와 같은 현상으로 인해 액티브 영역(AA, 도 5 참조) 내에서 휘도 차이로 인한 불량이 발생될 수 있다.
제1 트랜지스터(T1)는 제1 전원 전압(ELVDD)을 수신하는 드레인(D1), 발광 소자(OLED-1)의 제1 전극(AE, 도 7 참조)에 연결된 소스(S1), 및 커패시터(Cst)에 연결된 게이트(G1)를 포함할 수 있다. 제1 트랜지스터(T1)는 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전원 전압(ELVDD)으로부터 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)에 연결된 드레인(D2), 커패시터(Cst)에 연결된 소스(S2), 및 i번째제1 스캔 신호(SCi)를 수신하는 게이트(G2)를 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 제1 스캔 신호(SCi)에 응답하여 데이터 전압(Vd)을 제1 트랜지스터(T1)에 제공한다.
제3 트랜지스터(T3)는 j번째 이니셜 라인(RLj)에 연결된 소스(S3), 발광 소자(OLED)의 제1 전극(AE, 도 7 참조)에 연결된 드레인(D3), 및 i번째 제2 스캔 신호(SSi)를 수신하는 게이트(G3)를 포함할 수 있다. j번째 이니셜 라인(RLj)은 이니셜 전압(Vintit)을 수신할 수 있다.
커패시터(Cst)는 입력 신호에 따른 다양한 값의 전압 차이를 저장할 수 있다. 예를 들어, 커패시터(Cst)는 제2 트랜지스터(T2)로부터 전송 받은 전압과 제1 전원 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
도 7에는 도 5 및 도 6에서 설명한 화소(PXij-1)를 포함하는 표시 모듈(DM-1)의 단면도를 도시하였다.
일 실시예에 따른 표시 모듈(DM-1)은 표시 패널(DP-1), 및 광 제어층(OSL)을 포함할 수 있다. 표시 패널(DP-1)은 베이스층(BL-1), 회로층(DP-CL), 소자층(DP-OL), 및 박막 봉지층(TFE)을 포함할 수 있다.
일 실시예에 따른 베이스층(BL-1)은 발광 소자(OLED)에서 생성된 광의 출광 방향을 따라 순차 적층된 제1 유기층(PI1), 제1 배리어층(BA1), 제2 유기층(PI2), 및 제2 배리어층(BA2)을 포함할 수 있다.
제1 및 제2 유기층들(PI1, PI2) 각각은 유기 물질을 포함할 수 있다. 유기 물질은 폴리이미드(polyimide: PI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate), 폴리에테르이미드(polyetherimide), 또는 폴리에테르술폰(polyethersulfone) 중 적어도 어느 하나를 포함할 수 있다.
제1 및 제2 배리어층들(BA1, BA2)은 무기 물질을 포함할 수 있다. 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 및 제2 배리어층들(BA1, BA2)은 베이스층(BL-1)을 통해 유입되는 산소나 수분이 화소들에 침투되는 것을 방지할 수 있다.
일 실시예에 따른 표시 패널(DP-1)은 베이스층(BL-1) 내부에 배치된 보상 전극(MTL-1)을 더 포함할 수 있다. 보상 전극(MTL-1)은 발광 소자(OLED-1)에 포함된 제2 전극(CE)과 주변 영역(NAA, 도 5 참조)에서 연결될 수 있다. 이에 관한 설명은 후술하도록 한다.
차광 패턴(BML)은 베이스층(BL-1) 상에 배치된다. 차광 패턴(BML)은 차폐 기능을 할 수 있다. 차광 패턴(BML)은 차광 패턴(BML) 상에 배치된 절연층들 간의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제3 트랜지스터들(T1-T3, 도 6 참조)에 영향을 미치는 것을 차단할 수 있다. 일 실시예에 따른 차광 패턴(BML)은 몰리브덴을 포함할 수 있다.
제1 절연층(10)은 베이스층(BL-1) 상에 배치되어 차광 패턴(BML)을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 반도체 패턴은 제1 절연층(10) 상에 배치된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 도 7에는 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소(PXij-1, 도 6 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 및 드레인(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 액티브(A1)를 사이에 두고 서로 이격되어 형성된다.
제2 절연층(20)은 제1 반도체 패턴 상에 배치되고 게이트(G1)와 중첩할 수 있다. 제2 절연층(20)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제2 절연층(20) 상에 제1 트랜지스터(T1)의 게이트(G1)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 제1 트랜지스터(T1)의 액티브(A1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 게이트(G1)는 마스크와 같다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어, 소스(S1), 드레인(D1), 및 게이트(G1)를 커버할 수 있다. 본 실시예에서 제3 절연층(30)은 유기층일 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 제3 절연층(30) 상에 배치된다. 드레인 전극(DE)은 제3 절연층(30)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 드레인(D1)에 연결될 수 있다.
소스 전극(SE)은 제1 절연층(10) 및 제3 절연층(30) 중 적어도 어느 하나를 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 소스(S1)와 차광 패턴(BML)에 연결될 수 있다. 일 실시예에 따르면, 차광 패턴(BML)은 제1 트랜지스터(T1)의 소스(S1)에 인가되는 신호를 제공 받아, 반도체 패턴 하부에서 싱크(Sync) 구조를 형상할 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되고, 소스 전극(SE) 및 드레인 전극(DE)을 커버할 수 있다. 제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 제4 절연층(40) 및 제5 절연층(50)은 유기층일 수 있다. 제4 절연층(40) 및 제5 절연층(50) 중 어느 하나는 생략될 수 있다.
커패시터(Cst, 도 6 참조)의 일부 전극은 제3 절연층(30) 상에 배치되고, 커패시터(Cst, 도 6 참조)의 나머지 전극은 제4 절연층(40) 상에 배치될 수 있다.
발광 소자(OLED)의 구성들은 제5 절연층(50) 상에 배치될 수 있다. 발광 소자(OLED)의 제1 전극(AE)이 제5 절연층(50) 상에 배치된다. 화소 정의막(PDL)은 제5 절연층(50) 상에 배치된다. 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 개구부(OP)가 정의될 수 있다. 본 실시예에서 화소 정의막(PDL)은 소정의 컬러를 가지고, 광 흡수 물질을 포함할 수 있다. 예를 들어 화소 정의막(PDL)은 블랙 컬러를 가질 수 있다.
발광 소자(OLED)와 연결된 제1 내지 제3 트랜지스터들(T1-T3, 도 6 참조)은 하나의 화소(PXij-1, 도 6 참조)를 구성할 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수로 제공된 화소들(PXij-1, 도 6 참조)은 표시 패널(DP-1)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PXij-1, 도 6 참조)이 배치된 영역은 액티브 영역(AA)으로 정의될 수 있고, 액티브 영역(AA)은 복수의 발광영역들(PXA)과 발광영역들(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
제1 전극(AE)은 제5 절연층(50) 상에 배치된다. 제1 전극(AE)은 제5 절연층(50)을 관통하는 컨택홀을 통해 소스 전극(SE)에 연결된다.
일 실시예에 따른 발광 소자(OLED-1)는 제1 전극(AE)과 발광 패턴(EML) 사이에 배치되는 정공 제어층을 더 포함할 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층과 같은 공통층은 복수 개의 화소들(PXij, 도 3b 참조)에 공통으로 형성될 수 있다. 정공 제어층은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광 패턴(EML)은 제1 전극(AE)과 제2 전극(CE) 사이에 배치된다. 발광 패턴(EML)은 개구부(OP)와 중첩할 수 있다. 발광 패턴(EML)은 복수 개의 화소들(PXij, 도 3b 참조) 각각에 분리되어 형성될 수 있다.
본 실시예에서 하나의 개구부(OP)에 패터닝되어 배치된 발광 패턴(EML)을 예시적으로 도시하였으나, 발광 패턴(EML)은 복수 개의 화소들(PXij, 도 3b 참조)에 공통적으로 배치될 수 있다. 이때, 발광 패턴(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광 패턴(EML)은 다층구조를 가질 수 있다.
일 실시예에 따른 발광 소자(OLED)는 제2 전극(CE)과 발광 패턴(EML) 사이에 배치되는 전자 제어층을 더 포함할 수 있다. 전자 제어층은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 발광 패턴(EML) 상에 배치된다. 전자 제어층 및 제2 전극(CE)은 복수 개의 화소들(PXij, 도 3b 참조)에 공통적으로 배치된다. 따라서, 본 발명에 따른 제2 전극(CE)은 액티브 영역(AA)과 주변 영역(NAA, 도 2 참조)의 전 영역에 걸쳐 배치될 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PXij-1)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다. 박막 봉지층(TFE)은 제1 박막 무기층(61), 박막 유기층(62), 및 제2 박막 무기층(63)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(TFE)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 박막 무기층(61)은 제2 전극(CE)와 접촉할 수 있다. 제1 박막 무기층(61)은 외부 수분이나 산소가 발광 패턴(EML)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 박막 무기층(61)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 박막 무기층(61)은 증착 공정을 통해 형성될 수 있다.
박막 유기층(62)은 제1 박막 무기층(61) 상에 배치되어 제1 박막 무기층(61)에 접촉할 수 있다. 박막 유기층(62)은 제1 박막 무기층(61) 상에 평탄면을 제공할 수 있다.
제2 박막 무기층(63)은 박막 유기층(62) 상에 배치되어 박막 유기층(62)을 커버한다. 제2 박막 무기층(63)은 제1 박막 무기층(61) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 박막 무기층(63)은 수분이나 산소 등이 발광 패턴(EML)으로 유입되는 것을 방지한다. 제2 박막 무기층(63)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 박막 무기층(63)은 증착 공정을 통해 형성될 수 있다.
광 제어층(OSL)은 분할 패턴들(BM1, BM2), 컬러 필터들(CF), 컬러 제어층들(CCF), 분할 격벽(BMW), 및 복수 개의 캡핑층들(ENL1, ENL2)을 포함할 수 있다. 일 실시예에 따른 광 제어층(OSL)은 박막 봉지층(TFE) 상에 배치된 추가 분할 패턴(BP)을 더 포함할 수 있다. 광 제어층(OSL)에 포함된 구성들은 설명의 편의를 위해 베이스 기판(BS) 형성되는 순으로 설명하도록 한다.
제1 분할 패턴(BM1)은 베이스 기판(BS) 상에 배치될 수 있다. 제1 분할 패턴(BM1)은 화소 정의막(PDL)과 중첩할 수 있다.
제1 분할 패턴(BM1)은 컬러 필터들(CF)이 배치되는 제1 개구부가 정의될 수 있다. 이때, 개구부는 제1 분할 패턴(BM1)의 광학 성질에 따라 다르게 정의될 수 있다. 예를 들어, 제1 분할 패턴(BM1)은 어느 하나의 컬러 필터(CF)와 동시에 형성될 수 있으며, 이때, 동시 에 형성되는 영역에는 제1 개구부가 형성되지 않을 수 있다.
제2 분할 패턴(BM2)은 제1 분할 패턴(BM1) 상에 배치될 수 있다. 제2 분할 패턴(BM2)에는 제1 분할 패턴(BM1)에 정의된 제1 개구부와 중첩하는 제2 개구부가 정의된다. 제1 개구부의 면적은 제2 개구부의 면적보다 클 수 있다. 제2 분할 패턴(BM2)은 가시광선의 전 파장대를 대부분 차단하는 블랙 매트릭스일 수 있다.
일 실시예에 따른 표시 모듈(DM-1)은 적층된 제1 및 제2 분할 패턴들(BM1, BM2)을 포함함에 따라, 컬러 제어층들(CCF) 각각에 의해 제어된 서로 다른 광들의 혼색을 방지할 수 있다. 이에 따라, 색 재현성이 향상된 표시 패널(DP-1)을 제공할 수 있다.
컬러 필터들(CF)은 베이스 기판(BS) 상에 배치된다. 컬러 필터들(CF)은 서로 다른 파장대를 흡수하는 안료 및/또는 염료를 포함한다. 예를 들어, 제1 컬러 필터는 레드 컬러 필터이고, 제2 컬러 필터는 그린 컬러 필터이고, 제3 컬러 필터는 블루 컬러 필터일 수 있다.
컬러 필터들(CF)은 제1 및 제2 분할 패턴들(BM1, BM2)에 의해 정의된 개구부들 중 대응되는 개구부에 배치될 수 있다.
제1 캡핑층(ENL1)은 베이스 기판(BS) 상에 배치되어 컬러 필터들(CF)을 커버한다. 제1 캡핑층(ENL1)은 컬러 필터들(CF)에 공통적으로 배치될 수 있다. 제1 캡핑층(ENL1)은 무기 물질을 포함할 수 있다. 예를 들어, 제1 캡핑층(ENL1)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드 중 어느 하나를 포함할 수 있다.
컬러 제어층들(CCF)은 제1 캡핑층(ENL1) 상에 배치될 수 있다. 컬러 제어층들(CCF) 중 적어도 하나는 발광 소자(OLED-1)에서 생성된 소스 광을 흡수한 후 소스 광의 컬러와 다른 컬러의 광을 생성할 수 있다. 또한, 컬러 제어층들(CCF) 중 하나는 입사된 소스광을 투과시킬 수 있다.
소스 광의 컬러와 다른 컬러의 공을 생성하는 컬러 제어층들(CCF)은 베이스 수지 및 베이스 수지에 혼합된(또는 분산된) 양자점들(Quantum Dot)을 포함할 수 있다. 나머지 컬러 제어층(CCF)은 산란입자(산란체)를 포함함 할 수 있다. 산란 입자는 티타늄 옥사이드 또는 실리카계 나노 입자 등일 수 있다.
제2 캡핑층(ENL2)은 컬러 제어층들(CCF)을 개별적으로 밀봉할 수 있다. 예를 들어, 제2 분할 패턴(BM2)과 중첩하는 영역에서 제1 캡핑층(ENL1)과 제2 캡핑층(ENL2)은 서로 접촉하여, 대응되는 컬러 제어층들(CCF)을 밀봉할 수 있다.
제2 캡핑층(ENL2)은 무기 물질을 포함할 수 있다. 예를 들어, 제2 캡핑층(ENL2)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드 중 어느 하나를 포함할 수 있다.
분할 격벽(BMW)은 제2 캡핑층(ENL2) 상에 배치될 수 있다. 분할 격벽(BMW)은 제2 캡핑층(ENL2) 중 제2 분할 패턴(BM2)과 중첩하는 제2 캡핑층(ENL2) 상에 배치될 수 있다. 분할 격벽(BMW)의 일 부분은 제2 캡핑층(ENL2)에 의해 커버될 수 있다. 분할 격벽(BMW)은 광을 흡수하는 성분을 포함할 수 있다.
일 실시예에 따른 광 제어층(OLS)은 표시 패널(DP-1)과 소정의 공간을 두고 이격될 수 있다. 상기 공간은 빈 공간으로 제공되거나, 불활성기체로 충진될 수 있다.
본 실시예에 따른 광 제어층(OLS)은 추가 분할 패턴(BP)을 더 포함할 수 있다. 분할 패턴(BP)은 박막 봉지층(TFE) 상에 배치될 수 있다. 추가 분할 패턴(BP)은 분할 격벽(BMW)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 추가 분할 패턴(BP)은 생략될 수 있다.
도 8은 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다. 도 9는 도 8의 I'-I를 따라 절단한 표시 패널의 단면도이다. 도 10은 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다. 도 11은 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다. 도 12는 도 8과 대응되는 영역에 대한 표시 패널의 단면도이다.
도 8에서 설명할 보조 전극(MTL)은 도 2 내지 도 4에서 설명한 표시 패널(DP) 및 도 5 내지 도 7에서 설명한 표시 패널(DP-1)에 적용될 수 있다.
도 9 내지 도 11에서 설명할 표시 패널에 관한 실시예들은 도 4에서 설명한 표시 패널(DP)과 대응될 수 있으며, 도 12에서 설명할 표시 패널에 관한 실시예는 도 7에서 설명한 표시 패널(DP-1)과 대응될 수 있다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 표시 패널(DP)은 베이스층(BL)의 내부에 배치된 보상 전극(MTL)을 포함할 수 있다. 도 8에는 평면상에서 베이스층(BL)에 배치된 보상 전극(MTL)의 형상을 도시하였다.
일 실시예에 따른 보상 전극(MTL)은 액티브 영역(AA)과 중첩하는 보상 패턴(CSP) 및 주변 영역(NAA)과 중첩하는 컨택 패턴(CNP)을 포함할 수 있다.
보상 패턴(CSP)은 제1 패턴들(C1-Cn) 및 제2 패턴들(R1-Rm)을 포함할 수 있다. 제1 패턴들(C1-Cn) 각각은 제1 방향(DR1)을 따라 연장되고 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 제2 패턴들(R1-Rm) 각각은 제2 방향(DR2)을 따라 연장되고 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다. 보상 패턴(CSP)은 대응되는 제1 패턴들(C1-Cn)과 제2 패턴들(R1-Rm)이 서로 교차하여 정의되고 액티브 영역(AA)과 중첩하는 패턴 개구부들(M-OP)이 정의될 수 있다. 일 실시예에 따르면 보상 패턴(CSP)은 액티브 영역(AA) 내에서 메쉬 형상 또는 격자 형상을 가질 수 있다.
컨택 패턴(CNP)는 메인 패턴(SRP) 및 서브 패턴(DMP)을 포함할 수 있다. 메인 패턴(SRP)은 주변 영역(NAA)과 중첩하고, 액티브 영역(AA)을 둘러쌀 수 있다. 일 실시예에 따른 메인 패턴(SRP)은 액티브 영역(AA)과 주변 영역(NAA)의 경계에 대응되는 형상인 사각 형상을 가질 수 있다.
메인 패턴(SRP)은 제1 내지 제4 측부들(P1-P4)을 포함할 수 있다. 제1 및 제2 측부들(P1, P2) 각각은 제2 방향(DR2)을 따라 연장되고, 액티브 영역(AA)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제3 및 제4 측부들(P3, P4) 각각은 제1 방향(DR1)을 따라 연장되고, 액티브 영역(AA)을 사이에 두고 제2 방향(DR2)을 따라 서로 이격될 수 있다. 제3 및 제4 측부들(P3, P4) 각각의 일단은 제1 및 제2 측부들(P1, P2) 각각의 일단에 연결되고, 제3 및 제4 측부들(P3, P4) 각각의 타단은 제1 및 제2 측부들(P1, P2) 각각의 타단에 연결될 수 있다.
제1 패턴들(C1-Cn) 각각의 일단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 제1 측부(P1)에 연결될 수 있다. 제1 패턴들(C1-Cn) 각각의 타단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 제2 측부(P2)에 연결될 수 있다. 제2 패턴들(R1-Rm) 각각의 일단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 제3 측부(P3)에 연결될 수 있다. 제2 패턴들(R1-Rm) 각각의 타단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 제4 측부(P4)에 연결될 수 있다.
일 실시예에 따른 컨택 패턴(CNP)은 메인 패턴(SRP)의 일 부분으로부터 돌출된 서브 패턴(DMP)을 더 포함할 수 있다. 서브 패턴(DMP)은 메인 패턴(SRP)의 일 부분으로부터 액티브 영역(AA)에서 멀어지는 방향으로 돌출될 수 있다.
메인 패턴(SRP)의 상기 일 부분이 연장된 방향, 즉, 제2 측부(P2)의 일 부분이 연장된 제2 방향(DR2)에서 서브 패턴(DMP)의 폭은 액티브 영역(AA)에서 멀어질수록 감소할 수 있다. 이에 따라, 서브 패턴(DMP)은 사다리꼴 형상을 가질 수 있다.
서브 패턴(DMP)은 표시 패널(DP)에 배치된 패드들 중 제2 전원 전압(ELVSS, 도 3b)을 제공하는 패드와 인접하게 배치될 수 있다. 도 8에는 서브 패턴(DMP)이 제2 측부(P2)의 일 부분으로부터 돌출된 것을 도시하였으나, 이에 한정되는 것은 아니며, 서브 패턴(DMP)은 제2 전원 전압(ELVSS, 도 3b)을 제공하는 패드와 인접 하게 배치된 것이면 어느 하나의 위치로 한정되지 않는다.
설명의 편의를 위하여 보상 전극(MTL)을 액티브 영역(AA)과 중첩하는 보상 패턴(CSP) 및 주변 영역(NAA)과 중첩하는 컨택 패턴(CNP)으로 구분하여 설명하였으나, 실질적으로 보상 패턴(CSP)과 컨택 패턴(CNP)은 일체의 패턴으로 제공될 수 있다.
일 실시예에 따른 보상 전극(MTL)은 순차 적층된 하부층, 중간층, 및 상부층을 포함할 수 있다. 중간층의 두께는 하부층의 두께 및 상부층의 두께보다 두꺼울 수 있다. 예를 들어, 하부층 및 상부층 각각은 200um이상 600um 이하의 두께를 갖고, 중간층은 4000um이상 8000um이하의 두께를 가질 수 있다. 하부층 및 상부층 각각은 티타늄을 포함하고, 중간층은 알루미늄을 포함할 수 있다.
도 9를 참조하면, 베이스층(BL)은 순차 적층된 제1 유기층(PI1), 제1 배리어층(BA1), 제2 유기층(PI2), 및 제2 배리어층(BA2)을 포함할 수 있다. 일 실시예에 따른 보상 전극(MTL)은 베이스층(BL) 내부에 배치될 수 있다. 예를 들어, 보상 전극(MTL)은 제1 배리어층(BA1) 상에 배치되고 제2 유기층(PI2)에 의해 커버될 수 있다.
본 실시예에서 보상 전극(MTL)은 주변 영역(NAA)에서 제2 전극(CE)과 전기적으로 연결될 수 있다. 제2 전극(CE)은 액티브 영역(AA)뿐만 아니라 주변 영역(NAA)의 전 영역에 걸쳐 형성될 수 있다. 도 8에는 주변 영역(NAA)에서 보상 전극(MTL)과 제2 전극(CE)이 연결되는 영역을 접속 영역(CNA)으로 도시하였다.
일 실시예에 따른 표시 패널(DP)은 주변 영역(NAA)에 배치된 제1 보상 연결 전극(BRE1), 제2 보상 연결 전극(BRE2), 및 더미 전극(AD-D)을 더 포함할 수 있다.
제2 전극(CE)은 주변 영역(NAA)에서 제1 보상 연결 전극(BRE1), 제2 보상 연결 전극(BRE2), 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다. 제2 전극(CE)은 박막 봉지층(TFE)의해 커버될 수 있다.
제1 보상 연결 전극(BRE1)은 도 4에서 설명한 제1 연결 전극(CNE1)과 동일층 상에 배치될 수 있다. 즉, 제1 보상 연결 전극(BRE1)은 제5 절연층(50) 상에 배치되고 제6 절연층(60)에 의해 커버될 수 있다. 제1 보상 연결 전극(BRE1)은 제1 내지 제5 절연층(10-50), 버퍼층(BFL), 배리어층(BI), 제2 배리어층(BA2), 및 제2 유기층(PI2)이 관통된 제1 보상 컨택홀(CND1)을 통해 보상 전극(MTL)과 연결될 수 있다.
제2 보상 연결 전극(BRE2)은 도 4에서 설명한 제2 연결 전극(CNE2)과 동일층 상에 배치될 수 있다. 즉, 제2 보상 연결 전극(BRE2)은 제6 절연층(60) 상에 배치되고 제7 절연층(70)에 의해 커버될 수 있다. 제2 보상 연결 전극(BRE2)은 제6 절연층(60)이 관통된 제2 보상 컨택홀(CND2)을 통해 제1 보상 연결 전극(BRE1)과 연결될 수 있다.
더미 전극(AE-D)은 주변 영역(NAA)으로 연장된 제2 전극(CE)과 보상 전극(MTL)의 전기적 연결을 위해 추가적으로 패터닝된 전극일 수 있다. 더미 전극(AE-D)은 도 4에서 설명한 제1 전극(AE)과 동일 물질을 포함하고 동일 공정에 의해 형성될 수 있다. 따라서, 더미 전극(AE-D)은 제7 절연층(70) 상에 배치되고 화소 정의막(PDL)으로부터 노출될 수 있다. 더미 전극(AE-D)은 제7 절연층(70)이 관통된 제3 보상 컨택홀(CND3)을 통해 제2 보상 연결 전극(BRE2)과 연결될 수 있다.
일 실시예에 따른 제2 전극(CE)은 주변 영역(NAA)에서 더미 전극(AE-D)과 접촉할 수 있다. 이에 따라, 제2 전극(CE)은 주변 영역(NAA)에서 제1 보상 연결 전극(BRE1), 제2 보상 연결 전극(BRE2), 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 주변 영역(NAA)에서 제2 전극(CE)은 보상 전극(MTL)과 직접 연결될 수 있다.
보상 전극(MTL)은 제2 전극(CE)에 제공되는 제2 전원 전압(ELVSS, 도 3b 참조)을 저장하는 기능을 할 수 있다. 제2 전극(CE)은 보상 전극(MTL)과 연결됨에 따라 실질적으로 복층 구조를 갖고 이에 따라 표시 패널(DP)은 저저항화된 제2 전극(CE)을 포함하는 발광 소자(OLED)를 제공할 수 있다.
본 발명에 따른 표시 패널(DP)은 제2 전극(CE)이 액티브 영역(AA)의 전 영역에 걸쳐 메쉬 형상 또는 격자 형상으로 배치된 보상 전극(MTL)과 전기적으로 연결됨에 따라, 액티브 영역(AA)의 전 영역에 걸쳐 균일한 제2 전원 전압(ELVSS)을 화소들에 공급할 수 있다. 이에 따라, 액티브 영역(AA)의 전 영역에 걸쳐 휘도가 균일한 표시 패널(DP)을 제공할 수 있다.
또한, 주변 영역(NAA)에서 제2 전극(CE)과 보상 전극(MTL)을 연결시킴에 따라, 액티브 영역(AA) 내에서 제2 전극(CE)과 보상 전극(MTL)을 연결시키기 위한 별도의 공간 및 공정(예를 들어, 레이저를 통한 드릴링 공정 등)이 생략될 수 있다.
도 10을 참조하면, 일 실시예에 따른 표시 패널(DP-A)은 주변 영역(NAA)에 배치된 제3 보상 연결 전극(BRE3) 및 더미 전극(AD-D)을 더 포함할 수 있다. 액티브 영역(AA)에서 표시 패널(DP-A)의 적층 구조는 도 4에서 설명한 표시 패널(DP)의 적층 구조와 동일할 수 있다.
제2 전극(CE)은 주변 영역(NAA)에서 제3 보상 연결 전극(BRE3) 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다. 제2 전극(CE)은 박막 봉지층(TFE)의해 커버될 수 있다.
제3 보상 연결 전극(BRE3)은 도 4에서 설명한 제1 연결 전극(CNE1)과 동일층 상에 배치될 수 있다. 즉, 제3 보상 연결 전극(BRE3)은 제5 절연층(50) 상에 배치되고 제6 절연층(60)에 의해 커버될 수 있다. 제3 보상 연결 전극(BRE3)은 제1 내지 제5 절연층(10-50), 버퍼층(BFL), 배리어층(BI), 제2 배리어층(BA2), 및 제2 유기층(PI2)이 관통된 제1 보상 컨택홀(CND1)을 통해 보상 전극(MTL)과 연결될 수 있다.
더미 전극(AE-D)은 주변 영역(NAA)으로 연장된 제2 전극(CE)과 보상 전극(MTL)의 전기적 연결을 위해 추가적으로 패터닝된 전극일 수 있다. 더미 전극(AE-D)은 도 4에서 설명한 제1 전극(AE)과 동일 물질을 포함하고 동일 공정에 의해 형성될 수 있다. 따라서, 더미 전극(AE-D)은 제7 절연층(70) 상에 배치되고 화소 정의막(PDL)으로부터 노출될 수 있다. 더미 전극(AE-D)은 제6 절연층(60) 및 제7 절연층(70)이 관통된 제2 보상 컨택홀(CND2)을 통해 제3 보상 연결 전극(BRE3)과 연결될 수 있다.
일 실시예에 따른 제2 전극(CE)은 주변 영역(NAA)에서 더미 전극(AE-D)과 접촉할 수 있다. 이에 따라, 제2 전극(CE)은 주변 영역(NAA)에서 제3 보상 연결 전극(BRE3) 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다.
도 11을 참조하면, 일 실시예에 따른 표시 패널(DP-B)은 주변 영역(NAA)에 배치된 제4 보상 연결 전극(BRE4) 및 더미 전극(AD-D)을 더 포함할 수 있다. 액티브 영역(AA)에서 표시 패널(DP-B)의 적층 구조는 도 4에서 설명한 표시 패널(DP)의 적층 구조와 동일할 수 있다.
제2 전극(CE)은 주변 영역(NAA)에서 제4 보상 연결 전극(BRE4) 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다.
제4 보상 연결 전극(BRE4)은 도 4에서 설명한 제2 연결 전극(CNE2)과 동일층 상에 배치될 수 있다. 즉, 제4 보상 연결 전극(BRE4)은 제6 절연층(60) 상에 배치되고 제7 절연층(70)에 의해 커버될 수 있다. 제4 보상 연결 전극(BRE4)은 제1 내지 제6 절연층(10-60), 버퍼층(BFL), 배리어층(BI), 제2 배리어층(BA2), 및 제2 유기층(PI2)이 관통된 제1 보상 컨택홀(CND1)을 통해 보상 전극(MTL)과 연결될 수 있다.
더미 전극(AE-D)은 주변 영역(NAA)으로 연장된 제2 전극(CE)과 보상 전극(MTL)의 전기적 연결을 위해 추가적으로 패터닝된 전극일 수 있다. 더미 전극(AE-D)은 도 4에서 설명한 제1 전극(AE)과 동일 물질을 포함하고 동일 공정에 의해 형성될 수 있다. 따라서, 더미 전극(AE-D)은 제7 절연층(70) 상에 배치되고 화소 정의막(PDL)으로부터 노출될 수 있다. 더미 전극(AE-D)은 제7 절연층(70)이 관통된 제2 보상 컨택홀(CND2)을 통해 제4 보상 연결 전극(BRE4)과 연결될 수 있다.
일 실시예에 따른 제2 전극(CE)은 주변 영역(NAA)에서 더미 전극(AE-D)과 접촉할 수 있다. 이에 따라, 제2 전극(CE)은 주변 영역(NAA)에서 제4 보상 연결 전극(BRE4) 및 더미 전극(AE-D)을 통해 보상 전극(MTL)과 연결될 수 있다.
도 12을 참조하면, 일 실시예에 따른 표시 패널(DP-1)은 주변 영역(NAA)에 배치된 제5 보상 연결 전극(BRE5) 및 더미 전극(AD-D)을 더 포함할 수 있다. 액티브 영역(AA)에서 표시 패널(DP-1)의 적층 구조는 도 7에서 설명한 표시 패널(DP-1)의 적층 구조와 동일할 수 있다.
제2 전극(CE)은 주변 영역(NAA)에서 제5 보상 연결 전극(BRE5) 및 더미 전극(AE-D)을 통해 보상 전극(MTL-1)과 연결될 수 있다. 제2 전극(CE)은 박막 봉지층(TFE)의해 커버될 수 있다.
제5 보상 연결 전극(BRE5)은 도 7에서 설명한 소스 전극(SE) 및 드레인 전극(DE)과 동일층 상에 배치될 수 있다. 즉, 제5 보상 연결 전극(BRE5)은 제3 절연층(30) 상에 배치되고 제4 절연층(40)에 의해 커버될 수 있다. 제5 보상 연결 전극(BRE5)은 제1 내지 제3 절연층(10-30), 제2 배리어층(BA2), 및 제2 유기층(PI2)이 관통된 제1 보상 컨택홀(CND1)을 통해 보상 전극(MTL-1)과 연결될 수 있다.
더미 전극(AE-D)은 주변 영역(NAA)으로 연장된 제2 전극(CE)과 보상 전극(MTL)의 전기적 연결을 위해 추가적으로 패터닝된 전극일 수 있다. 더미 전극(AE-D)은 도 7에서 설명한 제1 전극(AE)과 동일 물질을 포함하고 동일 공정에 의해 형성될 수 있다. 따라서, 더미 전극(AE-D)은 제5 절연층(50) 상에 배치되고 화소 정의막(PDL)으로부터 노출될 수 있다. 더미 전극(AE-D)은 제4 절연층(40) 및 제5 절연층(50)이 관통된 제2 보상 컨택홀(CND2)을 통해 제5 보상 연결 전극(BRE5)과 연결될 수 있다.
일 실시예에 따른 제2 전극(CE)은 주변 영역(NAA)에서 더미 전극(AE-D)과 접촉할 수 있다. 이에 따라, 제2 전극(CE)은 주변 영역(NAA)에서 제5 보상 연결 전극(BRE5) 및 더미 전극(AE-D)을 통해 보상 전극(MTL-1)과 연결될 수 있다.
도 13은 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다. 도 14는 본 발명의 일 실시예에 따른 베이스층 상에 배치된 보상 전극의 평면도이다. 도 8에서 설명한 구성과 동일/유사한 구성에 대하 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다.
도 13을 참조하면, 일 실시예에 따른 보상 전극(MTL-A)은 액티브 영역(AA)과 중첩하는 보상 패턴(CSP) 및 주변 영역(NAA)과 중첩하는 컨택 패턴(CNP)을 포함할 수 있다.
일 실시예에 따른 베이스층(BL)은 세로 방향 즉, 제1 방향(DR1)으로 연장된 장변들 및 가로 방향 즉, 제2 방향(DR2)으로 연장된 단변들을 포함할 수 있다.
보상 패턴(CSP)은 제1 패턴들(C1-Cn)을 포함할 수 있다. 제1 패턴들(C1-Cn) 각각은 제1 방향(DR1)을 따라 연장되고 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 제1 패턴들(C1-Cn)은 베이스층(BL)의 장변이 연장된 방향과 대응되도록 연장될 수 있다. 일 실시예에 따르면 보상 패턴(CSP)은 액티브 영역(AA) 내에서 복수의 라인 형상을 가질 수 있다.
컨택 패턴(CNP)는 메인 패턴(SRP) 및 서브 패턴(DMP)을 포함할 수 있다. 메인 패턴(SRP)은 주변 영역(NAA)과 중첩하고, 액티브 영역(AA)을 둘러쌀 수 있다. 일 실시예에 따른 메인 패턴(SRP)은 액티브 영역(AA)과 주변 영역(NAA)의 경계에 대응되는 형상인 사각 형상을 가질 수 있다.
제1 패턴들(C1-Cn) 각각의 일단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 일 측부에 연결될 수 있다. 메인 패턴(SRP)의 일 측부는 베이스층(BL)의 단변이 연장된 제2 방향(DR2)과 동일 방향으로 연장될 수 있다. 제1 패턴들(C1-Cn) 각각의 타단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 타 측부에 연결될 수 있다. 타 측부는 액티브 영역(AA)을 사이에 두고 상기 일 측부와 제1 방향(DR1)으로 이격될 수 있다.
일 실시예에 따른 컨택 패턴(CNP)은 메인 패턴(SRP)의 일 부분으로부터 돌출된 서브 패턴(DMP)을 더 포함할 수 있다. 서브 패턴(DMP)은 메인 패턴(SRP)의 일 부분으로부터 액티브 영역(AA)에서 멀어지는 방향으로 돌출될 수 있다. 일 실시예에 따른 서브 패턴(DMP)은 베이스층(BL)의 단변과 인접한 영역에 배치될 수 있다.
도 14을 참조하면, 일 실시예에 따른 보상 전극(MTL-B)은 액티브 영역(AA)과 중첩하는 보상 패턴(CSP) 및 주변 영역(NAA)과 중첩하는 컨택 패턴(CNP)을 포함할 수 있다.
일 실시예에 따른 베이스층(BL)은 가로 방향 즉, 제2 방향(DR2)으로 연장된 장변들 및 세로 방향 즉, 제1 방향(DR1)으로 연장된 단변들을 포함할 수 있다.
보상 패턴(CSP)은 제1 패턴들(R1-Rm)을 포함할 수 있다. 제1 패턴들(R1-Rm) 각각은 제2 방향(DR2)을 따라 연장되고 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다. 제1 패턴들(R1-Rm)은 베이스층(BL)의 장변이 연장된 방향과 대응되도록 연장될 수 있다. 일 실시예에 따르면 보상 패턴(CSP)은 액티브 영역(AA) 내에서 복수의 라인 형상을 가질 수 있다.
컨택 패턴(CNP)는 메인 패턴(SRP) 및 서브 패턴(DMP)을 포함할 수 있다. 메인 패턴(SRP)은 주변 영역(NAA)과 중첩하고, 액티브 영역(AA)을 둘러쌀 수 있다. 일 실시예에 따른 메인 패턴(SRP)은 액티브 영역(AA)과 주변 영역(NAA)의 경계에 대응되는 형상인 사각 형상을 가질 수 있다.
제1 패턴들(R1-Rm) 각각의 일단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 일 측부에 연결될 수 있다. 메인 패턴(SRP)의 일 측부는 베이스층(BL)의 단변이 연장된 제1 방향(DR1)과 동일 방향으로 연장될 수 있다. 제1 패턴들(R1-Rm) 각각의 타단은 주변 영역(NAA)으로 연장되어 메인 패턴(SRP)의 타 측부에 연결될 수 있다. 타 측부는 액티브 영역(AA)을 사이에 두고 상기 일 측부와 제2 방향(DR2)으로 이격될 수 있다.
일 실시예에 따른 컨택 패턴(CNP)은 메인 패턴(SRP)의 일 부분으로부터 돌출된 서브 패턴(DMP)을 더 포함할 수 있다. 서브 패턴(DMP)은 메인 패턴(SRP)의 일 부분으로부터 액티브 영역(AA)에서 멀어지는 방향으로 돌출될 수 있다. 일 실시예에 따른 서브 패턴(DMP)은 베이스층(BL)의 장변과 인접한 영역에 배치될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
BL: 베이스층 CP-CL: 회로층
DP-OL: 소자층 TFE: 박막 봉지층
OLED: 발광 소자 EML: 발광 패턴
AE: 제1 전극 CE: 제2 전극
BML: 차광 패턴 MTL: 보상 전극
CSP: 보상 패턴 CNP: 컨택 패턴
SRP: 메인 패턴 DMP: 서브 패턴

Claims (20)

  1. 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 베이스층;
    상기 액티브 영역과 중첩하는 보상 패턴 및 상기 보상 패턴과 연결되고 상기 주변 영역과 중첩하는 컨택 패턴을 포함하고, 상기 베이스층의 내부에 배치된 보상 전극;
    상기 베이스층 상에 배치된 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터와 연결된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하고,
    상기 제2 전극은 상기 액티브 영역 및 상기 주변 영역과 중첩하고, 상기 주변 영역에서 상기 컨택 패턴과 연결된 표시 패널.
  2. 제1 항에 있어서,
    상기 컨택 패턴은 상기 액티브 영역을 둘러싸는 표시 패널.
  3. 제1 항에 있어서,
    상기 보상 패턴은 각각이 제1 방향을 따라 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격된 제1 패턴들을 포함하는 표시 패널.
  4. 제3 항에 있어서,
    상기 보상 패턴은 각각이 상기 제2 방향을 따라 연장되어 대응되는 상기 제1 패턴들과 교차하고, 상기 제1 방향을 따라 이격된 제2 패턴들을 더 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 패턴들 각각의 일단은 상기 컨택 패턴 중 상기 제2 방향으로 연장된 제1 측부에 연결되고, 상기 제1 패턴들 각각의 타단은 상기 컨택 패턴 중 상기 제2 방향으로 연장되고 상기 제1 측부와 상기 제1 방향을 따라 이격된 제2 측부에 연결되고,
    상기 제2 패턴들 각각의 일단은 상기 컨택 패턴 중 상기 제1 방향으로 연장되고 상기 제1 측부 및 상기 제2 측부 각각의 일단에 연결된 제3 측부에 연결되고, 상기 제2 패턴들 각각의 타단은 상기 컨택 패턴 중 상기 제1 방향으로 연장되고 상기 제1 측부 및 상기 제2 측부 각각의 타단에 연결된 제4 측부에 연결된 표시 패널.
  6. 제4 항에 있어서,
    상기 보상 패턴은 상기 제1 패턴들 및 상기 제2 패턴들이 서로 교차되어 정의되고 상기 액티브 영역과 중첩하는 패턴 개구부들을 포함하는 표시 패널.
  7. 제1 항에 있어서,
    상기 컨택 패턴은 상기 액티브 영역을 둘러싸는 메인 패턴 및 상기 메인 패턴의 일 부분으로부터 상기 액티브 영역에서 멀어지는 방향으로 돌출된 서브 패턴을 포함하는 표시 패널.
  8. 제7 항에 있어서,
    상기 일 부분이 연장된 방향에서 상기 서브 패턴의 폭은 상기 액티브 영역에서 멀어질수록 감소하는 표시 패널.
  9. 제1 항에 있어서,
    상기 베이스층은 순차 적층된 제1 유기층, 제1 배리어층, 제2 유기층, 및 제2 배리어층을 포함하는 표시 패널.
  10. 제9 항에 있어서,
    상기 보상 전극은, 상기 제1 배리어층 상에 배치되고 상기 제2 유기층에 의해 커버되는 표시 패널.
  11. 제10 항에 있어서,
    상기 제1 유기층 및 상기 제2 유기층 각각은 폴리이미드를 포함하는 표시 패널.
  12. 제10 항에 있어서,
    상기 제1 배리어층 및 상기 제2 배리어층 각각은 실리콘옥사이드를 포함하는 표시 패널.
  13. 제1 항에 있어서,
    상기 보상 전극은 순차 적층된 하부층, 중간층, 및 상부층을 포함하고,
    상기 중간층의 두께는 상기 하부층의 두께 및 상기 상부층의 두께보다 두꺼운 표시 패널.
  14. 제13 항에 있어서,
    상기 하부층 및 상기 상부층 각각은 티타늄을 포함하고, 상기 중간층은 알루미늄을 포함하는 표시 패널.
  15. 제1 항에 있어서,
    상기 주변 영역에서 상기 제2 전극과 직접 접촉하고, 상기 제1 전극과 동일층 상에 배치된 더미 전극을 더 포함하는 표시 패널.
  16. 제15 항에 있어서,
    상기 트랜지스터 상에 배치된 제1 중간 절연층 및 상기 액티브 영역과 중첩하고 상기 제1 중간 절연층 상에 배치되고 상기 제1 전극 및 상기 적어도 하나의 트랜지스터와 연결된 제1 연결 전극을 더 포함하는 표시 패널.
  17. 제16 항에 있어서,
    상기 주변 영역과 중첩하고, 상기 제1 연결 전극과 동일층 상에 배치되고, 상기 더미 전극 및 상기 보상 전극과 연결된 제1 보상 연결 전극을 더 포함하는 표시 패널.
  18. 제17 항에 있어서,
    상기 제1 중간 절연층 상에 배치된 제2 중간 절연층 및 상기 액티브 영역과 중첩하고 상기 제2 중간 절연층 상에 배치되고 상기 제1 전극 및 상기 제1 연결 전극과 연결된 제2 연결 전극을 더 포함하는 표시 패널.
  19. 제18 항에 있어서,
    상기 주변 영역과 중첩하고, 상기 제2 연결 전극과 동일층 상에 배치되고, 상기 더미 전극 및 상기 제1 보상 연결 전극과 연결된 제2 보상 연결 전극을 더 포함하는 표시 패널.
  20. 제1 항에 있어서,
    상기 적어도 하나의 트랜지스터는 소스, 액티브, 드레인, 및 상기 액티브와 중첩하는 게이트를 포함하고,
    상기 액티브와 중첩하고, 상기 베이스층 상에 배치된 차광 패턴을 더 포함하는 표시 패널.
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