KR20240010324A - 반도체 장치 제조 방법 - Google Patents

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KR20240010324A
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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 하부 구조물 상에 제1 두께로 포토레지스트 층을 형성하고, 상기 포토레지스트 층의 일부 영역을 노광하여 상기 포토레지스트 층에 노광부 및 비노광부를 형성하고, 상기 포토레지스트 층을 에치백하여, 상기 제1 두께보다 작은 제2 두께를 갖도록 두께가 감소된 포토레지스트 층을 형성하고, 상기 두께가 감소된 포토레지스트 층의 상기 노광부 또는 상기 비노광부를 제거하여 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.

Description

반도체 장치 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 포토 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 예를 들어, 디램(DRAM)에서, 크기가 축소된 구성요소들(elements)을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 포토레지스트 패턴의 산포를 향상시킴과 동시에, 포토레지스트 패턴의 무너짐을 방지하는 포토리소그래피 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하부 구조물 상에 제1 두께로 포토레지스트 층을 형성하고, 상기 포토레지스트 층의 일부 영역을 노광하여 상기 포토레지스트 층에 노광부 및 비노광부를 형성하고, 상기 포토레지스트 층을 에치백하여, 상기 제1 두께보다 작은 제2 두께를 갖도록 두께가 감소된 포토레지스트 층을 형성하고, 상기 두께가 감소된 포토레지스트 층의 상기 노광부 또는 상기 비노광부를 제거하여 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하부 구조물을 스피너에 로딩하고, 상기 하부 구조물 상에 포토레지스트 층을 형성하고, 상기 하부 구조물을 상기 스피너로부터 언로딩하여 스캐너에 로딩하고, 노광 공정을 통해 상기 포토레지스트 층의 제1 영역 및 제2 영역에 각각 노광부 및 비노광부를 형성하고, 상기 하부 구조물을 상기 스캐너로부터 언로딩하여 상기 스피너에 로딩하고, 상기 포토레지스트 층을 부분 식각하여 상기 포토레지스트 층의 두께를 낮추고, 상기 두께가 낮아진 포토레지스트 층의 상기 비노광부를 제거하여 기둥 모양의 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 활성 영역들을 포함하는 기판을 형성하고, 상기 기판 상에 상기 활성 영역들을 가로지르는 워드 라인들을 형성하고, 상기 기판 상에 상기 워드 라인들과 교차하며 상기 활성 영역들의 제1 불순물 영역들과 연결되는 비트 라인들을 형성하고, 서로 인접하는 상기 비트 라인들 사이에 상기 활성 영역들의 제2 불순물 영역들과 연결되는 하부 도전 패턴들을 형성하고, 상기 하부 도전 패턴들과 전기적으로 연결되는 상부 도전 패턴들을 형성하는 것을 포함할 수 있다. 상부 도전 패턴들을 형성하는 것은, 상기 하부 도전 패턴들을 덮는 상부 도전 층을 형성하고, 상기 상부 도전 층 상에 제1 두께의 포토레지스트 층을 형성하고, 노광 공정을 통해 상기 포토레지스트 층의 제1 영역 및 제2 영역에 각각 노광부 및 비노광부를 형성하고, 상기 포토레지스트 층이 상기 제1 두께보다 작은 제2 두께를 갖도록 상기 포토레지스트 층을 에치백하고, 상기 포토레지스트 층의 상기 비노광부를 선택적으로 제거하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 도전 층을 상기 상부 도전 패턴들로 분리하는 개구부를 형성하고, 상기 개구부 내에 절연 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 포토레지스트 층의 노광(exposing) 공정과 현상(developing) 공정 사이에, 포토레지스트 층의 에치백(etchback) 공정을 수행하여, 포토레지스트 패턴의 분포의 균일성을 향상시킴과 동시에 포토레지스트 패턴의 무너짐을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 공정 흐름도이다.
도 2a 내지 도 2f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 공정 흐름도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 레이아웃도이다.
도 5 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 공정 흐름도이고, 도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 포토리소그래피(Photolithograpy) 공정을 포함할 수 있다. 예를 들어, 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하부 구조물을 형성하는 것(S10), 하부 구조물 상에 포토레지스트 층을 형성하는 것(S11), 포토레지스트 층을 노광하는 것(S12), 포토레지스트 층을 에치백하는 것(S13), 포토레지스트 층을 현상하는 것(S14), 및 후속 공정을 진행하는 것(S15)을 포함할 수 있다.
도 1 및 도 2a를 참조하면, 하부 구조물을 형성할 수 있다(S11).
하부 구조물은 형성하는 것은, 기판(10) 상에 대상 층(11)을 형성하는 것을 포함할 수 있다. 기판(10)의 종류는 제한되지 않는다. 예시적인 실시예들에서, 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(10)은 예를 들어, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
대상 층(11)은 포토레지스트 패턴으로부터 이미지가 전사되어 대상 패턴(도 2f의 EP)으로 변환되는 층을 일 수 있다. 대상 층(11)의 종류는 제한되지 않는다. 예시적인 실시예들에서, 대상 층(11)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질로 형성될 수 있다. 다른 실시예들에서, 대상 층(11)은 금속, 금속 질화물, 금속 실리사이드, 금속 실리사이드 질화막 등과 같은 도전 물질로 형성되거나, 폴리실리콘과 같은 반도체 물질로 형성될 수 있다.
대상 층(11)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착 (Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 들 중 적어도 하나의 공정에 의해, 기판(10) 상에 형성될 수 있다.
도시하지 않았으나, 하부 구조물은 대상 층(11) 상에 반사 방지막을 더 형성할 수도 있다. 반사 방지막은 방향족 유기 물질(e.g., 페놀 수지, 노볼락 수지 등) 또는 무기 물질(e.g., 실리콘 산질화물 등)을 사용하여 형성될 수 있다. 반사 방지막은 스핀 코팅, 딥 코팅(dip coating), 스프레이 코팅(spray coating) 등의 막 도포 공정을 사용하여 형성될 수 있다.
도 1 및 도 2b를 참조하면, 하부 구조물 상에 포토레지스트 층(13)을 형성할 수 있다(S11).
포토레지스트 층(13)은 광이 조사되면 예를 들어, 화학 반응을 일으켜서 성질이 변하는 층일 수 있다. 포토레지스트 층(13)은 후술하는 현상 공정에 의해, 포토레지스트 패턴(도 2e의 PP)으로 변환되는 층일 수 있다. 포토레지스트 층(13)은 광이 조사된 부분이 현상액에 의해 제거되는 노광 특성을 갖는 포지티브형(Positive Type) 포토레지스트로 형성되거나, 광이 조사되지 않은 부분이 현상액에 의해 제거되는 노광 특성을 갖는 네거티브형(Negative Type) 포토레지스트로 형성될 수 있다. 예시적인 실시예들에서, 포토레지스트 층(13)은 네거티브형 포토레지스트 층일 수 있다.
포토레지스트 층(13)은 유기 포토레지스트를 포함할 수 있다. 예시적인 실시예들에서, 포토레지스트 층(13)은 고분자 수지, 감광성 화합물 및 베이스를 포함하는 화학증폭형(Chemically Amplified) 포토레지스트를 포함할 수 있다. 감광성 화합물은 광이 조사되면 산성 화합물로 분해되어 산을 발생시킬 수 있다. 감광성 화합물로부터 발생된 산에 의해 포토레지스트 층(13)을 구성하는 고분자 수지가 분해될 수 있다. 분해된 고분자 수지는 현상 공정에서 현상액에 의해 제거될 수 있다. 고분자는 예를 들어, 아크릴레이트, 스티렌 등이 사용될 수 있다. 베이스는 감광성 화합물에서 발생한 산이 광이 조사되지 않은 영역으로 퍼지는 것을 방지할 수 있다. 베이스는 비노광 영역에서 감광성 화합물에 의해 발생된 산을 중화시킬 수 있다.
다만, 포토레지스트 층(13)의 종류는 이에 한정되지 않는다. 다른 실시예들에서, 포토레지스트 층(13)은 극자외선(EUV) 포토 공정을 진행하기 위한 무기물 포토레지스트(inorganic photoresist)를 포함할 수 있다. 무기물 포토레지스트는 산화 금속, 예를 들어 주석 산화물(tin oxide, SnOx)을 포함할 수 있다.
포토레지스트 층(13)은 스핀 코팅(spin coating) 공정, 딥 코팅(dip coating) 공정, 스프레이 코팅(spray coating) 공정 등과 같은 막 도포 공정을 통해, 하부 구조물 상에 형성될 수 있다. 실시예들에 따라, 포토레지스트 조성물을 도포하여 예비 포토레지스트 막을 형성한 후, 베이킹(baking) 공정과 같은 경화 공정을 통해 포토레지스트 층(13)을 형성할 수도 있다.
포토레지스트 층(13)은 제1 두께(T1)로 형성될 수 있다. 예시적인 실시예들에서, 제1 두께(T1)는 약 400Å 내지 약 1000Å의 범위를 가질 수 있다. 포토레지스트 층(13)을 약 400Å 이상의 두께로 형성함에 따라, 포토레지스트 층(13)의 광효율이 증가할 수 있다. 본 명세서에서, '광효율'은 방사선의 도즈 당(per dose) 생성되는 산의 양을 의미할 수 있다. 포토레지스트 층(13)의 두께를 약 400Å 이상으로 형성하는 것에 의해, 각각의 광자(photon)가 생성하는 산의 양이 증가할 수 있다. 이에 따라, KrF, ArF 등의 광원에 비해 광자 수가 비교적 적은 EUV를 사용하는 경우에도 선폭 거칠기(Line Width Roughness, LWR)가 감소된 미세한 패턴을 구현할 수 있다. 포토레지스트 층(13)이 약 1000Å 이하의 두께로 형성하는 것에 의해, 후술하는 단계에서 포토레지스트 층(13)의 식각 단계에서 공정 부담을 완화할 수 있다.
실시예들에 따라, 하부 구조물과 포토레지스트 층(13) 사이에 접착 층(12)을 형성할 수도 있다. 접착 층(12)은 하부 구조물와 포토레지스트 층(13) 사이의 접착력 향상을 위해 형성되는 층일 수 있다.
도 1 및 도 2c를 참조하면, 포토레지스트 층(13)을 노광(expose)할 수 있다(S12).
포토레지스트 층(13) 상부에 포토 마스크(18)를 배치할 수 있다. 포토 마스크(18)는 포토레지스트 층(13)의 제1 영역(R1)을 노출시키는 투과부(OP)를 포함할 수 있다. 포토 마스크(18)는 포토레지스트 층(13)의 제1 영역(R1)을 노출시키되, 포토레지스트 층(13)의 제2 영역(R2)을 마스킹(masking)할 수 있다.
포토 마스크(18) 상부에 광원을 배치할 수 있다. 노광 공정에 의해, 포토레지스트 층(13)은 노광부(15) 및 비노광부(17)로 구분될 수 있다. 광원으로부터 방출된 광은, 포토 마스크(18)의 투과부(OP)를 통과하여, 포토레지스트 층(13)의 제1 영역(R1) 상에 조사될 수 있다. 포토레지스트 층(13)의 제1 영역(R1)은 광과 반응하여, 예를 들어 화학 구조가 변성될 수 있다. 이에 의해, 포토레지스트 층(13)의 제1 영역(R1)에 노광부(15)를 형성할 수 있다. 포토레지스트 층(13)의 제2 영역(R2)은 포토 마스크(18)에 의해 광이 차단될 수 있다. 포토레지스트 층(13)의 제2 영역(R2)은 광과 반응하지 않으며, 비노광부(17)를 구성할 수 있다. 노광부(15) 및 비노광부(17)는 실질적으로 동일한 높이, 예를 들어 제1 두께(T1)를 가질 수 있다.
노광 공정에 사용되는 광원의 종류는 제한되지 않는다. 예시적인 실시예들에서, 노광 공정에는 극자외선(EUV), ArF, KrF, 전자빔, I-line 등의 광원이 사용될 수 있다. EUV는 KrF, ArF 등의 광원에 비해 적은 수의 광자 수의 광자를 포함할 수 있다. 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 포토레지스트 층(13)의 두께를 충분히 크게 형성하여, 예를 들어 제1 두께(T1)로 형성하여, EUV 광원을 사용하는 경우에도 거칠기가 감소된 미세 패턴의 구현이 가능하다.
도 1 및 도 2d를 참조하면, 포토레지스트 층(13)을 부분 식각할 수 있다. 예를 들어, 포토레지스트 층(13)을 일정 두께(T)만큼 식각하여, 포토레지스트 층(13)의 두께를 제1 두께(T1)에서 제2 두께(T2)로 낮출 수 있다. 예시적인 실시예들에서, 포토레지스트 층(13)은 에치백(etchback) 공정에 의해 두께가 감소될 수 있다.
포토레지스트 층(13)의 두께를 제1 두께(도 2c의 T1)로 유지한 상태에서 포토레지스트 층(13)을 현상하는 경우, 포토레지스트 패턴의 높은 종횡비(aspect ratio)에 의해 포토레지스트 패턴의 무너짐(collapse)이 발생할 수 있다. 예를 들어, 현상 후의 세정에 사용되는 세정액의 표면 장력에 의해 포토레지스트 패턴이 무너짐이 발생할 수 있다. 특히, 패턴이 미세화됨에 따라 포토레지스트 패턴과 하부 구조물 사이의 접촉 면적이 적어지게 되면서, 패턴의 무너짐이 발생할 가능성이 높아질 수 있다. 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 노광 공정 후 현상 공정 전에 포토레지스트 층(13)의 두께를 제2 두께(T2)로 낮출 수 있다. 이에 의해, 포토레지스트 패턴의 선폭 거칠기를 개선하여 해상도를 향상시킴과 동시에, 포토레지스트 패턴의 무너짐을 방지하여 안정성을 향상시킬 수 있다.
포토레지스트 층(13)의 제2 두께(T2)는 약 250 이상 약 600 이하의 범위를 가질 수 있다. 포토레지스트 층(13)이 약 250 이상의 두께로 형성됨에 따라, 후술하는 후속 공정에서 포토레지스트 패턴으로서의 기능, 예를 들어 식각 마스크로서의 기능이 확보될 수 있다. 포토레지스트 층(13)이 약 600 이하의 두께로 형성됨에 따라, 포토레지스트 패턴의 종횡비(aspect ratio)가 낮아져, 포토레지스트 패턴의 쓰러짐을 방지할 수 있다.
노광 공정 전에는 포토레지스트 층(13)의 두께를 상대적으로 두껍게 하여 산(acid)의 확산을 촉진하고, 노광 공정 후 현상 공정 전에는 포토레지스트 층(13)의 두께를 상대적으로 얇게 하여 포토레지스트 패턴의 쓰러짐을 방지할 수 있다. 이에 의해, 포토리소그래피 공정의 해상도 및 패턴 안정성이 향상될 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 노광 후 베이크(Post Exposure Bake, 이하, 'PEB') 공정을 수행하는 것을 더 포함할 수 있다. PEB 공정은, 포토레지스트 층(13)의 표면을 평탄하게 만들고, 정재파(standing wave)를 줄이기 위해 수행되는 공정일 수 있다. PEB 공정에 의해, 노광 시 빛의 간섭(증폭과 감쇄)에 의해 감광 계면에 발생한 결이 제거될 수 있다. 이에 의해, 포토레지스트 층(13) 내의 경계 단면에 발생된 굴곡을 제거하여, 포토레지스트 패턴을 이용하여 진행하는 후속 공정의 정밀도를 향상시킬 수 있다. PEB 공정은, 포토레지스트 층(13)의 노광 후 에치백 전, 또는 포토레지스트 층(13)의 에치백 후 현상 전의 단계에서 수행될 수 있다.
도 1 및 도 2e를 참조하면, 포토레지스트 층을 현상(develop)할 수 있다(S14).
포토레지스트 층(13)의 비노광부(도 2d의 17)를 선택적으로 제거하고, 노광부(도 2d의 15)만을 잔존시킬 수 있다. 대상 층(12) 상에 잔존하는 노광부는 포토레지스트 패턴(PP)을 구성할 수 있다. 예시적인 실시예들에서, 포토레지스트 패턴(PP)은 네거티브 톤 현상(Negative Tone Development, NTD) 공정으로 형성될 수 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 포토레지스트 패턴(PP)은 포지티브 톤 현상(Positive Tone Development, PTD) 공정으로 형성될 수도 있다.
예시적인 실시예들에서, 포토레지스트 패턴(PP)은 복수의 기둥(pillar) 패턴들을 포함할 수 있다. 다만, 포토레지스트 패턴의 형상은 기둥 형상에 한정되지 않으며, 대상 층(11)에 전사하는 패턴에 따라 변경될 수 있다. 포토레지스트 패턴은 에치백 공정(도 2d)에 의해 제2 두께(T2)를 가지므로, 현상 공정에서 포토레지스트 패턴의 무너짐이 방지될 수 있다.
도 1 및 도 2f를 참조하면, 포토레지스트 패턴을 이용하여 후속 공정이 수행될 수 있다(S15).
예시적인 실시예들에서, 포토레지스트 패턴(도 2e의 PP)을 식각 마스크로 사용하여 대상 층(도 2e의 11)에 대한 식각 공정을 수행할 수 있다. 포토레지스트 패턴과 대상 층(도 2e의 11) 사이의 식각 선택비 등에 따라, 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다.
대상 층(도 2e의 11)의 식각 시, 접착 층(도 2e의 12)이 함께 식각될 수 있다. 대상 패턴(EP) 형성 후, 식각 마스크로 사용한 포토레지스트 패턴(도 2e의 PP) 및 접착 층(도 2e의 12)은 제거될 수 있다. 이에 의해, 기판(10) 상에 대상 패턴(EP)을 형성할 수 있다.
도 2f에서는 후속 공정의 예로서 식각 공정을 도시하였으나, 이에 한정되지 않는다. 다른 실시예들에서, 포토레지스트 패턴을 마스크로 사용하여, 이온 주입(ion implantation) 공정이 수행될 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 공정 흐름도이다. 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 포토리소그래피 공정은 턴 어라운드 타임(Turn Around Time, TAT)을 최소화하도록 수행될 수 있다. 예를 들어, 상술한 포토레지스트 층의 에치백 공정(도 2d)은 연속하는 공정들과 동일한 설비에서 진행되어, 이동을 최소화할 수 있다.
도 2a 내지 도 2f와 도 3을 함께 참조하면, 먼저 하부 구조물을 형성할 수 있다(도 2a; 도 3의 S10).
이후, 하부 구조물을 스피너에 로딩할 수 있다(도 3의 S16). 스피너에서 하부 구조물 상에 포토레지스트 층(13)을 형성할 수 있다(도 2b; 도 3의 S11).
이후, 하부 구조물을 스피너로부터 언로딩하여 스캐너로 로딩할 수 있다(도 3의 S17). 스캐너에서 포토레지스트 층(13)을 노광할 수 있다(도 2c; 도 3의 S12). 이에 의해, 포토레지스트 층(13)에 노광부(15) 및 비노광부(17)를 형성할 수 있다.
이후, 하부 구조물을 스캐너로부터 언로딩하여 다시 스피너에 로딩할 수 있다(도 3의 S18). 스피너에서 포토레지스트 층(13)을 제2 두께(T2)로 에치백할 수 있다(도 2d; 도 3의 S13). 이후, 스피너에서 포토레지스트 층(13)을 현상할 수 있다(도 2e; 도 3의 S14). 이에 의해, 포토레지스트 층(13)의 노광부(15)를 선택적으로 잔존시켜, 포토레지스트 패턴(PP)을 형성할 수 있다.
이후, 하부 구조물을 스피터로부터 언로딩하고, 하부 구조물에 후속 공정을 진행할 수 있다(도 3의 S15).
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 포토레지스트 층(13)에 PEB 공정을 수행하는 것을 더 포함할 수 있다. 포토레지스트 층(13)의 PEB 공정은 포토레지스트 층(13)의 에치백 공정(도 2d; 도 3의 S13)의 전 또는 후에 스피너에서 수행될 수 있다.
상술한 것과 같이, 포토레지스트 층을 에치백하는 공정(S13)은 전 또는 후에서 연속하는 공정과 동일한 설비, 예를 들어 스피너 내에서 진행될 수 있다. 이에 따라, 구조물의 이동을 최소화하여 TAT가 단축될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 장치를 구성하는 모든 구성 요소들에 제한없이 적용될 수 있다. 예시적인 실시예들에서, 반도체 장치의 제조 방법은, 반도체 장치의 도전 패턴, 예를 들어 DRAM의 랜딩 패드를 형성하는 공정에 적용될 수 있다.
도 4 내지 도 12을 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치의 구조에 대해 설명하기로 한다. 도 4은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 레이아웃도이고, 도 5 내지 도 12은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도들이다. 도 5 내지 도 12은 도 4의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 4 및 도 5를 참조하면, 하부 구조물을 형성할 수 있다. 하부 구조물은 기판(101), 워드 라인 구조물들(WLS), 비트 라인 구조물들(BLS), 하부 도전 패턴들(150) 등을 포함할 수 있다.
기판(101)에 소자 분리 층(110)을 형성하여, 활성 영역(ACT)을 정의할 수 있다. 기판(101)에 소자 분리 트렌치를 형성할 수 있으며, 소자 분리 층(110)은 상기 소자 분리 트렌치를 채울 수 있다. 평면적으로, 활성 영역(ACT)은 워드 라인(WL)의 연장 방향과 비스듬한 방향으로 연장되는 길쭉한 바(bar) 형태일 수 있다. 이온 주입 공정을 진행하여, 활성 영역(ACT)의 상부에 불순물 영역들을 형성할 수 있다. 활성 영역(ACT) 및 소자 분리 층(110)을 패터닝하여 게이트 트렌치(115)를 형성할 수 있다. 한 쌍의 게이트 트렌치(115)가 활성 영역(ACT)을 가로지를 수 있으나, 이에 한정되지는 않는다. 게이트 트렌치(115)에 의해 상기 불순물 영역들도 분리되어 제1 불순물 영역(105a)과 제2 불순물 영역(105b)을 형성할 수 있다.
게이트 유전체 층(120)을 게이트 트렌치(115) 내면 상에 실질적으로 컨포멀한 두께로 형성할 수 있다. 이어서, 워드 라인(WL)을 게이트 트렌치(115)의 적어도 일부를 채우도록 형성할 수 있다. 워드 라인(WL)의 상면은 활성 영역(ACT)의 상면보다 낮도록 리세스될 수 있다. 기판(101) 상에 절연 층을 적층하여 게이트 트렌치(115)를 채우고 식각하여 워드 라인(WL) 상에 게이트 캡핑 층(125)을 형성할 수 있다.
기판(101)의 전면 상에 절연 층과 도전 층을 차례로 형성하고 패터닝하여 차례로 적층된 버퍼 절연 층(128)과 제1 도전 패턴(141)을 형성할 수 있다. 버퍼 절연 층(128)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 버퍼 절연 층(128)은 복수개가 서로 이격된 형태로 형성될 수 있다. 제1 도전 패턴(141)은 버퍼 절연 층(128)의 평면적 형상에 상응하는 형상을 가질 수 있다. 버퍼 절연 층(128)은 인접하는 두 개의 활성 영역(ACT)의 단부들, 즉 인접하는 제2 불순물 영역들(105b)을 동시에 덮도록 형성될 수 있다. 버퍼 절연 층(128)과 제1 도전 패턴(141)을 식각 마스크로 이용하여 소자 분리 층(110), 기판(101), 및 게이트 캡핑 층(125)의 상부를 식각하여 비트 라인 콘택 홀을 형성할 수 있다. 비트 라인 콘택 홀은 제1 불순물 영역(105a)을 노출시킬 수 있다.
비트 라인 콘택 홀을 채우는 비트 라인 콘택 패턴(DC)을 형성할 수 있다. 비트 라인 콘택 패턴(DC)을 형성하는 것은, 비트 라인 콘택 홀을 채우는 도전 층을 형성하고 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 비트 라인 콘택 패턴(DC)은 폴리 실리콘으로 형성될 수 있다. 제1 도전 패턴(141) 상에 차례로 제2 도전 패턴(142), 제3 도전 패턴(143), 제1 내지 제3 캡핑 패턴들(146, 147, 148)을 형성한 후, 제1 내지 제3 캡핑 패턴들(146, 147, 148)을 식각 마스크로 제1 내지 제3 도전 패턴(141, 142, 143)을 차례로 식각할 수 있다. 그 결과, 제1 내지 제3 도전 패턴(141, 142, 143)을 포함하는 비트 라인(BL)과 제1 내지 제3 캡핑 패턴들(146, 147, 147)을 포함하는 비트 라인 캡핑 패턴(BC)을 포함하는 비트 라인 구조물(BLS)을 형성할 수 있다.
비트 라인 구조물(BLS)의 측면들 상에 스페이서 구조물(SS)을 형성할 수 있다. 스페이서 구조물(SS)은 복수의 층들로 형성될 수 있다. 스페이서 구조물들(SS) 사이에서 펜스 절연 패턴들(154)이 형성될 수 있다. 펜스 절연 패턴들(154)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 펜스 절연 패턴들(154) 및 제3 캡핑 패턴(148)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 제2 불순물 영역(105b)을 노출시키는 개구부를 형성할 수 있다.
개구부의 하부에 하부 도전 패턴들(150)을 형성할 수 있다. 하부 도전 패턴들(150)은 폴리 실리콘과 같은 반도체 물질로 형성될 수 있다. 일 예로, 하부 도전 패턴들(150)은 개구부를 채우는 폴리 실리콘 층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다.
하부 도전 패턴들(150) 상에 금속-반도체 화합물 층(155)을 형성할 수 있다. 금속-반도체 화합물 층(155)의 형성은 금속층의 증착 공정 및 열처리 공정을 포함할 수 있다.
도 6을 참조하면, 금속-반도체 화합물 층(155)을 덮는 상부 도전 층(160L)을 형성할 수 있다.
상부 도전 층(160L)은 스페이서 구조물들(SS) 사이로 연장되어 금속-반도체 화합물 층(155)의 상면을 덮을 수 있다. 상부 도전 층(160L)을 형성하는 것은 배리어 층(162) 및 도전 층(164)을 차례로 형성하는 것을 포함할 수 있다. 배리어 층(162)은 금속 질화물, 예를 들어 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나로 형성될 수 있다. 도전 층(164)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 타이타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브덴(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나로 형성될 수 있다.
도 7을 참조하면, 상부 도전 층(160L) 상에 접착 층(171) 및 포토레지스트 층(173)을 순차적으로 형성한 후, 포토레지스트 층(173)에 노광 공정을 수행할 수 있다.
상부 도전 층(160L) 상에 접착 층(171)을 형성할 수 있다. 접착 층(171)은 식각 정지 층(168)과 포토레지스트 층(173) 사이의 접착력 향상을 위해 형성할 수 있다. 접착 층(171) 상에 포토레지스트 층(173)을 제1 두께(T1)로 형성할 수 있다.
이후, 포토레지스트 층(173)의 상부에 포토 마스크(180)를 배치할 수 있다. 포토 마스크(180)는 포토레지스트 층(173)의 제1 영역을 노출시키는 투과부(OP)를 포함할 수 있다. 포토 마스크(180)는 포토레지스트 층(173)의 제1 영역을 노출시키되, 포토레지스트 층(173)의 제2 영역을 마스킹할 수 있다.
포토 마스크(180)의 상부에 광원을 배치할 수 있다. 광이 광원으로부터 포토 마스크(180)의 투과부(OP)를 통해 포토레지스트 층(173)의 제1 영역 상에 조사될 수 있다. 이에 의해, 포토레지스트 층(173)은 노광부(175) 및 비노광부(177)로 구분될 수 있다. 노광부(175) 및 비노광부(177)는 제1 두께(T1)를 가질 수 있다.
도 8을 참조하면, 포토레지스트 층(173)에 에치백 공정을 수행할 수 있다.
포토레지스트 층(173)을 일정 두께만큼 식각하여, 제1 두께보다 작은 제2 두께(T2)를 갖도록 할 수 있다. 예시적인 실시예들에서, 포토레지스트 층(173)에 에치백 공정을 수행할 수 있다.
포토레지스트 층(173)의 노광부(175) 및 비노광부(177)는 실질적으로 동일한 두께만큼 식각될 수 있다. 이에 의해, 노광부(175) 및 비노광부(177)는 제2 두께(T2)를 가질 수 있다.
도 9를 참조하면, 포토레지스트 층(173)에 현상 공정을 수행할 수 있다.
포토레지스트 층(도 8의 173)에서 비노광부(도 8의 177)를 선택적으로 제거하여, 노광부(도 8의 175)를 잔존시킬 수 있다. 잔존한 노광부는 포토레지스트 패턴(PP)을 구성할 수 있다. 예시적인 실시예들에서, 포토레지스트 패턴(PP)은 복수의 기둥 패턴들로 구성될 수 있다. 포토레지스트 패턴(PP)이 큰 종횡비를 갖는 경우, 포토레지스트 패턴(PP)이 무너질 수 있다. 다만, 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 현상 공정(도 9) 전에 수행된 포토레지스트 층의 에치백 공정(도 8)에 의해, 포토레지스트 패턴(PP)의 종횡비가 작아질 수 있다. 이에 의해, 현상 공정에서 포토레지스트 패턴의 무너짐이 방지될 수 있다.
도 10을 참조하면, 상부 도전 층(도 9의 160L)의 일부를 관통하는 절연 패턴 홀들(165H)을 형성하여, 상부 도전 패턴들(160)을 형성할 수 있다.
포토레지스트 패턴(도 9의 PP)을 식각 마스크로 사용하여, 상부 도전 층(도 9의 160L)을 관통하는 절연 패턴 홀들(165H)을 형성할 수 있다. 이에 의해, 절연 패턴 홀들(165H)에 의해 복수 개로 분리된 상부 도전 패턴들(160)이 형성될 수 있다. 상부 도전 패턴들(160)은 하부 도전 패턴들(150)과 후술하는 정보 저장 구조물(도 11의 CAP)을 전기적으로 연결할 수 있다. 상부 도전 패턴들(160)은 예를 들어, DRAM의 랜딩 패드들일 수 있다.
절연 패턴 홀들(165H)을 형성한 후에, 또는 절연 패턴 홀들(165H)을 형성함과 동시에, 상부 도전 패턴들(160) 상의 접착 층(도 8의 171) 및 식각 마스크로 사용한 포토레지스트 패턴(도 9의 PP)을 제거할 수 있다.
도 11을 참조하면, 절연 패턴들(165) 및 식각 정지 층(168)을 형성할 수 있다.
절연 패턴들(165)은 절연 패턴 홀들(도 10의 165H)에 절연 물질을 채우는 것에 의해 형성할 수 있다. 절연 패턴들(165)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 예시적인 실시예들에서, 절연 패턴들(165)은 상부 도전 패턴(160)의 상면과 실질적으로 동일한 레벨에 위치하는 상면을 갖도록 형성될 수 있다.
이후, 상부 도전 패턴(160) 및 절연 패턴들(165)을 덮는 식각 정지 층(168)을 형성할 수 있다. 식각 정지 층(168)은 예를 들어, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다.
도 12를 참조하면, 상부 도전 패턴(160)과 연결되는 정보 저장 구조물(CAP)을 형성할 수 있다.
정보 저장 구조물(CAP)은 정보를 저장할 수 있으며, 예를 들어 DRAM의 커패시터 구조물일 수 있다. 예시적인 실시예들에서, 정보 저장 구조물(CAP)을 형성하는 것은, 상부 도전 패턴(160) 상에 하부 전극들(193)을 형성하고, 하부 전극들(193)을 덮는 유전체 층(194)을 형성하고, 유전체 층(194)을 덮는 상부 전극(195)을 형성하는 것을 포함할 수 있다.
하부 전극들(193)은 상부 도전 패턴(160) 상에 형성될 수 있다. 하부 전극들(193)은 식각 정지 층(168)을 관통하여 상부 도전 패턴(160)과 접촉하도록 형성할 수 있다. 하부 전극들(193)은 원기둥 형태일 수 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 하부 전극들(193)은 속이 빈 실린더나 컵 형상을 가지거나, 평면 형상을 가질 수도 있다. 하부 전극들(193)은 각각 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나로 형성될 수 있다.
인접하는 하부 전극들(193) 사이에 하부 전극들(193)을 지지하는 적어도 하나의 서포터 층들(191, 192)을 형성할 수 있다. 예를 들어, 인접한 하부 전극들(193) 사이에, 하부 전극들(193)과 접촉하는 제1 서포터 층(191) 및 제2 서포터 층(192)을 형성할 수 있다.
유전체 층(194)은 하부 전극들(193)의 표면 상에서, 하부 전극들(193)을 덮도록 형성할 수 있다. 유전체 층(194)은 서포터 층들(191, 192)의 상면 및 하면을 덮도록 형성할 수 있다. 유전체 층(194)은 식각 정지 층(168)의 상면을 덮도록 형성할 수 있다.
이후, 유전체 층(194)을 덮는 상부 전극(195)을 형성할 수 있다. 상부 전극(195)은 복수의 하부 전극들(193) 사이의 공간, 및 서포터 층들(191, 192) 사이의 공간을 채울 수 있다. 이에 의해, 정보 저장 구조물(CAP)을 포함하는 반도체 장치(100)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105a, 105b: 불순물 영역 110: 소자 분리 영역
115: 게이트 트렌치 120: 게이트 유전체 층
125: 게이트 캡핑 층 141, 142, 143: 도전 패턴
146, 147, 148: 캡핑 패턴 150: 하부 도전 패턴
155: 금속-반도체 화합물 층 160: 상부 도전 패턴
165: 절연 패턴 168: 식각 정지 층
171: 접착 층 173: 포토레지스트 층
175: 노광부 177: 비노광부
CAP: 정보 저장 구조물

Claims (20)

  1. 하부 구조물 상에 제1 두께로 포토레지스트 층을 형성하고,
    상기 포토레지스트 층의 일부 영역을 노광하여 상기 포토레지스트 층에 노광부 및 비노광부를 형성하고,
    상기 포토레지스트 층을 에치 백하여, 상기 제1 두께보다 작은 제2 두께를 갖도록 두께가 감소된 포토레지스트 층을 형성하고,
    상기 두께가 감소된 포토레지스트 층의 상기 노광부 또는 상기 비노광부를 제거하여 포토레지스트 패턴을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.

  2. 제1항에 있어서,
    상기 제1 두께는 400Å 내지 1000Å의 범위를 갖고,
    상기 제2 두께는 250Å 내지 600Å의 범위를 갖는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 포토레지스트 층의 일부 영역을 노광하여 상기 포토레지스트 층에 상기노광부 및 상기 비노광부를 형성하는 것은, 극자외선(EUV) 노광 공정을 이용하는 것을 포함하고,
    상기 포토레지스트 층은 무기(inorganic) 물질을 포함하는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 포토레지스트 층에 상기 노광부 및 상기 비노광부를 형성한 후에,
    상기 포토레지스트 층에 베이크(bake) 공정을 수행하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 포토레지스트 층을 에치 백하는 것은 상기 베이크 공정 이후에 수행되는, 반도체 장치의 제조 방법,
  6. 제1항에 있어서,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 구조물의 적어도 일부를 식각하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 식각 마스크로 사용한 상기 포토레지스트 패턴을 제거하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 포토레지스트 패턴은 복수의 기둥(pillar) 패턴들을 포함하는, 반도체 장치의 제조 방법.
  9. 하부 구조물을 스피너에 로딩하고,
    상기 하부 구조물 상에 포토레지스트 층을 형성하고,
    상기 하부 구조물을 상기 스피너로부터 언로딩하여 스캐너에 로딩하고,
    노광 공정을 통해 상기 포토레지스트 층의 제1 영역 및 제2 영역에 각각 노광부 및 비노광부를 형성하고,
    상기 하부 구조물을 상기 스캐너로부터 언로딩하여 상기 스피너에 로딩하고,
    상기 포토레지스트 층을 부분 식각하여 상기 포토레지스트 층의 두께를 낮추고,
    상기 두께가 낮아진 포토레지스트 층의 상기 비노광부를 제거하여 기둥 모양의 포토레지스트 패턴을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 노광부 및 상기 비노광부를 형성한 후에,
    상기 스피너에서 상기 포토레지스트 층에 베이크(bake) 공정을 수행하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 포토레지스트 패턴을 이용하여 하부 구조물을 식각하고,
    상기 포토레지스트 패턴을 제거하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 노광부 및 상기 비노광부를 형성하는 것은,
    상기 포토레지스트 층의 상부에 포토 마스크를 배치하되, 상기 포토 마스크는 상기 포토레지스트 층의 상기 제1 영역을 노출시키는 투과부를 포함하고,
    상기 포토 마스크의 상부로부터 상기 포토 마스크의 상기 투과부를 통해 상기 포토레지스트 층의 상기 제1 영역에 광을 조사하는 것을 포함하는, 반도체 장치의 제조 방법.
  13. 활성 영역들을 포함하는 기판을 형성하고,
    상기 기판 상에 상기 활성 영역들을 가로지르는 워드 라인들을 형성하고,
    상기 기판 상에 상기 워드 라인들과 교차하며 상기 활성 영역들의 제1 불순물 영역들과 연결되는 비트 라인들을 형성하고,
    서로 인접하는 상기 비트 라인들 사이에 상기 활성 영역들의 제2 불순물 영역들과 연결되는 하부 도전 패턴들을 형성하고,
    상기 하부 도전 패턴들과 전기적으로 연결되는 상부 도전 패턴들을 형성하는 것을 포함하되,
    상부 도전 패턴들을 형성하는 것은,
    상기 하부 도전 패턴들을 덮는 상부 도전 층을 형성하고,
    상기 상부 도전 층 상에 제1 두께의 포토레지스트 층을 형성하고,
    노광 공정을 통해 상기 포토레지스트 층의 제1 영역 및 제2 영역에 각각 노광부 및 비노광부를 형성하고,
    상기 포토레지스트 층이 상기 제1 두께보다 작은 제2 두께를 갖도록 상기 포토레지스트 층을 에치백하고,
    상기 포토레지스트 층의 상기 비노광부를 선택적으로 제거하여 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 도전 층을 상기 상부 도전 패턴들로 분리하는 개구부를 형성하고,
    상기 개구부 내에 절연 패턴을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 상부 도전 패턴들은 상기 절연 패턴에 의해 서로 분리되는, 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 노광부 및 상기 비노광부를 형성하는 것은,
    상기 포토레지스트 층의 상부에 포토 마스크를 배치하되, 상기 포토 마스크는 상기 포토레지스트 층의 상기 제1 영역을 노출시키는 투과부를 포함하고,
    상기 포토 마스크의 상부로부터 상기 포토 마스크의 상기 투과부를 통해 상기 포토레지스트 층의 상기 제1 영역에 광을 조사하는 것을 포함하는, 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 포토레지스트 층은 무기(inorganic) 물질을 포함하는, 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 포토레지스트 패턴은 복수의 기둥(pillar) 패턴들을 포함하는, 반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 제1 두께는 400Å 내지 1000Å의 범위를 갖고,
    상기 제2 두께는 250Å 내지 600Å의 범위를 갖는, 반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 상부 도전 패턴들과 전기적으로 연결되는 정보 저장 구조물을 형성하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 정보 저장 구조물을 형성하는 것은,
    상기 상부 도전 패턴들 상에 하부 전극들을 형성하고,
    상기 하부 전극들을 덮는 유전체 층을 형성하고,
    상기 유전체 층을 덮는 상부 전극을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
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