KR20240005286A - 발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법 - Google Patents

발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법 Download PDF

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Abstract

발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법을 제공한다. 본 발광 소자는, 각각이 코어-쉘(core-shell) 구조를 갖는 복수 개의 발광 로드, 복수 개의 발광 로드들 사이의 공간을 채우는 절연층, 복수 개의 발광 로드 각각에 전기적으로 연결되는 제1 및 반사 전극을 포함한다.

Description

발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법{LIGHT EMITTING DEVICE, DISPLAY APPARARTUS INCLUDING THE SAME AND MANUFACTURING METHOD OF THE SAME}
개시된 실시예들은 발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법에 관한 것이다.
발광 소자는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 사용되고 있다. 특히, 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 갈륨 질화물(InAlGaN) 등과 같은 3족 질화물 기반의 LED는 광을 출력하는 반도체 발광소자로 역할을 하고 있다.
특히, 폭보다 길이가 긴 막대형 발광 소자는 박막형 발광 소자에 비해 높은 광 추출 효율을 갖는다. 그러나, 다량의 막대형 발광 소자에 전류를 주입하기 위한 전극 구조의 제작이 어렵고 구동 회로를 포함하는 층에 전사하기 어려운 문제점이 있어 상용화에 어려움이 있다.
발광 효율이 향상된 발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법을 제공한다.
결함 밀도가 감소된 발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법을 제공한다.
캐비티가 있는 멤브레인을 이용한 발광 소자 및 디스플레이 장치를 제조하는 방법을 제공한다.
일 유형에 따른 발광 소자는, 각각이 로드 형상의 제1 반도체층, 상기 제1 반도체층의 복수 개의 면을 감싸는 쉘 형상의 활성층, 상기 활성층의 복수 개의 면을 감싸는 쉘 형상의 제2 반도체층을 포함하는 복수 개의 발광 로드; 상기 복수 개의 발광 로드들 사이의 공간을 채우는 투명 절연층; 상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 전기적으로 연결된 투명 전극; 및 상기 복수 개의 발광 로드에 포함된 제2 반도체층 각각과 전기적으로 연결된 반사 전극;을 포함한다.
그리고, 상기 반사 전극의 두께는, 상기 투명 전극의 두께보다 클 수 있다.
또한, 상기 반사 전극의 두께는 100nm이상이고, 상기 투명 전극의 두께는 10nm 이상 100nm미만일 수 있다.
그리고, 상기 복수 개의 발광 로드에 포함된 상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각은 동일 평면상에 상기 투명 전극에 접하고, 제2 반도체층 각각의 일부 영역은 상기 반사 전극에 내장(embedded)될 수 있다.
또한, 상기 제1 반도체층은 상기 활성층 및 상기 제2 반도체층으로부터 돌출된 영역을 포함할 수 있다.
그리고, 상기 절연층은, 상기 제1 반도체층의 측면과 접하는 제1 절연층; 및 상기 제2 반도체층의 측면과 접하는 제2 절연층;을 포함할 수 있다.
또한, 상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 접하는 공통 반도체층;을 더 하고, 상기 투명 전극은 상기 공통 반도체층을 통해 상기 제1 반도체층 각각과 전기적으로 연결될 수 있다.
그리고, 상기 복수 개의 발광 로드는, 서로 다른 파장의 광을 방출하는 제1 발광 로드와 제2 발광 로드를 포함할 수 있다.
또한, 상기 제1 및 제2 발광 로드는 서로 다른 인듐 함량을 가질 수 있다.
그리고, 상기 제1 발광 로드의 폭은, 상기 제2 발광 로드의 폭보다 클 수 있다.
또한, 상기 제1 발광 로드가 방출하는 광의 파장은, 상기 제2 발광 로드가 방출하는 광의 파장보다 길 수 있다.
한편, 일 실시예에 따른 기판; 및 상기 기판상에 배치되며, 복수 개의 발광 소자를 포함하는 표시 소자층;을 포함하고, 상기 복수 개의 발광 소자 중 적어도 하나는, 상기 기판상에 배치되는 반사 전극;상기 기판의 두께 방향으로 상기 반사 전극과 이격 배치되는 투명 전극; 및 상기 반사 전극과 상기 투명 전극 사이에 배치되며, 각각이 로드 형상의 제1 반도체층, 상기 제1 반도체층의 복수 개의 면을 감싸는 쉘 형상의 활성층, 상기 활성층의 복수 개의 면을 감싸는 쉘 형상의 제2 반도체층을 포함하는 복수 개의 발광 로드;를 포함할 수 있다.
그리고, 상기 반사 전극의 두께는, 상기 투명 전극의 두께보다 클 수 있다.
또한, 상기 반사 전극의 두께는 100nm이상이고, 상기 투명 전극의 두께는 10nm이상 100nm미만일 수 있다.
그리고, 상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각은 동일 평면상에 상기 투명 전극에 접하고, 상기 복수 개의 발광 소자에 포함된 제2 반도체층 각각의 일부 영역은 상기 반사 전극에 내장(embedded)될 수 있다.
또한, 상기 절연층은, 상기 제1 반도체층의 측면과 접하는 제1 절연층; 및 상기 제2 반도체층의 측면과 접하는 제2 절연층;을 포함할 수 있다.
그리고, 상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 접하는 공통 반도체층;을 더 하고, 상기 투명 전극은 상기 공통 반도체층을 통해 상기 제1 반도체층 각각과 전기적으로 연결될 수 있다.
또한, 상기 기판은, 상기 복수 개의 발광 소자를 구동시키는 트랜지스터를 포함하는 구동층;을 포함할 수 있다.
그리고, 상기 복수 개의 발광 로드는, 서로 다른 파장의 광을 방출하는 제1 발광 로드와 제2 발광 로드를 포함할 수 있다.
또한, 상기 제1 및 제2 발광 로드는 서로 다른 인듐 함량을 가질 수 있다.
그리고, 상기 제1 발광 로드의 폭은, 상기 제2 발광 로드의 폭보다 클 수 있다.
또한, 상기 제1 발광 로드가 방출하는 광의 파장은, 상기 제2 발광 로드가 방출하는 광의 파장보다 길 수 있다.
그리고, 상기 복수 개의 발광 소자는, 제1 폭을 갖는 복수 개의 제4 발광 로드를 포함하는 제1 발광 소자; 상기 제1 폭보다 작은 제2 폭을 갖는 복수 개의 제5 발광 로드를 포함하는 제2 발광 소자; 및 상기 제2 폭보다 작은 제3 폭을 갖는 복수 개의 제6 발광 로드를 포함하는 제3 발광 소자;를 포함할 수 있다.
또한, 상기 제4 내지 제6 발광 로드에 포함된 인듐 함량이 서로 다를 수 있다.
그리고, 상기 제4 내지 제6 발광 로드는 서로 다른 파장의 광을 방출할 수 있다.
또한, 상기 표시 소자층으로부터 입사된 광을 특정 파장의 광으로 변환시키는 색변환층;을 더 포함할 수 있다.
일 실시예에 따른 디스플레이 장치의 제조 방법은, 베이스층상에 복수의 캐비티를 포함하는 멤브레인을 형성하는 단계; 상기 멤브레인상에 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층상에 복수 개의 개구를 포함하는 제1 마스크층을 형성하는 단계; 상기 복수 개의 개구를 이용하여 상기 질화물 반도체층상에 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 코어-쉘 구조의 복수 개의 발광 로드를 형성하는 단계; 상기 복수 개의 발광 로드 사이의 공간을 채우는 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 상기 복수 개의 발광 로드들의 제2 반도체층과 접하는 반사 전극을 형성하는 단계; 상기 반사 전극을 기판에 접합시키는 단계;상기 복수 개의 발광 로드로부터 상기 기저층, 상기 멤브레인, 상기 질화물 반도체층 및 상기 마스크층을 제거하는 단계; 상기 제1 상기 복수 개의 발광 로드들의 제1 반도체층과 접하는 제1 절연층을 형성하는 단계: 및 상기 제1 상기 복수 개의 발광 로드들의 제1 반도체층과 접하는 투명 전극을 형성하는 단계;를 포함할 수 있다.
또한, 상기 기판은, 상기 복수 개의 발광 로드를 구동시키는 복수 개의 트랜지스터를 포함할 수 있다.
그리고, 상기 반사 전극은, 상기 기판에 유테틱 본딩(eutectic bonding) 방식에 의해 접합될 수 있다.
일 실시예에 따른 발광 소자는 코어-쉘 구조의 발광 로드들을 포함하기 때문에 활성층이 표면적이 넓고, 표면 재결합(surface recombination)의 감소로 광 추출 효율이 증가할 수 있다.
일 실시예에 따른 발광 소자는 발광 로드들을 선택적으로 성장시키는 바텀-업(bottom-up) 방식으로 성장시키기 때문에 발광 로드들이 손상되지 않아 높은 광 추출 효율을 가질 수 있다.
일 실시예에 따른 발광 로드들은 캐비티를 사이에 두고 베이스층으로부터 이격되어 있는 결정화된 멤브레인 상에 성장될 수 있는 바, 발광 로드내에서 발생될 수 있는 응력을 감소시킬 수 있고, 결함 밀도가 작은 발광 로드를 형성할 수 있다.
일 실시예에 따른 발광 소자는 대량으로 전사 가능하기 때문에 디스플레이 장치의 제조가 용이해진다.
도 1은 일 실시예에 따른 발광 소자를 도시한 도면이다.
도 2 내지 도 13은 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하는 참조도면이다.
도 14는 일 실시예에 따른 공통 반도체층을 포함하는 발광 소자를 도시한 도면이다.
도 15 내지 도 19는 다른 실시예에 따른 발광 소자를 제조하는 방법의 일부를 도시한 참조도면이다.
도 20 및 도 21은 일 실시예에 따른 복수 개의 파장을 갖는 광을 방출할 수 있는 발광 소자의 제조 과정 일부를 도시한 도면이다.
도 22 및 도 23은 일 실시예에 따른 화소로 동작 가능한 복수 개의 발광 소자를 제조하는 과정의 일부를 도시한 도면이다.
도 24는 일 실시예에 따른 디스플레이 장치를 나타내는 도면이다.
도 25는 일 실시예에 따른 디스플레이 장치를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
"상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 발광 소자(100)를 도시한 도면이다. 도 1를 참조하면, 발광 소자(100)는 이격 배치되는 복수 개의 발광 로드(110), 복수 개의 발광 로드(110) 사이의 공간을 채우는 절연층(120), 복수 개의 발광 로드(110)의 상부에 배치된 투명 전극(130) 및 복수 개의 발광 로드(110)의 하부에 배치된 반사 전극(140)을 포함할 수 있다. 도면에는 예시적으로 6개의 발광 로드(110)이 도시되어 있으나, 이에 한정되지 않는다. 발광 로드(110)의 개수는 발광 소자의 용도에 따라 정해질 수 있다. 발광 로드(110)의 평균 길이는 발광 로드(110)의 평균 폭보다 클 수 있다. 그러나, 이에 한정되지 않는다. 발광 발광 로드(110)의 평균 길이는 발광 로드(110)의 평균 폭과 유사할 수도 있고, 작을 수도 있다.
발광 소자(100)는 복수 개의 발광 로드(110)을 지지하는 기판(150)을 더 포함할 수 있다. 반사 전극(140), 복수 개의 발광 로드(110) 및 투명 전극(120)은 기판(150)의 두께 방향으로 순차적으로 배열되는 바, 발광 소자(100)는 수직형 발광 소자라고 할 수 있다.
복수 개의 발광 로드(110) 각각은 코어-쉘(core-shell) 구조를 가질 수 있다. 여기서, 코어-쉘 구조는 외측에 마련된 쉘(shell)이 내측에 마련된 코어(core)를 감싸고 있는 구조를 의미한다. 본 실시예에서 발광 로드(110)은 코어의 일부(예를 들면, 코어의 상면)가 쉘에 의해 덮여 있지 않고 오픈된 코어-쉘(core-shell) 구조를 가질 수 있다.
발광 로드(110)은 제1 반도체층(111), 활성층(112) 및 제2 반도체층(113)을 포함할 수 있다.
제1 반도체층(111)은 예를 들면, n형 반도체를 포함할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니며 경우에 따라 제1 반도체층(111)은 p형 반도체를 포함할 수도 있다. 예를 들면, 제1 반도체층(111)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n형 질화물 반도체를 포함할 수 있다. 여기서, 질화물 반도체는 예를 들면 GaN, InN, AlN 또는 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예를 들어 제1 반도체층(111)은 n-GaN을 포함할 수 있다.
제1 반도체층(111)은 코어-쉘 구조의 코어에 해당하는 것으로, 활성층(112) 및 제2 반도체층(113)에 비해 비교적 두꺼운 두께를 가지는 3차원 형상을 가질 수 있다. 제1 반도체층(111)은 폭보다 높이가 긴 막대 형상일 수 있다. 제1 반도체층(111)의 측면(s1)은 m-plane 또는 a-plane으로서 비극성(non-polar) 면이고, 제1 반도체층(111)의 경사면(s2)은 (10-11) 및 (11-22)의 s-plane으로서 반극성(semi-polar)면이며, 제1 반도체층(111)의 평탄한 면(또는 '오픈된 면'이라고 함)(s3)은 (0001)의 c-plane으로서 극성(polar) 면(s3)일 수 있다. 후술하는 활성층(112)는 제1 반도체층(111)의 극성면이 아니 반극성면 및 비극성면에 형성됨으로써 발광 특성이 우수할 수 있다.
제1 반도체층(111)의 단면은 원형, 타원, 삼각형 등의 다각형일 수 있다. 제1 반도체층(111)의 폭은 발광 로드(110)이 방출하는 광의 파장에 따라 결정될 수 있다. 예를 들어, 제1 반도체층(111)의 폭은 약 40nm이상 4000nm이하일 수 있다. 제1 반도체층(111)의 폭은 길이는 약 50nm이상 5000nm이하일 수 있다.
활성층(112) 및 제2 반도체층(113)은 코어-쉘 구조의 쉘에 해당하는 것으로, 제1 반도체층(111)에 비해 비교적 얇은 두께를 가질 수 있다. 활성층(112)은 3차원 형상의 제1 반도체층(111)의 복수 개의 면을 감쌀 수 있다. 예를 들어, 활성층(112)는 제1 반도체층(111)의 경사면 및 측면을 덮도록 마련될 수 있다.
활성층(112)은 전자와 정공이 결합하면서 소정 파장 대역의 빛을 발생시킬 수 있다. 활성층(112)은 다중 양자 우물(MQW; multi-quantum well) 구조를 가질 수 있다. 하지만 반드시 이에 한정되는 것은 아니며, 경우에 따라 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수도 있다. 활성층(112)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, 질화물 반도체를 포함할 수 있다. 예를 들어, 활성층(112)은 GaN을 포함할 수 있다.
제2 반도체층(113)은 활성층(112)을 덮도록 마련될 수 있다. 제2 반도체층(113)은 활성층(112)의 복수 개의 면을 감싸는 쉘 형상일 수 있다. 예를 들어, 제2 반도체층(113)은 활성층(112)의 경사면 및 측면을 덮도록 마련될 수 있다.이에 따라, 제1 반도체층(111)의 상면은 활성층(112) 및 제2 반도체층(113)에 의해 덮혀 있지 않고 오픈될 수 있다.
제2 반도체층(113)은 예를 들면, p형 반도체를 포함할 수 있다. 하지만 반드시 이에 한정되는 것은 아니며, 경우에 따라 제2 반도체층(113)은 n형 반도체를 포함할 수도 있다. 제2 반도체층(113)은 Ⅲ-Ⅴ족 계열의 p형 반도체, 예컨대, p형 질화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체층(113)은 p-GaN을 포함할 수 있다.
발광 로드들(110) 사이에는 절연층(120)이 배치될 수 있다. 절연층(120)은 발광 로드들(110)간의 간격이 일정하게 유지시키며, 발광 로드들(110)을 보호할 수 있다. 절연층(120)은 제1 반도체층(111)의 측면과 접하는 제1 절연층(121) 및 제2 반도체층(113)의 측면과 접하는 제2 절연층(122)을 포함할 수 있다. 제1 절연층(121)의 상부 표면은 발광 로드들(110)의 제1 반도체층(111)의 상부 표면과 동일 평면상에 배치될 수 있다. 제2 절연층(122)의 하부 표면을 기준으로 발광 로드들(110)의 일부 영역은 아래 방향으로 돌출될 수 있다.
절연층(120)은 투명한 절연 물질로 형성될 수 있다. 발광 로드들(110)간의 사이의 공간을 스핀 코팅으로 채워지기 때문에 절연층(120)은 포토 레지스트 등과 같은 유기 물질로 형성될 수 있으나, 이에 한정되지 않는다.
투명 전극(130)은 제1 반도체층(111)과 전기적으로 연결될 수 있다. 예를 들어, 투명 전극(130)은 제1 반도체층(111)의 상부 표면 및 제1 절연층(121)의 상부 표면상에 배치될 수 있다. 발광 로드들(110)에 포함된 제1 반도체층(111) 각각은 동일평면상에 투명 전극(130)과 접할 수 있다.
투명 전극(130)은, 제1 반도체층(111)이 예를 들어 n형 질화물 반도체를 포함하는 경우 n형 전극이 될 수 있다. 투명 전극(130)은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 등과 같은 투명한 도전성 물질을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 투명 전극(130)과 제1 반도체층(111)은 옴 접합(Ohmic Contact)될 수 있다. 투명 전극(130)의 광 투과율은 약 80%이상일 수 있다.
반사 전극(140)은 제2 반도체층(113)과 전기적으로 연결되도록 마련되어 있다. 구체적으로, 반사 전극(140)은 제2 반도체층(113)의 오픈된 면, 즉 제2 절연층(122)에 의해 덮히지 않고 제2 반도체층(113)의 일부 영역과 접할 수 있다.
반사 전극(140)은, 제2 반도체층(113)이 예를 들어 p형 질화물 반도체를 포함하는 경우, p형 전극이 될 수 있다. 반사 전극(140)은 도전성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 반사 전극(140)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt 중 적어도 하나를 포함할 수 있다. 반사 전극(140)의 광 투과율은 약 80%이상일 수 있다.
제2 반도체층(113)의 일부는 반사 전극(140)에 내장되어 제2 반도체층(113)과 반사 전극(140)간의 접촉 면적을 넓힐 수 있다. 일반적으로, p형 반도체층과 반사 전극(140)간의 낮은 홀 이동도(low hole mobility)로 인해 전류 퍼짐(current spreading)이 원활하지 않을 수 있다. 일 실시예에 따른 제2 반도체층(113)의 일부는 반사 전극(140)에 내장되어 접촉 면적이 커지기 때문에 전류 퍼짐 현상이 개선될 수 있다.
투명 전극(130)은 두께가 얇을수록 바람직하고, 반사 전극(140)에는 제2 반도체층의 일부가 내장되는 바 제2 두께는 일정 크기의 두께를 갖는 것이 바람직하다. 예를 들어, 반사 전극(140)의 두께는 투명 전극(130)의 두께보다 클 수 있다. 예를 들어, 반사 전극(140)의 두께는 약 100nm이상일 수 있다. 그리고, 투명 전극(130)의 두께는 약 10nm이상 100nm미만일 수 있다.
상기와 같은 구조의 발광 소자(100)에서 투명 전극(130) 및 반사 전극(140)에 각각 전압을 인가하면 발광 로드(110)의 활성층(112)에서 전자와 정공이 결합하면서 소정 파장 대역의 빛을 발생시켜 발광 소자(100)의 외부로 방출하게 된다. 여기서, 발광 로드(110)은 구성 물질의 종류에 따라 밴드갭을 조절함으로써 원하는 파장 대역의 빛을 방출하도록 할 수 있다. 예를 들면, 발광 소자(100)는 디스플레이 장치의 화소로 적용되어, 적색광, 녹색광 또는 청색광을 방출하도록 구성될 수 있다.
전술한 발광 소자(100)는 마이크로 사이즈일 수 있다. 예를 들어, 발광 소자(100)는 예를 들면, 대략 100㎛ ⅹ 100㎛ 이하의 폭을 가질 수 있으며, 대략 10㎛ 이하의 두께를 가질 수 있다. 하지만, 이에 한정되는 것은 아니다. 발광 소자(100)의 크기는 발광 로드들(110)의 크기 및 발광 로드들(110)간의 간격 등으로 용이하게 조절될 수 있다.
발광 소자(100)에 포함된 각 발광 로드(110)은 나노 사이즈일 수 있다. 예를 들어, 발광 로드(110)의 폭은 약 100nm이상 3500nm이하일 수 있다. 발광 로드들(110)간의 간격은 약 50nm이상 1000nm이하일 수 있다. 발광 로드들(110) 각각은 방출하는 파장에 따라 폭이 다를 수 있다.
기판(150)은 반도체 기판이 될 수 있다. 예를 들면, 기판(150)은 IV족 반도체 물질, III/V 족 반도체 화합물 또는 II/VI 족 반도체 화합물을 포함할 수 있다. 구체적인예로서, 기판(150)은 Si, Ge, SiC, SiGe, SiGeC, Ge Alloy, GaAs, InAs, InP 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로, 이외에도 다른 다양한 반도체 물질이 기판(150)으로 사용될 수 있다.
기판(150)은 단일층 또는 서로 다른 물질이 적층된 복수층을 포함할 수 있다. 기판(150)은 예를 들면, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon Germanium-On-Insulator) 기판을 포함할 수 있다. 또한, 기판(150)은 도핑되지 않은(non-doped) 반도체 물질 또는 도핑된(doped) 반도체 물질을 포함할 수 있다.
기판(150)에는 적어도 하나의 반도체 소자(미도시)가 포함될 수 있다. 여기서, 반도체 소자는 예를 들면, 트랜지스터(transistor), 커패시터(capacitor), 다이오드(diode) 및 저항기(resistor) 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 발광 소자(100)이 디스플레이 장치의 화소로 동작할 경우, 기판(150)는 트랜지스터 등을 포함하는 디스플레이 패널일 수 있다.
일 실시예에 따른 발광 소자(100)는 코어-쉘 구조의 발광 로드들(110)을 포함하기 때문에 활성층(112)이 표면적이 넓고, 표면 재결합(surface recombination)의 감소로 광 추출 효율이 증가할 수 있다.
일 실시예에 따른 발광 로드들(110)은 바텀-업(bottom-up) 방식으로 성장될 수 있다.
도 2 내지 도 13은 일 실시예에 따른 발광 소자(100)를 제조하는 방법을 설명하는 참조도면이다.
도 2를 참조하면, 베이스층(B)의 상면에 복수의 희생층(212)을 포함하는 희생층 패턴(210)을 형성한다. 도 2에는 베이스층(B)의 상면에 3개의 희생층(212)이 형성되어 있는 경우가 예시적으로 도시되어 있다. 여기서, 발광 로드(110)이 질화물 반도체를 포함하는 경우에 베이스층(B)은 예를 들면, 사파이어 기판을 포함할 수 있지만, 이에 한정되지는 않는다. 희생층 패턴(210)은 예를 들면, 포토리소그래피 방법, 나노임프린트 방법, 유기물 나노입자 부착 등과 같은 방법을 이용하여 댜양한 형태로 형성될 수 있다.
도 3를 참조하면, 베이스층(B)의 상면에 희생층 패턴(210)을 덮도록 멤브레인 물질층(420)을 형성할 수 있다. 멤브레인 물질층(420)은 예를 들면 원자층 증착(ALD), 습식 합성, 금속 박막 형성 후 산화 공정, 스퍼터링 등과 같은 방법에 의해 형성될 수 있다. 이 경우, 멤브레인 물질층(420)은 비정질 형태 또는 미세한 입자의 다결정 형태로 형성될 수 있다. 예를 들어 베이스층(B)이 사파이어 기판을 포함하는 경우에 멤브레인 물질층(420)은 알루미나(Al2O3)를 포함할 수 있다.
도 4를 참조하면, 베이스층(B)으로부터 희생층 패턴(210)을 선택적으로 제거할 수 있다. 이와 같이, 희생층 패턴(210)이 제거되면 베이스층(B)과 멤브레인 물질층(420)에 의해 정의되는 캐비티들(C)이 형성될 수 있다.
도 5를 참조하면, 희생층 패턴(210)을 제거한 후에는 열처리를 통해 멤브레인 물질층(420)을 결정화시킴으로써 캐비티들(C)에 대응하는 멤브레인(230)을 형성할 수 있다. 이러한 결정화 공정에 의해 형성된 멤브레인(230)은 큰 입자들을 포함하는 다결정 형태 또는 단결정 형태로 형성될 수 있다. 캐비티들(C) 각각의 양측에는 멤브레인(230)의 다리 부분들(leg parts)이 베이스층(B)과 접촉하도록 마련된다.
도 6 및 도 7를 참조하면, 캐비티들(C) 위의 멤브레인(230)상에 질화물 반도체층(240)을 형성할 수 있다. 질화물 반도체층(240)은 적절한 버퍼층을 포함하여 다층 구조로 형성될 수 있다. 질화물 반도체층(240)은 GaN, InN, AlN 또는 이들의 조합인 GaxAlyInzN(0<x,y,z<1) 등의 모든 질화물 반도체 물질을 포함한다. 질화물 반도체층(240)은 도펀트를 포함하지 않을 수 있다.
질화물 반도체층(240)은 베이스층(B) 상에서부터 성장하는 것이 아니라 캐비티(C) 위의 멤브레인(230)상에서부터 성장할 수 있다. 증착 온도, 기체의 압력, 유량 등을 조절함으로써 질화물 반도체층(240)이 캐비티(C) 위의 멤브레인(230)에서 성장하도록 할 수 있다. 성장된 부분들(241)이 합체되면서 질화물 반도체층(240)을 이루게 되고, 캐비티(C) 사이의 영역에 보이드(V)를 형성할 수 있다. 일 실시예에 따른 질화물 반도체층(240)은 멤브레인(230)과 응력을 나누어 가지기 때문에 결함 밀도가 작은 고품질로 성장될 수 있다.
도 8을 참조하면, 질화물 반도체층(240)상에 복수 개의 홀(h)를 포함하는 마스크층(250)을 형성할 수 있다. 마스크층(250)은 복수 개의 홀(h)를 포함하는 메쉬 구조일 수 있다. 예를 들어, 질화물 반도체층(240)상에 절연 물질층을 형성한 다음 홀(h)를 패터닝할 수 있다. 홀(h)의 크기는 약 50nm 이상 약 4000nm이하일 수 있으며, 홀(h)의 형태는 원형, 타원형 및/또는 다각형일 수도 있다. 복수 개의 홀(h)는 1차원 또는 2차원으로 배열될 수 있으며, 동일한 또는 다른 크기를 가질 수 있다. 홀(h)의 형상 및 폭 등은 이후 형성되는 제1 반도체층(111)의 형상 및 폭 등을 결정할 수 있다.
도 9를 참조하면, 홀(h)를 통해 노출된 질화물 반도체층(240)상에 제1 반도체층(111)을 성장시키고, 제1 반도체층(111)상에 활성층(112) 및 제2 반도체층(113)을 순차적으로 성장시켜 발광 로드(110)을 형성할 수 있다. 예를 들어, 홀(h)를 통해 노출된 질화물 반도체층(240)상에 제1 반도체층(111)을 성장시킬 수 있다. 제1 반도체층(111)은 홀(h)의 단면과 동일한 단면을 가지는 막대 형상일 수 있다. 활성층(112)은 마스크층(250)에 의해 노출된 제1 반도체층(111)의 표면을 덮으면서 성장될 수 있고, 제2 반도체층(113)은 노출되 활성층(112)을 덮으면서 성장될 수 있다. 제1 반도체층(111), 활성층(112) 및 제2 반도체층(113)은 유기금속 화학기상증착(MOCVD)에 의해 성장될 수 있지만 이에 한정되지는 않는다.
발광 로드(110) 각각은 코어-쉘(core-shell) 구조를 가지도록 형성될 수 있다. 이 경우, 제1 반도체층(111)은 코어-쉘 구조의 코어를 구성하며, 활성층(112) 및 제2 반도체층(113)은 코어-쉘 구조의 쉘을 구성할 수 있다. 발광 로드(110)을 구성하는 제1 반도체층(111), 활성층(112) 및 제2 반도체층(113)은 예를 들면, 질화물 반도체를 포함할 수 있다. 발광 로드(110)을 구성하는 물질 종류에 따라 밴드갭을 조절함으로써 원하는 파장 대역의 빛을 방출하도록 할 수 있다.
도 10을 참조하면, 복수 개의 발광 로드(110) 사이의 공간을 채우는 제2 절연층(122)을 형성할 수 있다. 발광 로드들(110) 사이의 공간이 좁은 바 스핀 코팅이 가능한 절연 물질로 제2 절연층(122)을 형성할 수 있다. 발광 로드(110)의 발광 효율을 높이기 위해 제2 절연층(122)은 투명한 물질로 형성될 수 있다. 제2 절연층(122)은 제2 반도체층(113)의 일부 영역이 노출되도록 형성될 수 있다. 발광 로드들(110)은 성장에 의해 형성되는 바, 발광 로드(110)의 단부는 위로 볼록한 형상일 수 있다. 발광 로드들(110)의 단부는 제2 절연층(122)의 표면을 기준으로 볼록한 형상으로 노출될 수 있다.
도 11를 참조하면, 복수의 발광 로드(110) 및 제2 절연층(122)상에 반사 전극(140)을 형성할 수 있다. 발광 로드들(110) 각각의 일부는 제2 절연층(122)으로부터 돌출되어 있는 바, 반사 전극(140)의 형성에 의해 발광 로드들(110)의 일부는 반사 전극(140)에 내장(embedded)될 수 있다.
제2 반도체층(113)이 p형 질화물 반도체를 포함하는 경우 반사 전극(140)은 p형 전극이 될 수 있다. 반사 전극(140)은 예를 들면, 전자빔 증착(electron beam deposition) 등을 이용하여 도전성이 우수한 금속 물질을 증착함으로써 형성될 수 있다.
그리고, 기판(150)을 반사 전극(140)상에 접합시킬 수 있다. 도면에는 도시되어 있지 않지만, 기판(150)의 표면에는 전극 패턴이 형성되어 있다. 반사 전극(140)은 유테틱 본딩(eutectic bonding) 방식에 의해 접합될 수 있다. 예를 들어, 열 및 압력 중 적어도 하나에 의해 기판(150)에 반사 전극(140)이 접합될 수 있다.
상기한 기판(150)은 발광 소자(100)를 구동시키는 트랜지스터(미도시), 전극 패턴 등을 포함하는 구동층을 포함할 수 있다. 예를 들어, 상기한 기판(150)는 디스플레이 패널일 수 있다. 그리하여, 디스플레이 장치를 제조하는 과정에서 발광 소자(100)를 제조할 수 있다.
기판(150)은 발광 소자(100)를 구동시킬 수 있는 트랜지스터 등을 포함할 수 있다고 하였으나, 이에 한정되지 않는다. 기판(150)은 접착층이 부착된 단순한 분리 부재일 수도 있다. 즉, 반사 전극(140)은 기판(150)의 접착층에 접착될 수 있다.
도 12를 참조하면, 발광 로드들(110)로부터 기판(150), 멤브레인(230), 질화물 반도체층(240) 및 마스크층(250)을 제거할 수 있다.
기계적 리프트 오프(Mechanical Lift off) 방식으로 기판(150) 및 멤브레인(230)이 제거될 수 있다. 기판(150)과 복수의 발광 로드(110)은 캐비티(C) 및 보이드(V)를 사이에 두고 멤브레인(230)에 의해 연결되어 있다. 멤브레인(230)의 다리 부분들은 작은 기계적인 힘만으로도 붕괴시킬 수 있으므로, 발광 로드(110)의 손상 없이 기판(150)으로부터 발광 로드(110)을 용이하게 분리될 수 있다.
남아 있는 멤브레인(230)의 일부, 질화물 반도체층(240), 마스크층(250)을 추가적으로 제거하여, 도 12과 같이, 제1 반도체 및 제2 절연층(122)을 노출시킬 수 있다. 식각 방식으로 남아 있는 멤브레인(230)의 일부, 질화물 반도체층(240), 마스크층(250)이 제거될 수 있다.
도 13을 참조하면, 제2 절연층(122)상에 제1 절연층(121)을 형성할 수 있다. 마스크층(250)의 제거에 의해 제1 반도체층(111)의 일부 영역은 활성층(112), 제2 반도체층(113) 및 제2 절연층(122)으로부터 도출되어 있다. 제2 절연층(122)을 형성함으로써, 제1 반도체층(111)의 표면과 제2 절연층(122)의 표면은 동일 평면상에 배열될 수 있다. 제1 절연층(121)은 제2 절연층(122)과 동일한 물질일 수도 있고, 다른 물질일 수도 있다. 제2 절연층(122)은 투명한 절연 물질로 형성될 수 있다. 제2 절연층(122)은 노출된 제1 반도체층(111)이 측면을 감싸면서 제1 반도체층(111)의 표면을 노출시킬 수 있다.
그리고, 제1 반도체층(111) 및 제2 절연층(122)상에 투명 전극(130)을 형성함으로써 발광 소자(100)를 완성할 수 있다. 제1 반도체층(111)이 n형 질화물 반도체를 포함하는 경우 투명 전극(130)은 n형 전극이 될 수 있다. 투명 전극(130)은 예를 들면, 전자빔 증착 등을 이용하여 보호층의 하면에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명한 도전성 물질을 증착함으로써 형성될 수 있다.이상과 같이 완성된 발광 소자(100)는 예를 들면 대략 100㎛ ⅹ 100㎛ 이하의 크기를 가질 수 있으며, 대략 10㎛ 이하의 두께를 가질 수 있다. 하지만, 이는 단지 예시적인 것이다.
일 실시예에 따른 발광 소자(100)는 발광 로드들(110)을 선택적으로 성장시키는 바텀-업(bottom-up) 방식으로 성장시키기 때문에 에칭 방식에 의해 발광 로드들(110)을 형성하는 탑-다운(top-down) 방식보다 발광 로드들(110)이 손상되지 않아 높은 광 추출 효율을 가질 수 있다.
일 실시예에 따른 발광 로드들(110)은 후술하는 바와 같이 캐비티(C)를 사이에 두고 베이스층으로부터 이격되어 있는 결정화된 멤브레인(230) 상에 성장될 수 있는 바, 발광 로드(110)내에서 발생될 수 있는 응력을 감소시킬 수 있고, 결함 밀도가 작은 발광 로드(110)을 형성할 수 있다. 따라서, 고효율, 고신뢰성을 가질 수 있고 광추출 효율을 증대시킬 수 있는 발광 소자(100)를 구현할 수 있다.
도 2 내지 도 13에서는 하나의 발광 소자(100)를 제조하는 방법에 대해 설명하였으나, 이에 한정되지 않는다. 대량의 발광 소자(100)를 기판(150), 예를 들어, 디스플레이 패널상에 전사시킬 수 있음도 물론이다.
도 12에서는 질화물 반도체층(240) 및 마스크층(250)을 제거한 후 제2 절연층(122) 및 투명 전극(130)을 형성한다 하였으나, 이에 한정되지 않는다. 질화물 반도체층(240) 및 마스크층(250)도 발광 소자(100)의 일 구성요소가 될 수 있다.
도 14는 일 실시예에 따른 공통 반도체층(310)을 포함하는 발광 소자(100a)를 도시한 도면이다. 도 1과 도 14를 참조하면, 도 14의 발광 소자(100a)는 발광 로드들(110) 각각의 제1 반도체층(111)과 접하는 공통 반도체층(310)을 더 포함할 수 있다.
공통 반도체층(310)은 제1 반도체층(111)과 동일한 물질을 포함할 수 있다. 예를 들어, 공통 반도체층(310)은 n형 반도체를 포함할 수 있다. 구체적으로, 공통 반도체층(310)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n형 질화물 반도체를 포함할 수 있다. 여기서, 질화물 반도체는 예를 들면 GaN, InN, AlN 또는 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 7에서 질화물 반도체층(240)이 제1 반도체층(111)과 동일한 물질로 형성되어 도 13의 공통 반도체층(310)이 될 수 있다. 제2 절연층(122)은 도 8에 형성된 마스크층(250)이 제거되지 않고 제2 절연층(122)이 될 수 있다. 공통 반도체층(310)에 투명 전극(130)이 전기적으로 연결되기 때문에 활성층(112)에 보다 안정적으로 전하가 공급될 수 있다.
공통 반도체층(310) 및 제2 절연층(122)은 도 7 및 도 8에서 설명된 질화물 반도체층(240) 및 마스크층(250)이 될 수 있다고 하였으나, 이에 한정되지 않는다. 도 12에서 질화물 반도체층(240) 및 마스크층(250)을 제거한 후 별도의 물질로 제2 절연층(122) 및 공통 반도체층(310)을 형성할 수 있음도 물론이다.
도 9에서 발광 로드들(110)은 질화물 반도체층(240)상에 성장된다고 하였으나, 이에 한정되지 않는다, 발광 로드들(110)은 멤브레인(230)상에 직접 성장될 수도 있다.
도 15 내지 도 19는 다른 실시예에 따른 발광 소자(100)를 제조하는 방법의 일부를 도시한 참조도면이다.
도 15를 참조하면, 베이스층(B)상에 희생층 패턴(410)을 형성할 수 있다. 희생층 패턴(410)은 서로 이격 배치된 복수 개의 희생층(412)을 포함할 수 있다. 희생층 패턴(410)의 두께와 폭은 최종적으로 형성하려는 캐비티들(C)를 고려하여 결정될 수 있다. 희생층들(412)간의 간격(d)은 희생층(412)의 폭(w)보다 작을 수 있다. 예를 들어, 희생층들(412)간의 간격(d)은 희생층(412)의 폭(w)의 1/2이하이거나, 1㎛이하일 수 있다.
도 16을 참조하면, 희생층 패턴(410) 상에 희생층 패턴(410)을 덮는 멤브레인 물질층(420)을 형성할 수 있다. 멤브레인 물질층(420)의 형성시 희생층들(412)간의 간격이 좁기 때문에 멤브레인 물질층(420)은 희생층들(412)간의 간격을 채울 수 있다. 도 3의 멤브레인 물질층(220)은 상부 표면의 높이는 베이스층(B)에 대해 규칙적으로 변하는 반면, 도 16의 멤브레인 물질층(420)의 상부 표면은 베이스층(B)에 대해 일정한 간격을 유지할 수 있다.
도 17를 참조하면, 희생층 패턴(410)을 제거하고, 멤브레인 물질층(420)을 결정화시켜 멤브레인(430)을 형성할 수 있다. 희생층 패턴(410)을 제거하고 멤브레인(430)을 형성하는 방법은 앞서 설명하였는 바, 구체적인 설명은 생략한다.
도 18을 참조하면, 결정화된 멤브레인(430)에 홀(h)을 포함하는 마스크층(450)을 형성할 수 있다.
도 19를 참조하면, 홀을 통한 멤브레인(420)상에 제1 반도체층(111)을 직접 성장시키고, 제1 반도체층(111)상에 활성층(112), 활성층(112)상에 제2 반도체층(113)을 성장시킴으로서 발광 로드(110)을 형성할 수 있다. 멤브레인(420)상에 제1 반도체층(111)을 직접 성장시킴으로써, 도 12와 같은 질화물 반도체층(240)을 제거하는 공정을 줄일 수 있다. 이후 제1 절연층(122), 투명 전극(130) 및 반사 전극(140)의 형성 방법은 앞서 기술한 바와 동일한 바 생략한다.
발광 소자(100)에 포함된 발광 로드들(110)은 동일한 파장의 광을 방출할 수 있다. 그러나, 이에 한정되지 않는다. 복수 개의 발광 로드(110) 중 적어도 일부의 발광 로드는 서로 다른 파장의 광을 방출할 수 있다. 예를 들어, 발광 소자(100)는 적색 광을 방출하는 발광 로드, 녹색 광을 방출하는 발광 로드, 청색광을 방출하는 발광 로드를 포함할 수 있다.
발광 로드(110)의 활성층(112)내 물질 함량에 따라 방출되는 광의 파장이 다를 수 있다. 활성층(112)이 질화물 반도체를 포함하는 경우, 인듐 함량이 많을수록 방출되는 광의 파장은 길어질 수 있다.. 예를 들어, 활성층(112)의 인듐 함량이 약 15%인 경우, 활성층(112)은 약 450nm의 청색광을 방출하고, 활성층(112)의 인듐 함량이 약 25%인 경우, 활성층(112)은 약 320nm의 녹색광을 방출할 수 있다. 그리고, 활성층(112)의 인듐 함량이 약 30%인 경우, 활성층(112)은 약 560nm의 노란색광을 방출하고, 활성층(112)의 인듐 함량이 약 35%인 경우, 활성층(112)은 약 630nm의 적색광을 방출할 수 있다.
발광 로드(110)에 포함된 제1 반도체층(111)의 폭을 다르게 함으로써 활성층(112)의 인듐 함량을 조절할 수 있다. 활성층(112) 형성시 제1 반도체층(111)의 폭이 작아질수록 제1 반도체층(111)의 단위 면적당 형성되는 활성층(112)의 인듐 함량이 커질 수 있다. 인듐 함량이 커질수록 활성층(112)은 파장이 긴 광을 방출할 수 있다. 따라서, 일 실시예에 따른 발광 로드(110)은 제1 반도체층(111)의 폭을 이용하여 발광되는 파장을 조절할 수 있다.
도 20 및 도 21은 일 실시예에 따른 복수 개의 파장을 갖는 광을 방출할 수 있는 발광 소자의 제조 과정 일부를 도시한 도면이다. 도 20을 참조하면, 질화물 반도체층(540)상에 복수 개의 홀(h1, h2, h3)을 갖는 마스크층(550)을 형성할 수 있다. 복수 개의 홀 중 적어도 두 개의 홀을 크기가 서로 다를 수 있다. 예를 들어, 마스크층(550)은 제1 폭을 갖는 제1 홀(h1), 제1 폭보다 작은 제2 폭을 갖는 제2 홀(h2), 및 제2 폭보다 작은 제3 폭을 갖는 제3 홀(h3)을 포함할 수 있다. 제1 폭은 약 1500nm 이상 3500nm이하일 수 있고, 제2 폭은 약 200nm 이상 약 1650이하일 수 있으며, 제3 폭은 약 50nm이상 약 300nm이하일 수 있다.
각 홀(h1, h2, h3)내의 질화물 반도체층(240)상에 제1 반도체층(111)을 형성하고, 제1 반도체층(111)상에 활성층(112) 및 제2 반도체층(113)을 순차적으로 형성함으로써, 도 21과 같은 발광 로드들(110a, 110b, 110c)을 형성할 수 있다. 도 21에 도시된 바와 같이, 발광 로드들(110a, 110b, 110c)은 폭이 서로 다른 적어도 두 개의 발광 로드들을 포함할 수 있다.
예를 들어, 발광 로드들(110a, 110b, 110c)은 제1 홀(h1)상에 형성된 제1 발광 로드(110a), 제2 홀(h2)상에 형성된 제2 발광 로드(110b) 및 제3 홀(h3)상에 형성된 제3 발광 로드(110c)을 포함할 수 있다. 제1 발광 로드(110a)의 폭은 약 1600nm 이상 3800nm이하일 수 있고, 제2 발광 로드(110b)의 폭은 약 300nm이상 약 1800이하일 수 있으며, 제3 발광 로드(110c)의 폭은 약 50nm이상 약 400nm이하일 수 있다.
제2 발광 로드(110b)은 제1 발광 로드(110a)보다 파장이 짧은 광을 방출할 수 있고, 제3 발광 로드(110c)은 제2 발광 로드(110b)보다 파장이 짧은 광을 방출할 수 있다. 예를 들어, 제1 발광 로드(110a)은 적색 광을 방출할 수 있고, 제2 발광 로드(110b)은 녹색 광을 방출할 수 있으며, 제3 발광 로드(110c)은 청색 광을 방출할 수 있다. 그리하여, 도 21의 제조 과정을 통해 제조된 발광 소자는 화이트 광을 방출할 수 있다.
하나의 베이스층상에 서로 다른 파장을 갖는 복수 개의 발광 소자를 제조할 수 있음도 물론이다. 예를 들어, 화소로 동작 가능한 복수 개의 발광 소자를 제조할 수도 있다.
도 22 및 도 23은 일 실시예에 따른 화소로 동작 가능한 복수 개의 발광 소자를 제조하는 과정의 일부를 도시한 도면이다. 도 22를 참조하면 베이스층(B)상에 이격 배치되는 복수 개의 멤브레인(630)을 형성할 수 있다. 그리고, 각 메브레인(630)상에 질화물 반도체층(640)을 형성하고, 각 질화물 반도체층(640)상에 마스크층(651, 652, 653, 654)을 형성할 수 있다. 각 마스크층(651, 652, 653, 654)에는 서로 다른 폭을 갖는 홀(h1, h2, h3)이 형성될 수 있다. 제1 마스크층(651)에는 제1 폭을 갖는 제1 홀(h1)이 형성되어 있고, 제2 및 제3 마스크층(652, 653)에는 제1 폭보다 작은 제2 폭을 갖는 제2 홀(h2)이 형성되어 있으며, 제4 마스크층(654)에는 제2 폭보다 작은 제3 폭을 갖는 제3 홀(h3)이 형성될 수 있다. 제1 폭은 약 1500nm 이상 3500nm이하일 수 있고, 제2 폭은 약 200nm 이상 약 1650이하일 수 있으며, 제3 폭은 약 50nm이상 약 300nm이하일 수 있다.
각 홀(h1, h2, h3)내의 질화물 반도체층(540)상에 제1 반도체층(111)을 형성하고, 제1 반도체층(111)상에 활성층(112) 및 제2 반도체층(113)을 순차적으로 형성함으로써, 도 23과 같은 발광 로드들(110a, 110b, 110c)을 형성할 수 있다. 도 23에 도시된 바와 같이, 마스크층(651, 652, 653, 654) 중 적어도 두 개의 마스크층상에는 폭이 다른 발광셍들이 형성될 수 있다. 제1 마스크(651)상에는 폭이 가장 큰 제1 발광 로드들(110a)이 형성되고, 제2 및 제3 마스크층(652, 653)상에는 중간 크기의 폭을 갖는 제2 발광 로드들(110b)이 형성되며, 제4 마스크층(654)상에는 폭이 가장 작은 제3 발광 로드들(110c)이 형성될 수 있다. 제1 발광 로드(110a)의 폭은 약 1600nm 이상 3800nm이하일 수 있고, 제2 발광 로드(110b)의 폭은 약 300nm이상 약 1800이하일 수 있으며, 제3 발광 로드(110c)의 폭은 약 50nm이상 약 400nm이하일 수 있다. 그리고, 제1 발광 로드(110a)은 적색 광을 방출할 수 있고, 제2 발광 로드(110b)은 녹색 광을 방출할 수 있으며, 제3 발광 로드(110c)은 청색 광을 방출할 수 있다. 그리하여, 도 23의 제조 과정을 통해 제조된 발광 소자(100)들은 디스플레이 장치에서 화소로 동작할 수 있다.
하나의 베이스층상에 한번의 공정으로 화소로 동작할 수 있는 복수 개의 발광 소자(100)를 제조할 수 있다. 또한, 복수 개의 발광 소자(100)를 기판(150), 예를 들어, 디스플레이 패널에 복수 개의 발광 소자(100)를 대량 전사할 수 있는 바, 디스플레이 장치의 제조가 용이해진다.
도 24는 일 실시예에 따른 디스플레이 장치를 나타내는 도면이다. 도 24를 참조하면, 디스플레이 장치(1000)는 복수의 화소들이 제공된 기판(610)을 포함할 수 있다. 하나의 화소는 기판(610) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3)는 하나의 화소에서 영상을 표시하는 화소 영역이며 광이 출사되는 발광 영역일 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 기판(610), 구동 소자층(620), 표시 소자층(630), 커버 구조층(640)을 포함할 수 있다.
기판(610)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(610)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
구동 소자층(620)는 기판(610) 상에 배치된 버퍼층(621), 버퍼층(621) 상에 배치된 트랜지스터(TFT), 구동 전압 배선(미도시)을 포함할 수 있다.
버퍼층(621)은 트랜지스터(TFT)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(621)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
버퍼층(621)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(621)은 기판(610)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터(TFT)는 표시 소자층(630)에 포함된 복수의 발광 소자(LD1, LD2, LD3)들 중 대응하는 발광 소자를 구동할 수 있다. 트랜지스터(TFT)는 반도체층(SC), 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 포함할 수 있다.
반도체층(SC)은 버퍼층(621) 상에 배치될 수 있다. 반도체층(SC)은 소스 전극(S)에 접촉되는 소스 영역과 드레인 전극(D)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SC)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(G)은 게이트 절연층(622)을 사이에 두고 반도체층(SC) 상에 제공될 수 있다.
소스 전극(S)과 드레인 전극(D) 각각은 층간 절연층(623)과 게이트 절연층(622)을 관통하는 컨택 홀을 통해 반도체층(SC)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
트랜지스터(TFT) 상에는 보호층(624)이 제공될 수 있다.
표시 소자층(630)는 보호층(624)상에 제공된 복수 개의 발광 소자(LD1, LD2, LD3)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)에 있는 발광 소자(LD1)는 적색 광을 방출하고, 제2 서브 화소(SP2)에 있는 발광 소자(LD2)는 녹색 광을 방출하며, 제3 서브 화소(SP3)에 있는 발광 소자(LD3)는 청색 광을 방출할 수 있다. 발광 소자(LD1, LD2, LD3)의 제조 과정에서 인듐의 함량을 조절함으로써 방출되는 광의 파장을 다르게 할 수 있다.
도면에는 발광 소자(LD1, LD2, LD3)로서 도 1에 도시된 발광 소자(100)가 도시되어 있다. 이와 달리 제1 내지 제3 서브 화소(PS1, SP2, SP3)에 있는 발광 소자(LD1, LD2, LD3) 중 적어도 하나는 지금까지 설명한 발광 소자를 포함할 수 있다.
표시 소자층(630)는 화소 정의막(631)을 더 포함할 수 있다. 화소 정의막(631)은 보호층(624) 상에 제공되며, 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에서 발광 영역을 구획할 수 있다. 화소 정의막(631)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 포함된 발광 소자(LD1, LD2, LD3)를 노출하는 홀(h)부를 포함할 수 있다.
기판(610) 상에서 서로 인접한 두 개의 화소 정의막(631)은 일정 간격 이격될 수 있다. 예를 들어, 서로 인접한 두 개의 화소 정의막(631)은 발광 소자(LD1, LD2, LD3)의 폭 이상으로 기판(610) 상에서 이격될 수 있다. 화소 정의막(631)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(631)은 유기 재료를 포함하는 절연 물질일 수 있다. 예컨대, 화소 정의막(631)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin) 등을 포함할 수 있다.
화소 정의막(631)사이에는 절연층(632)이 제공될 수 있다. 절연층(632)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 제공된 발광 소자(LD1, LD2, LD3) 각각의 측면을 감쌀 수 있다. 절연층(632)은 발광 소자(LD1, LD2, LD3)에 포함된 절연층(120)보다 유전율이 작을 수 있다. 그리하여, 발광 소자(LD1, LD2, LD3)에서 방출된 광은 절연층(632)에서 반사되어 보다 많은 광이 발광 소자(LD1, LD2, LD3)의 두께 방향으로 방출될 수 있다.
제1 전극(E1)은 절연층(632)상에 배치되고, 제2 전극(E2)은 보호층(624)상에 배치될 수 있다. 제1 전극(E1)은 도 1의 투명 전극(130)을 포함할 수 있고, 제2 전극(E2)은 도 1의 반사 전극(140)을 포함할 수 있다.
이에 따라, 구동 전압이 제1 전극(E1)을 통해 대응하는 발광 소자(LD)에 인가되고 트랜지스터(TFT)의 전압이 제2 전극(E2)을 통해 대응하는 발광 소자(LD)에 인가될 수 있다. 결국, 발광 소자(LD)의 양측 단부에 제1 전극(E1)과 제2 전극(E2)을 통해 소정 전압이 인가됨에 따라, 발광 소자(LD)는 광을 출사할 수 있다. 발광 소자(100)의 인듐 함량에 따라 방출되는 광의 파장이 다를 수 있다.
절연층(632)상에는 오버 코트층(640)이 제공될 수 있다. 오버 코트층(640)은 그 하부에 배치된 구성 요소들에 의해 발생한 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(640)은 발광 소자(100)로 산소 및 수분 등이 침투되는 것을 방지하는 봉지층일 수 있다.
한편, 각 서브 화소(SP1, SP2, SP3)의 발광 소자(LD1, LD2, LD3)가 동일한 파장의 광 또는 복수 개의 파장의 광이 혼합된 광, 예를 들어, 화이트 광을 방출하는 경우, 디스플레이 장치는 색변환층을 더 포함할 수 있다.
도 25는 일 실시예에 따른 디스플레이 장치를 나타내는 도면이다. 도 24와 도 25를 비교하면, 도 25의 디스플레이 장치는, 표시 소자층으로부터 입사된 광을 특정 파장의 광으로 변환시키는 색변환층(650)을 더 포함할 수 있다. 색변환층(650)은 제1 내지 제3 색 변환 패턴(651R, 651G, 651B)을 포함할 수 있다. 여기서, 제1 내지 제3 색 변환 패턴(651R, 651G, 651B) 각각은 각 서브 화소에 대응될 수 있다. 예를 들어, 제1 색 변환 패턴(651R)은 제1 서브 화소(SP1)에 대응되고, 제2 색 변환 패턴(651G)은 제2 서브 화소(SP2)에 대응되며, 제3 색 변환 패턴(651G)은 제3 서브 화소(SP3)에 대응될 수 있다.
상술한 발광 소자, 이를 포함하는 디스플레이 장치 및 그 제조 방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상술한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 권리 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 100a : 발광 소자
110, 110a, 110b, 110c: 발광 로드
111: 제1 반도체층
112: 활성층
113: 제2 반도체층
120: 절연층
121: 제1 절연층
122: 제2 절연층
130: 투명 전극,
140: 반사 전극
150: 기판

Claims (28)

  1. 각각이 로드 형상의 제1 반도체층, 상기 제1 반도체층의 복수 개의 면을 감싸는 쉘 형상의 활성층, 상기 활성층의 복수 개의 면을 감싸는 쉘 형상의 제2 반도체층을 포함하는 복수 개의 발광 로드;
    상기 복수 개의 발광 로드들 사이의 공간을 채우는 투명 절연층;
    상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 전기적으로 연결된 투명 전극; 및
    상기 복수 개의 발광 로드에 포함된 제2 반도체층 각각과 전기적으로 연결된 반사 전극;을 포함하는 발광 소자.
  2. 제 1항에 있어서,
    상기 반사 전극의 두께는,
    상기 투명 전극의 두께보다 큰 발광 소자.
  3. 제 1항에 있어서,
    상기 반사 전극의 두께는 100nm이상이고,
    상기 투명 전극의 두께는 10nm 이상 100nm미만인 발광 소자.
  4. 제 1항에 있어서,
    상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각은 동일 평면상에 상기 투명 전극에 접하고,
    상기 복수 개의 발광 로드에 포함된 제2 반도체층 각각의 일부 영역은 상기 반사 전극에 내장(embedded)되는 발광 소자.
  5. 제 1항에 있어서,
    상기 제1 반도체층은
    상기 활성층 및 상기 제2 반도체층으로부터 돌출된 영역을 포함하는 발광 소자.
  6. 제 1항에 있어서,
    상기 절연층은,
    상기 제1 반도체층의 측면과 접하는 제1 절연층; 및
    상기 제2 반도체층의 측면과 접하는 제2 절연층;을 포함하는 발광 소자.
  7. 제 1항에 있어서,
    상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 접하는 공통 반도체층;을 더 하고,
    상기 투명 전극은 상기 공통 반도체층을 통해 상기 제1 반도체층 각각과 전기적으로 연결된 발광 소자.
  8. 제 1항에 있어서,
    상기 복수 개의 발광 로드는,
    서로 다른 파장의 광을 방출하는 제1 발광 로드와 제2 발광 로드를 포함하는 발광 소자.
  9. 제 8항에 있어서,
    상기 제1 및 제2 발광 로드는 서로 다른 인듐 함량을 갖는 발광 소자.
  10. 제 8항에 있어서,
    상기 제1 발광 로드의 폭은,
    상기 제2 발광 로드의 폭보다 큰 발광 소자.
  11. 제 10항에 있어서,
    상기 제1 발광 로드가 방출하는 광의 파장은,
    상기 제2 발광 로드가 방출하는 광의 파장보다 긴 발광 소자.
  12. 기판; 및
    상기 기판상에 배치되며, 복수 개의 발광 소자를 포함하는 표시 소자층;을 포함하고,
    상기 복수 개의 발광 소자 중 적어도 하나는,
    상기 기판상에 배치되는 반사 전극;
    상기 기판의 두께 방향으로 상기 반사 전극과 이격 배치되는 투명 전극;
    상기 반사 전극과 상기 투명 전극 사이에 배치되며, 각각이 로드 형상의 제1 반도체층, 상기 제1 반도체층의 복수 개의 면을 감싸는 쉘 형상의 활성층, 상기 활성층의 복수 개의 면을 감싸는 쉘 형상의 제2 반도체층을 포함하는 복수 개의 발광 로드;를 포함하는 디스플레이 장치.
  13. 제 12항에 있어서,
    상기 반사 전극의 두께는,
    상기 투명 전극의 두께보다 큰 디스플레이 장치.
  14. 제 12항에 있어서,
    상기 반사 전극의 두께는 100nm이상이고,
    상기 투명 전극의 두께는 10nm이상 100nm미만인 디스플레이 장치.
  15. 제 12항에 있어서,
    상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각은 동일 평면상에 상기 투명 전극에 접하고,
    상기 복수 개의 발광 로드에 포함된 제2 반도체층 각각의 일부 영역은 상기 반사 전극에 내장(embedded)되는 디스플레이 장치.
  16. 제 12항에 있어서,
    상기 절연층은,
    상기 제1 반도체층의 측면과 접하는 제1 절연층; 및
    상기 제2 반도체층의 측면과 접하는 제2 절연층;을 포함하는 발광 소자.
  17. 제 12항에 있어서,
    상기 복수 개의 발광 로드에 포함된 제1 반도체층 각각과 접하는 공통 반도체층;을 더 하고,
    상기 투명 전극은 상기 공통 반도체층을 통해 상기 제1 반도체층 각각과 전기적으로 연결된 디스플레이 장치.
  18. 제 12항에 있어서,
    상기 기판은,
    상기 복수 개의 발광 소자를 구동시키는 트랜지스터를 포함하는 구동층;을 포함하는 디스플레이 장치.
  19. 제 12항에 있어서,
    상기 복수 개의 발광 로드는,
    서로 다른 파장의 광을 방출하는 제1 발광 로드와 제2 발광 로드를 포함하는 디스플레이 장치.
  20. 제 19항에 있어서,
    상기 제1 발광 로드의 폭은,
    상기 제2 발광 로드의 폭보다 큰 디스플레이 장치.
  21. 제 20항에 있어서,
    상기 제1 발광 로드가 방출하는 광의 파장은,
    상기 제2 발광 로드가 방출하는 광의 파장보다 긴 디스플레이 장치.
  22. 제 12항에 있어서,
    상기 복수 개의 발광 소자는,
    제1 폭을 갖는 복수 개의 제4 발광 로드를 포함하는 제1 발광 소자;
    상기 제1 폭보다 작은 제2 폭을 갖는 복수 개의 제5 발광 로드를 포함하는 제2 발광 소자; 및
    상기 제2 폭보다 작은 제3 폭을 갖는 복수 개의 제6 발광 로드를 포함하는 제3 발광 소자;를 포함하는 디스플레이 장치.
  23. 제 22항에 있어서,
    상기 제4 내지 제6 발광 로드에 포함된 인듐 함량이 서로 다른 디스플레이 장치.
  24. 제 23항에 있어서,
    상기 제4 내지 제6 발광 로드는 서로 다른 파장의 광을 방출하는 디스플레이 장치.
  25. 제 22항에 있어서,
    상기 표시 소자층으로부터 입사된 광을 특정 파장의 광으로 변환시키는 색변환층;을 더 포함하는 디스플레이 장치.
  26. 베이스층상에 복수의 캐비티를 포함하는 멤브레인을 형성하는 단계;
    상기 멤브레인상에 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층상에 복수 개의 개구를 포함하는 제1 마스크층을 형성하는 단계;
    상기 복수 개의 개구를 이용하여 상기 질화물 반도체층상에 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 코어-쉘 구조의 복수 개의 발광 로드를 형성하는 단계;
    상기 복수 개의 발광 로드 사이의 공간을 채우는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 상기 복수 개의 발광 로드들의 제2 반도체층과 접하는 반사 전극을 형성하는 단계;
    상기 반사 전극을 기판상에 접합시키는 단계;
    상기 복수 개의 발광 로드로부터 상기 기저층, 상기 멤브레인, 상기 질화물 반도체층 및 상기 마스크층을 제거하는 단계;
    상기 제1 상기 복수 개의 발광 로드들의 제1 반도체층과 접하는 제1 절연층을 형성하는 단계: 및
    상기 제1 상기 복수 개의 발광 로드들의 제1 반도체층과 접하는 투명 전극을 형성하는 단계;를 포함하는 디스플레이 장치의 제조 방법.
  27. 제 26항에 있어서,
    상기 기판은,
    상기 복수 개의 발광 로드를 구동시키는 복수 개의 트랜지스터를 포함하는 디스플레이 장치의 제조 방법.
  28. 제 26항에 있어서,
    반사 전극은,
    상기 기판에 유테틱 본딩(eutectic bonding) 방식에 의해 접합되는 디스플레이 장치의 제조 방법.
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