KR20240003905A - 반도체 패키지 - Google Patents

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KR20240003905A
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trench
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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Abstract

본 발명은 제품의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다. 본 발명의 반도체 패키지는, 제1 영역과 제1 영역을 제외한 제2 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판, 패키지 기판의 제1 면 상에 실장되는 반도체 칩, 패키지 기판의 제1 영역의 제2 면 상에 배치되는 제1 서브 패드와, 패키지 기판의 제2 영역의 제2 면 상에 배치되고, 솔더 볼 리세스를 정의하는 제2 서브 패드를 포함하는 패드, 및 제2 면 상에, 제1 서브 패드와 접속되는 제1 서브 솔더 볼과, 제2 서브 패드와 접속되는 제2 서브 솔더 볼을 포함하는 솔더 볼을 포함하고, 제2 서브 솔더 볼은 솔더 볼 리세스 내에 배치되는 제1 부분과, 제1 부분 상의 제2 부분을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 패키지 기판의 최외곽의 배치된 패드에 홀을 형성하여 신뢰성을 향상시킨 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
한편, 반도체 패키지와 외부 보드가 연결되는 패드가 굴곡이 없이 평평하게 형성되는 경우, 상기 패드에 크랙(crack)이 발생될 때 크랙이 진전되기 쉬어 반도체 패키지의 성능 및 신뢰성이 저하될 수 있다.
본 발명이 해결하려는 과제는, 제품의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 영역과 제1 영역을 제외한 제2 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판, 패키지 기판의 제1 면 상에 실장되는 반도체 칩, 패키지 기판의 제1 영역의 제2 면 상에 배치되는 제1 서브 패드와, 패키지 기판의 제2 영역의 제2 면 상에 배치되고, 솔더 볼 리세스를 정의하는 제2 서브 패드를 포함하는 패드, 및 제2 면 상에, 제1 서브 패드와 접속되는 제1 서브 솔더 볼과, 제2 서브 패드와 접속되는 제2 서브 솔더 볼을 포함하는 솔더 볼을 포함하고, 제2 서브 솔더 볼은 솔더 볼 리세스 내에 배치되는 제1 부분과, 제1 부분 상의 제2 부분을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 모서리 영역과 모서리 영역을 제외한 중앙 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판, 패키지 기판의 중앙 영역의 제1 면 상에 실장되는 반도체 칩, 패키지 기판의 중앙 영역에 배치되는 제1 서브 재배선 패턴, 패키지 기판의 모서리 영역에 배치되고, 트렌치를 포함하는 제2 서브 재배선 패턴, 제2 면 상에 배치되고, 제1 서브 재배선 패턴과 접속되는 제1 서브 패드, 제2 면 상에 배치되고, 제2 서브 재배선 패턴과 접속되는 제2 서브 패드, 제1 서브 패드와 접속되는 제1 서브 솔더 볼, 및 제2 서브 패드와 접속되는 제2 서브 솔더 볼을 포함하고, 제2 서브 패드는 트렌치의 측벽 및 바닥면을 따라 연장되고, 제2 서브 솔더 볼의 적어도 일부는 제2 서브 패드가 형성되고 남은 트렌치를 채우고, 제2 서브 솔더 볼의 적어도 일부는 제2 서브 재배선 패턴과 패키지 기판의 두께 방향과 수직한 방향으로 오버랩되고, 제1 서브 패드의 상면은 평평하다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 4개의 모서리 영역과 모서리 영역을 제외한 중앙 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판으로, 평면적 관점에서, 각각의 모서리 영역은 계단 형상을 갖는 패키지 기판, 패키지 기판의 중앙 영역의 제1 면 상에 실장되는 적어도 하나 이상의 반도체 칩, 제2 면 상에 배치되고, 제1 트렌치를 포함하는 솔더 레지스트층, 패키지 기판의 중앙 영역에 배치되는 제1 서브 재배선 패턴과, 패키지 기판의 모서리 영역에 배치되고, 복수의 제2 트렌치를 포함하는 제2 서브 재배선 패턴을 포함하는 재배선 패턴, 제1 트렌치의 바닥면을 따라 연장되고 제1 서브 재배선 패턴과 접속되는 제1 서브 패드, 제1 트렌치의 바닥면과 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 제2 서브 재배선 패턴과 연결되는 제2 서브 패드, 제1 서브 패드와 접속되는 제1 서브 솔더 볼, 및 제2 서브 패드와 접속되고, 적어도 일부가 제2 트렌치를 채우는 제2 서브 솔더 볼을 포함하고, 제1 트렌치는 재배선 패턴을 노출하고, 복수의 제2 트렌치는 패키지 기판을 노출하지 않고, 제2 서브 솔더 볼은 제2 트렌치를 채우는 제1 부분과 제1 부분 상의 제2 부분을 포함하고, 제2 서브 솔더 볼의 제1 부분은 제1 서브 솔더 볼과 패키지 기판의 두께 방향과 수직한 방향으로 오버랩되지 않고, 제1 서브 패드와 제2 서브 패드는 각각 NiAu를 포함한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 3은 도 2의 P2 영역을 확대한 확대도이다.
도 4는 도 1의 P1 영역을 확대한 확대도이다.
도 5 내지 도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 8 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 확대도들이다.
도 11 내지 도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 확대도들이다.
도 15 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 18은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 19는 도 18의 B-B 선을 따라 절단한 단면도이다.
도 20 내지 도 24는 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간도면들이다.
이하에서, 도 1 내지 도 19를 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다. 도 3은 도 2의 P2 영역을 확대한 확대도이다. 도 4는 도 1의 P1 영역을 확대한 확대도이다.
먼저, 도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 제1 반도체 패키지(1000a) 및 제1 반도체 패키지(1000a) 상에 제공되는 제2 반도체 패키지(1000b)를 포함할 수 있다.
제1 반도체 패키지(1000a)는 패키지 기판(300), 제1 반도체 칩(100), 솔더 레지스트층(385), 솔더 볼(390), 및 패드(380)를 포함할 수 있다.
패키지 기판(300)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U)을 포함할 수 있다. 하부 패키지 기판(300L)은 제1 반도체 칩(100)의 아래에 배치될 수 있다. 상부 패키지 기판(300U)은 제1 반도체 칩(100) 위에 배치될 수 있다. 예를 들어, 하부 패키지 기판(300L)은 서로 대향하는 제1 면(300a)과 제2 면(300b)을 포함할 수 있다. 상부 패키지 기판(300U)과 제1 반도체 칩(100)은 하부 패키지 기판(300L)의 제1 면(300a) 상에 배치될 수 있다. 솔더 볼(390)은 하부 패키지 기판(300L)의 제2 면(300b) 상에 배치될 수 있다.
도 1에서, 패키지 기판(300)은 제1 영역(R1)과 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 중앙 영역일 수 있고, 제2 영역(R2)은 모서리 영역일 수 있다. 예를 들어, 패키지 기판(300)이 평면적 관점에서 사각형 형상을 갖는 경우, 제2 영역(R2)은 상기 사각형 형상의 모서리 부분일 수 있다. 제1 영역(R1)은 제2 영역(R2)을 제외한 나머지 부분일 수 있다. 일례로, 제2 영역(R2)은 4개일 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제2 영역(R2)은 평면적 관점에서, 계단 형상을 가질 수 있다. 본 명세서에서 "평면적 관점에서 계단 형상을 갖는다"는 의미는 제2 영역(R2)과 제1 영역(R1)의 경계선이 계단 형상임을 의미할 수 있다. 또한, "평면적 관점에서 계단 형상을 갖는다"는 의미는 평면적 관점에서 제2 영역(R2)에 배치되는 솔더 볼(390)이 계단 모양으로 배치되는 것을 의미할 수 있다. 일례로, 제2 영역(R2)에 배치되는 후술될 제2 서브 솔더 볼(392)이 계단 형상으로 배치될 수 있지만 한정되는 것은 아니다.
제1 반도체 칩(100)은 제1 영역(R1) 상에 제공될 수 있다. 제1 반도체 칩(100)은 제1 면(300a) 상에 실장될 수 있다. 제1 반도체 칩(100)은 제1 영역(R1)과 패키지 기판(300)의 두께 방향 또는, 제1 면(300a)과 수직한 방향으로 완전히 오버랩될 수 있다. 제1 반도체 칩(100)은 제2 영역(R2)과 패키지 기판(300)의 두께 방향으로 완전히 오버랩되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
하부 패키지 기판(300L)은 제1 면(300a)과 제2 면(300b)을 포함할 수 있다. 제1 면(300a)과 제2 면(300b)은 서로 대향할 수 있다. 제1 면(300a)은 제1 반도체 칩(100)과 마주볼 수 있다. 제2 면(300b)은 솔더 볼(390)과 마주볼 수 있다.
몇몇 실시예에서, 하부 패키지 기판(300L)은 제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L)을 포함할 수 있다. 제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L) 내에 제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)이 배치될 수 있다.
일례로, 제1 하부 절연층(310L)은 제1 재배선 패턴(RDL1)을 감쌀 수 있다. 제2 하부 절연층(320L)은 제2 재배선 패턴(RDL2)의 비아 부분을 감쌀 수 있다. 제3 하부 절연층(330L)은 제2 재배선 패턴(RDL2)의 배선 부분과 제3 재배선 패턴(RDL3)의 비아 부분을 감쌀 수 있다. 제4 하부 절연층(340L)은 제3 재배선 패턴(RDL3)의 배선 부분을 감쌀 수 있다. 제5 하부 절연층(350L)은 제4 재배선 패턴(RDL4)의 비아 부분을 감쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L)들은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 예를 들어, 제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L)들은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L)들은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)들은 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 하부 패키지 기판(300L)은 유기물을 포함할 수도 있다. 예를 들어, 하부 패키지 기판(300L)은 프리프레그(pre-preg)를 포함할 수 있다. 프리프레그는 탄소 섬유, 유리 섬유, 아라미드 섬유 등의 강화 섬유에 미리 열경화성 폴리머 결합재(예를 들어, 에폭시 수지) 또는 열가소성 레진을 함침시킨 복합 섬유이다. 몇몇 실시예에서, 하부 패키지 기판(300L)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 하부 패키지 기판(300L)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
몇몇 실시예에서, 제1 재배선 패턴(RDL1)은 제1 서브 재배선 패턴(RDLa)과 제2 서브 재배선 패턴(RDLb)을 포함할 수 있다. 제1 서브 재배선 패턴(RDLa)은 패키지 기판(300)의 제1 영역(R1)에 배치될 수 있다. 제2 서브 재배선 패턴(RDLb)은 패키지 기판(300)의 제2 영역(R2)에 배치될 수 있다. 즉, 제1 서브 재배선 패턴(RDLa)은 중앙 영역에 배치되고, 제2 서브 재배선 패턴(RDLb)은 모서리 영역에 배치될 수 있다.
패드(380)는 제1 재배선 패턴(RDL1) 상에 배치될 수 있다. 패드(380)는 제2 면(300b) 상에 배치될 수 있다. 패드(380)는 제1 재배선 패턴(RDL1)과 접속될 수 있다. 몇몇 실시예에서, 패드(380)는 제1 서브 패드(381)와 제2 서브 패드(382)를 포함할 수 있다. 제1 서브 패드(381)는 제1 영역(R1)에 배치될 수 있다. 제2 서브 패드(382)는 제2 영역(R2)에 배치될 수 있다. 제1 서브 패드(381)는 패키지 기판의 중앙 영역에 배치될 수 있다. 제2 서브 패드(382)는 패키지 기판의 모서리 영역에 배치될 수 있다. 제1 서브 패드(381)는 제1 서브 재배선 패턴(RDLa)과 접속될 수 있다. 제2 서브 패드(382)는 제2 서브 재배선 패턴(RDLb)과 접속될 수 있다. 패드(380)는 예를 들어, NiAu를 포함할 수 있지만, 이에 한정되는 것은 아니다.
솔더 볼(390)은 패드(380) 상에 제공될 수 있다. 솔더 볼(390)은 패드(380)와 접속될 수 있다. 몇몇 실시예에서 솔더 볼(390)은 제1 서브 솔더 볼(391)과 제2 서브 솔더 볼(392)을 포함할 수 있다. 제1 서브 솔더 볼(391)은 제1 영역(R1) 상에 제공될 수 있다. 제2 서브 솔더 볼(392)은 제2 영역(R2) 상에 제공될 수 있다. 제1 서브 솔더 볼(391)은 패키지 기판의 중앙 영역 상에 제공될 수 있다. 제2 서브 솔더 볼(392)은 패키지 기판의 모서리 영역 상에 제공될 수 있다.
제1 서브 솔더 볼(391)은 제1 서브 패드(381)와 접속될 수 있다. 제2 서브 솔더 볼(392)은 제2 서브 패드(382)와 접속될 수 있다. 솔더 볼(390)은 볼 형상을 갖는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 솔더 볼(390)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 솔더 볼(390)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다. 솔더 볼(390)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다.
솔더 레지스트층(385)은 제2 면(300b) 상에 배치될 수 있다. 솔더 레지스트층(385)은 제1 재배선 패턴(RDL1) 및 제1 하부 절연층(310L) 상에 배치될 수 있다. 솔더 레지스트층(385)은 솔더 레지스트 물질을 포함할 수 있다.
이하에서, 도 3을 참조하여, 솔더 볼(390), 패드(380), 제1 재배선 패턴(RDL1), 및 솔더 레지스트층(385)에 대해 보다 자세히 설명한다. 도 3은 도 2의 P2 영역을 확대한 확대도이다.
도 3을 참조하면, 제1 재배선 패턴(RDL1)은 제1 서브 재배선 패턴(RDLa)과 제2 서브 재배선 패턴(RDLb)을 포함한다. 패드(380)는 제1 서브 패드(381)와 제2 서브 패드(382)를 포함한다. 솔더 볼(390)은 제1 서브 솔더 볼(391)과 제2 서브 솔더 볼(392)을 포함한다.
몇몇 실시예에서, 제2 서브 재배선 패턴(RDLb)은 제2 트렌치(t2)를 포함할 수 있다. 제2 트렌치(t2)는 하부 패키지 기판(300L)을 노출하지 않을 수 있다. 제2 트렌치(t2)는 제2 서브 재배선 패턴(RDLb)을 노출할 수 있다. 제1 서브 재배선 패턴(RDLa)은 제2 트렌치(t2)를 포함하지 않는다. 즉, 제1 서브 재배선 패턴(RDLa)의 상면은 평평하다. 반면, 제2 서브 재배선 패턴(RDLb)의 상면은 평평하지 않다. 제1 서브 재배선 패턴(RDLa)의 상면은 제2 면(300b)과 공면에 놓일 수 있다.
제1 서브 패드(381)는 제1 서브 재배선 패턴(RDLa)의 상면을 따라 배치될 수 있다. 이에 따라, 제1 서브 패드(381)의 상면은 평평할 수 있다. 제2 서브 패드(382)는 제2 서브 재배선 패턴(RDLb)의 상면을 따라 배치될 수 있다. 제2 서브 패드(382)는 제2 트렌치(t2)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 트렌치(t1)의 바닥면은 제1 면(300a)과 대향할 수 있다. 제2 트렌치(t2)의 바닥면은 제1 면(300a)과 대향할 수 있다. 제2 트렌치(t2)의 바닥면은 제2 서브 솔더 볼(392)과 마주볼 수 있다. 제2 서브 패드(382)는 솔더 볼 리세스(RC)를 정의할 수 있다. 솔더 볼 리세스(RC)는 제2 트렌치(t2) 중 제2 서브 패드(382)가 형성되고 남은 부분을 포함할 수 있다.
몇몇 실시예에서 패드(380)의 두께는 일정할 수 있다. 제1 서브 패드(381)의 두께는 일정할 수 있다. 제2 서브 패드(382)의 두께는 일정할 수 있다. 패드(380)는 제1 재배선 패턴(RDL1) 상에 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
솔더 레지스트층(385)은 제1 트렌치(t1)를 포함할 수 있다. 제1 트렌치(t1)는 제1 재배선 패턴(RDL1)을 노출할 수 있다. 제1 트렌치(t1) 내에 패드(380)와 솔더 볼(390)이 배치될 수 있다. 제1 서브 패드(381)는 제1 트렌치(t1)의 바닥면을 따라 연장할 수 있다. 제2 서브 패드(382)는 제1 트렌치(t1)의 바닥면, 제2 트렌치(t2)의 측벽, 및 제2 트렌치(t2)의 바닥면을 따라 연장할 수 있다.
솔더 볼(390)은 패드(380) 상에 제공될 수 있다. 제1 서브 솔더 볼(391)은 제1 서브 패드(381) 상에 배치된다. 제1 서브 솔더 볼(391)은 제1 서브 패드(381)와 접속된다. 제2 서브 솔더 볼(392)은 제2 서브 패드(382) 상에 배치된다. 제2 서브 솔더 볼(392)은 제2 서브 패드(382)와 접속된다. 몇몇 실시예에서, 제2 서브 솔더 볼(392)의 적어도 일부는 솔더 볼 리세스(RC) 내에 배치될 수 있다. 제2 서브 솔더 볼(392)의 적어도 일부는 제2 트렌치(t2) 내에 배치될 수 있다.
몇몇 실시예에서, 제2 서브 솔더 볼(392)은 제1 부분(392a)과 제2 부분(392b)을 포함할 수 있다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 솔더 볼 리세스(RC) 내에 배치될 수 있다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 제2 트렌치(t2) 내에 배치될 수 있다. 제2 서브 솔더 볼(392)의 제2 부분(392b)은 제1 부분(391b) 상에 배치될 수 있다.
제2 서브 솔더 볼(392)의 일부가 솔더 볼 리세스(RC) 내에 배치되는 구조를 가짐에 따라 제2 서브 솔더 볼(392)과 제2 서브 패드(382) 간 접촉 면적이 증가될 수 있다. 이에 따라, 크랙(crack)이 발생될 경우 상기 크랙의 진전을 방지시킬 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
제2 서브 솔더 볼(392)의 제1 부분(392a)의 일부는 제2 서브 재배선 패턴(RDLb)과 제1 방향으로 오버랩될 수 있다. 상기 제1 방향은 패키지 기판(300)의 두께 방향과 수직한 방향일 수 있다. 제2 서브 솔더 볼(392)의 제1 부분(392a)의 일부는 제1 서브 재배선 패턴(RDLa)과 상기 제1 방향으로 오버랩될 수 있다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 제1 서브 솔더 볼(391)과 상기 제1 방향으로 완전히 오버랩되지 않는다. 제1 서브 솔더 볼(391)은 제1 서브 재배선 패턴(RDLa)과 상기 제1 방향으로 오버랩되지 않는다. 제1 서브 솔더 볼(391)은 제2 서브 재배선 패턴(RDLb)과 상기 제1 방향으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이하에서, 도 4를 참조하여 몇몇 실시예에 따른 제1 트렌치(t1)와 제2 트렌치(t2)에 대하여 보다 자세히 설명한다. 도 4는 도 1의 P1 영역을 확대한 확대도이다. 설명의 편의상 도 4에서 제2 서브 솔더 볼(392) 및 제2 서브 패드(382)는 생략된다.
도 4를 참조하면, 제1 트렌치(t1) 내에 제2 트렌치(t2)가 형성될 수 있다. 평면적 관점에서 제2 트렌치(t2)의 형상은 부채꼴 형상의 일부일 수 있다. 예를 들어, 평면적 관점에서 제2 트렌치(t2)의 형상은 제1 반지름(r1)을 갖는 제1 부채꼴에서 제2 반지름(r2)을 갖는 제2 부채꼴을 뺀 형상일 수 있다. 이 때, 제1 부채꼴의 중심각(θ)과 제2 부채꼴의 중심각(θ)은 같을 수 있다. 제1 반지름(r1)은 제2 반지름(r2)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제2 트렌치(t2)는 제1 트렌치(t1)의 센터 영역에 형성되지 않을 수 있다. 즉, 제2 트렌치(t2)는 제1 트렌치(t1)의 중심(C)에 형성되지 않을 수 있지만, 이에 한정되는 것은 아니다.
도 4에는 제2 트렌치(t2)가 6개인 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 트렌치(t2)의 개수, 형상, 및 배치는 설계에 따라 얼마든지 다양하게 변형될 수 있다.
다시 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 복수의 금속 필라들(360), 몰딩막(370), 복수의 제1 칩 패드들(111), 복수의 제1 연결 단자들(150)을 더 포함할 수 있다.
제1 칩 패드들(111)은 제1 반도체 칩(100)의 하면에 제공될 수 있다. 제1 반도체 칩(100)의 하면이 제1 면(300a)과 마주보도록 배치될 수 있다. 제1 반도체 칩(100)의 제1 칩 패드들(111)은 제4 재배선 패턴(RDL4)과 연결될 수 있다.
제1 연결 단자들(150)은 제1 반도체 칩(100)의 제1 칩 패드들(111)과 하부 제4 재배선 패턴(RDL4) 사이에 부착될 수 있다. 제1 연결 단자들(150)을 통해 제1 반도체 칩(100)과 솔더 볼(390)이 전기적으로 연결될 수 있다. 제1 연결 단자들(150)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 연결 단자들(150)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제1 연결 단자들(150)은 단일층 또는 다중층으로 형성될 수 있다. 제1 연결 단자들(150)이 단일층으로 형성되는 경우에, 제1 연결 단자들(150)은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제1 연결 단자들(150)이 다중층으로 형성되는 경우에, 제1 연결 단자들(150)은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제1 연결 단자들(150)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
금속 필라들(360)은 제1 반도체 칩(100)의 둘레에 제공될 수 있다. 금속 필라들(360)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U)을 전기적으로 연결할 수 있다. 금속 필라들(360)은 몰딩막(370)을 관통할 수 있다. 금속 필라들(360)의 상면은 몰딩막(370)의 상면과 공면을 이룰 수 있다. 금속 필라들(360)의 하면은 하부 패키지 기판(300L)의 제4 재배선 패턴(RDL4)들과 접촉할 수 있다.
몰딩막(370)은 하부 패키지 기판(300L)과 상부 패키지 기판(300U) 사이에 제공될 수 있다. 몰딩막(370)은 제1 반도체 칩(100)을 덮을 수 있다. 몰딩막(370)은 제1 면(300a) 상에 제공될 수 있다. 몰딩막(370)은 제1 반도체 칩(100)의 측벽과 상면을 덮을 수 있다. 몰딩막(370)은 금속 필라들(360) 사이를 채울 수 있다. 몰딩막(370)의 두께는 금속 필라들(360)의 두께와 실질적으로 동일할 수 있다. 몰딩막(370)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지 기판(300U)은 제1 내지 제3 상부 절연층(310U, 320U, 330U)과, 제1 내지 제3 상부 절연층(310U, 320U, 330U) 내의 상부 재배선 패턴들(RDL_U)을 포함할 수 있다. 제1 내지 제3 상부 절연층(310U, 320U, 330U)은 제1 내지 제5 하부 절연층(310L, 320L, 330L, 340L, 350L)에 포함된 물질과 동일한 물질을 포함할 수 있다. 상부 재배선 패턴들(RDL_U)은 제1 내지 제4 재배선 패턴들(RDL1, RDL2, RDL3, RDL4)과 동일한 물질을 포함할 수 있다.
상부 패키지 기판(300U) 상에 제2 반도체 패키지(1000b)가 배치될 수 있다. 제2 반도체 패키지(1000b)는 회로 기판(410), 제2 반도체 칩(200), 및 상부 몰딩막(430)을 포함할 수 있다. 회로 기판(410)은 인쇄회로기판일 수 있지만, 이에 한정되는 것은 아니다. 하부 도전 패드(405)가 회로 기판(410)의 하면 상에 배치될 수 있다.
제2 반도체 칩(200)이 회로 기판(410) 상에 배치될 수 있다. 제2 반도체 칩(200)은 집적 회로들을 포함할 수 있다. 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 와이어 본딩에 의해 회로 기판(410)의 상면의 상부 도전 패드(403)와 전기적으로 연결될 수 있다. 회로 기판(410)의 상면의 상부 도전 패드(403)는 회로 기판(410) 내의 내부 배선을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
상부 몰딩막(430)은 회로 기판(410) 상에 제공될 수 있다. 상부 몰딩막(430)은 제2 반도체 칩(200)을 덮을 수 있다. 상부 몰딩막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몇몇 실시예에 따른 반도체 패키지(1000)는 복수의 제2 연결 단자들(450)을 더 포함할 수 있다. 제2 연결 단자들(450)은 회로 기판(410)의 하부 도전 패드(405)와 상부 재배선 패턴들(RLD_U) 사이에 제공될 수 있다. 제2 연결 단자들(450)은 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 연결 단자들(450)은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 연결 단자들(450)은 단일층 또는 다중층으로 형성될 수 있다. 제2 연결 단자들(450)이 단일층으로 형성되는 경우에, 제2 연결 단자들(450)은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 연결 단자들(450)이 다중층으로 형성되는 경우에, 제2 연결 단자들(450)은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제2 연결 단자들(450)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
도 5 내지 도 7은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도들이다. 이하에서, 도 5 내지 도 7을 참조하여 반도체 패키지의 다양한 실시예들에 대해 설명한다.
도 5를 참조하면, 평면적 관점에서 제2 영역(R2)은 3층 계단 형상일 수 있다. 즉, 제2 영역(R2)의 면적이 증가될 수 있다. 제2 영역(R2)에 제2 서브 솔더 볼(392)이 6개 배치될 수 있다. 제2 영역(R2)의 면적이 보다 증가함에 따라 크랙(crack)이 발생될 경우 상기 크랙의 진전을 보다 효과적으로 방지시킬 수 있다. 또는, 제2 영역(R2)에 배치되는 제2 서브 솔더 볼(392)의 개수가 증가함에 따라 크랙(crack)이 발생될 경우 상기 크랙의 진전을 보다 효과적으로 방지시킬 수 있다.
도 6을 참조하면, 평면적 관점에서 제2 영역(R2)은 5층 계단 형상일 수 있다. 즉, 제2 영역(R2)의 면적이 보다 더 증가될 수 있다. 또한, 제2 영역(R2)은 제1 반도체 칩(100)과 패키지 기판(300)의 두께 방향으로 오버랩되는 영역을 포함할 수 있다. 제2 서브 솔더 볼(392) 중 일부는 제1 반도체 칩(100)과 패키지 기판(300)의 두께 방향으로 오버랩될 수 있다.
몇몇 실시예에서, 제2 영역(R2)의 경계선의 일부는 인접한 제2 영역(R2)의 경계선과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7을 참조하면, 평면적 관점에서 제2 영역(R2)의 형상은 계단 형상이 아닐 수 있다. 일례로, 평면적 관점에서 제2 영역(R2)의 형상은 정사각형일 수 있다. 도면에는 도시되지 않았지만, 평면적 관점에서 제2 영역(R2)의 형상은 직사각형일 수도 있다. 제2 영역(R2)은 제1 반도체 칩(100)과 패키지 기판(300)의 두께 방향으로 오버랩되지 않는다.
도 8 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 확대도들이다. 이하에서, 도 8 내지 도 10을 참조하여 반도체 패키지의 다양한 실시예들에 대해 설명한다.
도 8을 참조하면, 제2 서브 재배선 패턴(RDLb)은 제2 트렌치(t2)를 포함하지 않는다.
솔더 볼 리세스(RC)는 제2 서브 패드(382) 내에 형성될 수 있다. 솔더 볼 리세스(RC)는 제2 서브 재배선 패턴(RDLb)을 노출하지 않는다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 솔더 볼 리세스(RC) 내에 배치된다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 제1 서브 패드(381)와 상기 제1 방향으로 오버랩되지 않는다. 상기 제1 방향은 패키지 기판의 두께 방향과 수직한 방향일 수 있다. 제2 서브 솔더 볼(392)의 제1 부분(392a)은 제2 서브 패드(382)와 상기 제1 방향으로 오버랩되지 않는다.
몇몇 실시예에서, 제2 서브 패드(382)의 두께는 일정하지 않을 수 있다. 솔더 볼 리세스(RC)가 형성되는 부분에서의 제2 서브 패드(382)의 두께는 솔더 볼 리세스(RC)가 형성되지 않는 부분에서의 제2 서브 패드(382)의 두께보다 작을 수 있다.
도 9를 참조하면, 제2 트렌치(t2)는 패키지 기판을 노출할 수 있다. 제2 트렌치(t2)는 하부 패키지 기판(도 2의 300L)을 노출할 수 있다. 제2 트렌치(t2)는 제2 하부 절연층(320L)을 노출할 수 있다.
제2 서브 패드(382)와 제2 하부 절연층(320L)의 상면은 솔더 볼 리세스(RC)를 정의한다. 솔더 볼 리세스(RC)는 패키지 기판을 노출할 수 있다. 솔더 볼 리세스(RC)는 하부 패키지 기판(도 2의 300L)을 노출할 수 있다. 솔더 볼 리세스(RC)는 제2 하부 절연층(320L)을 노출할 수 있다.
제2 서브 패드(382)는 제2 트렌치(t2)의 바닥면을 따라 연장되지 않을 수 있다. 제2 서브 패드(382)는 제1 트렌치(t1)의 바닥면 및 제2 트렌치(t2)의 측벽을 따라 연장될 수 있다.
제2 서브 솔더 볼(392)의 제1 부분(392a)은 솔더 볼 리세스(RC) 내에 배치된다. 제2 서브 솔더 볼(392)의 제1 부분(392a)의 적어도 일부는 제2 하부 절연층(320L)과 접촉할 수 있다.
도 10을 참조하면, 제2 트렌치(t2)는 패키지 기판을 노출할 수 있다. 제2 트렌치(t2)는 하부 패키지 기판(도 2의 300L)을 노출할 수 있다. 제2 트렌치(t2)는 제2 하부 절연층(320L)을 노출할 수 있다. 그러나, 솔더 볼 리세스(RC)는 패키지 기판을 노출하지 않는다. 솔더 볼 리세스(RC)는 하부 패키지 기판(도 2의 300L)을 노출하지 않는다. 솔더 볼 리세스(RC)는 제2 하부 절연층(320L)을 노출하지 않는다.
제2 서브 패드(382)는 제1 트렌치(t1)의 바닥면, 제2 트렌치(t2)의 측벽, 및 제2 트렌치(t2)의 바닥면을 따라 연장할 수 있다. 제2 서브 패드(382)의 적어도 일부는 제2 하부 절연층(320L)과 접촉할 수 있다.
도 11 내지 도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 확대도들이다. 도 11 내지 도 14를 이용하여 평면적 관점에서 제2 트렌치(t2)의 다양한 형상에 대해 설명한다.
도 11을 참조하면, 평면적 관점에서 제2 트렌치(t2)의 형상은 원형일 수 있다. 제2 트렌치(t2)들은 제1 트렌치(t1)의 중심(C)에서 동일한 거리만큼 이격된 위치에 형성될 수 있다. 각각의 제2 트렌치(t2)들이 서로 이격된 간격이 동일하고, 각각의 제2 트렌치(t2)들의 면적이 동일한 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 트렌치(t2)들의 배치, 간격, 크기 등은 설계에 따라 다양할 수 있다.
도 12를 참조하면, 제2 트렌치(t2)는 제1 트렌치(t1)의 센터 영역에 형성될 수 있다. 제2 트렌치(t2)는 제1 트렌치(t1)의 외곽 영역에 6개 및 제1 트렌치(t1)의 센터 영역에 1개 형성될 수 있다.
도 13을 참조하면, 평면적 관점에서 제2 트렌치(t2)의 형상은 정사각형일 수 있다. 제2 트렌치(t2)들은 제1 트렌치(t1)의 중심(C)에서 동일한 거리만큼 이격된 위치에 형성될 수 있다. 각각의 제2 트렌치(t2)들이 서로 이격된 간격이 동일하고, 각각의 제2 트렌치(t2)들의 면적이 동일한 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 트렌치(t2)들의 배치, 간격, 크기 등은 설계에 따라 다양할 수 있다.
도 14를 참조하면, 평면적 관점에서 제2 트렌치(t2)의 형상은 직사각형일 수 있다. 각각의 제2 트렌치(t2)는 장변과 단면을 포함할 수 있다. 몇몇 실시예에서, 각각의 제2 트렌치(t2)의 장변이 연장하는 방향은 다를 수 있다. 일례로, 제2 트렌치(t2) 중 2개는 수평 방향으로 연장할 수 있고, 제2 트렌치(t2) 중 4개는 상기 수평 방향과 일정 각도를 이루는 방향으로 연장할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 15 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 이하에서, 반도체 패키지의 다양한 실시예들에 대해 설명한다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15 내지 도 17은 도 1의 A-A 선을 따라 절단한 단면도일 수 있다.
도 15를 참조하면, 도 2에 도시된 실시예와 달리, 제1 반도체 칩(100)의 활성면에 패키지 기판(300)이 형성될 수 있다.
하부 패키지 기판(300L)은 제1 반도체 칩(100)의 제1 칩 패드들(111) 상에 곧바로 배치될 수 있다. 하부 패키지 기판(300L)은 제1 반도체 칩(100)의 제1 칩 패드들(111)과 접촉할 수 있다. 제1 반도체 칩(100)의 제1 칩 패드들(111) 상에 제1 내지 제5 하부 절연층들(310L, 320L, 330L, 340L, 350L)이 적층될 수 있다. 제1 내지 제5 하부 절연층들(310L, 320L, 330L, 340L, 350L) 내에 제1 내지 제4 재배선 패턴들(RDL1, RDL2, RDL3, RDL4)이 배치될 수 있다.
일례로, 제1 재배선 패턴(RDL1)의 비아 부분은 제2 하부 절연층(320L) 내에 제공될 수 있다. 제2 재배선 패턴(RDL2)의 배선 부분은 제2 하부 절연층(320L) 내에 제공될 수 있다. 제2 재배선 패턴(RDL2)의 비아 부분은 제3 하부 절연층(330L) 내에 제공될 수 있다. 제3 재배선 패턴(RDL3)의 배선 부분은 제3 하부 절연층(330L) 내에 제공될 수 있다. 제3 재배선 패턴(RDL3)의 비아 부분은 제3 하부 절연층(330L) 내에 제공될 수 있다. 제4 재배선 패턴(RDL4)은 제4 하부 절연층(340L) 내에 제공될 수 있다.
몇몇 실시예에서 제4 재배선 패턴(RDL4)의 비아 부분들이 제1 반도체 칩(100)의 제1 칩 패드들(111)과 연결될 수 있다. 제4 재배선 패턴(RDL4)의 비아 부분들이 금속 필라들(360)과 연결될 수 있다. 몇몇 실시예에서, 제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)의 비아 부분들은 각각의 제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)의 배선 부분들의 상면 상에 배치될 수 있다. 예를 들어, 제1 내지 제4 재배선 패턴(RDL1, RDL2, RDL3, RDL4)의 비아 부분은 각각의 배선 부분들의 상면에서 제1 면(300a)을 향해 연장할 수 있다.
도 16을 참조하면, 제2 반도체 패키지(1000b)는 2개의 제2 반도체 칩(200a, 200b)을 포함할 수 있다. 즉, 제2 반도체 칩은 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)을 포함할 수 있다.
제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 서로 이격될 수 있다. 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 상부 몰딩막(430)에 의해 서로 분리될 수 있다. 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b) 각각은 그 하면에 제2 칩 패드들(221)을 포함할 수 있다. 제2 반도체 패키지(1000b)는 상부 도전 패드(403)를 포함하지 않는다. 일례로, 제2 칩 패드들(221)은 회로 기판(410) 내의 내부 배선(415)을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
도 16에서 제1 및 제2 서브 반도체 칩(200a, 200b)이 회로 기판(410)의 상면 상에, 동일 레벨에 제공되는 것으로 도시하였으나, 제1 서브 반도체 칩(200a)과 제2 서브 반도체 칩(200b)은 회로 기판(410)의 상면에 순차적으로 적층될 수도 있다.
도 17을 참조하면, 도 2에 도시된 실시예와 달리, 제1 반도체 패키지(1000a)에서 상부 패키지 기판이 생략될 수도 있다.
보다 상세하게, 몰딩막(370) 상에, 상부 절연층(375)이 제공될 수 있다. 상부 절연층(375)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 절연층(375)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 단자들(450)은 회로 기판(410)의 하부 도전 패드(405)와 제1 반도체 패키지(1000a)의 금속 필라들(360) 사이에 제공될 수 있다. 제2 연결 단자들(450)의 일부는 상부 절연층(375) 내에 배치될 수 있다. 제2 연결 단자들(450)의 일면은 하부 도전 패드(405)와 접속될 수 있고, 제2 연결 단자들(450)의 타면은 금속 필라들(360)과 접속될 수 있다. 이에 따라, 제1 반도체 패키지(1000a)와 제2 반도체 패키지(1000b)가 전기적으로 연결될 수 있다.
제2 반도체 칩(200)은 회로 기판(410) 상에 배치될 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 회로 기판(410)의 상면과 접할 수 있다. 제2 반도체 칩(200)의 제2 칩 패드들(221)은 회로 기판(410) 내의 내부 배선(415)을 통해 하부 도전 패드(405)와 전기적으로 연결될 수 있다.
도 18은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 19는 도 18의 B-B 선을 따라 절단한 단면도이다. 하에서, 반도체 패키지의 다양한 실시예들에 대해 설명한다.
도 18 및 도 19를 참조하면, 몇몇 실시예에 따른 반도체 패키지(2000)는 패키지 기판(500), 제1 재배선 패턴(RDL1), 패드(380), 솔더 볼(390), 솔더 레지스트층(385), 인터포저 기판(610), 제3 반도체 칩(700a), 및 제4 반도체 칩(700b)을 포함할 수 있다. 제1 재배선 패턴(RDL1), 패드(380), 솔더 볼(390), 및 솔더 레지스트층(385)은 도 1 내지 도 4를 이용하여 설명한 것과 동일할 수 있으므로, 자세한 설명은 생략한다.
도 18에서, 패키지 기판(500)은 제1 영역(R1)과 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 중앙 영역일 수 있고, 제2 영역(R2)은 모서리 영역일 수 있다. 평면적 관점에서 제2 영역(R2)은 계단 형상일 수 있다.
제3 반도체 칩(700a)과 제4 반도체 칩(700b)은 제2 영역(R2) 상에 제공될 수 있다. 제3 반도체 칩(700a)과 제4 반도체 칩(700b)은 제1 영역(R1) 상에 제공되지 않을 수 있다.
몇몇 실시예에서, 제3 반도체 칩(700a)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(310)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제4 반도체 칩(700b)은 메모리 반도체 칩일 수 있다. 예를 들어, 제4 반도체 칩(700b)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
일례로, 제1 반도체 칩(700a)은 GPU와 같은 ASIC일 수 있고, 제2 반도체 칩(700b)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 스택된 형태일 수 있다. 스택된 집적 회로는 TSV(Through Silicon Via) 등을 통해 서로 전기적으로 연결될 수 있다.
패키지 기판(500)은 패키지용 기판일 수 있다. 패키지 기판(500)은 회로 기판(PCB; printed circuit board)일 수 있다. 패키지 기판(500)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 패키지 기판(500)의 상면은 인터포저 기판(610)과 마주볼 수 있다.
패키지 기판(500)은 기판 패드(504)를 포함할 수 있다. 기판 패드(504)는 패키지 기판(500)은 다른 구성 요소들과 전기적으로 연결하는 데 이용될 수 있다. 예를 들어, 기판 패드(504)는 패키지 기판(500)의 상면으로부터 노출될 수 있다. 기판 패드(504)는 내부 배선(505)을 통해 제1 재배선 패턴(RDL1)과 제3 연결 단자(650)를 전기적으로 연결시킬 수 있다. 기판 패드(504)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 패키지 기판(500)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 패키지 기판(500)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
인터포저 기판(610)은 패키지 기판(500)의 상면 상에 배치될 수 있다. 인터포저 기판(610)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 인터포저 기판(610)의 상면은 제3 및 제4 반도체 칩(700a, 700b)과 마주볼 수 있다. 인터포저 기판(610)의 하면은 패키지 기판(500)과 마주볼 수 있다. 인터포저 기판(610)은 패키지 기판(500)과 제3 및 제4 반도체 칩(700a, 700b)들 간의 연결을 용이하게 하고 반도체 패키지(2000)의 뒤틀림(warpage)을 방지할 수 있다. 인터포저 기판(610)은 예를 들어, 실리콘(Si) 인터포저일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 패키지(2000)는 층간 절연층(620), 제1 패시베이션막(630), 제2 패시베이션막(635), 배선 패턴들(640), 관통 비아(645), 제1 인터포저 패드(602), 및 제2 인터포저 패드(604)를 포함할 수 있다.
층간 절연층(620)은 인터포저 기판(610) 상에 배치될 수 있다. 층간 절연층(620)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(620)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 인터포저 패드(602) 및 제2 인터포저 패드(604)는 각각 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 인터포저 패드(602)는 인터포저 기판(610)의 하면으로부터 노출될 수 있고, 제2 인터포저 패드(604)는 층간 절연층(620)의 상면으로부터 노출될 수 있다. 제1 인터포저 패드(602) 및 제2 인터포저 패드(604)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 인터포저 기판(610) 및 층간 절연층(620) 내에는 제1 인터포저 패드(602)와 제2 인터포저 패드(604)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다.
예를 들어, 인터포저 기판(610) 내에, 관통 비아(645)가 형성될 수 있다. 층간 절연층(620) 내에 배선 패턴들(640)이 형성될 수 있다. 관통 비아(645)는 인터포저 기판(610)을 관통할 수 있다. 이로 인하여 배선 패턴들(640)과 관통 비아(645)는 서로 연결될 수 있다. 배선 패턴들(640)은 제2 인터포저 패드(604)와 전기적으로 연결될 수 있다. 관통 비아(645)는 제1 인터포저 패드(602)와 전기적으로 연결될 수 있다. 이를 통해, 패키지 기판(500)과 제3 반도체 칩(700a), 및 제4 반도체 칩(700b)이 전기적으로 연결될 수 있다. 재배선층들(240) 및 관통 비아(245)는 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
패키지 기판(500)과 인터포저 기판(610) 사이에 제3 연결 단자(650)가 형성될 수 있다. 제3 연결 단자(650)는 기판 패드(504)와 제1 인터포저 패드(602)를 연결할 수 있다. 이에 따라, 패키지 기판(500)과 인터포저 기판(610)은 전기적으로 연결될 수 있다.
제3 연결 단자(650)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 연결 단자(650)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제3 연결 단자(650)는 단일층 또는 다중층으로 형성될 수 있다. 제3 연결 단자(650)가 단일층으로 형성되는 경우에, 제3 연결 단자(650)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제3 연결 단자(650)가 가 다중층으로 형성되는 경우에, 제3 연결 단자(650)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제3 연결 단자(650)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
제1 패시베이션막(630)은 층간 절연층(620) 상에 배치될 수 있다. 제1 패시베이션막(630)은 층간 절연층(620)의 상면을 따라 길게 연장할 수 있다. 제2 인터포저 패드(604)는 제1 패시베이션막(630)을 관통하여 배선 패턴들(640)과 연결될 수 있다. 제2 패시베이션막(635)은 인터포저 기판(610) 상에 배치될 수 있다. 제2 패시베이션막(635)은 인터포저 기판(610)의 하면을 따라 길게 연장할 수 있다. 제1 인터포저 패드(602)는 제2 패시베이션막(635)을 관통하여 관통 비아(645)와 연결될 수 있다.
제1 패시베이션막(630) 및 제2 패시베이션막(635)은 각각 실리콘 질화물을 포함할 수 있다. 이와 달리, 제1 패시베이션막(630) 및 제2 패시베이션막(635)은 각각 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
몇몇 실시예에서, 패키지 기판(500)과 인터포저 기판(610) 사이에 제1 언더필(660)이 형성될 수 있다. 제1 언더필(660)은 패키지 기판(500)과 인터포저 기판(610) 사이의 공간을 채울 수 있다. 또한, 제1 언더필(660)은 제3 연결 단자(650)를 덮을 수 있다. 제1 언더필(660)은 패키지 기판(500) 상에 인터포저 기판(610)을 고정시킴으로써 인터포저 기판(610)의 깨짐 등을 방지할 수 있다. 제1 언더필(660)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 반도체 칩(700a) 및 제4 반도체 칩(700b)은 서로 이격되어 인터포저 기판(610)의 상면 상에 배치될 수 있다. 제3 반도체 칩(700a) 및 제4 반도체 칩(700b)은 각각 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다.
제3 반도체 칩(700a)은 제3 칩 패드들(712)을 포함할 수 있다. 제3 칩 패드들(712)은 제3 반도체 칩(700a)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제3 칩 패드들(712)은 제3 반도체 칩(700a)의 하면으로부터 노출될 수 있다.
제4 반도체 칩(700b)은 제4 칩 패드들(714)을 포함할 수 있다. 제4 칩 패드들(714)은 제4 반도체 칩(700b)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제4 칩 패드들(714)은 제4 반도체 칩(700b)의 하면으로부터 노출될 수 있다.
제3 칩 패드들(712) 및 제4 칩 패드들(714)은 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 반도체 칩(700a) 및 제4 반도체 칩(700b)은 층간 절연층(620)의 상면 상에 실장될 수 있다. 예를 들어, 층간 절연층(620)과 제3 반도체 칩(700a) 사이에 제4 연결 단자(752)가 형성될 수 있다. 제4 연결 단자(752)는 복수의 제2 인터포저 패드(604)들 중 일부와 제3 칩 패드들(712)을 연결할 수 있다. 이에 따라, 인터포저 기판(610)과 제3 반도체 칩(700a)은 전기적으로 연결될 수 있다.
또한, 예를 들어, 층간 절연층(620)과 제4 반도체 칩(700b) 사이에 제5 연결 단자(754)가 형성될 수 있다. 제5 연결 단자(754)는 복수의 제2 인터포저 패드(604)들 중 다른 일부와 제4 칩 패드들(714)을 연결할 수 있다. 이에 따라, 인터포저 기판(610)과 제4 반도체 칩(700b)은 전기적으로 연결될 수 있다.
제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 또한, 제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 UBM(Under Bump Metallurgy)을 포함할 수 있다.
제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 단일층 또는 다중층으로 형성될 수 있다 제4 연결 단자(752) 및 제5 연결 단자(754)가 각각 단일층으로 형성되는 경우에, 제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제4 연결 단자(752) 및 제5 연결 단자(754)가 각각 다중층으로 형성되는 경우에, 제4 연결 단자(752) 및 제5 연결 단자(754)는 각각 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제4 연결 단자(752) 및 제5 연결 단자(754) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 배선 패턴들(640)의 일부는 제4 연결 단자(752)와 제5 연결 단자(754)를 전기적으로 연결할 수 있다. 예를 들어, 배선 패턴들(640)의 일부는 제4 연결 단자(752)와 접속되는 제2 인터포저 패드(604)와 연결될 수 있고, 제5 연결 단자(754)와 접속되는 제2 인터포저 패드(604)와 연결될 수도 있다. 이에 따라, 제3 반도체 칩(700a)과 제2 반도체 칩(700b)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 층간 절연층(620)과 제3 반도체 칩(700a) 사이에 제2 언더필(762)이 형성될 수 있다. 층간 절연층(620)과 제4 반도체 칩(700b) 사이에 제3 언더필(764)이 형성될 수 있다. 제2 언더필(762)은 층간 절연층(620)과 제3 반도체 칩(700a) 사이의 공간을 채울 수 있다. 제3 언더필(764)은 층간 절연층(620)과 제4 반도체 칩(700b) 사이의 공간을 채울 수 있다. 또한, 제2 언더필(762)은 제4 연결 단자(752)를 덮을 수 있다. 제3 언더필(764)은 제5 연결 단자(754)를 덮을 수 있다.
제2 언더필(762) 및 제3 언더필(764)은 인터포저 기판(610) 상에 제3 및 제4 반도체 칩들(700a, 700b)을 고정시킴으로써 제3 및 제4 반도체 칩들(700a, 700b)의 깨짐 등을 방지할 수 있다. 제2 언더필(762) 및 제3 언더필(764)은 각각 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드층(800)은 인터포저 기판(610) 상에 배치될 수 있다. 몰드층(800)은 제3 반도체 칩(700a)과 제4 반도체 칩(700b) 사이에 제공될 수 있다. 몰드층(800)은 제3 반도체 칩(700a)과 제4 반도체 칩(700b)을 서로 분리할 수 있다.
몰드층(800)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몰드층(800)은 제1 언더필(660), 제2 언더필(762) 및 제3 언더필(764)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(660), 제2 언더필(762) 및 제3 언더필(764)은 각각 몰드층(800)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(660), 제2 언더필(762) 및 제3 언더필(764)은 패키지 기판(500)과 인터포저 기판(610) 사이 또는 층간 절연층(620)과 제3 및 제4 반도체 칩들(700a, 700b) 사이의 협소한 공간을 효율적으로 채울 수 있다.
몇몇 실시예에 따른 반도체 패키지(2000)는, 접착층(850)과 히트 슬러그(heat slug)(900)를 더 포함할 수 있다.
접착층(850)은 몰드층(800) 상에 제공될 수 있다. 접착층(850)은 제3 반도체 칩(700a)과 제4 반도체 칩(700b) 상에 제공될 수 있다. 접착층(850)은 몰드층(800)의 상면과 접촉할 수 있다. 접착층(850)은 제3 반도체 칩(700a)의 상면 및 제4 반도체 칩(700b)의 상면과 접촉할 수 있다. 접착층(850)은 몰드층(800), 제3 반도체 칩(700a), 및 제4 반도체 칩(700b)과 히트 슬러그(900)를 서로 접착하여 고정할 수 있다. 접착층(850)은 접착 물질을 포함할 수 있다. 예를 들어, 접착층(850)은 경화성 폴리머를 포함할 수 있다. 접착층(850)은 예를 들어 에폭시계 폴리머를 포함할 수 있다.
히트 슬러그(900)는 패키지 기판(500) 상에 배치될 수 있다. 히트 슬러그(900)는 제3 반도체 칩(700a)과 제4 반도체 칩(700b)을 덮을 수 있다. 히트 슬러그(900)는 금속 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
이하에서, 도 20 내지 도 24를 참조하여 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명한다.
도 20 내지 도 24는 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간도면들이다. 참고적으로 도 20 내지 도 24는 반도체 패키지의 패드(380), 제1 재배선 패턴(RDL1), 솔더 레지스트층(385), 및 솔더 볼(390)을 형성하는 방법을 도시한 도면들이다.
도 20을 참조하면, 제2 하부 절연층(320L) 상에 제1 하부 절연층(310L), 제1 서브 재배선 패턴(RDLa), 및 프리 제2 서브 재배선 패턴(RDLb_p)이 형성될 수 있다. 프리 제2 서브 재배선 패턴(RDLb_p)은 예를 들어, 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
제1 하부 절연층(310L) 및 제2 하부 절연층(320L)은 패키지 기판의 구성 부분일 수 있다. 제1 하부 절연층(310L)은 제1 서브 재배선 패턴(RDLa), 및 프리 제2 서브 재배선 패턴(RDLb_p) 사이에 제공될 수 있다.
제1 하부 절연층(310L), 제1 서브 재배선 패턴(RDLa), 및 프리 제2 서브 재배선 패턴(RDLb_p) 상에 프리 솔더 레지스트층(385P)이 형성될 수 있다. 프리 솔더 레지스트층(385P)은 제1 하부 절연층(310L), 제1 서브 재배선 패턴(RDLa), 및 프리 제2 서브 재배선 패턴(RDLb_p)을 덮을 수 있다. 프리 솔더 레지스트층(385P)은 예를 들어, 은 솔더 레지스트 물질을 포함할 수 있다.
도 21을 참조하면, 제1 트렌치(t1)가 형성될 수 있다. 프리 솔더 레지스트층(385P)을 식각하여 제1 트렌치(t1)를 형성할 수 있다. 프리 솔더 레지스트층(385P)을 식각하여 솔더 레지스트층(385)이 형성될 수 있다. 솔더 레지스트층(385)은 제1 트렌치(t1)를 포함할 수 있다.
제1 트렌치(t1)는 제1 서브 재배선 패턴(RDLa)을 노출할 수 있다. 제1 트렌치(t1)는 프리 제2 서브 재배선 패턴(RDLb_p)을 노출할 수 있다. 제1 트렌치(t1)는 제1 하부 절연층(310L)을 노출하지 않는다.
도 22를 참조하면, 제2 트렌치(t2)가 형성될 수 있다. 프리 제2 서브 재배선 패턴(RDLb_p)을 식각하여 제2 트렌치(t2)가 형성될 수 있다. 프리 제2 서브 재배선 패턴(RDLb_p)을 식각하여 제2 서브 재배선 패턴(RDLb)이 형성될 수 있다. 제1 서브 재배선 패턴(RDLa) 및 제2 서브 재배선 패턴(RDLb)은 제1 재배선 패턴(RDL1)을 구성할 수 있다.
제2 서브 재배선 패턴(RDLb)은 제2 트렌치(t2)를 포함할 수 있다. 제2 트렌치(t2)는 패키지 기판을 노출하지 않는다. 제2 트렌치(t2)는 제2 하부 절연층(320L)을 노출하지 않는다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 실시예에 따라 제2 트렌치(t2)는 패키지 기판을 노출할 수도 있다.
도 23을 참조하면, 패드(380)가 형성될 수 있다. 패드(380)는 제1 서브 패드(381) 및 제2 서브 패드(382)를 포함할 수 있다.
제1 서브 패드(381)는 제1 트렌치(t1)의 바닥면을 따라 형성될 수 있다. 제1 서브 패드(381)는 제1 서브 재배선 패턴(RDLa) 상에 형성될 수 있다. 제2 서브 패드(382)는 제1 트렌치(t1)의 바닥면, 제2 트렌치(t2)의 측벽, 및 제2 트렌치(t2)의 바닥면을 따라 형성될 수 있다. 제2 서브 패드(382)는 제2 서브 재배선 패턴(RDLb) 상에 형성될 수 있다. 제2 서브 패드(382)는 솔더 볼 리세스(RC)를 정의할 수 있다. 제1 서브 패드(381) 및 제2 서브 패드(382)는 각각 NiAu를 포함할 수 있다.
도 24를 참조하면, 솔더 볼(390)이 형성될 수 있다. 솔더 볼(390)은 제1 서브 솔더 볼(391)과 제2 서브 솔더 볼(392)을 포함할 수 있다. 제1 서브 솔더 볼(391)은 제1 서브 패드(381) 상에 형성될 수 있다. 제2 서브 솔더 볼(392)은 제2 서브 패드(382) 상에 형성될 수 있다.
몇몇 실시예에서, 제2 서브 솔더 볼(392)은 제1 부분(392a)과 제2 부분(392b)을 포함한다. 제1 부분(392a)은 솔더 볼 리세스(RC) 내에 개재될 수 있다. 제2 부분(392b)은 제1 부분(392a) 상에 배치될 수 있다.
몇몇 실시예에 따른 반도체 패키지가 솔더 볼 리세스(RC)를 포함하고, 제2 서브 솔더 볼(392)의 일부분이 솔더 볼 리세스(RC) 내에 배치되는 구조를 가짐에 따라, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다. 구체적으로, 제2 서브 솔더 볼(392)과 제2 서브 패드(382) 간 접촉 면적이 증가될 수 있다. 이에 따라, 크랙(crack)이 발생될 경우 상기 크랙의 진전을 방지시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 칩 200: 제2 반도체 칩
300: 패키지 기판 360: 금속 필라
370: 몰딩막 380: 패드
381: 제1 서브 패드 382: 제2 서브 패드
RDL1: 제1 재배선 패턴 RDLa: 제1 서브 재배선 패턴
RDLb: 제2 서브 재배선 패턴 390: 솔더 볼
391: 제1 서브 솔더 볼 392: 제2 서브 솔더 볼
385: 솔더 레지스트층 RC: 솔더 볼 리세스
t1: 제1 트렌치 t2: 제2 트렌치

Claims (10)

  1. 제1 영역과 상기 제1 영역을 제외한 제2 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판;
    상기 패키지 기판의 제1 면 상에 실장되는 반도체 칩;
    상기 패키지 기판의 제1 영역의 제2 면 상에 배치되는 제1 서브 패드와, 상기 패키지 기판의 제2 영역의 제2 면 상에 배치되고, 솔더 볼 리세스를 정의하는 제2 서브 패드를 포함하는 패드; 및
    상기 제2 면 상에, 상기 제1 서브 패드와 접속되는 제1 서브 솔더 볼과, 상기 제2 서브 패드와 접속되는 제2 서브 솔더 볼을 포함하는 솔더 볼을 포함하고,
    상기 제2 서브 솔더 볼은 상기 솔더 볼 리세스 내에 배치되는 제1 부분과, 상기 제1 부분 상의 제2 부분을 포함하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 영역은 평면적 관점에서, 상기 패키지 기판의 모서리 부분이고,
    상기 제2 영역은 평면적 관점에서 계단 형상을 갖는, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 영역의 적어도 일부는 상기 반도체 칩과 상기 패키지 기판의 두께 방향으로 오버랩되는, 반도체 패키지.
  4. 제 1항에 있어서, 상기 솔더 볼 리세스는 상기 패키지 기판을 노출하는, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제2 서브 패드의 두께는 일정한, 반도체 패키지.
  6. 제 1항에 있어서,
    상기 패드는 NiAu를 포함하는, 반도체 패키지.
  7. 모서리 영역과 상기 모서리 영역을 제외한 중앙 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판;
    상기 패키지 기판의 중앙 영역의 제1 면 상에 실장되는 반도체 칩;
    상기 패키지 기판의 중앙 영역에 배치되는 제1 서브 재배선 패턴;
    상기 패키지 기판의 모서리 영역에 배치되고, 트렌치를 포함하는 제2 서브 재배선 패턴;
    상기 제2 면 상에 배치되고, 상기 제1 서브 재배선 패턴과 접속되는 제1 서브 패드;
    상기 제2 면 상에 배치되고, 상기 제2 서브 재배선 패턴과 접속되는 제2 서브 패드;
    상기 제1 서브 패드와 접속되는 제1 서브 솔더 볼; 및
    상기 제2 서브 패드와 접속되는 제2 서브 솔더 볼을 포함하고,
    상기 제2 서브 패드는 상기 트렌치의 측벽 및 바닥면을 따라 연장되고,
    상기 제2 서브 솔더 볼의 적어도 일부는 상기 제2 서브 패드가 형성되고 남은 상기 트렌치를 채우고, 상기 제2 서브 솔더 볼의 적어도 일부는 상기 제2 서브 재배선 패턴과 상기 패키지 기판의 두께 방향과 수직한 방향으로 오버랩되고,
    상기 제1 서브 패드의 상면은 평평한, 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 서브 패드와 상기 제2 서브 패드는 각각 NiAu를 포함하는, 반도체 패키지.
  9. 제 7항에 있어서,
    평면적 관점에서, 상기 모서리 영역은 계단 형상을 갖는, 반도체 패키지.
  10. 4개의 모서리 영역과 상기 모서리 영역을 제외한 중앙 영역을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판으로, 평면적 관점에서, 각각의 상기 모서리 영역은 계단 형상을 갖는 패키지 기판;
    상기 패키지 기판의 중앙 영역의 제1 면 상에 실장되는 적어도 하나 이상의 반도체 칩;
    상기 제2 면 상에 배치되고, 제1 트렌치를 포함하는 솔더 레지스트층;
    상기 패키지 기판의 중앙 영역에 배치되는 제1 서브 재배선 패턴과, 상기 패키지 기판의 모서리 영역에 배치되고, 복수의 제2 트렌치를 포함하는 제2 서브 재배선 패턴을 포함하는 재배선 패턴;
    상기 제1 트렌치의 바닥면을 따라 연장되고 상기 제1 서브 재배선 패턴과 접속되는 제1 서브 패드;
    상기 제1 트렌치의 바닥면과 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 서브 재배선 패턴과 연결되는 제2 서브 패드;
    상기 제1 서브 패드와 접속되는 제1 서브 솔더 볼; 및
    상기 제2 서브 패드와 접속되고, 적어도 일부가 상기 제2 트렌치를 채우는 제2 서브 솔더 볼을 포함하고,
    상기 제1 트렌치는 상기 재배선 패턴을 노출하고,
    상기 복수의 제2 트렌치는 상기 패키지 기판을 노출하지 않고,
    상기 제2 서브 솔더 볼은 상기 제2 트렌치를 채우는 제1 부분과 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제2 서브 솔더 볼의 제1 부분은 상기 제1 서브 솔더 볼과 상기 패키지 기판의 두께 방향과 수직한 방향으로 오버랩되지 않고,
    상기 제1 서브 패드와 상기 제2 서브 패드는 각각 NiAu를 포함하는, 반도체 패키지.
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