KR20230167269A - 표시 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 표시 패널과 전자칩 패키지 간의 접착력이 우수하고 동시에 신축성이 향상된 표시 장치를 위하여, 제1패드와 제2패드를 포함하는 표시 패널과, 상기 제1패드와 중첩되도록 배치되는 제1범프와 상기 제2패드와 중첩되도록 배치되는 제2범프를 포함하는 전자칩 패키지와, 상기 제1패드와 상기 제1범프 사이에 개재되고, 제1수지와 제1도전볼을 포함하는, 제1도전성 접착층과, 상기 제2패드와 상기 제2범프 사이에 개재되고, 상기 제1수지와 동일한 물질을 포함하는 제2수지와 상기 제1도전볼과 동일한 물질을 포함하는 제2도전볼을 포함하는, 제2도전성 접착층과, 상기 제1범프와 상기 제2범프 사이에 배치되고, 엘라스토머를 포함하는, 탄성층을 구비하는, 표시 장치를 제공한다.
Description
본 발명의 실시예들은 표시 장치에 관한 것으로서, 더 상세하게는 표시 패널과 전자칩 패키지 간의 접착력이 우수하고 동시에 신축성이 향상된 표시 장치에 관한 것이다.
최근 접거나 롤(Roll) 형상으로 말 수 있는 플렉서블한 표시 장치에 대한 연구 및 개발이 이루어 지고 있다. 더 나아가 다양한 형태로의 변화가 가능한 스트레처블(stretchable) 디스플레이 장치에 대한 연구 및 개발도 활발히 진행되고 있다. 이러한 표시 장치는 이미지 등을 표시하는 표시 패널과 이미지 등에 대한 정보를 제공하는 전자칩 패키지를 구비할 수 있다. 표시 패널은 이미지 등에 대한 정보를 입력받기 위해 표시소자들에 전기적으로 연결된 패드들을 가장자리에 가지며, 이 패드들은 전자칩 패키지의 범프들에 전기적으로 연결된다. 이때, 전자칩 패키지의 범프들과 표시 패널의 패드들을 전기적으로 연결하기 위해 이방성 도전필름이 이용된다.
그러나 이러한 종래의 표시 장치에는 일체(一體)인 이방성 도전필름이 범프들 상에 위치하여 표시 장치의 신축성이 저하된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 표시 패널과 전자칩 패키지 간의 접착력이 우수하고 동시에 신축성이 향상된 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1패드와 제2패드를 포함하는 표시 패널과, 상기 제1패드와 중첩되도록 배치되는 제1범프와 상기 제2패드와 중첩되도록 배치되는 제2범프를 포함하는 전자칩 패키지와, 상기 제1패드와 상기 제1범프 사이에 개재되고, 제1수지와 제1도전볼을 포함하는, 제1도전성 접착층과, 상기 제2패드와 상기 제2범프 사이에 개재되고, 상기 제1수지와 동일한 물질을 포함하는 제2수지와 상기 제1도전볼과 동일한 물질을 포함하는 제2도전볼을 포함하는, 제2도전성 접착층과, 상기 제1범프와 상기 제2범프 사이에 배치되고, 엘라스토머를 포함하는, 탄성층을 구비하는, 표시 장치가 제공된다.
상기 제2도전성 접착층은 상기 제1도전성 접착층과 이격되어 배치될 수 있다.
상기 탄성층의 일부는 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에도 배치될 수 있다.
상기 탄성층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치 될 수 있다.
상기 표시 패널은 상기 제1패드와 상기 제2패드 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고, 상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고, 상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1패드와 상기 제2패드 사이에 배치된 상기 패드하부층의 부분과 접하고, 상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1범프와 상기 제2범프 사이에 배치된 상기 바디의 부분과 접할 수 있다.
상기 표시 장치는 상기 탄성층의 하부에 배치되고, 상기 제1수지와 동일한 물질을 포함하는 제3수지와 상기 제1도전볼과 동일한 물질을 포함하는 제3도전볼을 포함하는, 제3도전성 접착층을 더 구비할 수 있다.
상기 제3도전성 접착층은 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에 배치될 수 있다.
상기 제3도전성 접착층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치될 수 있다.
상기 제3도전성 접착층은 상기 제1도전성 접착층 및 상기 제2도전성 접착층과 접할 수 있다.
상기 표시 패널은 상기 제1패드와 상기 제2패드 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고, 상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고, 상기 제3도전성 접착층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1패드와 상기 제2패드 사이에 배치된 상기 패드하부층의 부분과 접하고, 상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1범프와 상기 제2범프 사이에 배치된 상기 바디의 부분과 접할 수 있다.
상기 패드하부층과 상기 바디는 신축성을 갖고, 상기 패드하부층과 상기 바디에 소정 크기 이상의 외력이 인가되는 경우, 상기 제3도전성 접착층은 상기 제1도전성 접착층 및 상기 제2도전성 접착층과 이격될 수 있다.
상기 패드하부층과 상기 바디에 상기 소정 크기 이상의 외력이 인가되는 경우, 상기 제1패드, 상기 제2패드, 상기 제1범프 및 상기 제2범프를 지나며 상기 기판에 수직한 평면에 의한 단면도에서, 상기 탄성층, 상기 제1도전성 접착층, 상기 패드하부층 및 상기 제3도전성 접착층은 빈 공간을 정의할 수 있다.
상기 탄성층은 고무, 우레탄계 화합물 및 실리콘계 화합물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 관점에 따르면, 제1패드와 제2패드를 포함하는 표시 패널을 제공하는 단계와, 제1범프와 제2범프를 포함하는 전자칩 패키지를 제공하는 단계와, 상기 제1패드와 상기 제1범프가 중첩되고, 상기 제2패드와 상기 제2범프가 중첩되고, 제1수지와 제1도전볼을 포함하는 제1도전성 접착층이 상기 제1패드와 상기 제1범프 사이에 개재되고, 상기 제1수지와 동일한 물질을 포함하는 제2수지와 상기 제1도전볼과 동일한 물질을 포함하는 제2도전볼을 포함하는 제2도전성 접착층이 상기 제2패드와 상기 제2범프 사이에 개재되고, 엘라스토머를 포함하는 탄성층이 상기 제1범프와 상기 제2범프 사이에 배치되도록 상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계를 포함하는, 표시 장치의 제조방법이 제공된다.
상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는, 상기 전자칩 패키지에 포함된 상기 제1범프와 상기 제2범프를 이방성 도전필름 상에 배치시키고 가압하여서, 상기 제1범프에 상기 이방성 도전필름의 일부를 전사함으로써 상기 제1범프 하부에 상기 제1도전성 접착층을 부착하고, 상기 제2범프에 상기 이방성 도전필름의 다른 일부를 전사함으로써 상기 제2범프 하부에 제2도전성 접착층을 부착하는 단계와, 상기 제1범프를 상기 제1패드 상에 배치시키고 상기 제2범프를 상기 제2패드 상에 배치시켜 상기 제1패드에 상기 제1도전성 접착층을 부착하고 상기 제2패드에 상기 제2도전성 접착층을 부착하는 단계를 포함할 수 있다.
상기 표시 패널은 상기 제1패드와 상기 제2패드의 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고, 상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고, 상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는, 상기 제1패드, 상기 제2패드, 상기 제1범프 및 상기 제2범프를 지나며 상기 기판에 수직한 평면에 의한 단면도에서, 상기 제1패드, 상기 제1도전성 접착층, 상기 제1범프, 상기 바디, 상기 제2범프, 상기 제2도전성 접착층, 상기 제2패드 및 상기 패드하부층으로 둘러싸인 공간에 탄성층 조성물을 채우고, 상기 탄성층 조성물을 가열함으로써, 상기 탄성층이 상기 제1범프와 상기 제2범프 사이에 배치되도록 하는 단계를 더 포함할 수 있다.
상기 탄성층의 일부는 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에도 배치될 수 있다.
상기 탄성층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치될 수 있다.
상기 탄성층은 고무, 우레탄계 화합물 및 실리콘계 화합물 중 적어도 하나를 포함할 수 있다.
상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는, 상기 전자칩 패키지에 포함된 상기 제1범프와 상기 제2범프를 엘라스토머를 포함하는 엘라스토머층 상에 배치시키고 가압하여서, 상기 제1범프와 상기 제2범프 사이에 엘라스토머가 배치되도록 하는 단계와, 상기 제1패드와 상기 제2패드 상에 이방성 도전필름을 배치시키고, 상기 제1범프를 상기 제1패드 상에 배치시키고 상기 제2범프를 상기 제2패드 상에 배치시키고 가압 및 가열하는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시 패널과 전자칩 패키지 간의 접착력이 우수하고 동시에 신축성이 향상된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 사시도이다.
도 2a는 도 1의 표시 장치가 포함하는 표시 패널을 제1방향으로 인장시킨 제1상태를 도시하는 사시도이다.
도 2b는 도 1의 표시 장치가 포함하는 표시 패널을 제2방향으로 인장시킨 제2상태를 도시하는 사시도이다.
도 3은 도 1에 도시된 표시 장치의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치가 포함하는 표시 패널의 일부를 개략적으로 도시하는 평면도이다.
도 5는 도 4의 표시 패널이 포함하는 일 화소(PX)의 등가회로도이다.
도 6은 도 4에 도시된 표시 패널의 B부분 및 C부분을 확대하여 개략적으로 도시하는 평면도다.
도 7a는 도 6에 도시된 표시 패널의 II-II'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 7b는 도 6에 도시된 표시 패널의 III-III'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 8은 도 4에 도시된 표시 패널의 D부분을 확대하여 개략적으로 도시하는 평면도다.
도 9는 도 8에 도시된 표시 패널의 E부분을 확대하여 개략적으로 도시하는 평면도다.
도 10은 도 3에 도시된 표시 장치의 I-I'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도들이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 설명하기 위한 도면들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 설명하기 위한 도면들이다.
도 2a는 도 1의 표시 장치가 포함하는 표시 패널을 제1방향으로 인장시킨 제1상태를 도시하는 사시도이다.
도 2b는 도 1의 표시 장치가 포함하는 표시 패널을 제2방향으로 인장시킨 제2상태를 도시하는 사시도이다.
도 3은 도 1에 도시된 표시 장치의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치가 포함하는 표시 패널의 일부를 개략적으로 도시하는 평면도이다.
도 5는 도 4의 표시 패널이 포함하는 일 화소(PX)의 등가회로도이다.
도 6은 도 4에 도시된 표시 패널의 B부분 및 C부분을 확대하여 개략적으로 도시하는 평면도다.
도 7a는 도 6에 도시된 표시 패널의 II-II'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 7b는 도 6에 도시된 표시 패널의 III-III'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 8은 도 4에 도시된 표시 패널의 D부분을 확대하여 개략적으로 도시하는 평면도다.
도 9는 도 8에 도시된 표시 패널의 E부분을 확대하여 개략적으로 도시하는 평면도다.
도 10은 도 3에 도시된 표시 장치의 I-I'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시하는 단면도들이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 설명하기 위한 도면들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 설명하기 위한 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예컨대, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성요소를 다른 구성요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예컨대, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
표시 장치는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 전자 기기에 포함될 수 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)의 일부를 개략적으로 도시하는 사시도이며, 도 2a는 도 1의 표시 장치(1)가 포함하는 표시 패널(10)을 제1방향으로 인장시킨 제1상태를 도시하는 사시도이며, 도 2b는 도 1의 표시 장치(1)가 포함하는 표시 패널(10)을 제2방향으로 인장시킨 제2상태를 도시하는 사시도이다. 도 2a 및 도 2b에서는 설명의 편의를 위해서 전자칩 패키지(1010)의 도시를 생략하였다. 도 3은 도 1에 도시된 표시 장치(1)의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 1 에 도시된 것과 같이, 표시 장치(1)는 표시 패널(10) 및 전자칩 패키지(1010)를 구비할 수 있다. 표시 패널(10)은 이미지 등을 표시하며, 전자칩 패키지(1010)는 표시 패널(10)에 이미지 등에 대한 정보를 제공할 수 있다. 표시 패널(10)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 복수의 화소들을 포함할 수 있으며, 표시 패널(10)은 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 비표시영역(NDA)은 표시영역(DA)과 인접할 수 있다. 구체적으로, 비표시영역(NDA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 물론 표시 패널(10)은 기판(100, 도 7a 참조)을 포함하므로, 기판(100)이 상술한 것과 같은 표시영역(DA)과 비표시영역(NDA)을 갖는다고 할 수도 있다.
표시 패널(10)은 제1방향으로 연장된 제1변(L1) 및 제2방향으로 연장된 제2변(L2)을 포함할 수 있다. 제1변(L1) 및 제2변(L2)은 표시 패널(10)의 가장자리들일 수 있다. 제1방향 및 제2방향은 서로 교차할 수 있다. 예컨대, 제1방향 및 제2방향은 예각을 이룰 수 있다. 다른 예로, 제1방향 및 제2방향은 서로 둔각을 이루거나 직교할 수 있다. 이하에서는 제1방향이 x 방향 또는 -x 방향이고, 제2방향이 y 방향 또는 -y 방향인 경우를 중심으로 상세히 설명하기로 한다.
도 2a 및 도 2b를 참조하면, 표시 패널(10)은 스트레처블(stretchable) 표시 패널일 수 있다. 도 2a를 참조하면, 표시 패널(10)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 인장력이 가해졌을 때 표시 패널(10)은 제1방향(예컨대, x 방향 또는 -x 방향)으로 인장될 수 있다. 이러한 경우, 도 2a의 제1변(L1-1)은 도 1의 제1변(L1)보다 길 수 있다. 표시영역(DA) 및 비표시영역(NDA)은 각각 제1방향(예컨대, x 방향 또는 -x 방향)으로 인장될 수 있다. 다른 실시예에서, 표시 패널(10)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 수축력이 가해졌을 때 표시 패널(10)은 제1방향(예컨대, x 방향 또는 -x 방향)으로 수축될 수 있다. 이러한 경우, 도 2a의 제1변(L1-1)은 도 1의 제1변(L1)보다 작을 수 있다. 표시영역(DA) 및 비표시영역(NDA)은 각각 제1방향(예컨대, x 방향 또는 -x 방향)으로 수축될 수 있다.
도 2b를 참조하면, 표시 패널(10)에 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장력이 가해졌을 때 표시 패널(10)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장될 수 있다. 이러한 경우, 도 2b의 제2변(L2-1)은 도 1의 제2변(L2)보다 길 수 있다. 표시영역(DA) 및 비표시영역(NDA)은 각각 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장될 수 있다. 다른 실시예에서, 표시 패널(10)에 제2방향(예컨대, y 방향 또는 -y 방향)으로 수축력이 가해졌을 때 표시 패널(10)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 수축될 수 있다. 이러한 경우, 도 2b의 제2변(L2-1)은 도 1의 제2변(L2)보다 작을 수 있다. 표시영역(DA) 및 비표시영역(NDA)은 각각 제2방향(예컨대, y 방향 또는 -y 방향)으로 수축될 수 있다. 이와 같이 표시 패널(10)에 인장력 또는 수축력이 가해졌을 때 표시 패널(10)은 다양한 형태로 변형될 수 있다.
비표시영역(NDA)은 화소들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 한편, 도 3에 도시된 것과 같이, 비표시영역(NDA)에는 전자칩 패키지(1010)나 인쇄회로기판 등이 전기적으로 연결될 수 있는 복수개의 패드(PD)들을 포함할 수 있다. 각 패드(PD)들은 상호 이격되어 배치되며, 각 패드(PD)들은 배선(WL)들 각각과 전기적으로 연결될 수 있다.
복수개의 패드(PD)들 상에는 전자칩 패키지(1010)가 위치할 수 있다. 전자칩 패키지(1010)는 칩 온 필름(COF: chip on film) 구조일 수 있다. 구체적으로, 전자칩 패키지(1010)는 전자칩(1200) 및 전자칩(1200)이 장착된 바디(1100)를 포함할 수 있다. 전자칩(1200)은 예컨대 집적회로(IC)칩를 포함할 수 있으며, 표시영역(DA) 내의 데이터선들에 인가될 데이터신호를 생성하는 데이터 구동 드라이버일 수 있다. 바디(1100)는 플렉서블 필름일 수 있다. 다만 본 발명이 이에 한정되는 것은 아니다. 예컨대, 전자칩 패키지(1010)는 바디(1100)를 포함하지 않을 수 있다. 즉, 전자칩 패키지(1010)는 칩 온 패널(COP: chip on panel) 구조일 수 있다. 이하에서는 편의상 전자칩 패키지(1010)가 전자칩(1200) 및 전자칩(1200)이 장착된 바디(1100)를 포함하는 것으로 설명한다.
구체적으로 전자칩 패키지(1010)는 바디(1100) 하부에 배치된 범프(BP)들을 포함할 수 있으며, 복수개의 패드(PD)들 상에는 전자칩 패키지(1010)의 범프(BP)들이 배치될 수 있다. 범프(BP)들은 전자칩(1200)과 전기적으로 연결될 수 있다. 복수개의 패드(PD)들은 대응하는 전자칩 패키지(1010)의 범프(BP)들과 전기적으로 연결될 수 있으며, 이에 따라 표시 패널(10)은 전자칩 패키지(1010) 등과 전기적으로 연결될 수 있다. 한편, 전자칩 패키지(1010)가 바디(1100)를 포함하지 않는 경우, 범프(BP)들은 전자칩(1200) 하부에 배치될 수 있다.
도 3에서는 설명의 편의를 위해 각 패드(PD)의 면적이 대응하는 범프(BP)의 면적보다 큰 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 패드(PD)의 면적이 대응하는 범프(BP)의 면적보다 작을 수 있으며, 패드(PD)의 면적이 대응하는 범프(BP)의 면적과 동일할 수도 있다. 복수개의 패드(PD)들은 도전성 접착층에 의해 대응하는 범프(BP)들에 접착되어서 대응하는 범프(BP)들과 전기적으로 연결된다. 즉, 도전성 접착층은 고분자 수지와 도전볼을 포함하며, 도전성 접착층이 포함하는 도전볼은 패드(PD)들과 이들에 대응하는 범프(BP)들에 동시에 컨택함으로써, 패드(PD)들과 이들에 대응하는 범프(BP)들을 전기적으로 연결시킨다.
도 2a 및 도 2b를 참조하여 전술한 바와 같이, 비표시영역(NDA)은 표시 패널(10)에 외력이 가해졌을 때 인장되거나 수축될 수 있다. 이에 따라, 패드(PD)들 사이의 거리는 늘어나거나 줄어들 수 있으며, 이에 대응하여 패드(PD)들과 전기적으로 연결된 범프(BP)들 사이의 거리도 늘어나거나 줄어들 수 있다. 구체적으로, 범프(BP)들은 전자칩 패키지(1010)의 바디(1100) 하부에 배치되므로, 표시 패널(10)에 외력이 가해졌을 때 바디(1100)의 범프(BP)들 사이의 부분이 늘어나거나 줄어들 수 있다. 즉, 바디(1100)에 수직인 방향(예컨대, z축 방향)에서 바라볼 시, 바디(1100)의 범프(BP)들 사이의 부분이 늘어나거나 줄어들 수 있다. 이에 따라, 표시 패널(10)의 형상이 변형되더라도, 패드(PD)들은 대응하는 범프(BP)들과 안정적으로 전기적으로 연결될 수 있다.
다만, 후술할 바와 같이 복수개의 패드(PD)들을 포함하는 패드영역(PADA, 도 4 참조)은 패드영역(PADA)에 외력이 가해지더라도 상대적으로 작게 늘어나거나 줄어들 수 있다. 이에 따라, 전자칩 패키지(1010)의 바디(1100)는 상대적으로 작게 늘어나거나 줄어들 수 있다. 따라서, 표시 패널(10)의 패드영역(PADA)과 전자칩 패키지(1010)의 바디(1100)는 개구영역을 포함하지 않을 수 있으며, 바디(1100)가 포함하는 물질을 적절히 선택함으로써 바디(1100)는 신축성을 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치(1)가 포함하는 표시 패널(10)의 일부를 개략적으로 도시하는 평면도이다. 도 4에 도시된 것과 같이, 표시 패널(10)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 구동회로영역(DCA), 버퍼영역(BA), 중간영역(MA) 및 패드영역(PADA)을 포함할 수 있다. 표시영역(DA)은 기판(100)의 적어도 일부, 화소(PX), 스캔선(SL), 데이터선(DL) 및 발광제어선(EL)을 포함할 수 있다. 비표시영역(NDA)은 기판(100)의 적어도 일부, 구동회로(DC), 배선(WL)의 적어도 일부 및 패드(PD)들을 포함할 수 있다.
표시영역(DA)에 외력이 가해졌을 때 표시영역(DA)은 늘어나거나 줄어들 수 있다. 예컨대, 표시영역(DA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 표시영역(DA)은 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다. 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 신축율은 외력이 가해지지 않았을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 길이에 대한 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 길이 변화의 비율일 수 있다.
표시영역(DA)은 화소(PX)를 포함할 수 있다. 일 실시예에서, 화소(PX)는 표시영역(DA)에 복수개로 구비될 수 있다. 화소(PX)는 화소회로(PC) 및 발광소자(LE)를 포함할 수 있다.
화소회로(PC)는 발광소자(LE)를 제어하는 회로일 수 있다. 화소회로(PC)는 표시영역(DA)에서 복수개로 구비될 수 있다. 화소회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 스캔선(SL) 및 데이터선(DL)과 연결될 수 있다. 일 실시예에서, 화소회로(PC)는 스캔선(SL), 발광제어선(EL) 및 데이터선(DL)과 연결될 수 있다.
발광소자(LE)는 화소회로(PC)와 연결될 수 있다. 발광소자(LE)는 표시영역(DA)에서 복수개로 구비될 수 있다. 발광소자(LE)는 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 또는, 발광소자(LE)는 무기 발광층을 포함하는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예컨대, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨나이트라이드(GaN)를 포함할 수 있다. 일 실시예에서, 나노로드 발광 다이오드 상에 색변환층을 배치할 수 있다. 이러한 색변환층은 양자점을 포함할 수 있다. 또는, 발광소자(LE)는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다. 이하에서는 발광소자(LE)가 유기발광다이오드인 경우를 중심으로 상세히 설명하기로 한다.
스캔선(SL)은 제1방향(예컨대, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 스캔선(SL)은 구동회로(DC)와 연결될 수 있다. 일 실시예에서, 스캔선(SL)은 구동회로(DC) 중 스캔 신호를 발생시키는 스캔 구동회로와 연결될 수 있다. 스캔선(SL)은 화소회로(PC)와 연결될 수 있다. 스캔선(SL)은 스캔 구동회로로부터 스캔 신호를 공급받아 화소회로(PC)로 전달할 수 있다.
데이터선(DL)은 제2방향(예컨대, y 방향 또는 -y 방향)을 따라 연장될 수 있다. 데이터선(DL)은 데이터 구동회로(미도시)와 연결될 수 있다. 데이터선(DL)은 화소회로(PC)와 연결될 수 있다. 데이터선(DL)은 데이터 구동회로로부터 데이터 신호를 공급받아 화소회로(PC)로 전달할 수 있다.
발광제어선(EL)은 제1방향(예컨대, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 발광제어선(EL)은 구동회로(DC)와 연결될 수 있다. 일 실시예에서, 발광제어선(EL)은 구동회로(DC) 중 발광 제어 신호를 발생시키는 발광제어 구동회로와 연결될 수 있다. 발광제어선(EL)은 화소회로(PC)와 전기적으로 연결될 수 있다. 발광제어선(EL)은 발광제어 구동회로로부터 발광 제어 신호를 공급받아 화소회로(PC)로 전달할 수 있다.
비표시영역(NDA)은 표시영역(DA)과 인접할 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 예컨대, 비표시영역(NDA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)은 구동회로영역(DCA), 버퍼영역(BA), 중간영역(MA) 및 패드영역(PADA)을 포함할 수 있다.
구동회로영역(DCA)은 제1방향(예컨대, x 방향 또는 -x 방향)으로 표시영역(DA)과 인접할 수 있다. 구동회로영역(DCA)은 구동회로(DC)를 포함할 수 있다. 일 실시예에서, 구동회로영역(DCA)은 제1구동회로영역(DCA1) 및 제2구동회로영역(DCA2)을 포함할 수 있다. 제1구동회로영역(DCA1) 및 제2구동회로영역(DCA2) 사이에는 표시영역(DA)이 배치될 수 있다. 구동회로(DC)는 제1구동회로영역(DCA1)에 배치된 좌측 구동회로(DCa) 및 제2구동회로영역(DCA2)에 배치된 우측 구동회로(DCb)를 포함할 수 있다. 좌측 구동회로(DCa)는 표시영역(DA)의 좌측에 배치될 수 있다. 우측 구동회로(DCb)는 표시영역(DA)의 우측에 배치될 수 있다. 일부 실시예에서, 좌측 구동회로(DCa) 및 우측 구동회로(DCb) 중 어느 하나는 생략될 수 있다.
구동회로영역(DCA)에 외력이 가해졌을 때 구동회로영역(DCA)은 늘어나거나 줄어들 수 있다. 예컨대, 구동회로영역(DCA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 구동회로영역(DCA)은 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다. 제2방향(예컨대, y 방향 또는 -y 방향)으로 구동회로영역(DCA)의 신축율은 외력이 가해지지 않았을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 구동회로영역(DCA)의 길이에 대한 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 구동회로영역(DCA)의 길이 변화의 비율일 수 있다.
버퍼영역(BA)은 표시영역(DA) 및 구동회로영역(DCA)과 제2방향(예컨대, y 방향 또는 -y 방향)으로 인접할 수 있다. 버퍼영역(BA)에 외력이 가해졌을 때 버퍼영역(BA)은 늘어나거나 줄어들 수 있다. 예컨대, 버퍼영역(BA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 버퍼영역(BA)은 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다. 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율은 외력이 가해지지 않았을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 길이에 대한 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 길이 변화의 비율일 수 있다.
버퍼영역(BA)에는 배선(WL)이 배치될 수 있다. 배선(WL)은 패드영역(PADA)으로부터 중간영역(MA) 및 버퍼영역(BA)으로 연장될 수 있다. 배선(WL)은 구동회로(DC) 또는 화소(PX)로 전기적 신호를 전달하는 신호선이거나 전원전압을 전달하는 전압배선일 수 있다.
표시영역(DA)의 신축율은 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 일 실시예에서, 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 신축율은 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 즉, 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 변형 정도가 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 변형 정도보다 크거나 같을 수 있다. 일 실시예에서, 제1방향(예컨대, x 방향 또는 -x 방향)으로 표시영역(DA)의 신축율은 제1방향(예컨대, x 방향 또는 -x 방향)으로 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 즉, 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 가해졌을 때 제1방향(예컨대, x 방향 또는 -x 방향)으로 표시영역(DA)의 변형 정도가 제1방향(예컨대, x 방향 또는 -x 방향)으로 버퍼영역(BA)의 변형 정도보다 크거나 같을 수 있다.
중간영역(MA)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)과 인접할 수 있다. 즉, 버퍼영역(BA)은 중간영역(MA) 및 표시영역(DA) 사이에 배치될 수 있다. 중간영역(MA)에는 배선(WL)이 배치될 수 있다. 중간영역(MA)에 외력이 가해졌을 때 중간영역(MA)은 늘어나거나 줄어들 수 있다. 예컨대, 중간영역(MA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다. 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 신축율은 외력이 가해지지 않았을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 길이에 대한 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 길이 변화의 비율일 수 있다.
중간영역(MA)의 신축율은 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 일 실시예에서, 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 신축율은 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 즉, 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 변형 정도가 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 변형 정도보다 크거나 같을 수 있다. 일 실시예에서, 제1방향(예컨대, x 방향 또는 -x 방향)으로 중간영역(MA)의 신축율은 제1방향(예컨대, x 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율보다 크거나 같을 수 있다. 즉, 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 가해졌을 때 제1방향(예컨대, x 방향 또는 -x 방향)으로 중간영역(MA)의 변형 정도가 제1방향(예컨대, x 방향 또는 -x 방향)으로 버퍼영역(BA)의 변형 정도보다 크거나 같을 수 있다. 이러한 경우, 버퍼영역(BA)은 완충 기능을 할 수 있다. 예컨대, 버퍼영역(BA)은 표시영역(DA)으로부터 패드영역(PADA)으로의 방향으로 스트레인(strain)이 전파되는 것을 감소시킬 수 있다. 또한, 변형 정도가 적은 버퍼영역(BA)은 표시영역(DA) 및 중간영역(MA) 사이에서 표시 장치(1)가 파손되는 것을 방지 또는 감소하도록 기능할 수 있다. 따라서, 버퍼영역(BA)에 배치된 배선(WL)이 보호될 수 있다.
패드영역(PADA)은 제2방향(예컨대, y 방향 또는 -y 방향)따라 버퍼영역(BA)으로부터 이격되도록 배치될 수 있다. 구체적으로, 중간영역(MA)은 패드영역(PADA) 및 버퍼영역(BA) 사이에 배치될 수 있다. 패드영역(PADA)은 복수개의 패드(PD)들을 포함할 수 있다. 각 패드(PD)들은 배선(WL)들 각각과 연결될 수 있다. 복수개의 패드(PD)들은 대응하는 범프(BP)들과 전기적으로 연결될 수 있으며, 이에 따라 표시 패널(10)은 전자칩 패키지(1010) 등과 전기적으로 연결될 수 있다.
패드영역(PADA)에 외력이 가해졌을 때 패드영역(PADA)은 상대적으로 작게 늘어나거나 줄어들 수 있다. 예컨대, 패드영역(PADA)의 신축율은 표시영역(DA)의 신축율보다 작을 수 있다. 또는, 패드영역(PADA)의 신축율은 버퍼영역(BA)의 신축율보다 작을 수 있다. 또는, 패드영역(PADA)의 신축율은 중간영역(MA)의 신축율보다 작을 수 있다. 따라서, 표시 패널(10)의 패드(PD)와 전자칩 패키지(1010)의 범프(BP)가 전기적으로 연결된 상태에서 표시 장치(1)의 형상이 변형되더라도, 패드(PD)와 범프(BP)가 안정적으로 전기적으로 연결될 수 있다. 따라서, 표시 장치(1)의 구동 불량이 방지 또는 감소될 수 있다.
도 5는 도 4의 표시 패널(10)이 포함하는 일 화소(PX)의 등가회로도이다. 도 5에 도시된 것과 같이, 화소(PX)는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 발광소자(LE)를 포함할 수 있다. 화소회로(PC)는 도 5에 도시된 것과 같이 구동 트랜지스터(T1), 스위칭 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)으로부터 입력된 데이터 신호(Dm)를 구동 트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 스위칭 트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 발광소자(LE)를 흐르는 구동 전류를 제어할 수 있다. 발광소자(LE)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 발광소자(LE)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS)을 공급받을 수 있다.
도 5는 화소회로(PC)가 2개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 도시하고 있으나, 화소회로(PC)는 그 이상의 트랜지스터를 포함할 수 있다.
도 6은 도 4에 도시된 표시 패널(10)의 B부분 및 C부분을 확대하여 개략적으로 도시하는 평면도다. 도 6에 도시된 것과 같이, 표시 패널(10)은 표시영역(DA) 및 구동회로영역(DCA)을 포함할 수 있다. 표시 패널(10)은 중심영역(CTA), 연결영역(CA) 및 개구영역(OPA)을 포함할 수 있다. 중심영역(CTA)은 표시 패널(10)의 구성요소가 배치되는 영역일 수 있다. 중심영역(CTA)은 복수개로 구비될 수 있다. 복수의 중심영역(CTA)들은 서로 이격될 수 있다. 연결영역(CA)은 인접한 중심영역(CTA)들을 서로 연결할 수 있다. 본 명세서에서 인접한 중심영역(CTA)들이 연결영역(CA)에 의해 서로 연결된다는 것의 의미는 연결영역(CA)이 인접한 중심영역(CTA)들 사이에서 연장되고 인접한 중심영역(CTA)들 및 연결영역(CA)이 일체로 구비됨을 의미한다. 연결영역(CA)은 복수개로 구비될 수 있다. 개구영역(OPA)은 표시 패널(10)의 구성요소가 배치되지 않는 영역일 수 있다. 개구영역(OPA)은 복수개로 구비될 수 있다. 복수의 개구영역(OPA)들은 서로 이격될 수 있다. 복수의 중심영역(CTA)들, 복수의 연결영역(CA)들 및 복수의 개구영역(OPA)들은 표시영역(DA) 및/또는 구동회로영역(DCA)에 포함될 수 있다.
표시영역(DA)은 제1중심영역(CTA1), 제1연결영역(CA1) 및 제1개구영역(OPA1)을 포함할 수 있다. 제1중심영역(CTA1)은 복수개로 구비될 수 있다. 복수의 제1중심영역(CTA1)들은 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 배열될 수 있다. 평면도에서 제1중심영역(CTA1)의 폭(CTAw1)은 제1방향(예컨대, x 방향 또는 -x 방향)으로 서로 반대되는 제1중심영역(CTA1)의 가장자리들 사이의 거리일 수 있다.
제1연결영역(CA1)은 제1브릿지영역일 수 있다. 인접한 제1중심영역(CTA1)들은 제1연결영역(CA1)에 의해 서로 연결될 수 있다. 예컨대, 하나의 제1중심영역(CTA1)들은 4개의 제1연결영역(CA1)들과 연결될 수 있다. 4개의 제1연결영역(CA1)들은 하나의 제1중심영역(CTA1)의 각 꼭지점에서 연장될 수 있다. 4개의 제1연결영역(CA1)들 각각은 연결된 하나의 제1중심영역(CTA1)에 인접한 제1중심영역(CTA1)들로 연장될 수 있다. 따라서, 인접한 제1중심영역(CTA1)들은 서로 연결될 수 있다.
한편, 제1연결영역(CA1)의 연장 방향은 변경될 수 있다. 예컨대, 제1연결영역(CA1)의 연장 방향은 제2방향(예컨대, y 방향 또는 -y 방향)으로부터 제1방향(예컨대, x 방향 또는 -x 방향)으로 변경될 수 있다. 또는, 제1연결영역(CA1)의 연장 방향은 제1방향(예컨대, x 방향 또는 -x 방향)으로부터 제2방향(예컨대, y 방향 또는 -y 방향)으로 변경될 수 있다. 도 6에서는 제1연결영역(CA1)의 가장자리가 직각으로 꺾인 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1연결영역(CA1)의 가장자리는 다양한 각도로 꺾일 수 있으며, 제1연결영역(CA1)의 가장자리는 곡선일 수도 있다. 제1연결영역(CA1)의 폭(CAw1)은 제1방향(예컨대, x 방향 또는 -x 방향)으로 서로 반대된 제1연결영역(CA1)의 가장자리들 사이의 거리일 수 있다.
인접한 제1중심영역(CTA1)들 사이에는 제1개구영역(OPA1)이 배치될 수 있다. 제1개구영역(OPA1)은 제1중심영역(CTA1)들의 가장자리(CTAE1)들과 제1연결영역(CA1)의 가장자리(CAE1)들에 의해 정의될 수 있다.
도 6에서 4개의 제1중심영역(CTA1)들 및 4개의 제1중심영역(CTA1)들에 연결된 제1연결영역(CA1)들을 나타내고 있으며, 4개의 제1중심영역(CTA1)들 및 4개의 제1중심영역(CTA1)들에 연결된 제1연결영역(CA1)들은 기본 유닛으로 정의될 수 있다. 이러한 기본 유닛은 표시영역(DA)에서 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 반복될 수 있다.
한편, 제1중심영역(CTA1)에는 화소회로(PC) 및 발광소자(LE)가 배치될 수 있다. 발광소자(LE)는 화소회로(PC)와 전기적으로 연결될 수 있다. 발광소자(LE)는 적색 발광소자(LEr), 녹색 발광소자(LEg) 및 청색 발광소자(LEb)를 포함할 수 있다. 적색 발광소자(LEr)는 적색광을 방출할 수 있고, 녹색 발광소자(LEg)는 녹색광을 방출할 수 있으며, 청색 발광소자(LEb)는 청색광을 방출할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 발광소자(LE)는 적색 발광소자(LEr), 녹색 발광소자(LEg), 청색 발광소자(LEb) 및 백색 발광소자를 포함할 수도 있다.
제1연결영역(CA1)에는 신호선(SGL)이 배치될 수 있다. 신호선(SGL)은 화소회로(PC)로 신호를 전달할 수 있다. 구체적으로, 신호선(SGL)은 구동회로(DC)에서 출력된 신호를 화소회로(PC)로 전달할 수 있다. 도시하지는 않았으나, 제1연결영역(CA1)에는 화소회로(PC)에 전원전압을 전달하는 전원배선 및 데이터 신호를 전달하는 데이터선이 더 배치될 수 있다.
구동회로영역(DCA)은 표시영역(DA)과 동일 또는 유사한 형상을 가질 수 있다. 구체적으로, 구동회로영역(DCA)은 제2중심영역(CTA2), 제2연결영역(CA2) 및 제2개구영역(OPA2)을 포함할 수 있다. 구동회로영역(DCA)의 제2중심영역(CTA2)의 형상, 제2연결영역(CA2)의 형상 및 제2개구영역(OPA2)의 형상은 표시영역(DA)의 제1중심영역(CTA1)의 형상, 제1연결영역(CA1)의 형상 및 제1개구영역(OPA1)의 형상에 각각 대응될 수 있으므로, 중복되는 설명은 생략한다.
구체적으로, 평면도에서 제1중심영역(CTA1)의 형상 및 제2중심영역(CTA2)의 형상은 동일할 수 있으며, 제1연결영역(CA1)의 형상 및 제2연결영역(CA2)의 형상은 동일할 수 있다. 평면도에서 제1중심영역(CTA1)의 폭(CTAw1) 및 제2중심영역(CTA2)의 폭(CTAw2)은 동일할 수 있으며, 제1연결영역(CA1)의 폭(CAw1) 및 제2연결영역(CA2)의 폭(CAw2)은 동일할 수 있다. 제1개구영역(OPA1)의 형상 및 제2개구영역(OPA2)의 형상은 동일할 수 있다. 제2개구영역(OPA2)은 인접한 제2중심영역(CTA2)들 사이에 배치될 수 있다.
따라서, 표시영역(DA)에서 표시 패널(10)의 형상 및 구동회로영역(DCA)에서 표시 패널(10)의 형상은 서로 동일할 수 있다. 이러한 경우, 표시영역(DA) 및 구동회로영역(DCA)의 경계에서 응력이 집중되는 현상이 방지 또는 감소될 수 있다.
한편, 제2중심영역(CTA2)에는 구동회로(DC)가 배치될 수 있다. 구동회로(DC)는 동일한 행에 배치된 화소회로(PC)에 인가될 신호를 생성하고 출력할 수 있다. 제2연결영역(CA2)에는 구동회로배선(DCWL)이 배치될 수 있다. 구동회로배선(DCWL)은 구동회로(DC)와 전기적으로 연결될 수 있다. 구동회로배선(DCWL)은 외부 신호 또는 이전 신호를 전달하는 배선일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 구동회로배선(DCWL)은 구동회로(DC)를 구동시키기 위한 클럭 신호를 전달하는 클럭신호선 또는 구동회로(DC)를 구동시키기 위한 정격 전압을 전달하는 전원배선일 수 있다. 구동회로배선(DCWL)은 구동회로(DC)에서 출력된 신호를 화소회로(PC)로 전달하는 신호선(SGL) 또는 구동회로(DC)에서 출력된 캐리 신호를 인접한 구동회로(DC)로 전달하는 캐리 신호선일 수 있다.
도 7a는 도 6에 도시된 표시 패널(10)의 II-II'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 7a에 도시된 것과 같이, 표시 패널(10)은 표시영역(DA)을 포함할 수 있다. 표시영역(DA)은 제1중심영역(CTA1) 및 제1연결영역(CA1)을 포함할 수 있다. 표시영역(DA)은 기판(100), 회로층(200), 발광소자층(300) 및 무기봉지층(410)을 포함할 수 있다.
기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 이러한 고분자 수지를 포함하는 2개의 층들과, 그 층들 사이에 개재되는 배리어층을 포함할 수 있다. 이러한 경우, 배리어층은 실리콘질화물(SiNX), 실리콘산화물(SiOX) 및/또는 실리콘산질화물(SiOXNY) 등과 같은 무기물을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다. 기판(100)은 이와 달리 글래스 또는 금속을 포함할 수도 있다.
회로층(200)은 기판(100) 상에 배치될 수 있다. 회로층(200)은 화소회로(PC), 신호선(SGL), 무기절연층(IIL), 제1유기절연층(OL1), 제2유기절연층(OL2), 제1컨택전극(CM1), 제3유기절연층(OL3), 제1무기층(PVX1) 및 제2무기층(PVX2)을 포함할 수 있다. 화소회로(PC)는 제1트랜지스터(TFT1) 및 제1스토리지 커패시터(Cst1)를 포함할 수 있다. 제1트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1) 및 제1드레인전극(DE1)을 포함할 수 있다. 제1스토리지 커패시터(Cst1)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
무기절연층(IIL)은 기판(100) 상에 배치될 수 있다. 무기절연층(IIL)은 배리어층(211), 버퍼층(213), 제1게이트절연층(215), 제2게이트절연층(217) 및 층간절연층(219)을 포함할 수 있다.
배리어층(211)은 기판(100) 상에 배치될 수 있다. 배리어층(211)은 외부 이물질의 침투를 방지 또는 감소시키는 층일 수 있다. 배리어층(211)은 실리콘질화물(SiNX), 실리콘산화물(SiOX) 및/또는 실리콘산질화물(SiOXNY) 등과 같은 무기물을 포함하는 단층 또는 다층 구조를 가질 수 있다.
버퍼층(213)은 배리어층(211) 상에 배치될 수 있다. 버퍼층(213)은 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY) 및 실리콘산화물(SiOX)과 같은 무기 절연물을 포함할 수 있으며, 이러한 무기 절연물을 포함하는 단층 또는 다층 구조를 가질 수 있다.
제1반도체층(Act1)은 버퍼층(213) 상에 배치될 수 있다. 제1반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 또는, 제1반도체층(Act1)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 제1반도체층(Act1)은 채널영역 및 채널영역 양측에 각각 배치된 소스영역 및 드레인영역을 포함할 수 있다.
제1게이트절연층(215)은 제1반도체층(Act1) 및 버퍼층(213) 상에 배치될 수 있다. 제1게이트절연층(215)은 실리콘산화물(SiOX), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 징크산화물(ZnOx)등과 같은 무기 절연물을 포함할 수 있다. 징크산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)을 포함할 수 있다.
제1게이트전극(GE1)은 제1게이트절연층(215) 상에 배치될 수 있다. 제1게이트전극(GE1)은 제1반도체층(Act1)의 채널영역과 중첩할 수 있다. 제1게이트전극(GE1)은 저저항 금속 물질을 포함할 수 있다. 예컨대, 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 도전 물질을 포함하는 다층 또는 단층 구조를 가질 수 있다.
제2게이트절연층(217)은 제1게이트전극(GE1) 및 제1게이트절연층(215) 상에 배치될 수 있다. 제2게이트절연층(217)은 실리콘산화물(SiOX), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 징크산화물(ZnOX)등과 같은 무기 절연물을 포함할 수 있다.
제2커패시터전극(CE2)은 제2게이트절연층(217) 상에 배치될 수 있다. 제2커패시터전극(CE2)은 제1게이트전극(GE1)과 중첩할 수 있다. 이러한 경우, 제1게이트전극(GE1)은 제1커패시터전극(CE1)으로 기능할 수 있다. 도 7a에서는 제1스토리지 커패시터(Cst1)와 제1트랜지스터(TFT1)가 서로 중첩하는 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1스토리지 커패시터(Cst1)와 제1트랜지스터(TFT1)는 서로 중첩하지 않을 수 있다. 이러한 경우, 제1커패시터전극(CE1) 및 제1게이트전극(GE1)은 별개의 전극일 수 있다. 제2커패시터전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및/또는 구리(Cu)를 포함할 수 있으며, 이러한 재료를 포함하는 단층 또는 다층 구조를 가질 수 있다.
층간절연층(219)은 제2커패시터전극(CE2) 및 제2게이트절연층(217) 상에 배치될 수 있다. 층간절연층(219)은 실리콘산화물(SiOX), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 징크산화물(ZnOx)등과 같은 무기 절연물을 포함할 수 있다.
제1소스전극(SE1) 및 제1드레인전극(DE1)은 각각 층간절연층(219) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 각각 제1게이트절연층(215), 제2게이트절연층(217) 및 층간절연층(219)에 구비된 컨택홀을 통해 제1반도체층(Act1)에 연결될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1) 중 적어도 하나는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 도전 물질을 포함하는 다층 또는 단층 구조를 가질 수 있다. 예컨대, 제1소스전극(SE1) 및 제1드레인전극(DE1) 중 적어도 하나는 Ti/Al/Ti의 다층 구조를 가질 수 있다.
표시영역(DA)에서 무기절연층(IIL)은 제1중심영역(CTA1)과 중첩하고 제1연결영역(CA1)과 중첩하지 않을 수 있다. 무기절연층(IIL)은 제1연결영역(CA1)과 마주보는 무기절연층(IIL)의 단부(IILE)를 가질 수 있다. 따라서, 제1연결영역(CA1)에서 표시 패널(10)은 유연할 수 있다. 도 7a에서 무기절연층(IIL)의 단부(IILE)는 단차를 구비하지 않는 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 무기절연층(IIL)의 단부(IILE)는 단차를 구비할 수 있다. 한편, 무기절연층(IIL)은 제1중심영역(CTA1) 및 제1연결영역(CA1)과 중첩할 수도 있다.
제1유기절연층(OL1)은 제1연결영역(CA1)과 중첩할 수 있다. 제1유기절연층(OL1)은 무기절연층(IIL)의 단부(IILE)를 덮을 수 있다. 제1유기절연층(OL1)은 신호선(SGL)이 제1중심영역(CTA1)으로부터 제1연결영역(CA1)으로 연장될 때 높이 차이를 최소화하고, 신호선(SGL)에 인가될 수 있는 응력(stress)을 흡수할 수 있다. 제1유기절연층(OL1)은 유기물질을 포함할 수 있다. 제1유기절연층(OL1)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
신호선(SGL)은 무기절연층(IIL) 및 제1유기절연층(OL1) 상에 배치될 수 있다. 신호선(SGL)은 제1중심영역(CTA1)으로부터 제1연결영역(CA1)으로 연장될 수 있다. 도시하지 않았으나, 신호선(SGL)은 화소회로(PC)와 전기적으로 연결될 수 있다. 신호선(SGL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 재료를 포함하는 다층 또는 단층 구조를 가질 수 있다. 예컨대, 신호선(SGL)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2유기절연층(OL2)은 무기절연층(IIL), 제1소스전극(SE1), 제1드레인전극(DE1) 및 신호선(SGL) 상에 배치될 수 있다. 제2유기절연층(OL2)은 유기물질을 포함할 수 있다. 제2유기절연층(OL2)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
신호선(SGL)은 제1연결영역(CA1)에서 제1유기절연층(OL1) 및 제2유기절연층(OL2) 사이에 배치될 수 있다. 표시 패널(10)의 형상이 변형될 때 제1연결영역(CA1)은 구부러질 수 있다. 이러한 경우, 표시 패널(10)에는 스트레스 중성 평면(stress neutral plane)이 존재할 수 있다. 신호선(SGL)은 제1유기절연층(OL1) 및 제2유기절연층(OL2) 사이에 배치되므로, 스트레스 중성 평면에 위치할 수 있다. 따라서, 신호선(SGL)에 인가되는 응력이 최소화될 수 있다.
제1컨택전극(CM1)은 제1중심영역(CTA1)과 중첩할 수 있으며 제2유기절연층(OL2) 상에 배치될 수 있다. 제1컨택전극(CM1)은 제2유기절연층(OL2)의 컨택홀을 통해 화소회로(PC)와 전기적으로 연결될 수 있다. 제1컨택전극(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 재료를 포함하는 다층 또는 단층 구조를 가질 수 있다. 제1컨택전극(CM1)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제3유기절연층(OL3)은 제2유기절연층(OL2) 및 제1컨택전극(CM1) 상에 배치될 수 있다. 제3유기절연층(OL3)은 유기물질을 포함할 수 있다. 제3유기절연층(OL3)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
제1무기층(PVX1)은 제2유기절연층(OL2) 및 제3유기절연층(OL3) 사이에 배치될 수 있다. 제1무기층(PVX1)은 무기물질을 포함할 수 있다.
제3유기절연층(OL3)은 홀(HL)을 구비할 수 있다. 홀(HL)은 제1무기층(PVX1)을 노출시킬 수 있다. 홀(HL)은 제3유기절연층(OL3)이 식각되어 형성될 수 있는데, 제1무기층(PVX1)은 제1무기층(PVX1) 하부에 배치된 구성요소가 오버 에칭되는 것을 방지 또는 감소시킬 수 있다.
제2무기층(PVX2)은 제3유기절연층(OL3) 상에 배치될 수 있다. 제2무기층(PVX2)은 홀(HL)의 중심으로 돌출된 돌출팁(PT)을 가질 수 있다. 제2무기층(PVX2)의 돌출팁(PT)의 하면은 홀(HL)에서 노출될 수 있다.
발광소자층(300)은 회로층(200) 상에 배치될 수 있다. 발광소자층(300)은 발광소자(LE) 및 화소정의막(340, Pixel defining layer)을 포함할 수 있다. 발광소자(LE)는 유기발광다이오드일 수 있다. 발광소자(LE)는 화소전극(310), 중간층(320) 및 대향전극(330)을 포함할 수 있다.
화소전극(310)은 제3유기절연층(OL3)의 컨택홀을 통해 제1컨택전극(CM1)과 전기적으로 연결될 수 있다. 따라서, 발광소자(LE)는 화소회로(PC)와 전기적으로 연결될 수 있다. 화소전극(310)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 화소전극(310)은 이러한 반사막의 위 및/또는 아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소정의막(340)은 화소전극(310)의 가장자리를 덮을 수 있다. 화소정의막(340)은 화소개구부를 구비할 수 있으며, 화소개구부는 화소전극(310)과 중첩할 수 있다. 화소개구부는 발광소자(LE)에서 방출하는 빛의 발광영역을 정의할 수 있다. 화소정의막(340)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 일부 실시예에서, 화소정의막(340)은 광차단물질을 포함할 수 있다.
중간층(320)은 화소전극(310), 화소정의막(340) 및/또는 제2무기층(PVX2) 상에 배치될 수 있다. 중간층(320)은 발광층(322)을 포함할 수 있다. 발광층(322)은 화소전극(310)과 중첩할 수 있다. 발광층(322)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
중간층(320)은 제1기능층(321) 및 제2기능층(323) 중 적어도 하나를 더 포함할 수 있다. 제1기능층(321)은 화소전극(310) 및 발광층(322) 사이에 배치될 수 있다. 제1기능층(321)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층(323)은 발광층(322) 및 대향전극(330) 사이에 배치될 수 있다. 제2기능층(323)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층(321) 및 제2기능층(323)은 제1중심영역(CTA1) 및 제1연결영역(CA1)에 전체적으로 중첩할 수 있다.
대향전극(330)은 화소전극(310), 중간층(320) 및 화소정의막(340) 상에 배치될 수 있다. 대향전극(330)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 이러한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
돌출팁(PT)은 표시 패널(10)의 신뢰성이 높이기 위한 구성요소일 수 있다. 제1기능층(321) 및 제2기능층(323) 중 적어도 하나는 유기물질을 포함할 수 있으며, 제1기능층(321) 및 제2기능층(323) 중 적어도 하나를 통해 외부의 산소 또는 수분이 발광소자(LE)로 유입될 수 있다. 이러한 산소 또는 수분은 발광소자(LE)를 손상시킬 수 있다. 본 실시예에서, 제2무기층(PVX2)은 홀(HL)의 중심으로 돌출된 돌출팁(PT)을 가지고 있기 때문에 홀(HL)을 중심으로 제1기능층(321) 및 제2기능층(323)이 각각 단절될 수 있다. 따라서, 외부로부터 발광소자(LE)로의 수분 또는 산소가 유입되는 것을 방지 또는 감소시킬 수 있다. 따라서, 표시 패널(10)의 신뢰성이 높아질 수 있다.
홀(HL) 내부에는 제1기능층(321)과 동일한 물질을 포함하는 제1기능층패턴(321P) 및 제2기능층(323)과 동일한 물질을 포함하는 제2기능층패턴(323P) 중 적어도 하나가 배치될 수 있다. 제1기능층패턴(321P) 및/또는 제2기능층패턴(323P) 상에는 대향전극(330)과 동일한 물질을 포함하는 대향전극패턴(330P)이 배치될 수 있다.
무기봉지층(410)은 발광소자층(300) 상에 배치될 수 있다. 무기봉지층(410)은 제1화소영역(PA1) 및 제1연결영역(CA1) 상에 연속적으로 그리고 전체적으로 중첩될 수 있다. 무기봉지층(410)은 제2무기층(PVX2)의 돌출팁(PT)의 하면과 직접 접촉할 수 있다. 따라서, 외부로부터 발광소자(LE)로의 수분 또는 산소가 유입되는 것이 방지 또는 감소될 수 있다.
한편, 도시되지는 않았으나 무기봉지층(410) 상에 발광소자(LE)와 중첩하도록 유기봉지층에 배치될 수 있으며, 이러한 유기봉지층 상에 추가 무기봉지층이 더 배치될 수 있다. 도시되지는 않았으나, 무기봉지층(410) 상에 터치센서층 및 광학기능층이 더 배치될 수 있다. 구체적으로, 무기봉지층(410) 상에 터치센서층이 배치되고, 광학기능층은 이러한 터치센서층 상에 배치될 수 있다.
터치센서층은 외부의 입력, 예컨대, 터치 이벤트에 따른 좌표정보를 센싱할 수 있다. 터치센서층은 센서전극 및 센서전극과 연결된 터치배선들을 포함할 수 있다. 터치센서층은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다. 광학기능층은 외부로부터 표시 패널(10)을 향해 입사하는 빛(예컨대, 외부광)의 반사율을 감소시킬 수 있다. 광학기능층은 표시 패널(10)에서 방출되는 빛의 색 순도를 향상시킬 수 있다. 광학기능층은 위상지연자(retarder) 및 편광자(polarizer)를 포함하거나, 블랙매트릭스와 컬러필터들을 포함할 수 있다.
도 7b는 도 6에 도시된 표시 패널(10)의 III-III'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 도 7b에 있어서, 도 7a와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 7b에 도시된 것과 같이, 표시 패널(10)은 구동회로영역(DCA)을 포함할 수 있다. 구동회로영역(DCA)은 제2중심영역(CTA2) 및 제2연결영역(CA2)을 포함할 수 있다. 구동회로영역(DCA)은 기판(100), 회로층(200), 발광소자층(300), 및 무기봉지층(410)을 포함할 수 있다.
회로층(200)은 기판(100) 상에 배치될 수 있다. 회로층(200)은 구동회로(DC), 구동회로배선(DCWL), 제1유기절연층(OL1), 제2유기절연층(OL2), 제2컨택전극(CM2), 제3유기절연층(OL3), 제1무기층(PVX1), 및 제2무기층(PVX2)을 포함할 수 있다. 구동회로(DC)는 제2트랜지스터(TFT2) 및 제2스토리지 커패시터(Cst2)를 포함할 수 있다. 제2트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 제2스토리지 커패시터(Cst2)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함할 수 있다.
무기절연층(IIL)은 기판(100) 상에 배치될 수 있다. 무기절연층(IIL)은 배리어층(211), 버퍼층(213), 제1게이트절연층(215), 제2게이트절연층(217), 및 층간절연층(219)을 포함할 수 있다.
제2반도체층(Act2)은 버퍼층(213) 및 제1게이트절연층(215) 사이에 개재될 수 있다. 제2반도체층(Act2)은 폴리 실리콘을 포함할 수 있다. 또는, 제2반도체층(Act2)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 제2반도체층(Act2)은 채널영역 및 채널영역 양측에 각각 배치된 소스영역 및 드레인영역을 포함할 수 있다.
제2게이트전극(GE2)은 제1게이트절연층(215) 및 제2게이트절연층(217) 사이에 개재될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역과 중첩할 수 있다. 제2게이트전극(GE2)은 저저항 금속 물질을 포함할 수 있다. 예컨대, 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 도전 물질을 포함하는 다층 또는 단층 구조를 가질 수 있다.
제4커패시터전극(CE4)은 제2게이트절연층(217) 및 층간절연층(219) 사이에 개재될 수 있다. 제4커패시터전극(CE4)은 제2게이트전극(GE2)과 중첩할 수 있다. 이러한 경우, 제2게이트전극(GE2)은 제3커패시터전극(CE3)으로 기능할 수 있다. 도 7b에서는 제2스토리지 커패시터(Cst2)와 제2트랜지스터(TFT2)가 서로 중첩하는 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2스토리지 커패시터(Cst2)와 제2트랜지스터(TFT2)는 서로 중첩하지 않을 수 있다. 이러한 경우, 제3커패시터전극(CE3) 및 제2게이트전극(GE2)은 별개의 전극일 수 있다. 제4커패시터전극(CE4)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 이러한 재료를 포함하는 단층 또는 다층 구조를 가질 수 있다.
제2소스전극(SE2) 및 제2드레인전극(DE2)은 각각 층간절연층(219) 상에 배치될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 각각 제1게이트절연층(215), 제2게이트절연층(217) 및 층간절연층(219)에 구비된 컨택홀을 통해 제2반도체층(Act2)에 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2) 중 적어도 하나는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 재도전물질을 포함하는 다층 또는 단층 구조를 가질 수 있다. 예컨대, 제2소스전극(SE2) 및 제2드레인전극(DE2) 중 적어도 하나는 Ti/Al/Ti의 다층 구조를 가질 수 있다.
한편, 구동회로영역(DCA)에서 무기절연층(IIL)은 제2중심영역(CTA2)과 중첩하고 제2연결영역(CA2)과 중첩하지 않을 수 있다. 무기절연층(IIL)은 제2연결영역(CA2)과 마주보는 무기절연층(IIL)의 단부(IILE)를 가질 수 있다. 따라서, 제2연결영역(CA2)에서 표시 패널(10)은 유연할 수 있다. 제1유기절연층(OL1)은 제2연결영역(CA2)과 중첩할 수 있다. 제1유기절연층(OL1)은 무기절연층(IIL)의 단부(IILE)를 덮을 수 있다. 제1유기절연층(OL1)은 구동회로배선(DCWL)이 제2중심영역(CTA2)으로부터 제2연결영역(CA2)으로 연장될 때 높이 차이를 최소화하거나 동시에 배선(WL)에 인가될 수 있는 응력(stress)을 흡수할 수 있다.
구동회로배선(DCWL)은 무기절연층(IIL) 및 제1유기절연층(OL1) 상에 배치될 수 있다. 구동회로배선(DCWL)은 제2중심영역(CTA2)으로부터 제2연결영역(CA2)으로 연장될 수 있다. 구동회로배선(DCWL)은 구동회로(DC)와 전기적으로 연결될 수 있다. 일 실시예에서, 구동회로배선(DCWL)은 제2소스전극(SE2) 또는 제2드레인전극(DE2)과 일체로 구비될 수 있다. 일 실시예에서, 구동회로배선(DCWL)은 제2게이트전극(GE2)과 연결될 수 있다. 구동회로배선(DCWL)은 제2연결영역(CA2)에서 제1유기절연층(OL1) 및 제2유기절연층(OL2) 사이에 배치되므로, 스트레스 중성 평면에 위치할 수 있다. 따라서, 구동회로배선(DCWL)에 인가되는 응력이 최소화될 수 있다.
제2컨택전극(CM2)은 제2중심영역(CTA2)과 중첩할 수 있으며, 제2유기절연층(OL2) 및 제3유기절연층(OL3) 사이에 배치될 수 있다. 제2컨택전극(CM2)은 제2유기절연층(OL2)의 컨택홀을 통해 구동회로(DC)와 연결될 수 있다. 제2컨택전극(CM2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 도전 물질을 포함하는 다층 또는 단층구조를 가질 수 있다. 예컨대, 제2컨택전극(CM2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
비표시영역(NDA)에는 발광층(322)이 배치되지 않을 수 있다. 즉, 비표시영역(NDA)에 포함되는 구동회로영역(DCA)에는 발광층(322)이 배치되지 않을 수 있다. 따라서, 구동회로영역(DCA)에서는 제1기능층(321) 상에 제2기능층(323)이 배치될 수 있다.
도 8은 도 4에 도시된 표시 패널(10)의 D부분을 확대하여 개략적으로 도시하는 평면도다. 도 8에 있어서, 도 4와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 8에 도시된 것과 같이, 버퍼영역(BA)은 표시영역(DA) 및 구동회로영역(DCA)과 제2방향(예컨대, y 방향 또는 -y 방향)으로 인접할 수 있다. 버퍼영역(BA)에는 배선(WL)이 배치될 수 있다. 배선(WL)은 패드영역(PADA)으로부터 중간영역(MA) 및 버퍼영역(BA)으로 연장될 수 있다.
버퍼영역(BA)에 외력이 가해졌을 때 버퍼영역(BA)은 늘어나거나 줄어들 수 있다. 예컨대, 버퍼영역(BA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 외력이 가해졌을 때 버퍼영역(BA)은 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다. 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율은 외력이 가해지지 않았을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 길이에 대한 외력이 가해졌을 때 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 길이 변화의 비율일 수 있다.
도 8에 도시된 표시 패널(10)의 E부분을 확대하여 개략적으로 도시하는 평면도인 도 9에 도시된 것과 같이, 버퍼영역(BA)은 표시영역(DA)과 동일 또는 유사한 형상을 가질 수 있다. 구체적으로, 버퍼영역(BA)은 제3중심영역(CTA3), 제3연결영역(CA3) 및 제3개구영역(OPA3)을 포함할 수 있다. 버퍼영역(BA)의 제3중심영역(CTA3)의 형상, 제3연결영역(CA3)의 형상 및 제3개구영역(OPA3)의 형상은 표시영역(DA)의 제1중심영역(CTA1)의 형상, 제1연결영역(CA1)의 형상 및 제1개구영역(OPA1)의 형상에 각각 대응될 수 있으므로 중복되는 설명은 생략한다.
구체적으로, 평면도에서 제1중심영역(CTA1)의 형상 및 제3중심영역(CTA3)의 형상은 동일할 수 있으며, 제1연결영역(CA1)의 형상 및 제2연결영역(CA2)의 형상은 동일할 수 있다. 다만, 제3중심영역(CTA3)의 폭과 제3연결영역(CA3)의 폭은 버퍼영역(BA)에 외력이 가해졌을 때 사전 설정된 길이만큼 버퍼영역(BA)이 인장 또는 수축될 수 있도록 적절히 선택될 수 있다. 제1개구영역(OPA1)의 형상 및 제3개구영역(OPA3)의 형상은 동일할 수 있다. 제3개구영역(OPA3)은 인접한 제3중심영역(CTA3)들 사이에 배치될 수 있다.
한편, 도시하지는 않았으나, 제3중심영역(CTA3) 및 제3연결영역(CA3)에는 배선(WL)이 배치될 수 있다. 배선(WL)은 패드영역(PADA)으로부터 연장되어서 중간영역(MA) 및 버퍼영역(BA)을 통과할 수 있다. 중간영역(MA) 및 버퍼영역(BA)을 통과한 배선(WL)은 표시영역(DA) 또는 구동회로영역(DCA)으로 연장될 수 있다.
제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율은 제2방향(예컨대, y 방향 또는 -y 방향)으로 표시영역(DA)의 신축율보다 작거나 같을 수 있으며, 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)의 신축율은 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)의 신축율보다 작거나 같을 수 있다. 따라서, 변형 정도가 적은 버퍼영역(BA)은 표시영역(DA) 및 중간영역(MA) 사이에서 표시 장치(1)가 파손되는 것을 방지 또는 감소하도록 기능할 수 있다. 또한, 버퍼영역(BA)에 배치될 수 있는 배선(WL)이 보호될 수 있다.
중간영역(MA)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 버퍼영역(BA)과 인접할 수 있다. 즉, 버퍼영역(BA)은 중간영역(MA) 및 표시영역(DA) 사이에 배치될 수 있다. 중간영역(MA)에는 배선(WL)이 배치될 수 있다. 중간영역(MA)에 외력이 가해졌을 때 중간영역(MA)은 늘어나거나 줄어들 수 있다. 예컨대, 중간영역(MA)에 제1방향(예컨대, x 방향 또는 -x 방향) 및/또는 제2방향(예컨대, y 방향 또는 -y 방향)으로 인장 또는 수축될 수 있다.
중간영역(MA)은 복수의 연장영역(EXA)들 및 중간개구영역(MOPA)을 포함할 수 있다. 복수의 연장영역(EXA)들은 패드영역(PADA)으로부터 버퍼영역(BA)으로 연장될 수 있다. 인접한 연장영역(EXA)들 사이에는 중간개구영역(MOPA)이 배치될 수 있다. 중간개구영역(MOPA)은 인접한 연장영역(EXA)들의 가장자리(EXAE)들과 버퍼영역(BA)의 가장자리에 의해 정의될 수 있다. 중간개구영역(MOPA)은 중간영역(MA)에서 표시 장치(1)의 구성요소가 배치되지 않는 영역일 수 있다. 이러한 경우, 중간영역(MA)에 외력이 가해졌을 때 중간영역(MA)은 늘어나거나 줄어들 수 있고, 표시 장치(1)에 외력이 가해지더라도 응력이 집중되지 않을 수 있다. 따라서, 비표시영역(NDA)은 손상없이 다양한 형태로 변형될 수 있다.
복수의 연장영역(EXA)들에는 각각 배선(WL)이 배치될 수 있다. 예컨대, 하나의 연장영역(EXA)에는 하나의 배선(WL)이 배치될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니다. 예컨대, 하나의 연장영역(EXA)에 복수의 배선(WL)들이 배치될 수 있다. 이러한 경우, 복수의 배선(WL)들은 하나의 연장영역(EXA)에서 서로 이격되어 배치될 수 있다. 예컨대, 하나의 연장영역(EXA)에서 복수의 배선(WL)들은 서로 100 nm 이상 이격되어 배치될 수 있다.
복수의 연장영역(EXA)들의 형상은 제2방향(예컨대, y 방향 또는 -y 방향)에 대칭일 수 있다. 연장영역(EXA)은 제1영역(AR1) 및 제2영역(AR2)을 포함할 수 있다. 제1영역(AR1)은 버퍼영역(BA)과 인접할 수 있다. 제1영역(AR1)은 평면도에서 제2방향(예컨대, y 방향 또는 -y 방향)에 대해 기울어진 방향으로 연장될 수 있다. 제2영역(AR2)은 패드영역(PADA)과 인접할 수 있다. 제2영역(AR2)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 연장될 수 있다. 한편, 하나의 제2영역(AR2)에는 복수의 제1영역(AR1)이 연결될 수 있다. 평면도에서 연장영역(EXA)의 연장된 방향과 직교하는 방향으로 제1영역(AR1)의 폭(ARw1)은 연장영역(EXA)의 연장된 방향과 직교하는 방향으로 제2영역(AR2)의 폭(ARw2)보다 작을 수 있다. 이러한 경우, 중간영역(MA)의 연신율은 패드영역(PADA) 쪽으로 갈수록 감소될 수 있다. 따라서, 표시 패널(10)의 형상이 변형되더라도 패드영역(PADA)이 변형되어 손상되는 것이 방지 또는 감소될 수 있다.
패드영역(PADA)은 제2방향(예컨대, y 방향 또는 -y 방향)으로 중간영역(MA)과 인접할 수 있다. 즉, 중간영역(MA)은 패드영역(PADA) 및 버퍼영역(BA) 사이에 배치될 수 있다. 패드영역(PADA)은 복수개의 패드(PD)들을 포함할 수 있다. 각 패드(PD)들은 배선(WL)들 각각과 연결될 수 있다.
패드영역(PADA)은 개구영역을 포함하지 않을 수 있다. 그러나 전술한 바와 같이, 패드영역(PADA)은 패드영역(PADA)에 외력이 가해졌을 때 늘어나거나 줄어들 수 있다. 다만, 패드영역(PADA)에 외력이 가해졌을 때 패드영역(PADA)이 늘어나거나 줄어드는 정도는 표시영역(DA), 버퍼영역(BA), 또는 중간영역(MA)보다 작을 수 있다. 즉, 패드영역(PADA)의 신축율은 표시영역(DA), 버퍼영역(BA), 또는 중간영역(MA)의 신축율보다 작을 수 있다. 이는 패드영역(PADA)이 포함하는 물질을 적절히 선택함으로써 이루어 질 수 있다. 즉, 패드영역(PADA)이 포함하는 물질을 적절히 선택함으로써 패드영역(PADA)은 개구영역을 포함하지 않더라도 신축성을 가질 수 있다. 다만 본 발명이 이에 한정되는 것은 아니다. 예컨대, 패드영역(PADA)은 개구영역을 포함할 수 있다. 이러한 경우에도, 패드영역(PADA)의 신축율은 표시영역(DA), 버퍼영역(BA), 또는 중간영역(MA)의 신축율보다 작을 수 있다.
도 10은 도 3에 도시된 표시 장치(1)의 I-I'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 도 10에 도시된 것과 같이, 표시 패널(10)은 복수개의 패드(PD)들을 포함할 수 있다. 구체적으로, 표시 패널(10)의 패드영역(PADA)은 복수개의 패드(PD)들을 포함할 수 있다. 복수개의 패드(PD)들은 제1패드(PD1)와 제2패드(PD2)를 포함할 수 있다.
제1패드(PD1)는 패드하부층(PDLL)상에 배치될 수 있다. 본 명세서에서 "패드하부층"은 표시 패널(10)에 포함되는 층들 중 패드(PD)들 하부에 배치된 층들을 의미할 수 있다. 구체적으로, 제1패드(PD1)는 기판(100) 상에 배치되되, 제1패드(PD1)가 형성되기 전에 제1유기절연층(OL1) 및 제2유기절연층(OL2)이 기판(100) 상에 배치될 수 있다. 이러한 경우, 패드하부층(PDLL)은 기판(100), 제1유기절연층(OL1) 및 제2유기절연층(OL2)을 포함할 수 있다. 도 10에서는 패드하부층(PDLL)이 기판(100), 제1유기절연층(OL1) 및 제2유기절연층(OL2)인 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1패드(PD1)가 무기절연층(IIL)과 제2유기절연층(OL2)이 배치된 기판 상에 배치되는 경우, 패드하부층(PDLL)은 기판(100), 무기절연층(IIL) 및 제2유기절연층(OL2)을 포함할 수 있다. 한편, 기판(100)과 패드(PD)들 사이에 어떠한 층도 개재되지 않는 경우, "패드하부층"은 기판(100)을 포함할 수 있다.
제1패드(PD1)는 제1컨택전극(CM1)과 동일한 물질을 포함할 수 있다. 구체적으로, 제1패드(PD1)는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 이러한 도전 물질을 포함하는 다층 또는 단층 구조를 가질 수 있다. 예컨대, 제1패드(PD1)는 Ti/Al/Ti의 다층구조를 가질 수 있다.
제2패드(PD2)는 제1패드(PD1)로부터 제1방향(예컨대, x 방향 또는 -x 방향)으로 이격되어 배치될 수 있다. 또한, 제2패드(PD2)는 제1패드(PD1)와 동일한 층에 배치될 수 있다. 즉 제2패드(PD2)는 제2유기절연층(OL2) 상에 배치될 수 있다. 제2패드(PD2)는 제1패드(PD1)와 동일한 물질로 동시에 형성될 수 있다. 이에 따라, 제2패드(PD2)는 제1패드(PD1)와 동일한 물질을 포함할 수 있다.
복수개의 패드(PD)들 상에는 전자칩 패키지(1010)의 바디(1100) 하단의 복수개의 범프(BP)들이 배치될 수 있다. 복수개의 범프(BP)들은 제1범프(BP1)와 제2범프(BP2)를 포함할 수 있다. 구체적으로, 제1범프(BP1)는 제1패드(PD1)와 중첩되도록 제1패드(PD1) 상에 배치되며, 제2범프(BP2)는 제2패드(PD2)와 중첩되도록 제2패드(PD2) 상에 배치될 수 있다.
제1패드(PD1)와 제1범프(BP1) 사이에는 제1도전성 접착층(CAL1)이 개재될 수 있다. 제1패드(PD1)와 제1범프(BP1)는 제1도전성 접착층(CAL1)에 의해 전기적으로 연결될 수 있다. 제1도전성 접착층(CAL1)은 두께방향으로 전류가 흐르고, 폭방향, 또는, 길이방향으로 절연되는 도전필름일 수 있다.
구체적으로, 제1도전성 접착층(CAL1)은 제1도전볼(CB1)과 제1수지(R1)를 포함할 수 있다. 제1도전볼(CB1)은 제1패드(PD1)와 제1범프(BP1) 사이의 전기적 통로를 형성하는 도전입자일 수 있다. 제1도전볼(CB1)은 은, 구리, 비스무스, 아연 및 인듐 중 적어도 하나와 주석을 합금하여 형성된 주석 합금의 도전입자일 수 있다. 또는 제1도전볼(CB1)은 은, 구리, 비스무스, 아연 및 주석 중 적어도 하나와 인듐을 합금하여 형성된 인듐 합금의 도전입자일 수 있다.
제1수지(R1)는 제1도전볼(CB1)을 특정위치에 고정하여 접속신뢰성을 향상시키는 절연수지일 수 있다. 구체적으로, 제1도전볼(CB1)은 제1수지(R1) 내에 분산될 수 있다. 제1수지(R1)는 열경화성 수지를 포함할 수 있다. 제1수지(R1)는 비닐 아세테이트(vinyl acetate) 수지, 스틸렌(styrene) 수지, 에틸렌-비닐 아세테이트(ethylene-vinyl acetate) 공중합 수지, 스틸렌-부타디엔(styrene-butadiene) 공중합 수지 및 폴리에스테르(polyester) 수지 중 적어도 하나를 포함할 수 있다.
제2도전성 접착층(CAL2)은 제1도전성 접착층(CAL1)으로부터 제1방향(예컨대, x 방향 또는 -x 방향)으로 이격되어 배치될 수 있다. 제2패드(PD2)와 제2범프(BP2) 사이에는 제2도전성 접착층(CAL2)이 개재될 수 있다. 제2패드(PD2)와 제2범프(BP2)는 제2도전성 접착층(CAL2)에 의해 전기적으로 연결될 수 있다. 제2도전성 접착층(CAL2)은 두께방향으로 전류가 흐르고, 폭방향, 또는, 길이방향으로 절연되는 도전필름일 수 있다.
구체적으로, 제2도전성 접착층(CAL2)은 제2도전볼(CB2)과 제2수지(R2)를 포함할 수 있다. 제2도전볼(CB2)은 제2패드(PD2)와 제2범프(BP2) 사이의 전기적 통로를 형성하는 도전입자일 수 있다. 제2도전볼(CB2)은 제1도전볼(CB1)과 동일한 물질을 포함할 수 있다. 구체적으로, 제2도전볼(CB2)은 은, 구리, 비스무스, 아연 및 인듐 중 적어도 하나와 주석을 합금하여 형성된 주석 합금의 도전입자일 수 있다. 또는 제2도전볼(CB2)은 은, 구리, 비스무스, 아연 및 주석 중 적어도 하나와 인듐을 합금하여 형성된 인듐 합금의 도전입자일 수 있다.
제2수지(R2)는 제2도전볼(CB2)을 특정위치에 고정하여 접속신뢰성을 향상시키는 절연수지일 수 있다. 구체적으로, 제2도전볼(CB2)은 제2수지(R2) 내에 분산될 수 있다. 제2수지(R2)는 제1수지(R1)와 동일한 물질을 포함할 수 있다. 즉, 제2수지(R2)는 열경화성 수지를 포함할 수 있다. 제2수지(R2)는 비닐 아세테이트(vinyl acetate) 수지, 스틸렌(styrene) 수지, 에틸렌-비닐 아세테이트(ethylene-vinyl acetate) 공중합 수지, 스틸렌-부타디엔(styrene-butadiene) 공중합 수지 및 폴리에스테르(polyester) 수지 중 적어도 하나를 포함할 수 있다.
탄성층(500)은 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에 배치될 수 있다. 구체적으로, 탄성층(500)의 일부는 제1범프(BP1)와 제2범프(BP2) 사이에 배치될 수 있다. 즉, 제1범프(BP1)와 제2범프(BP2) 사이에는 탄성층(500)이 배치될 수 있다. 이러한 탄성층(500)은 바디(1100)에 접할 수 있다. 탄성층(500)에 접하는 바디(1100)의 부분은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치될 수 있다. 즉 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분에 접할 수 있다. 기판(100)에 수직인 방향은 예컨대, z축 방향일 수 있다.
한편, 탄성층(500)의 다른 일부는 제1도전성 접착층(CAL1)과 제2도전성 접착층(CAL2) 사이에 배치될 수 있다. 즉, 제2도전성 접착층(CAL2)은 제1도전성 접착층(CAL1)과 이격되어 배치될 수 있다. 탄성층(500)의 또다른 일부는 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다. 이러한 탄성층(500)은 패드하부층(PDLL)에 접할 수 있다. 탄성층(500)에 접하는 패드하부층(PDLL)의 부분은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다. 즉 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분에 접할 수 있다.
제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에 탄성층(500)이 배치되지 않는 경우, 표시 패널(10)과 전자칩 패키지(1010) 사이의 접착력이 감소할 수 있다. 이러한 경우, 표시 패널(10)과 전자칩 패키지(1010)의 접촉면적이 줄어들 수 있다. 구체적으로, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분과, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분은 이격되어 배치될 수 있다. 이에 따라, 표시 패널(10)과 전자칩 패키지(1010) 사이의 접착력이 감소할 수 있다.
한편, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에 탄성층(500)이 배치되지 않는 경우, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에는 빈 공간이 존재할 수 있다. 이러한 빈 공간은 수분이 표시 패널(10) 및/또는 전자칩 패키지(1010)으로 침투할 수 있는 통로가 되므로, 표시 장치(1)의 신뢰성이 저하될 수 있다.
하지만, 본 실시예에 따른 표시 장치(1)의 경우, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에는 빈 공간이 존재하지 않을 수 있다. 즉, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에 탄성층(500)이 배치될 수 있다. 탄성층(500)의 일부는 표시 패널(10)과 접하고 탄성층(500)의 다른 일부는 전자칩 패키지(1010)와 접할 수 있다. 따라서, 탄성층(500)에 의해 표시 패널(10)과 전자칩 패키지(1010) 사이의 접착력이 증가할 수 있다. 한편, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이의 공간이 탄성층(500)으로 채워지므로, 수분이 표시 패널(10) 또는 전자칩 패키지(1010)으로 침투할 수 있는 통로가 존재하지 않을 수 있다. 따라서, 표시 장치(1)의 신뢰성이 향상될 수 있다.
한편, 탄성층(500)은 엘라스토머(elastomer)를 포함할 수 있다. 엘라스토머는 통상적으로 탄성을 갖는 중합체이면 포함될 수 있고 특별히 한정되지는 않는다. 예컨대, 엘라스토머는 고무, 우레탄(urethane)계 화합물 및 실리콘(silicon)계 화합물 중 적어도 하나를 포함할 수 있다. 이에 따라, 탄성층(500)은 탄성 및/또는 신축성을 가질 수 있다.
전자칩 패키지(1010)는 일반적으로 가압 장치를 이용하여 표시 패널(10)에 부착될 수 있다. 구체적으로, 표시 패널(10)의 패드(PD)들과 전자칩 패키지(1010)의 범프(BP)들 사이에 이방성 도전필름을 배치시키고, 핫 바(hot bar)와 같은 가압 장치를 이용하여 전자칩 패키지(1010)의 상부에 소정의 열과 압력을 가함으로써 범프(BP)들을 패드(PD)들에 접착할 수 있다. 이방성 도전필름은 열경화성 수지와 도전볼을 포함하며, 이러한 열경화성 수지는 전자칩 패키지(1010)의 상부에 소정의 열과 압력이 가해졌을 때 열경화될 수 있다. 이에 따라, 도전볼의 열경화성 수지 내에서 위치는 고정될 수 있다.
일체(一體)인 이방성 도전필름이 복수의 패드(PD)들과 복수의 범프(BP)들 사이에 위치하는 경우, 이방성 도전필름은 패드(PA)들 상에 배치될 뿐만 아니라 패드(PD)들 사이의 공간을 채울 수 있다. 구체적으로, 이방성 도전필름은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분에 접할 수 있다. 또한, 이방성 도전필름은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분에도 접할 수 있다.
이방성 도전필름이 포함하는 열경화성 수지는 표시 장치의 제조과정, 예컨대 핫 바(hot bar)를 이용하여 표시 패널(10)에 전자칩 패키지(1010)를 부착하는 과정에서 열경화되어 리지드할 수 있다. 따라서, 이방성 도전 필름은 외력이 가해지더라도 변형되지 않을 수 있다. 이에 따라, 이방성 도전필름과 접촉하는 패드하부층(PDLL)의 부분 및 이방성 도전필름과 접촉하는 바디(1100)의 부분의 변형이 용이하지 않을 수 있다. 즉, 외력에 의해 표시 패널(10) 및 전자칩 패키지(1010)가 늘어나거나 줄어드는 것이 용이하지 않을 수 있다.
하지만, 본 실시예에 따른 표시 장치(1)의 경우, 탄성층(500)이 제1도전성 접착층(CAL1)과 제2도전성 접착층(CAL2) 사이의 공간을 채울 수 있다. 즉 제1도전성 접착층(CAL1)과 제2도전성 접착층(CAL2)은 상호 이격될 수 있다. 구체적으로, 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분에 접할 수 있다. 또한, 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분에도 접할 수 있다.
전술한 바와 같이 탄성층(500)은 탄성 및/또는 신축성을 가지므로, 외력이 가해지는 경우 늘어나거나 줄어들 수 있다. 따라서, 탄성층(500)과 접촉하는 표시 패드하부층(PDLL)의 부분 및 탄성층(500)과 접촉하는 바디(1100)의 부분의 변형이 용이할 수 있다. 즉, 외력에 의해 표시 패널(10) 및 전자칩 패키지(1010)가 늘어나거나 줄어드는 것이 용이할 수 있다. 따라서, 표시 장치(1)의 신축성이 향상될 수 있다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 장치(2)의 일부를 개략적으로 도시하는 단면도들이다. 구체적으로, 도 11a는 표시 장치(2)에 외력이 인가되지 않은 경우의 표시 장치(2)의 일부를 개략적으로 도시하는 단면도이며, 도 11b는 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 인가되었을 경우의 표시 장치(2)의 일부를 개략적으로 도시하는 단면도이다.
도 11a에 도시된 것과 같이, 탄성층(500)은 제1범프(BP1)와 제2범프(BP2) 사이에만 배치되고, 제1도전성 접착층(CAL1)과 제2도전성 접착층(CAL2) 사이와 제1패드(PD1)와 제2패드(PD2) 사이에는 배치되지 않을 수 있다. 탄성층(500)의 하부에는 제3도전성 접착층(CAL3)이 배치될 수 있다. 즉, 제3도전성 접착층(CAL3)의 일부는 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)에 배치될 수 있다. 제3도전성 접착층(CAL3)의 다른 일부는 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다.
구체적으로, 제3도전성 접착층(CAL3)은 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)과 접할 수 있다. 이러한 제3도전성 접착층(CAL3)은 패드하부층(PDLL)에도 접할 수 있다. 제3도전성 접착층(CAL3)에 접하는 패드하부층(PDLL)의 부분은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다. 즉 제3도전성 접착층(CAL3)은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분에 접할 수 있다. 다만, 이러한 경우에도 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분에 접할 수 있다.
도 11a에서는 설명의 편의를 위해 제3도전성 접착층(CAL3)이 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)과 접하는 하나의 층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제3도전성 접착층(CAL3)은 제1도전성 접착층(CAL1)과 접하는 제1부분과, 제1부분과 이격되며 제2도전성 접착층(CAL2)과 접하는 제2부분을 포함할 수 있다. 또는, 제3도전성 접착층(CAL3)은 제1부분과 제2부분 사이에 배치되는 제3부분을 더 포함할 수도 있다.
제3도전성 접착층(CAL3)은 제3도전볼(CB3)과 제3수지(R3)를 포함할 수 있다. 제3도전볼(CB3)은 제1도전볼(CB1)과 동일한 물질을 포함할 수 있다. 구체적으로, 제3도전볼(CB3)은 은, 구리, 비스무스, 아연 및 인듐 중 적어도 하나와 주석을 합금하여 형성된 주석 합금의 도전입자일 수 있다. 또는 제3도전볼(CB3)은 은, 구리, 비스무스, 아연 및 주석 중 적어도 하나와 인듐을 합금하여 형성된 인듐 합금의 도전입자일 수 있다.
제3수지(R3)는 제3도전볼(CB3)을 특정위치에 고정하는 절연수지일 수 있다. 구체적으로, 제3도전볼(CB3)은 제3수지(R3) 내에 분산될 수 있다. 제3수지(R3)는 제1수지(R1)와 동일한 물질을 포함할 수 있다. 즉, 제3수지(R3)는 열경화성 수지를 포함할 수 있다. 제3수지(R3)는 비닐 아세테이트(vinyl acetate) 수지, 스틸렌(styrene) 수지, 에틸렌-비닐 아세테이트(ethylene-vinyl acetate) 공중합 수지, 스틸렌-부타디엔(styrene-butadiene) 공중합 수지 및 폴리에스테르(polyester) 수지 중 적어도 하나를 포함할 수 있다.
이러한 경우에도 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에는 빈 공간이 존재하지 않을 수 있다. 즉, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이에 탄성층(500) 및 제3도전성 접착층(CAL3)이 배치될 수 있다. 표시 패널(10)은 제3도전성 접착층(CAL3)과 접하고 제3도전성 접착층(CAL3)은 탄성층(500)과 접하며 탄성층(500)은 전자칩 패키지(1010)와 접하므로, 제3도전성 접착층(CAL3)과 탄성층(500)에 의해, 표시 패널(10)과 전자칩 패키지(1010) 사이의 접착력이 증가할 수 있다. 한편, 제1도전성 접착층(CAL1)에 의해 접착된 제1범프(BP1) 및 제1패드(PD1)와 제2도전성 접착층(CAL2)에 의해 접착된 제2범프(BP2) 및 제2패드(PD2) 사이의 공간이 제3도전성 접착층(CAL3)과 탄성층(500)으로 채워지므로, 수분이 표시 패널(10) 또는 전자칩 패키지(1010)으로 침투할 수 있는 통로가 존재하지 않을 수 있다. 따라서, 표시 장치(2)의 신뢰성이 향상될 수 있다.
한편, 표시 장치(2)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 인가되는 경우, 도 11b에 도시된 것과 같이, 제3도전성 접착층(CAL3)은 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)과 이격되어 배치될 수 있다. 즉, 패드(PD)들 및 범프(BP)들을 지나며 기판(100)에 수직한 평면에 의한 단면도에서, 탄성층(500), 제1도전성 접착층(CAL1), 패드하부층(PDLL) 및 제3도전성 접착층(CAL3)으로 둘러싸인 제1공간(SP1)이 정의될 수 있다. 물론, 탄성층(500), 제2도전성 접착층(CAL2), 패드하부층(PDLL) 및 제3도전성 접착층(CAL3)으로 둘러싸인 또 다른 공간도 정의될 수 있다.
전술한 바와 같이 패드영역(PADA)과 바디(1100)는 신축성을 가질 수 있으며, 패드영역(PADA)이 포함하는 패드하부층(PDLL) 또한 신축성을 가질 수 있다. 이에 따라, 표시 장치(2)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 가해졌을 때, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분은 늘어날 수 있다. 물론, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분도 늘어날 수 있다. 이러한 경우, 제3도전성 접착층(CAL3)은 열경화성 수지를 포함하므로 외력에 의해 제3도전성 접착층(CAL3)이 늘어나지는 않을 수 있다. 다만, 제3도전성 접착층(CAL3)과 제1도전성 접착층(CAL1) 사이의 간격 및/또는 제3도전성 접착층(CAL3)과 제2도전성 접착층(CAL2) 사이의 간격이 늘어날 수 있다. 따라서, 표시 장치(1)의 신축성이 향상될 수 있다.
표시 장치(2)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 인가되었던 외력이 제거되는 경우, 표시 장치(2)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 가해짐에 따라 늘어난 패드하부층(PDLL)의 부분은 줄어들 수 있다. 또한, 표시 장치(2)에 제1방향(예컨대, x 방향 또는 -x 방향)으로 외력이 가해짐에 따라 늘어난 바디(1100)의 부분도 줄어들 수 있다. 이에 따라, 도 11a에 도시된 표시 장치(2)에 외력이 인가되지 않은 경우와 마찬가지로, 표시 장치(2)에 인가된 외력이 제거되는 경우에도 제3도전성 접착층(CAL3)은 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)과 접할 수 있다.
지금까지는 표시 장치에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 이러한 표시 장치를 제조하는 방법도 본 발명의 범위에 속한다고 할 것이다. 이하에서는 이러한 표시 장치를 제조하는 방법에 대해서 설명한다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 표시 장치(1)의 제조방법을 설명하기 위한 도면들이다. 구체적으로 도 12a 내지 도 12d는 표시 패널(10)과 전자칩 패키지(1010)를 합착하는 과정을 개략적으로 도시하는 단면도들이다.
먼저, 도 12a에 도시된 것과 같이, 전자칩 패키지(1010)에 포함된 제1범프(BP1)와 제2범프(BP2)를 제1베이스 필름(BF1) 상에 배치시킬 수 있다. 제1베이스 필름(BF1)은 제1베이스 수지(RB1)와 제1베이스 도전볼(CBB1)을 포함할 수 있다. 즉, 제1베이스 필름(BF1)은 고분자 수지와 도전볼을 포함하는 이방성 도전필름일 수 있다.
구체적으로, 전자칩 패키지(1010)에 포함된 제1범프(BP1)의 (-z 방향의) 하면과 제2범프(BP2)의 (-z 방향의) 하면이 제1베이스 필름(BF1)의 (+z 방향의) 상면과 마주보도록 전자칩 패키지(1010)를 제1베이스 필름(BF1) 상에 배치시킬 수 있다. 제1베이스 필름(BF1)은 제1베이스층(BL1) 상에 배치될 수 있다. 이후, 전자칩 패키지(1010)를 가압하여서 제1범프(BP1)의 (-z 방향의) 하면에 제1베이스 필름(BF1)의 일부를 전사함으로써 제1범프(BP1) 하부에 제1도전성 접착층(CAL1)을 부착할 수 있다. 제2범프(BP2)의 (-z 방향의) 하면에는 제1베이스 필름(BF1)의 다른 일부가 전사될 수 있으며, 이로 인해 제2범프(BP2) 하부에는 제2도전성 접착층(CAL2)이 부착될 수 있다.
이러한 경우, 도 12b에 도시된 것과 같이 제1범프(BP1)의 하부와 제2범프(BP2)의 하부에 배치된 제1베이스 필름(BF1)의 부분들만 제1베이스층(BL1)으로부터 분리될 수 있다. 즉, 제1도전성 접착층(CAL1)은 제1범프(BP1)의 하부에 배치되었던 제1베이스 필름(BF1)의 일부일 수 있으며, 제2도전성 접착층(CAL2)은 제2범프(BP2)의 하부에 배치되었던 제1베이스 필름(BF1)의 일부일 수 있다.
이어, 도 12c에 도시된 것과 같이, 제1범프(BP1)를 제1패드(PD1) 상에 배치시키고 제2범프(BP2)를 제2패드(PD2) 상에 배치시킬 수 있다. 이후, 핫 바(hot bar)와 같은 가압 장치를 이용하여 전자칩 패키지(1010)의 상부에 소정의 열과 압력을 가함으로써, 제1범프(BP1)를 제1패드(PD1)에 부착시키고, 제2범프(BP2)를 제2패드(PD2)에 부착시킬 수 있다. 구체적으로, 제1범프(BP1)에 부착된 제1도전성 접착층(CAL1)을 제1패드(PD1)에 부착시키고, 제2범프(BP2)에 부착된 제2도전성 접착층(CAL2)을 제2패드(PD2)에 부착시킬 수 있다. 이에 따라, 패드(PD)들 및 범프(BP)들을 지나며 기판(100)에 수직한 평면에 의한 단면도에서, 제1패드(PD1), 제1도전성 접착층(CAL1), 제1범프(BP1), 바디(1100), 제2범프(BP2), 제2도전성 접착층(CAL2), 제2패드(PD2) 및 패드하부층(PDLL)으로 둘러싸인 제2공간(SP2)이 정의될 수 있다.
이어, 도 12d에 도시된 것과 같이, 제2공간(SP2)에 탄성층 조성물을 채울 수 있다. 탄성층 조성물은 엘라스토머를 포함할 수 있다. 예컨대, 탄성층 조성물은 고무, 우레탄(urethane)계 화합물 및 실리콘(silicon)계 화합물 중 적어도 하나를 포함할 수 있다. 또한,
탄성층 조성물은 용매를 더 포함할 수 있다. 탄성층 조성물이 포함하는 용매는 고무, 우레탄(urethane)계 화합물 및 실리콘(silicon)계 화합물 중 적어도 하나를 용해시킬 수 있는 용매이면 포함될 수 있고 특별히 한정되지는 않는다. 즉, 탄성층 조성물은 고무, 우레탄(urethane)계 화합물 및 실리콘(silicon)계 화합물 중 적어도 하나가 용매에 용해된 용액일 수 있다.
탄성층 조성물은 모세관력(capillary force)에 의해 제2공간(SP2)에 채워질 수 있다. 이후, 제2공간(SP2)에 채워진 탄성층 조성물을 가열하여 용매를 제거함으로써 제2공간(SP2)을 탄성층(500)으로 채울 수 있다. 즉, 탄성층(500)의 일부는 제1범프(BP1)와 제2범프(BP2) 사이에 배치되고, 탄성층(500)의 다른 일부는 제1도전성 접착층(CAL1)과 제2도전성 접착층(CAL2) 사이에 배치되며, 탄성층(500)의 또다른 일부는 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다. 이와 함께 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1범프(BP1)와 제2범프(BP2) 사이에 배치된 바디(1100)의 부분과 접할 수 있고, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 패드하부층(PDLL)의 부분과 접할 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 표시 장치(2)의 제조방법을 설명하기 위한 도면들이다. 구체적으로 도 13a 및 도 13b는 표시 패널(10)과 전자칩 패키지(1010)를 합착하는 과정을 개략적으로 도시하는 단면도들이다.
먼저, 도 13a에 도시된 것과 같이, 전자칩 패키지(1010)에 포함된 제1범프(BP1)와 제2범프(BP2)를 엘라스토머층(ELL) 상에 배치시킬 수 있다. 엘라스토머층(ELL)은 엘라스토머를 포함할 수 있다. 엘라스토머는 통상적으로 탄성을 갖는 중합체이면 포함될 수 있고 특별히 한정되지는 않는다. 예컨대, 엘라스토머는 고무, 우레탄(urethane)계 화합물 및 실리콘(silicon)계 화합물 중 적어도 하나를 포함할 수 있다.
구체적으로, 전자칩 패키지(1010)에 포함된 제1범프(BP1)의 (-z 방향의) 하면과 제2범프(BP2)의 (-z 방향의) 하면이 엘라스토머층(ELL)의 (+z 방향의) 상면과 마주보도록 전자칩 패키지(1010)를 엘라스토머층(ELL) 상에 배치시킬 수 있다. 엘라스토머층(ELL)은 제2베이스층(BL2) 상에 배치될 수 있다. 이후, 전자칩 패키지(1010)를 가압하여서, 제1범프(BP1)와 제2범프(BP2) 사이에 엘라스토머가 배치되도록 할 수 있다. 구체적으로, 전자칩 패키지(1010)를 가압하는 경우, 제1범프(BP1)의 하부와 제2범프(BP2)의 하부에 배치된 엘라스토머층(ELL)의 부분들은 제1범프(BP1)와 제2범프(BP2) 사이로 이동할 수 있다. 제1범프(BP1)와 제2범프(BP2) 사이로 이동한 엘라스토머에 의해 도 13b에 도시된 탄성층(500)이 형성될 수 있다. 엘라스토머층(ELL)의 점도 및 경도 등은 외력에 가해진 엘라스토머층(ELL)의 부분들이 이동할 수 있도록 적절히 선택될 수 있다.
이어, 도 13b에 도시된 것과 같이, 제1패드(PD1)와 제2패드(PD2) 상에 제2베이스 필름(BF2)을 배치시킬 수 있다. 제2베이스 필름(BF2)은 제2베이스 수지(RB2)와 제2베이스 도전볼(CBB2)을 포함할 수 있다. 즉, 제2베이스 필름(BF2)은 고분자 수지와 도전볼을 포함하는 이방성 도전필름일 수 있다.
한편, 기판(100)에 수직인 방향에서 바라볼 시, 제2베이스 필름(BF2)의 일부는 제1패드(PD1)와 제2패드(PD2) 사이에 배치될 수 있다. 이후, 제1범프(BP1)를 제1패드(PD1) 상에 배치시키고 제2범프(BP2)를 제2패드(PD2) 상에 배치시킬 수 있다. 탄성층(500)은, 기판(100)에 수직인 방향에서 바라볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치된 제2베이스 필름(BF2)의 부분 상에 배치될 수 있다. 핫 바(hot bar)와 같은 가압 장치를 이용하여 전자칩 패키지(1010)의 상부에 소정의 열과 압력을 가함으로써, 제1범프(BP1)를 제1패드(PD1)에 부착시키고, 제2범프(BP2)를 제2패드(PD2)에 부착시킬 수 있다.
이에 따라, 도 11a에 도시된 것 같은 제1도전성 접착층(CAL1), 제2도전성 접착층(CAL2) 및 제3도전성 접착층(CAL3)이 형성될 수 있다. 구체적으로, 제1도전성 접착층(CAL1)은 제1패드(PD1)와 제1범프(BP1) 사이에 개재되었던 제2베이스 필름(BF2)의 일부일 수 있다. 제2도전성 접착층(CAL2)은 제2패드(PD2)와 제2범프(BP2) 사이에 개재되었던 제2베이스 필름(BF2)의 일부일 수 있다. 제3도전성 접착층(CAL3)은, 기판(100)에 수직인 방향에서 바라 볼 시 제1패드(PD1)와 제2패드(PD2) 사이에 배치되었던 제2베이스 필름(BF2)의 일부일 수 있다.
다만, 전자칩 패키지(1010)의 상부에 가해진 소정의 열과 압력에 의해, 제1패드(PD1)와 제2패드(PD2) 사이에 배치되었던 제2베이스 필름(BF2)의 일부는 -z 방향으로 이동한다. 이에 따라, 도 11a에 도시된 것과 같이, 제3도전성 접착층(CAL3)은 패드하부층(PDLL)과 접할 수 있다. 제1패드(PD1)와 제1범프(BP1) 사이 또는 제2패드(PD2)와 제2범프(BP2) 사이에 개재되었던 제2베이스 필름(BF2)의 일부는, 전자칩 패키지(1010)의 상부에 가해진 소정의 열과 압력에 의해 (z축 방향으로의) 두께가 줄어들 수 있다. 이에 따라, 도 11a에 도시된 것과 같이, 제1도전성 접착층(CAL1)의 (z축 방향으로의) 두께 및 제2도전성 접착층(CAL2)의 (z축 방향으로의) 두께 각각은 제3도전성 접착층(CAL3)의 (z축 방향으로의) 두께보다 얇을 수 있다.
한편, 제2베이스 필름(BF2)의 (z축 방향으로의) 두께는 4㎛ 이하 일 수 있다. 이러한 경우, 전술한 바와 같이 제1도전성 접착층(CAL1), 제2도전성 접착층(CAL2) 및 제3도전성 접착층(CAL3)이 일체로 형성되더라도, 제3도전성 접착층(CAL3)이 외력에 의해 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)과 용이하게 이격될 수 있다. 즉, 제1도전성 접착층(CAL1), 제2도전성 접착층(CAL2) 및 제3도전성 접착층(CAL3)이 일체로 구비되더라도, 제3도전성 접착층(CAL3)은 외력에 의해 제1도전성 접착층(CAL1) 및 제2도전성 접착층(CAL2)으로부터 용이하게 분리될 수 있다. 이에 따라, 제3도전성 접착층(CAL3)과 접촉하는 표시 패널(10)의 부분 및 탄성층(500)과 접촉하는 전자칩 패키지(1010)의 부분의 변형이 용이할 수 있다. 즉, 외력에 의해 표시 패널(10) 및 전자칩 패키지(1010)가 늘어나거나 줄어드는 것이 용이할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
1010: 전자칩 패키지
PD1: 제1패드
PD2: 제2패드
BP1: 제1범프
BP2: 제2범프
CLA1: 제1도전성 접착층
CLA2: 제2도전성 접착층
R1: 제1수지
R2: 제2수지
CB1: 제1도전볼
CB2: 제2도전볼
500: 탄성층
10: 표시 패널
1010: 전자칩 패키지
PD1: 제1패드
PD2: 제2패드
BP1: 제1범프
BP2: 제2범프
CLA1: 제1도전성 접착층
CLA2: 제2도전성 접착층
R1: 제1수지
R2: 제2수지
CB1: 제1도전볼
CB2: 제2도전볼
500: 탄성층
Claims (20)
- 제1패드와 제2패드를 포함하는 표시 패널;
상기 제1패드와 중첩되도록 배치되는 제1범프와 상기 제2패드와 중첩되도록 배치되는 제2범프를 포함하는 전자칩 패키지;
상기 제1패드와 상기 제1범프 사이에 개재되고, 제1수지와 제1도전볼을 포함하는, 제1도전성 접착층;
상기 제2패드와 상기 제2범프 사이에 개재되고, 상기 제1수지와 동일한 물질을 포함하는 제2수지와 상기 제1도전볼과 동일한 물질을 포함하는 제2도전볼을 포함하는, 제2도전성 접착층; 및
상기 제1범프와 상기 제2범프 사이에 배치되고, 엘라스토머를 포함하는, 탄성층;을 구비하는, 표시 장치. - 제1항에 있어서,
상기 제2도전성 접착층은 상기 제1도전성 접착층과 이격되어 배치되는, 표시 장치. - 제1항에 있어서,
상기 탄성층의 일부는 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에도 배치되는, 표시 장치. - 제1항에 있어서,
상기 탄성층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치되는, 표시 장치. - 제4항에 있어서,
상기 표시 패널은 상기 제1패드와 상기 제2패드 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고,
상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고,
상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1패드와 상기 제2패드 사이에 배치된 상기 패드하부층의 부분과 접하고,
상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1범프와 상기 제2범프 사이에 배치된 상기 바디의 부분과 접하는, 표시 장치. - 제1항에 있어서,
상기 탄성층의 하부에 배치되고, 상기 제1수지와 동일한 물질을 포함하는 제3수지와 상기 제1도전볼과 동일한 물질을 포함하는 제3도전볼을 포함하는, 제3도전성 접착층;을 더 구비하는, 표시 장치. - 제6항에 있어서,
상기 제3도전성 접착층은 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에 배치되는, 표시 장치. - 제7항에 있어서,
상기 제3도전성 접착층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치되는, 표시 장치. - 제8항에 있어서,
상기 제3도전성 접착층은 상기 제1도전성 접착층 및 상기 제2도전성 접착층과 접하는, 표시 장치. - 제8항에 있어서,
상기 표시 패널은 상기 제1패드와 상기 제2패드 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고,
상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고,
상기 제3도전성 접착층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1패드와 상기 제2패드 사이에 배치된 상기 패드하부층의 부분과 접하고,
상기 탄성층은 상기 기판에 수직인 방향에서 바라볼 시 상기 제1범프와 상기 제2범프 사이에 배치된 상기 바디의 부분과 접하는, 표시 장치. - 제10항에 있어서,
상기 패드하부층과 상기 바디는 신축성을 갖고,
상기 패드하부층과 상기 바디에 소정 크기 이상의 외력이 인가되는 경우, 상기 제3도전성 접착층은 상기 제1도전성 접착층 및 상기 제2도전성 접착층과 이격되는, 표시 장치. - 제11항에 있어서,
상기 패드하부층과 상기 바디에 상기 소정 크기 이상의 외력이 인가되는 경우, 상기 제1패드, 상기 제2패드, 상기 제1범프 및 상기 제2범프를 지나며 상기 기판에 수직한 평면에 의한 단면도에서, 상기 탄성층, 상기 제1도전성 접착층, 상기 패드하부층 및 상기 제3도전성 접착층은 빈 공간을 정의하는, 표시 장치. - 제1항에 있어서,
상기 탄성층은 고무, 우레탄계 화합물 및 실리콘계 화합물 중 적어도 하나를 포함하는, 표시 장치. - 제1패드와 제2패드를 포함하는 표시 패널을 제공하는 단계;
제1범프와 제2범프를 포함하는 전자칩 패키지를 제공하는 단계; 및
상기 제1패드와 상기 제1범프가 중첩되고, 상기 제2패드와 상기 제2범프가 중첩되고, 제1수지와 제1도전볼을 포함하는 제1도전성 접착층이 상기 제1패드와 상기 제1범프 사이에 개재되고, 상기 제1수지와 동일한 물질을 포함하는 제2수지와 상기 제1도전볼과 동일한 물질을 포함하는 제2도전볼을 포함하는 제2도전성 접착층이 상기 제2패드와 상기 제2범프 사이에 개재되고, 엘라스토머를 포함하는 탄성층이 상기 제1범프와 상기 제2범프 사이에 배치되도록 상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계;를 포함하는, 표시 장치의 제조방법. - 제14항에 있어서,
상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는,
상기 전자칩 패키지에 포함된 상기 제1범프와 상기 제2범프를 이방성 도전필름 상에 배치시키고 가압하여서, 상기 제1범프에 상기 이방성 도전필름의 일부를 전사함으로써 상기 제1범프 하부에 상기 제1도전성 접착층을 부착하고, 상기 제2범프에 상기 이방성 도전필름의 다른 일부를 전사함으로써 상기 제2범프 하부에 제2도전성 접착층을 부착하는 단계; 및
상기 제1범프를 상기 제1패드 상에 배치시키고 상기 제2범프를 상기 제2패드 상에 배치시켜 상기 제1패드에 상기 제1도전성 접착층을 부착하고 상기 제2패드에 상기 제2도전성 접착층을 부착하는 단계;를 포함하는, 표시 장치의 제조방법. - 제15항에 있어서,
상기 표시 패널은 상기 제1패드와 상기 제2패드의 하부에 배치되고, 기판을 포함하는, 패드하부층을 포함하고,
상기 전자칩 패키지는 상기 제1범프와 상기 제2범프 상에 배치되는 바디를 포함하고,
상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는,
상기 제1패드, 상기 제2패드, 상기 제1범프 및 상기 제2범프를 지나며 상기 기판에 수직한 평면에 의한 단면도에서, 상기 제1패드, 상기 제1도전성 접착층, 상기 제1범프, 상기 바디, 상기 제2범프, 상기 제2도전성 접착층, 상기 제2패드 및 상기 패드하부층으로 둘러싸인 공간에 탄성층 조성물을 채우고, 상기 탄성층 조성물을 가열함으로써, 상기 탄성층이 상기 제1범프와 상기 제2범프 사이에 배치되도록 하는 단계;를 더 포함하는, 표시 장치의 제조방법. - 제14항에 있어서,
상기 탄성층의 일부는 상기 제1도전성 접착층과 상기 제2도전성 접착층 사이에도 배치되는, 표시 장치의 제조방법. - 제14항에 있어서,
상기 탄성층의 일부는 상기 제1패드와 상기 제2패드 사이에도 배치되는, 표시 장치의 제조방법. - 제14항에 있어서,
상기 탄성층은 고무, 우레탄계 화합물 및 실리콘계 화합물 중 적어도 하나를 포함하는, 표시 장치의 제조방법. - 제14항에 있어서,
상기 표시 패널과 상기 전자칩 패키지를 합착하는 단계는,
상기 전자칩 패키지에 포함된 상기 제1범프와 상기 제2범프를 엘라스토머를 포함하는 엘라스토머층 상에 배치시키고 가압하여서, 상기 제1범프와 상기 제2범프 사이에 엘라스토머가 배치되도록 하는 단계; 및
상기 제1패드와 상기 제2패드 상에 이방성 도전필름을 배치시키고, 상기 제1범프를 상기 제1패드 상에 배치시키고 상기 제2범프를 상기 제2패드 상에 배치시키고 가압 및 가열하는 단계;를 포함하는, 표시 장치의 제조방법.
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