KR20230167209A - 표시 장치 - Google Patents

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KR20230167209A
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김지현
박병화
장대환
조의명
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Abstract

본 발명의 표시 장치는, 제1 면 및 제2 면을 포함하는 베이스층, 베이스층의 제1 면 상에 배치되는 제1 배선, 제1 배선과 대응되도록 베이스층의 제2 면 상에 배치되는 제2 배선, 및 제2 배선의 적어도 일 부분과 접촉하며, 인쇄 회로 기판 및 구동 회로와 연결되는 연결 필름을 포함한다. 구동 회로는 인쇄 회로 기판과 연결 필름 사이에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명의 일 목적은 화소에 포함되는 발광 소자의 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 실시예들에 의한 표시 장치는, 제1 면 및 제2 면을 포함하는 베이스층, 상기 베이스층의 상기 제1 면 상에 배치되는 제1 배선, 상기 제1 배선과 대응되도록 상기 베이스층의 상기 제2 면 상에 배치되는 제2 배선, 및 상기 제2 배선의 적어도 일 부분과 접촉하며, 인쇄 회로 기판 및 구동 회로와 연결되는 연결 필름을 포함할 수 있다. 상기 구동 회로는 상기 인쇄 회로 기판과 상기 연결 필름 사이에 배치될 수 있다.
일 실시예에서, 상기 인쇄 회로 기판의 일단에 대응하는 제1 지점 및 상기 인쇄 회로 기판의 타단에 대응하는 제2 지점 사이의 제3 지점 상에서, 상기 인쇄 회로 기판과 상기 연결 필름이 접촉될 수 있다.
일 실시예에서, 상기 인쇄 회로 기판과 상기 연결 필름은 패드 전극을 포함하는 본딩 패드를 통해 전기적으로 연결될 수 있다.
일 실시예에서, 상기 구동 회로는 상기 제1 지점에 대응하여 위치할 수 있다.
일 실시예에서, 상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판과 적어도 일부에서 중첩할 수 있다.
일 실시예에서, 상기 인쇄 회로 기판은 적어도 일부가 에칭(etching)된 홈을 포함할 수 있다.
일 실시예에서, 상기 구동 회로는 상기 인쇄 회로 기판의 상기 홈 내에 수용되어 배치될 수 있다.
일 실시예에서, 상기 인쇄 회로 기판의 상기 홈은 상기 제1 지점에 대응하여 위치할 수 있다.
일 실시예에서, 상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판의 상기 홈과 적어도 일부에서 중첩할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 배선을 포함한 상기 제2 면 상에 전면적으로 배치되고, 소정의 영역에서 상기 제2 배선의 적어도 일 부분을 노출하는 제1 보호막을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 보호막의 하부면 상에서 상기 제1 보호막의 적어도 일부를 덮도록 배치되는 제2 보호막을 더 포함할 수 있다.
일 실시예에서, 상기 제2 보호막은 상기 인쇄 회로 기판과 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제2 보호막은 상기 제1 보호막과 상기 인쇄 회로 기판 사이에 배치될 수 있다.
일 실시예에서, 상기 제2 보호막은 그래파이트(graphite)를 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 베이스층의 상기 제1 면 상에 배치되며, 상기 제1 배선을 포함하는 화소 회로층, 상기 화소 회로층 상에 배치되며, 표시 소자를 포함하는 표시 소자층, 및 상기 표시 소자층 상에 배치되는 박막 봉지층을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 표시 소자층과 상기 박막 봉지층 사이에 배치되는 광 변환층을 더 포함할 수 있다.
일 실시예에서, 상기 화소 회로층은 적어도 하나의 트랜지스터 및 복수의 절연층들을 포함할 수 있다. 상기 적어도 하나의 트랜지스터는, 상기 베이스층의 상기 제1 면 상에 배치되며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체 패턴, 상기 채널 영역과 중첩하도록 배치되는 게이트 전극, 및 상기 소스 영역 및 상기 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 복수의 절연층들은, 상기 반도체 패턴 및 상기 게이트 전극 사이에 배치되는 게이트 절연층, 및 상기 게이트 전극 상에 배치되는 제1 층간 절연층을 포함할 수 있다.
일 실시예에서, 상기 제1 배선은, 상기 게이트 전극과 동일한 층에 배치되는 제1 게이트선, 및 상기 소스 전극 또는 상기 드레인 전극과 동일한 층에 배치되는 제1 데이터선 중 적어도 하나를 포함하며, 상기 제2 배선은, 상기 베이스층을 관통하는 베이스홀을 통해 상기 제1 게이트선과 전기적으로 연결되는 제2 게이트선, 및 상기 베이스홀을 통해 상기 제1 데이터선과 전기적으로 연결되는 제2 데이터선 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 베이스홀은 도전 물질로 채워지며, 상기 제1 배선 및 상기 제2 배선은 상기 도전 물질을 통해 전기적으로 연결될 수 있다.
본 발명의 실시예들에 의한 표시 장치는, 제1 면 및 제2 면을 포함하는 베이스층, 상기 베이스층의 상기 제1 면 상에 배치되는 제1 배선, 상기 제1 배선과 대응되도록 상기 베이스층의 상기 제2 면 상에 배치되는 제2 배선, 및 상기 제2 배선의 적어도 일 부분과 접촉하며, 인쇄 회로 기판 및 구동 회로와 연결되는 연결 필름을 포함할 수 있다. 상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판과 적어도 일부에서 중첩할 수 있다.
본 발명의 실시예들에 의한 표시 장치에 포함되는 구동 회로는 인쇄 회로 기판과 연결 필름 사이에 배치될 수 있다. 이에 따라, 구동 회로에서 발생하는 열이 표시 패널에 포함되는 발광 소자에 가해지는 영향성이 최소화(예를 들어, 제거)되어, 발광 소자의 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치를 나타내는 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 표시 패널을 개략적으로 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 멀티 스크린 표시 장치를 나타내는 사시도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 멀티 스크린 표시 장치를 나타내는 평면도들이다.
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 표시 패널을 개략적으로 나타내는 평면도이다.
도 8a 내지 도 8c는 도 7의 표시 패널에 포함되는 화소의 일 예를 나타내는 회로도들이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 표시 패널을 나타내는 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 10b는 도 10a의 표시 장치에 포함되는 연결 필름, 구동 회로, 및 인쇄 회로 기판의 배치 관계의 일 예를 설명하기 위한 평면도이다.
도 11a는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 11b는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 11c는 도 11a의 표시 장치에 포함되는 연결 필름, 구동 회로, 및 인쇄 회로 기판의 배치 관계의 일 예를 설명하기 위한 평면도이다.
도 12는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 13은 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치를 나타내는 단면도들이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 표시 패널을 개략적으로 나타내는 단면도들이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NA)("베젤 영역"이라고도 함)을 포함할 수 있다. 표시 영역(DA)은 화소들을 포함함으로써 영상을 표시하는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 비표시 영역(NA)에서는 영상이 표시되지 않을 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있고, 소정의 규칙에 따라 배열되는 화소들을 포함할 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다.
표시 영역(DA)은 표시 장치(DD)의 적어도 일면에 형성될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(DD)의 전면에 형성될 수 있다. 다만, 이는 예시적인 것으로, 표시 영역(DA)은 표시 장치(DD)의 측면 및/또는 배면에 추가적으로 형성될 수도 있다.
비표시 영역(NA)은 표시 영역(DA)의 주변에 위치되며, 표시 영역(DA)의 화소들에 연결되는 배선들, 패드들 및/또는 구동 회로를 선택적으로 포함할 수 있다. 비표시 영역(NA)의 면적이 축소될 경우, 표시 장치(DD)의 크기(일 예로, 면적)를 증가시키지 않고도 표시 영역(DA)의 크기를 확장시킬 수 있다. 이에 따라, 보다 큰 화면이 제공될 수 있다. 또한, 비표시 영역(NA)이 축소될 경우, 복수의 표시 장치(DD)들을 이용하여 멀티 스크린 표시 장치를 구현할 때, 표시 장치(DD)들 사이의 경계가 시인되는 것을 최소화하고 보다 자연스러운 화면을 구성할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 일 예로, 표시 장치(DD)는 직사각형의 판상으로 제공될 수 있으나, 본 발명의 실시예가 이에 제한되지는 않는다. 예를 들어, 표시 장치(DD)는 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 도 1에서는 표시 장치(DD)가 각진 모서리를 포함하는 것으로 도시하였으나, 본 발명의 실시예가 이에 제한되지는 않는다. 예를 들어, 표시 장치(DD)는 곡선형의 모서리를 포함할 수도 있다.
한편, 설명의 편의상 도 1에서는 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 장변의 연장 방향을 제1 방향(DR1)으로, 단변의 연장 방향을 제2 방향(DR2)으로, 상기 장변과 단변의 연장 방향에 수직한 방향(예를 들어, 표시 장치(DD)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 도시하기로 한다. 다만, 이는 표시 장치(DD)의 형상에 따라 다양하게 변형될 수 있다.
표시 장치(DD)는 적어도 일 영역에서 변형이 가능하도록 가요성(flexibility)을 가지거나, 전체 영역에서 실질적인 변형이 일어나지 않도록 가요성을 가지지 않을 수 있다. 즉, 표시 장치(DD)는 가요성의(flexible) 표시 장치이거나, 경성의(rigid) 표시 장치일 수 있다. 표시 장치(DD)가 적어도 일 영역에서 가요성을 가질 경우, 상기 가요성을 가지는 부분에서 접히거나 휘어지거나 말리는 형태로 변형될 수 있다.
도 2a를 참조하면, 표시 장치(DD)는, 표시 패널(DP)과 표시 패널(DP) 상에 배치되는 윈도우(WD)를 포함할 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 윈도우(WD)는 표시 패널(DP)의 일면 상에 직접 형성될 수 있다. 다른 실시예에서, 윈도우(WD)는 표시 패널(DP)과 별개로 제조된 이후, 광학 투명 점착(예를 들어, 접착 부재(OCA))를 통해 표시 패널(DP)과 결합될 수 있다.
표시 패널(DP)은 영상을 표시하기 위한 화소들을 포함하며, 다양한 종류 및/또는 구조의 표시 패널일 수 있다. 일 예로, 표시 패널(DP)은 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(Nano-scale LED Display panel Nano LED panel), 유기 발광 다이오드와 퀀텀 닷(Quantum dot)을 이용하는 퀀텀 닷 유기 발광 표시 패널(Quantum dot Organic Light Emitting Display panel, QD OLED panel), 초소형 발광 다이오드와 퀀텀 닷을 이용하는 퀀텀 닷 초소형 발광 다이오드 표시 패널(Quantum dot Nano-scale LED Display panel, QD Nano LED panel) 등과 같이 자발광이 가능한 표시 패널일 수 있다. 또는, 표시 패널(DP)은 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널일 수 있다. 표시 패널(DP)로서 비발광성 표시 패널이 이용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하기 위한 별개의 광원 장치(일 예로, 백라이트 유닛)를 더 포함할 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다.
윈도우(WD)는 유리 또는 플라스틱을 비롯하여 다양한 물질로 형성될 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 일 실시예에서, 윈도우(WD)는 적어도 일 영역에서 가요성을 가질 수 있다.
도 2b를 더 참조하면, 표시 장치(DD)는 터치 센서(TS)를 더 포함할 수 있다. 이외에도 표시 장치(DD)는 다양한 종류 및/또는 방식의 다른 센서(일 예로, 지문 센서, 압력 센서, 온도 센서) 및/또는 입력 감지 장치 등을 더 포함할 수도 있다.
터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치되어 사용자에 의한 터치 입력을 검출할 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)과 윈도우(WD)의 사이에 배치되도록 표시 패널(DP)의 전면(예를 들어, 영상이 표시되는 상부면) 상에 제공될 수 있으나, 본 발명의 실시예가 이에 제한되지는 않는다.
일 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 터치 센서(TS)를 구성하기 위한 센서 전극들 및/또는 센서 소자는, 표시 패널(DP)의 적어도 일면 상에 직접 형성될 수 있다.
다른 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 별개로 제조된 이후, 표시 패널(DP)의 주변에 제공될 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치 및/또는 부착될 수 있다.
터치 센서(TS)는 다양한 종류 및/또는 구조의 터치 센서일 수 있다. 예를 들어, 터치 센서(TS)는 자가 또는 상호 정전용량 방식, 저항막 방식, 압전 방식, 초음파 방식 및/또는 이종의 센서들이 결합된 하이브리드 방식의 터치 센서일 수 있다.
표시 장치(DD)가 터치 센서(TS)를 비롯한 적어도 한 종류의 센서를 포함할 경우, 표시 장치(DD)는 센서가 제공된 감지 영역을 포함할 수 있다. 일 실시예에서, 감지 영역은 표시 영역(DA) 내에 배치될 수 있으나, 이에 제한되지는 않는다.
도 3a를 참조하면, 표시 패널(DP)은 베이스층(BSL)과, 상기 베이스층(BSL)의 일면 상에 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 박막 봉지층(TFE)을 포함할 수 있다. 다만, 이는 예시적인 것으로, 표시 패널(DP)의 구조가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 베이스층(BSL)의 일면 상에 먼저 표시 소자층(DPL)이 배치되고, 상기 표시 소자층(DPL) 상에 화소 회로층(PCL)이 배치될 수도 있다.
추가적으로, 표시 패널(DP)의 일부 구성은 생략되거나, 다른 구성으로 대체될 수 있다. 예를 들어, 표시 패널(DP)이 수동형 표시 장치의 표시 패널일 경우, 화소 회로층(PCL)은 생략될 수도 있다. 이 경우, 화소들을 구동하기 위한 배선들은 표시 소자층(DPL)에 직접 연결 및/또는 형성될 수 있다. 또한, 실시예에 따라, 박막 봉지층(TFE)을 형성하는 대신, 베이스층(BSL)의 일면 상에 상부 기판이 배치될 수도 있다. 상기 상부 기판은 실링재에 의해 베이스층(BSL)과 결합될 수 있다.
베이스층(BSL)은 경성 또는 가요성의 기판(또는, 필름)일 수 있다. 일 실시예에서, 베이스층(BSL)이 경성 기판인 경우, 상기 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 베이스층(BSL)이 가요성 기판인 경우, 상기 베이스층(BSL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 베이스층(BSL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
베이스층(BSL)의 일면 상에는 화소 회로층(PCL)이 제공될 수 있다. 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하기 위한 회로 소자들 및 상기 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 트랜지스터들 및 스토리지 커패시터와, 각각의 화소 회로(들)에 연결되는 게이트선들, 데이터선들 및 전원선들을 포함할 수 있다. 실시예에 따라, 게이트선들은 적어도 주사선들을 포함할 수 있으며, 이외에도 다른 종류의 제어선들을 선택적으로 더 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 각 화소의 광원을 구성하는 발광 소자를 포함할 수 있다. 일 실시예에서, 발광 소자는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자는 무기 발광 다이오드(예를 들어, 나노 또는 마이크로 스케일의 크기를 가진 초소형의 무기 발광 다이오드)일 수 있다. 다만, 본 발명에서 각 화소에 구비되는 발광 소자의 종류, 구조, 형상 및/또는 크기 등이 제한되지는 않는다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 봉지 기판이거나 다중 층의 봉지막일 수 있다. 박막 봉지층(TFE)이 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다. 박막 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투하는 것을 방지함으로써, 화소들을 보호할 수 있다.
도 3b를 더 참조하면, 표시 패널(DP)은 표시 소자층(DPL)으로부터 방출되는 광을 변환하기 위한 광 변환층(LCL)을 더 포함할 수 있다. 예를 들어, 표시 패널(DP)이 표시 소자층(DPL)의 상부 방향(예를 들어, 제3 방향(DR3))으로 빛을 방출하여 상기 표시 패널(DP)의 전면에서 영상을 표시한다고 할 때, 광 변환층(LCL)은 표시 소자층(DPL)의 상부에 배치될 수 있다. 일 예로, 광 변환층(LCL)은 표시 소자층(DPL)과 박막 봉지층(TFE)의 사이에 제공될 수 있다.
광 변환층(LCL)은 소정 색의 컬러 필터 물질을 포함한 컬러 필터 및/또는 소정 색에 대응하는 컬러 변환 입자(일 예로, 퀀텀 닷)을 포함함으로써, 표시 소자층(DPL)에서 생성된 광을 변환할 수 있다. 예를 들어, 광 변환층(LCL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장 대역의 광을 선택적으로 투과시키거나, 및/또는 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
한편, 도 3a 및 도 3b에서는 표시 패널(DP)이 발광 표시 패널인 것을 기준으로, 표시 패널(DP)의 구성을 개략적으로 설명하였으나, 본 발명이 이에 제한되지는 않는다. 예를 들어, 표시 장치의 종류에 따라 표시 패널(DP)의 구성은 다양하게 변경될 수 있다.
도 4는 본 발명의 실시예들에 따른 멀티 스크린 표시 장치를 나타내는 사시도이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 멀티 스크린 표시 장치를 나타내는 평면도들이다.
먼저 도 4를 참조하면, 멀티 스크린 표시 장치(TDD)("타일드 디스플레이(Tiled Display)"라고도 함)는 복수의 표시 장치들(DD1~DD4) 및 하우징(HS)을 포함할 수 있다. 예를 들어, 멀티 스크린 표시 장치(TDD)는 제1 및/또는 제2 방향(DR1, DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 장치들(DD1~DD4)을 포함할 수 있다.
표시 장치들(DD1~DD4)은 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 일 실시예에서, 표시 장치들(DD1~DD4)은 서로 동일한 종류, 구조, 크기 및/또는 방식의 표시 패널들을 포함할 수 있으나, 본 발명의 실시예가 이에 제한되지는 않는다. 예를 들어, 표시 장치들(DD1~DD4)은 상호 다른 정류, 구조, 크기 및/또는 방식의 표시 패널들을 포함할 수도 있다.
하우징(HS)은 표시 장치들(DD1~DD4)이 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록 표시 장치들(DD1~DD4)을 물리적으로 결합할 수 있다. 이러한 하우징(HS)은 표시 장치들(DD1~DD4)의 하부에서 표시 장치들(DD1~DD4)을 지지하며, 표시 장치들(DD1~DD4)을 안정적으로 고정하기 위한 체결 부재 및/또는 홈 구조 등을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 표시 장치들(DD1~DD4)은 각각의 표시 영역(DA)에서 영상을 표시할 수 있다. 따라서, 표시 장치들(DD1~DD4) 사이의 경계영역에 위치한 비표시 영역(NA)(일 예로, 심(Seam) 영역)으로 인해 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상이 단절될 수 있다.
특히, 도 5a에 도시된 바와 같이 표시 장치들(DD1~DD4) 각각의 비표시 영역(NA)의 폭 및/또는 면적이 상대적으로 클 경우, 표시 장치들(DD1~DD4) 사이의 경계 영역에서 영상의 단절감이 심화될 수 있다.
반면, 도 5b에 도시된 바와 같이 표시 장치들(DD1~DD4) 각각의 비표시 영역(NA)의 폭 및/또는 면적이 축소되거나 상기 비표시 영역(NA)이 실질적으로 제거될 경우, 표시 장치들(DD1~DD4) 사이의 경계 영역이 시인되는 것이 방지 또는 완화되고, 경계 영역에서도 보다 자연스럽게 이어지는 영상이 표시될 수 있다. 이에 따라, 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상의 단절감이 완화되고, 보다 자연스러운 화면이 구성될 수 있다.
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
한편, 도 6에서는 본 발명을 적용할 수 있는 실시예의 하나로서, 복수의 데이터 구동부들(또는, 소스 드라이브 IC들)을 구비한 표시 장치를 도시하였다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명은 하나의 데이터 구동부(또는, 소스 드라이브 IC)를 구비하는 표시 장치에도 적용될 수도 있다.
도 6을 참조하면, 표시 장치(1000, DD)는, 표시 패널(100, DP), 주사 구동부(210)(또는, 게이트 구동부, 게이트 구동 IC), 데이터 구동부(310)(또는, 소스 구동부, 소스 드라이버 IC), 및 타이밍 제어부(410)를 포함할 수 있다. 주사 구동부(210), 데이터 구동부(310) 및 타이밍 제어부(410)는 표시 패널(100)을 구동하는, 표시 패널 구동 장치를 구성할 수 있다.
표시 패널(100)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA) 외곽의 비표시 영역(NA)을 포함할 수 있다. 표시 패널(100)은 주사선(SL), 센싱 제어선(SSL), 데이터선(DL), 및 센싱선(SENL)(또는, 리드아웃선), 및 화소(PXL)를 포함할 수 있다.
화소(PXL)는 주사선(SL), 센싱 제어선(SSL), 데이터선(DL), 및 센싱선(SENL)에 의하여 구획된 영역에 위치할 수 있다. 표시 패널(100)은 복수의 화소(PXL)들을 포함하며, 예를 들어, 하나의 데이터선(DL) 및 센싱선(SENL)에 복수의 화소(PXL)들이 연결될 수 있다.
타이밍 제어부(410)는 주사 구동부(210) 및 데이터 구동부(310)를 제어할 수 있다. 타이밍 제어부(410)는 외부로부터 제어 신호(예를 들어, 클럭 신호를 포함하는 제어 신호)를 수신하고, 제어 신호에 기초하여 주사 제어 신호(또는, 게이트 제어 신호) 및 데이터 제어 신호를 생성할 수 있다. 타이밍 제어부(410)는 주사 제어 신호를 주사 구동부(210)에 제공하고, 데이터 제어 신호를 데이터 구동부(310)에 제공할 수 있다.
또한, 타이밍 제어부(410)는 외부(예를 들어, 그래픽 프로세서)로부터 제공된 입력 데이터를 재정렬하여 프레임 데이터(또는, 영상 데이터)를 생성할 수 있다.
일 실시예에서, 타이밍 제어부(410)는 컨트롤 보드(400)에 실장될 수 있다.
주사 구동부(210) 및 데이터 구동부(310)는 표시 패널(100)을 구동할 수 있다.
주사 구동부(210)는, 타이밍 제어부(410)로부터 주사 제어 신호를 공급받고, 주사 제어 신호에 기초하여 주사 신호 및 센싱 주사 신호를 생성할 수 있다. 주사 구동부(210)는 주사 신호를 주사선(SL)에 제공하고, 센싱 주사 신호를 센싱 제어선(SSL)에 제공할 수 있다.
일 실시예에서, 주사 구동부(210)는 표시 패널(100) 상에 화소(PXL)와 함께 형성될 수 있다.
다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 주사 구동부(210)는 적어도 하나의 연결 필름(300)(또는, 회로 필름)에 실장되고, 연결 필름(300) 및 인쇄 회로 기판(320)을 경유하여, 컨트롤 보드(400)에 실장된 타이밍 제어부(410)에 연결될 수 있다.
데이터 구동부(310)는 타이밍 제어부(410)로부터 수신된 데이터 제어 신호에 대응하여 프레임 데이터를 복원할 수 있다. 또한, 제1 기간(예를 들어, 표시 패널(100)에 영상이 표시되는 표시 기간)에서, 데이터 구동부(310)는 프레임 데이터에 대응하는 데이터 신호를 생성하고, 데이터 신호를 데이터선(DL)에 제공할 수 있다.
제1 기간과 다른 제2 기간(예를 들어, 화소(PXL)의 특성 정보로서 화소(PXL)에 포함된 구동 트랜지스터의 문턱 전압 및/또는 이동도 등을 센싱하는 센싱 기간)에서, 데이터 구동부(310)는 센싱선(SENL)을 통해 화소들 중 적어도 하나의 화소로부터 적어도 하나의 센싱 신호(또는, 센싱값)를 수신할 수 있다.
예를 들어, 제2 기간은 제1 기간 및 인접한 제1 기간(예를 들어, 다른 프레임 기간) 사이의 수직 블랭크 기간(또는, 수직 포치 기간)이며, 데이터 구동부(310)는 화소(PXL)들로부터 센싱 신호(예를 들어, 구동 트랜지스터의 이동도, 또는 이에 관한 신호 등)를 수신할 수 있다. 다른 예로, 제2 기간은 표시 장치(1000)가 파워-오프되기 직전의 기간이며, 데이터 구동부(310)는 화소(PXL)를 포함하는 화소들로부터 센싱 신호들(예를 들어, 화소들 각각의 구동 트랜지스터의 문턱 전압)을 화소행 단위로 순차적으로 수신할 수 있다.
데이터 구동부(310)는 연결 필름(300)에 실장되고, 적어도 하나의 인쇄 회로 기판(320) 및/또는 케이블을 경유하여, 타이밍 제어부(410)에 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 표시 패널을 개략적으로 나타내는 평면도이다.
도 7을 참조하면, 표시 패널(DP)은 베이스층(BSL) 및 베이스층(BSL) 상에 위치하는 화소(PXL)를 포함할 수 있다.
베이스층(BSL)은 대략 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 다만, 이는 예시적인 것으로, 베이스층(BSL)에 제공되는 영역의 개수는 이와 다를 수 있으며, 베이스층(BSL)의 형상은 제공되는 영역에 따라 다른 형상을 가질 수도 있다.
베이스층(BSL)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(BSL)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수도 있다.
베이스층(BSL)은 표시 영역(DA) 및 비표시 영역(NA)을 포함할 수 있다. 한편, 표시 패널(DP)의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DA)에 대응되고, 표시 패널(DP)의 비표시 영역(NA)은 표시 장치(DD)의 비표시 영역(NA)에 대응될 수 있다.
화소(PXL)들은 베이스층(BSL)의 표시 영역(DA) 상에 제공될 수 있다. 화소(PXL)들 각각은 영상을 표시하는 최소 단위일 수 있다. 화소(PXL)들은 광을 출사하는 발광 소자를 포함할 수 있다. 화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
설명의 편의를 위해, 도 7에서는 하나의 화소(PXL)만이 도시되었으나, 실질적으로 복수의 화소(PXL)들이 표시 영역(DA) 상에 분산되어 배치될 수 있다.
도 8a 내지 도 8c는 도 7의 표시 패널에 포함되는 화소의 일 예를 나타내는 회로도들이다.
한편, 도 8a 내지 도 8c는 각각 적어도 하나의 발광 소자(LD)를 포함한 화소(PXL)에 대한 서로 다른 실시예들을 나타낼 수 있다. 예를 들어, 도 8a는 하나의 발광 소자(LD)(예를 들어, 유기 발광 다이오드)를 포함한 화소(PXL)의 실시예를 나타내고, 도 8b 및 도 8c는 발광 소자(LD)로서 복수의 발광 소자들(예를 들어, 복수의 무기 발광 다이오드들)을 포함한 화소(PXL)의 실시예를 나타낼 수 있다.
먼저 도 8a를 참조하면, 화소(PXL)는, 제1 전원(VDD)의 전압이 공급되는 제1 전원선(PL1)과 제2 전원(VSS)의 전압이 공급되는 제2 전원선(PL2) 사이에 연결된 발광 소자(LD)를 포함하며, 발광 소자(LD)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
화소 회로(PXC)는 제1 전원선(PL1)과 발광 소자(LD)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광 소자(LD)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 제어선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
한편, 본 발명의 실시예들을 설명함에 있어서, “연결(또는, 접속)”이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 발광 소자(LD)의 제1 전극(AE)(일 예로, 애노드 전극) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 백 게이트 전극을 선택적으로 더 포함할 수 있다. 예를 들어, 제1 트랜지스터(M1)의 게이트 전극과 백 게이트 전극은 절연층을 사이에 두고 서로 중첩될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 발광 소자(LD)의 제1 전극(AE)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 제어선(SSL)에 연결될 수 있다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간(예를 들어, 도 6을 참조하여 설명한 센싱 기간) 동안 센싱 제어선(SSL)에 공급되는 센싱 주사 신호에 따라 발광 소자(LD)의 제1 전극(AE)에 인가된 전압 값(예를 들어, 센싱 신호, 센싱값)을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 도 6의 타이밍 제어부(410))에 제공될 수 있고, 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예를 들어, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)들 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 8a에서는 화소 회로(PXC)에 포함되는 트랜지스터들(예를 들어, 제1 내지 제3 트랜지스터들(M1, M2, M3))이 N형 트랜지스터들로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또 다른 실시예에서는, 화소 회로(PXC)가 P형 및 N형의 트랜지스터들을 복합적으로 포함할 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 8a에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
예를 들어, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 또는 발광 소자(LD)를 초기화하기 위한 초기화 트랜지스터, 발광 소자(LD)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
발광 소자(LD)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 제1 전극(AE)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(CE)을 포함할 수 있다. 또한, 발광 소자(LD)는 제1 전극(AE)과 제2 전극(CE)의 사이에 개재된 발광층(예를 들어, 유기 발광층)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LD)가 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다. 이 경우, 발광 소자(LD)의 제1 전극(AE)은 애노드 전극이고, 제2 전극(CE)은 캐소드 전극일 수 있다.
발광 소자(LD)는 화소 회로(PXC)로부터 구동 전류가 공급될 때 구동 전류에 대응하는 휘도의 빛을 생성할 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 한편, 해당 프레임 기간 동안 제1 노드(N1)로 블랙 계조에 대응하는 데이터 신호가 공급된 경우, 화소 회로(PXC)는 발광 소자(LD)로 구동 전류를 공급하지 않으며, 이에 따라 화소(PXL)는 해당 프레임 기간 동안 비발광 상태를 유지할 수 있다.
다음으로, 도 8b를 참조하면, 화소(PXL)는, 제1 전원선(PL1)과 제2 전원선(PL2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함한 발광부(EMU)를 포함할 수 있다. 일 예로, 발광부(EMU)는 화소 회로(PXC)와 제2 전원선(PL2) 사이에 서로 병렬로 연결된 복수의 발광 소자(LD)들(예를 들어, 무기 발광 다이오드들)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)(또는, 제1 화소 전극), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)(또는, 제2 화소 전극), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 실시예에 따라, 발광부(EMU)의 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부), 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자(LD)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
한편, 도 8b에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 제한되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬 구조 또는 직/병렬 구조로 연결된 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광부(EMU)는, 도 8c의 실시예에서와 같이 두 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
예를 들어, 도 8c를 더 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 제1 및 제2 전극들(ELT1, ELT2)의 사이에 직/병렬 구조로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
일 예로, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결되는 적어도 하나의 중간 전극(IET)을 포함할 수 있다. 발광 소자(LD)들 중 일부는 제1 전극(ELT1)과 중간 전극(IET)의 사이에 순방향으로 연결되고, 발광 소자(LD)들 중 다른 일부는 중간 전극(IET)과 제2 전극(ELT2)의 사이에 순방향으로 연결될 수 있다. 이에 따라, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 서로 직/병렬로 연결될 수 있다.
예를 들어, 제1 전극(ELT1)과 중간 전극(IET)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 연결될 수 있다. 제1 발광 소자(LD1)는 제1 전극(ELT1)에 연결된 P형의 제1 단부(EP1)와, 중간 전극(IET)에 연결된 N형의 제2 단부(EP2)를 포함할 수 있다.
중간 전극(IET)과 제2 전극(ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 연결될 수 있다. 제2 발광 소자(LD2)는 중간 전극(IET)에 연결된 P형의 제1 단부(EP1)와, 제2 전극(ELT2)에 연결된 N형의 제2 단부(EP2)를 포함할 수 있다. 실시예에 따라, 제2 발광 소자(LD2)의 개수는 제1 발광 소자(LD1)의 개수와 동일하거나 상이할 수 있다.
한편, 도 8c에서는 두 개의 2단 직/병렬 구조의 발광부(EMU)를 예시적으로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는 3단 이상의 직렬 구조 및/또는 직/병렬 혼합 구조로 구성될 수도 있다.
한편, 동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자(LD)들을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 발광 소자(LD)들이 직렬 또는 직/병렬 혼합 구조로 연결되는 경우, 전력 효율이 향상될 수 있다. 예를 들어, 발광 소자(LD)들이 직렬 또는 직/병렬로 연결된 발광부(EMU)(일 예로, 도 8c의 발광부(EMU))에서는, 발광 소자(LD)들이 병렬로만 연결된 발광부(일 예로, 도 8b의 발광부(EMU))에 비해 동일 전류로 보다 높은 휘도가 표현될 수 있다. 또한, 발광 소자(LD)들을 직렬 또는 직/병렬로 연결한 발광부(EMU)에서는, 발광 소자(LD)들을 병렬로 연결한 발광부(EMU)에 비해 보다 낮은 구동 전류로 동일한 휘도가 표현될 수 있다.
또한, 발광 소자(LD)들이 직렬 또는 직/병렬 혼합 구조로 연결된 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자(LD)들을 통해 어느 정도의 휘도가 표현될 수 있기 때문에, 화소(PXL)의 암점 불량 가능성이 개선(또는, 제거)될 수 있다.
도 8b 및 도 8c의 실시예들에서, 발광 소자(LD)들 각각은, 제1 화소 전극(일 예로, 제1 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 화소 전극(일 예로, 제2 전극(ELT2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자(LD)들은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다.
이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)들은 각각이 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자(LD)들이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 표시 패널을 나타내는 단면도들이다.
먼저, 도 9a를 참조하면, 일 실시예에 따른 표시 패널(DP)은 베이스층(BSL)의 제1 면(BS1) 위에 제3 방향(DR3)으로 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 박막 봉지층(TFE)을 포함할 수 있다. 다만, 이는 예시적인 것으로, 화소 회로층(PCL), 표시 소자층(DPL) 및 박막 봉지층(TFE)의 상호 위치 관계(또는, 적층 관계)는 실시예에 따라 달라질 수 있다.
베이스층(BSL)은 제1 면(BS1) 및 제2 면(BS2)을 관통하는 베이스홀(BSH)을 포함하며, 베이스홀(BSH) 내부에는 도전 물질(CM)이 채워질 수 있다. 베이스홀(BSH)에 채워진 도전 물질(CM)은 제1 면(BS1) 및 제2 면(BS2) 위에 각각 위치하는 제1 배선(FL) 및 제2 배선(RL)과 직접 접촉하여, 제1 면(BS1) 및 제2 면(BS2) 위에 각각 위치하는 제1 배선(FL) 및 제2 배선(RL)을 전기적, 물리적으로 연결할 수 있다. 일 예로, 베이스층(BSL)은 유리, 석영, 유리 세라믹 등으로 이루어질 수 있다.
화소 회로층(PCL)은 화소(예를 들어, 도 8a의 화소(PXL))들 각각의 화소 회로를 구성하는 회로 소자와 화소(예를 들어, 도 7의 화소(PXL))의 화소 회로 및 발광 소자(LD)에 연결되는 제1 배선(FL)을 포함할 수 있다.
회로 소자는 트랜지스터(M), 커패시터(미도시) 등을 포함할 수 있고, 제1 배선(FL)은 회로 소자와 전기적으로 연결될 수 있는 적어도 하나의 제1 게이트선(GL_F)("전면 게이트선"이라고도 함), 제1 데이터선(RDL_F)("전면 데이터선"이라고도 함), 제1 구동 전압선(VDD_F)("전면 구동 전압선"이라고도 함) 등을 포함할 수 있다. 한편, 도 9a에 도시하지는 않았으나, 제1 배선(FL)은 화소(PXL)의 특성 정보를 검출하기 위한 전면 센싱선을 더 포함할 수 있다. 예를 들어, 전면 센싱선은 제1 데이터선(RDL_F)과 동일한 층에 배치될 수 있다.
제1 배선(FL)은 베이스층(BSL)의 제1 면(BS1) 위에 위치하는 배선들로, 베이스층(BSL)의 제2 면(BS2) 위에 위치하는 제2 배선(RL)과 전기적으로 연결될 수 있다. 제1 면(BS1)에 위치하는 제1 브릿지 패턴(BRP1)은 후술하는 배면 구동 전압선(또는, 제2 구동 전압선(VDD_R))을 제1 구동 전압선(VDD_F)과 전기적으로 연결할 수 있다.
제2 배선(RL)은 적어도 하나의 제2 게이트선(GL_R)("배면 게이트선"이라고도 함), 제2 데이터선(RDL_R)("배면 데이터선"이라고도 함) 및 제2 구동 전압선(VDD_R)("배면 구동 전압선"이라고도 함)을 포함할 수 있다. 또한, 제2 배선(RL)은 화소(PXL)의 특성 정보를 검출하기 위한 배면 센싱선들을 더 포함할 수 있다. 예를 들어, 배면 센싱선은 제2 데이터선(RDL_R)과 동일한 층에 배치될 수 있다.
제2 배선(RL)은 제1 배선(FL)에 연결될 수 있도록 제1 배선(FL)에 대응하는 위치에 중첩하도록 형성될 수 있다. 제2 게이트선(GL_R)은 베이스홀(BSH)을 통해 제1 게이트선(GL_F)에 전기적, 물리적으로 연결될 수 있고, 제2 데이터선(RDL_R)은 베이스홀(BSH) 및 제2 브릿지 패턴(BRP2)을 통해 제1 데이터선(RDL_F)에 전기적, 물리적으로 연결될 수 있다. 제2 구동 전압선(VDD_R)은 베이스홀(BSH) 및 제1 브릿지 패턴(BRP1)을 통해 제1 구동 전압선(VDD_F)에 전기적, 물리적으로 연결될 수 있다. 한편, 상술한 바와 같이 제1 배선(FL)과 제2 배선(RL)이 각각 전면 센싱선 및 배면 센싱선을 더 포함하는 경우, 배면 센싱선은 베이스홀을 통해 전면 센싱선에 전기적, 물리적으로 연결될 수 있다. 실시예에 따라, 제2 배선(RL)은 베이스홀(BSH)의 도전 물질(CM)과 일체로 형성될 수도 있다.
베이스층(BSL)의 제2 면(BS2)에는 제2 배선(RL)을 덮도록, 제1 보호막(BPRL)(또는, 제1 하부 보호막)이 위치할 수 있다. 제1 보호막(BPRL)은 유기 물질을 포함한 유기 절연막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 보호막(BPRL)은 무기 물질을 포함하는 무기 절연막일 수도 있다. 제1 보호막(BPRL)은 제2 배선(RL)을 포함하는 베이스층(BSL)의 제2 면(BS2) 상에 전면적으로 배치될 수 있고, 소정의 영역에서 제2 배선(RL)의 적어도 일 부분을 노출할 수 있다. 제2 배선(RL)에서 노출된 적어도 일 부분은 후술하는 연결 필름(COF)과 접촉할 수 있다.
제2 배선(RL)은 연결 필름(COF)을 통해 소정의 영역에서 구동 회로(예를 들어, 도 10a의 구동 회로(RSIC))와 전기적으로 연결될 수 있다. 예를 들어, 제2 배선(RL)의 배면에 위치하는 연결 필름(COF)에는 구동 회로(예를 들어, 도 10a의 구동 회로(RSIC))가 실장되어 있을 수 있다. 실시예들에 따라, 구동 회로(예를 들어, 도 10a의 구동 회로(RSIC))는 데이터 구동부(예를 들어, 도 6을 참조하여 설명한 데이터 구동부(310)), 게이트 구동부(예를 들어, 주사 구동부(210)), 및/또는 전원 구동부일 수 있다.
일 실시예에서, 연결 필름(COF)은 칩 온 필름(Chip On Film) 등으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트선(GL_R)은 연결 필름(COF)을 통해 게이트 구동부와 전기적으로 연결될 수 있고, 제2 데이터선(RDL_R)은 연결 필름(COF)을 통해 데이터 구동부와 전기적으로 연결될 수 있으며, 제2 구동 전압선(VDD_R)도 연결 필름(COF)을 통해 전원 구동부와 전기적으로 연결될 수 있다.
한편, 이상에서는 하나의(또는, 동일한) 연결 필름(COF) 상에 게이트 구동부(예를 들어, 도 6의 주사 구동부(210)), 데이터 구동부(예를 들어, 도 6의 데이터 구동부(310))(또는, 구동 회로) 및 전원 구동부가 실장(즉, 하나의(또는, 동일한) 연결 필름(COF)을 통해 제2 배선(RL)이 게이트 구동부, 데이터 구동부, 및 전원 구동부와 전기적으로 연결)된 것을 기준으로 설명하였으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 게이트 구동부, 데이터 구동부 등은 서로 분리된 별개의 연결 필름(COF)에 각각 실장될 수 있고, 배면 게이트선(GL_R), 배면 데이터선(RDL_R)은 각각 별개의 연결 필름(COF)을 통해 게이트 구동부, 데이터 구동부에 연결될 수도 있다.
추가적으로, 화소 회로층(PCL)은 화소(PXL)들에 연결되는 다른 종류의 신호선 등을 포함할 수 있다.
화소 회로층(PCL)은 복수의 절연층을 더 포함할 수 있다. 구체적으로, 화소 회로층(PCL)은 베이스층(BSL)의 제1 면(BS1) 위에 제3 방향(DR3)으로 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및 패시베이션층(PSV)을 포함할 수 있다.
베이스층(BSL) 및 버퍼층(BFL) 사이에는 제1 브릿지 패턴(BRP1)이 배치될 수 있다. 제1 브릿지 패턴(BRP1)은 제1 구동 전압선(VDD_F)과 제2 구동 전압선(VDD_R)을 물리적, 전기적으로 연결할 수 있다.
버퍼층(BFL) 위에는 반도체층이 배치될 수 있다. 반도체층은 제1 반도체 패턴(SCP)을 포함하며, 복수의 트랜지스터 중 각 트랜지스터의 반도체 패턴을 포함할 수 있다. 제1 반도체 패턴(SCP)은 제1 게이트 전극(GE)과 중첩되는 채널 영역과 채널 영역의 양측에 배치된 제1 소스 영역 및 제1 드레인 영역을 포함할 수 있다. 또한, 버퍼층(BFL) 위에는 제1 브릿지 패턴(BRP1)이 배치될 수 있다.
반도체층 위에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함하는 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 위에는 게이트 도전체가 배치될 수 있다. 게이트 도전체는 제1 게이트 전극(GE)을 포함할 수 있다. 제1 게이트 전극(GE)은 제1 반도체 패턴(SCP)의 채널 영역과 중첩하도록 위치할 수 있다. 게이트 도전체는 복수의 트랜지스터 중 각 트랜지스터의 게이트 전극, 스토리지 커패시터의 일 전극 및 제1 게이트선(GL_F), 제2 브릿지 패턴(BRP2) 등을 포함할 수 있다.
게이트 도전체 위에는 제1 층간 절연층(ILD1)이 배치될 수 있다.
제1 층간 절연층(ILD1) 위에는 제1 데이터 도전체가 배치될 수 있다. 제1 데이터 도전체는 트랜지스터(M)의 제1 전극(TE1) 및 제2 전극(TE2)을 포함할 수 있다. 제1 전극(TE1)은 제1 반도체 패턴(SCP)의 제1 소스 영역과 연결되는 소스 전극일 수 있고, 제2 전극(TE2)은 제1 반도체 패턴(SCP)의 제1 드레인 영역과 연결되는 드레인 전극일 수 있다. 다만, 이는 예시적인 것으로, 제1 전극(TE1)이 트랜지스터(M)의 드레인 전극일 수 있고, 제2 전극(TE2)이 소스 전극일 수도 있다. 제1 데이터 도전체는 복수의 트랜지스터 중 각 트랜지스터(M)의 제1 전극(TE1) 및 제2 전극(TE2)을 포함할 수 있고, 스토리지 커패시터의 타 전극, 제1 데이터선(RDL_F) 등을 포함할 수 있다.
제1 데이터 도전체 위에는 제2 층간 절연층(ILD2)이 배치될 수 있다.
제2 층간 절연층(ILD2) 위에는 제2 데이터 도전체가 배치될 수 있다. 제2 데이터 도전체는 화소 회로층(PCL)과 표시 소자층(DPL)을 연결하는 애노드 연결 패턴(ACP)을 포함할 수 있다. 제2 데이터 도전체는 제1 구동 전압선(VDD_F), 구동 저전압선(미도시) 등을 더 포함할 수 있다. 애노드 연결 패턴(ACP)은 컨택홀(CH)을 통해 각 화소(PXL)의 발광 소자(LD)의 제1 전극(ELT1)에 연결될 수 있다. 일 예로, 발광 소자(LD)는 유기 발광 다이오드 또는 적어도 하나의 초소형 무기 발광 다이오드일 수 있다.
제2 데이터 도전체 위에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)을 포함한 화소 회로층(PCL) 위에는 표시 소자층(DPL)이 배치될 수 있다. 패시베이션층(PSV)의 컨택홀(CH)은 화소 회로층(PCL)의 애노드 연결 패턴(ACP)과 표시 소자층(DPL)의 제1 전극(ELT1)을 연결할 수 있다.
표시 소자층(DPL)은 화소(PXL)들의 발광 소자(LD) 및 발광 소자(LD)에 연결되는 전극들을 포함할 수 있다. 발광 소자(LD)는 질화물계 반도체를 성장시킨 구조로 이루어진 나노 스케일 내지 마이크로 스케일 정도로 작은 초소형의 무기 발광 다이오드일 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 종횡비가 1보다 큰 기둥 형상의 초소형 무기 발광 다이오드일 수 있으나, 이에 한정되지는 않는다.
표시 소자층(DPL)은 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 전극(ETL1), 제2 전극(ETL2), 제1 절연층(INS1), 제2 절연층(INS2), 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함할 수 있다.
제1 뱅크(BNK1)는 패시베이션층(PSV) 위에 배치될 수 있다. 제1 뱅크(BNK1)는 각각의 화소(PXL)에서 광이 방출되는 발광 영역에 배치될 수 있다. 제1 뱅크(BNK1)는 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(예를 들면, 각 화소(PXL)의 상부 방향)으로 유도하도록 제1 전극(ELT1) 및 제2 전극(ELT2)의 일 부분 하부에 배치되어, 제1 전극(ELT1) 및 제2 전극(ELT2)의 일 부분을 상부 방향(예를 들어, 제3 방향(DR3))으로 돌출시킬 수 있다. 제1 뱅크(BNK1)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 단일막의 유기 절연막 또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되지는 않는다.
제2 뱅크(BNK2)는 패시베이션층(PSV) 위에 배치될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)들 각각의 발광 영역을 구분하는 구조로써, 각 화소(PXL)의 발광 영역을 둘러싸도록 각 화소(PXL)의 비발광 영역, 화소(PXL)들 사이의 비발광 영역에 위치할 수 있다. 예를 들면, 제2 뱅크(BNK2)는 화소 정의막, 댐 구조물일 수 있다. 제2 뱅크(BNK2)는 적어도 하나의 차광 물질, 반사 물질을 포함하도록 구성될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 제1 뱅크(BNK1) 위에 배치되고, 제1 뱅크(BNK1)의 형상에 대응하는 표면을 가질 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 균일한 반사율을 갖는 재료를 포함할 수 있다. 이에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)에 의해 발광 소자(LD)에서 방출되는 광은 표시 장치의 화상 표시 방향으로 진행될 수 있다.
제1 전극(ELT1)은 패시베이션층(PSV)을 관통하는 컨택홀(CH)을 통해 트랜지스터(M)의 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 도시되지 않은 영역에서 패시베이션층(PSV)을 관통하는 적어도 하나의 컨택홀(미도시)을 통해 구동 전원에 연결될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드(anode) 일 수 있고, 제2 전극(ELT2)은 캐소드(cathode)일 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있으나, 본 발명이 이에 한정되지는 않는다.
제1 절연층(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2) 각각과 패시베이션층(PSV) 사이에 배치될 수 있다. 제1 절연층(INS1)은 발광 소자(LD)와 패시베이션층(PSV) 사이의 공간을 메워 발광 소자(LD)를 안정적으로 지지할 수 있다. 제1 절연층(INS1)은 무기 절연막, 유기 절연막 중 적어도 하나의 물질을 포함할 수 있고, 단일층 또는 다수층으로 구성될 수 있다.
발광 소자(LD)는 제1 절연층(INS1) 위에 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에는 적어도 하나의 발광 소자(LD)가 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에는 복수의 발광 소자(LD)들이 배치되고, 복수의 발광 소자(LD)들은 서로 병렬로 연결될 수 있다.
발광 소자(LD)들 각각은 소정 색의 광, 백색 광 중 어느 하나의 광을 출사할 수 있다. 일 실시예에서, 발광 소자(LD)들은 용액 내에 분사될 수 있는 형태로 마련되어 각각의 화소(PXL)에 투입될 수 있다.
발광 소자(LD)는 일 방향으로 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다. 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면을 감싸는 절연막(미도시)을 더 포함할 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(SCL1)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형의 도펀트(또는, p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다.
활성층(ACT)은 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 구성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 구성할 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
제2 반도체층(SCL2)은 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들면, 제2 반도체층(SCL2)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형의 도펀트(또는, n형 도펀트)가 도핑된 n형 반도체층일 수 있다.
제1 반도체층(SCL1) 방향의 일 단부는 발광 소자(LD)의 제1 단부(EP1)라 할 수 있고, 제2 반도체층(SCL2) 방향의 타 단부는 발광 소자(LD)의 제2 단부(EP2)라 할 수 있다.
발광 소자(LD)들의 일 부분 위에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자(LD)들 각각의 상면 일부를 커버하며, 발광 소자(LD)들 각각의 제1 단부(EP1) 및 제2 단부(EP2)를 노출할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)들을 안정적으로 고정시킬 수 있다. 제2 절연층(INS2) 형성 이전에 제1 절연층(INS1)과 발광 소자(LD)들의 사이에 빈 공간이 존재할 경우, 빈 공간은 제2 절연층(INS2)에 의해 적어도 부분적으로 채워질 수 있다.
제1 전극(ELT1) 위에는 제1 전극(ELT1)과 발광 소자(LD)들 각각의 양 단부 중 하나의 단부(일 예로, 제1 단부(EP1))를 전기적, 물리적으로 연결하는 제1 컨택 전극(CNE1)이 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 절연층(INS1), 제2 절연층(INS2) 및 발광 소자(LD)의 일 부분과 중첩하도록 위치할 수 있다. 제1 전극(ELT1)과 제1 컨택 전극(CNE1)이 연결되는 부분, 즉 제1 전극(ELT1)과 제1 컨택 전극(CNE1)이 직접 접촉하는 부분에는 제1 절연층(INS1)이 제거될 수 있다.
제2 전극(ELT2) 위에는 제2 전극(ELT2)과 발광 소자(LD)들 각각의 양 단부 중 하나의 단부(일 예로, 제2 단부(EP2))를 전기적, 물리적으로 연결하는 제2 컨택 전극(CNE2)이 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 절연층(INS1), 제2 절연층(INS2) 및 발광 소자(LD)의 일 부분과 중첩하도록 위치할 수 있다. 제2 전극(ELT2)과 제2 컨택 전극(CNE2)이 연결되는 부분, 즉 제2 전극(ELT2)과 제2 컨택 전극(CNE2)이 직접 접촉하는 부분에는 제1 절연층(INS1)이 제거될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 도전성 물질로 구성될 수 있다. 이에 따라, 발광 소자(LD)들 각각으로부터 방출되어 제1 전극(ELT1) 및 제2 전극(ELT2)에 의해 반사된 광은 표시 장치의 화상 표시 방향으로 진행될 수 있다.
표시 소자층(DPL) 위에는 광 변환층(LCL)이 배치될 수 있다.
광 변환층(LCL)은 퀀텀 닷(QD)을 포함하는 컬러 변환층(CCL)과 표시 소자층(DPL) 또는 컬러 변환층(CCL) 위에 위치하는 컬러 필터(CF) 중 적어도 하나를 포함할 수 있다. 또한, 광 변환층(LCL)은 표시 소자층(DPL) 위에 순차적으로 배치된 컬러 변환층(CCL), 커버층(CVL), 제1 차광 패턴(LBP1), 평탄화막(PLL), 컬러 필터(CF) 및 제2 차광 패턴(LBP2)을 더 포함할 수 있다.
일 실시예에서, 광 변환층(LCL)이 표시 소자층(DPL) 위에 직접 형성될 경우, 표시 소자층(DPL)은 제3 절연층(INS3)을 더 포함할 수 있다. 제3 절연층(INS3)은 적어도 하나의 유기막, 무기막을 포함하며, 표시 소자층(DPL)의 표면에 전면적으로 위치할 수 있다.
컬러 변환층(CCL)은 발광 소자(LD)의 상부에 배치되며, 발광 소자(LD)로부터 방출되는 제1 색의 광을 제2 색의 광으로 변환하기 위한 컬러 변환 입자들(일 예로, 소정 색의 퀀텀 닷(QD))을 포함할 수 있다.
예를 들어, 적어도 하나의 화소(PXL)가 적색(또는, 녹색)의 화소(PXL)로 설정되고, 화소(PXL)의 광원으로써 청색의 발광 소자(LD)가 배치되었을 경우, 화소(PXL)의 상부에는, 청색의 광을 적색(또는, 녹색)의 광으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 컬러 변환층(CCL)이 배치될 수 있다. 그리고, 컬러 변환층(CCL)의 상부에는 적색(또는, 녹색)의 컬러 필터(CF)가 배치될 수 있다.
컬러 변환층(CCL)을 포함한 베이스층(BSL)의 제1 면(BS1) 위에는 컬러 변환층(CCL)을 보호하기 위한 커버층(CVL)이 배치될 수 있다. 또한, 컬러 변환층(CCL)의 외곽에 대응하는 영역 위에는 제1 차광 패턴(LBP1)이 배치될 수 있다. 도 9a에는 컬러 변환층(CCL)이 먼저 형성된 이후 제1 차광 패턴(LBP1)이 형성되는 실시예를 개시하였으나, 본 발명은 이제 한정되지 않는다. 예를 들면, 컬러 변환층(CCL)의 형성에 적용되는 공정 방식, 설비의 성능 등에 따라 컬러 변환층(CCL)과 제1 차광 패턴(LBP1)의 형성 순서가 달라질 수 있다.
커버층(CVL) 및 제1 차광 패턴(LBP1) 위에는 평탄화막(PLL)이 배치될 수 있다. 평탄화막(PLL)은 컬러 변환층(CCL) 및 제1 차광 패턴(LBP1)의 상면을 평탄화할 수 있고, 유기 물질 또는 무기 물질을 포함할 수 있다.
컬러 필터(CF)는 각각의 화소(PXL)에서 광이 방출되는 발광 영역 상에 배치될 수 있다. 이러한 컬러 필터(CF)는 각 화소(PXL)의 색에 대응하는 색의 빛을 선택적으로 투과시킬 수 있는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)의 외곽에는 제2 차광 패턴(LBP2)이 배치될 수 있다.
광 변환층(LCL) 위에는 박막 봉지층(TFE)이 배치될 수 있다.
박막 봉지층(TFE)은 단일층 또는 다중층의 막으로 이루어질 수 있다. 일 실시예에서, 박막 봉지층(TFE)은 표시 소자층(DPL)을 커버하는 복수의 절연막들을 포함할 수 있다. 일 예로, 박막 봉지층(TFE)은 적어도 한 층의 무기막 및 적어도 한 층의 유기막을 포함할 수 있다.
예를 들어, 박막 봉지층(TFE)은 무기막 및 유기막이 교번적으로 적층된 구조를 가질 수 있다. 일 실시예에서, 박막 봉지층(TFE)은 제1 봉지층(ENC1), 제2 봉지층(ENC2) 및 제3 봉지층(ENC3)을 포함할 수 있다. 제1 봉지층(ENC1)은 표시 소자층(DPL) 위에 배치되며 표시 영역(도 1의 DA)과 비표시 영역(도 1의 NA)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 봉지층(ENC2)은 제1 봉지층(ENC1) 상에 배치되며 표시 영역(DA)과 비표시 영역(NA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 봉지층(ENC3)은 제2 봉지층(ENC2) 상에 배치되며 표시 영역(DA)과 비표시 영역(NA)의 적어도 일부에 걸쳐 위치할 수 있다. 일 실시예에서, 제1 봉지층(ENC1), 제2 봉지층(ENC2) 및 제3 봉지층(ENC3)은 무기 물질을 포함한 무기막으로 이루어질 수 있고, 제2 봉지층(ENC2)은 유기 물질을 포함한 유기막으로 이루어질 수 있다.
다음으로, 도 9b을 참조하면, 일 실시예에 따른 표시 패널(DP)의 표시 소자층(DPL) 위에는 박막 봉지층(TFE)이 바로 배치될 수 있다. 예를 들어, 도 9b의 표시 패널(DP)은 도 9a를 참조하여 설명한 광 변환층(LCL)을 포함하지 않으며, 이에 따라, 표시 패널(DP)의 두께가 감소될 수 있다.
다음으로, 도 9c를 참조하면, 일 실시예에 따른 표시 패널(DP)은 발광 소자(LD)로서 유기 발광 다이오드를 포함할 수 있다. 한편, 베이스층(BSL), 화소 회로층(PCL), 박막 봉지층(TFE)은 도 9a를 참조하여 설명한 바와 동일하므로, 이하에서는 표시 소자층(DPL)을 중심으로 설명하기로 한다.
표시 소자층(DPL)은 발광 소자(LD)로서 제1 전극(AE), 발광층(EML) 및 제2 전극(CE)을 포함하는 유기 발광 다이오드를 포함할 수 있다.
제1 전극(AE) 및 제2 전극(CE) 중 하나의 전극은 애노드(Anode)일 수 있고, 나머지 전극은 캐소드(Cathode)일 수 있다. 발광 소자(LD)가 전면 발광형 유기 발광 다이오드인 경우, 제1 전극(AE)은 반사형 전극일 수 있고, 제2 전극(CE)은 투과형 전극일 수 있다. 본 발명의 일 실시예에 있어서는, 발광 소자(LD)가 전면 발광형 유기 발광 다이오드이고, 제1 전극(AE)이 애노드인 경우를 일 실시예로 설명하기로 한다.
제1 전극(AE)은 패시베이션층(PSV)을 관통하는 컨택홀(CH) 및 애노드 연결 패턴(ACP)을 통해 화소 회로층(PCL)의 트랜지스터(M)의 제2 전극(TE2)과 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 또는 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 일 예로, 제1 전극(AE)은 각각 인듐 주석 산화물(ITO, indium tin oxide)로 이루어진 하부 투명 도전막 및 상부 투명 도전막과, 하부 투명 도전막과 상부 투명 도전막의 사이에 제공되며 은(Ag)으로 이루어진 반사막을 포함한 다중 층의 도전막들로 구성될 수 있다.
표시 소자층(DPL)은 제1 전극(AE)의 일부, 예를 들면, 제1 전극(AE)의 상면을 노출시키는 개구부를 구비한 화소 정의막(PDL)을 더 포함할 수 있다. 여기서, 화소 정의막(PDL)은 도 9a를 참고하여 설명한 표시 패널(DP)의 제2 뱅크(BNK2)에 대응되는 구성일 수 있다. 화소 정의막(PDL)과 제2 뱅크(BNK2)는 실질적으로 유사하거나 동일한 구성일 수 있다. 화소 정의막(PDL)은 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다.
발광층(EML)은 화소 정의막(PDL)의 개구부에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 노출된 제1 전극(AE)의 일면 상에 배치될 수 있다. 발광층(EML)은 광 생성층(light generation layer)을 포함하는 다중 층의 박막 구조를 가질 수 있다. 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
광 생성층은 각 화소(PXL)의 발광 영역에 개별적으로 형성될 수 있고, 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다. 도 9c에서는 광 생성층을 기준으로 발광층(EML)을 도시하기로 한다.
발광층(EML) 위에는 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 화소(PXL)들에 공통으로 제공되는 공통막일 수 있으나, 이에 한정되지는 않는다. 제2 전극(CE)은 투과형 전극으로, 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료(또는 물질)는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 전도성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
도 10a는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다. 도 10b는 도 10a의 표시 장치에 포함되는 연결 필름, 구동 회로, 및 인쇄 회로 기판의 배치 관계의 일 예를 설명하기 위한 평면도이다.
한편, 도 10a에 도시된 베이스층(BSL), 베이스홀(BSH), 도전 물질(CM), 제1 보호막(BPRL), 제2 배선(RL), 및 연결 필름(COF, 300)은 각각 도 9a를 참조하여 설명한 베이스층(BSL), 베이스층(BSL)에 포함되는 베이스홀(BSH), 베이스홀(BSH) 내부에 배치된 도전 물질(CM), 베이스층(BSL)의 제2 면(BS2) 상에 위치하는 제1 보호막(BPRL), 제2 배선(RL), 및 제2 배선(RL)과 접촉되는 연결 필름(COF)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
한편, 도 10a의 연결 필름(COF), 구동 회로(RSIC), 및 인쇄 회로 기판(PCB)은 각각 도 6을 참조하여 설명한 연결 필름(300), 데이터 구동부(310), 및 인쇄 회로 기판(320)에 대응할 수 있다.
도 9a 및 도 10a를 참조하면, 본 발명의 실시예들에 따른 표시 장치(예를 들어, 도 1의 표시 장치(DD))는 표시 패널(DP)의 하부(예를 들어, 베이스층(BSL)의 제2 면(BS2))에 위치하는 연결 필름(COF), 구동 회로(RSIC), 및 인쇄 회로 기판(PCB)을 포함할 수 있다.
연결 필름(COF) 상에는 구동 회로(RSIC)가 실장되어 있을 수 있다. 일 실시예에서, 구동 회로(RSIC)는 연결 필름(COF) 위에 배치될 수 있다. 예를 들어, 구동 회로(RSIC)는 베이스층(BSL)의 제2 면(BS2)과 연결 필름(COF) 사이에 배치되어, 연결 필름(COF) 상에 실장될 수 있다.
도 9a를 참조하여 설명한 바와 같이, 제2 배선(RL)에서 노출된 적어도 일 부분은 연결 필름(COF)과 접촉할 수 있다. 예를 들어, 연결 필름(COF)의 일단은 제2 배선(RL)의 상기 노출된 적어도 일 부분과 접촉될 수 있다. 이에 따라, 제2 배선(RL)은, 연결 필름(COF)을 통해 구동 회로(RSIC)와 전기적으로 연결되어, 구동 회로(RSIC)로부터 제공되는 신호들을 제공받을 수 있으며, 구동 회로(RSIC)로 신호를 제공할 수 있다. 예를 들어, 제2 배선(RL)은 연결 필름(COF)을 통해 구동 회로(RSIC)로부터 데이터 신호, 게이트 신호(예를 들어, 주사 신호, 센싱 주사 신호) 등을 제공받을 수 있으며, 센싱 신호(예를 들어, 구동 트랜지스터의 이동도, 또는 이에 관한 신호 등)을 연결 필름(COF)을 통해 구동 회로(RSIC)로 제공할 수 있다.
연결 필름(COF)의 타단은 인쇄 회로 기판(PCB)에 접촉될 수 있다. 예를 들어, 연결 필름(COF)의 타단은 본딩 패드(BNP)를 통해 인쇄 회로 기판(PCB)에 접촉될 수 있다. 여기서, 본딩 패드(BNP)는 연결 필름(COF)과 인쇄 회로 기판(PCB)을 전기적으로 연결하기 위한 패드 전극을 포함할 수 있다. 예를 들어, 패드 전극은 금속 물질로서 Mo, Al, Cu 및 Ti 중 적어도 어느 하나를 포함할 수 있으나, 본 발명의 실시예가 이에 제한되지는 않는다.
인쇄 회로 기판(PCB)은 외부 신호를 전송받기 위한 커넥터(미도시) 및 신호 처리를 위한 금속 배선들을 포함할 수 있다. 예를 들어, 인쇄 회로 기판(PCB)은 커넥터를 통해 도 6을 참조하여 설명한 컨트롤 보드(400) 상에 실장된 타이밍 제어부(410)로부터 제어 신호들(예를 들어, 데이터 제어 신호, 게이트 제어 신호)를 전송받을 수 있다. 인쇄 회로 기판(PCB)은 커넥터를 통해 전송받은 제어 신호들(예를 들어, 데이터 제어 신호, 게이트 제어 신호)을 연결 필름(COF)으로 제공할 수 있다.
한편, 구동 회로(RSIC)의 신호 전송 및 수신에 따라, 구동 회로(RSIC)의 온도가 상승할 수 있다. 이와 같은 구동 회로(RSIC)의 발열에 의해 표시 패널(DP)에 포함되는 발광 소자(LD)의 특성이 변화할 수 있다. 예를 들어, 구동 회로(RSIC)와 표시 패널(DP)(예를 들어, 표시 패널(DP)에 포함되는 베이스층(BSL), 제1 보호막(BPRL))이 직접 접촉하는 경우, 구동 회로(RSIC)의 발열이 표시 패널(DP)에 직접 가해지게 되어, 표시 패널(DP)에 포함되는 발광 소자(LD)의 특성이 변화할 수 있다. 이에 따라, 발광 소자(LD)의 신뢰성이 악화될 수 있다.
이에 따라, 본 발명의 실시예들에 따른 표시 장치에 포함되는 구동 회로(RSIC)는 인쇄 회로 기판(PCB)과 연결 필름(COF) 사이에 배치될 수 있다.
예를 들어, 구동 회로(RSIC)는 인쇄 회로 기판(PCB)의 하부면(예를 들어, 배면) 상에 위치할 수 있다. 일 예로, 구동 회로(RSIC)는 인쇄 회로 기판(PCB)의 일단에 대응하는 제1 지점(P1)에서 인쇄 회로 기판(PCB)과 연결 필름(COF) 사이에 배치될 수 있다.
한편, 구동 회로(RSIC)가 인쇄 회로 기판(PCB)과 연결 필름(COF) 사이에 배치됨에 따라, 연결 필름(COF)은 인쇄 회로 기판(PCB)의 일단과 타단 사이의 영역에서 인쇄 회로 기판(PCB)과 전기적으로 연결(또는, 접촉)될 수 있다. 예를 들어, 연결 필름(COF)은 인쇄 회로 기판(PCB)의 일단에 대응하는 제1 지점(P1)과 타단에 대응하는 제2 지점(P2) 사이의 제3 지점(P3)에서 본딩 패드(BNP)를 통해 인쇄 회로 기판(PCB)에 접촉될 수 있다. 다만, 이는 예시적인 것으로, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들어, 연결 필름(COF)은 인쇄 회로 기판(PCB)의 타단에 대응하는 제2 지점(P2)에서 본딩 패드(BNP)를 통해 인쇄 회로 기판(PCB)에 접촉될 수도 있다.
일 실시예에서, 구동 회로(RSIC)가 인쇄 회로 기판(PCB)과 연결 필름(COF) 사이에 배치됨에 따라, 평면(예를 들어, 제2 면(BS2)에 평행하는 면) 상에서 바라볼 때, 구동 회로(RSIC)는 인쇄 회로 기판(PCB)과 적어도 일부에서 중첩할 수 있다.
예를 들어, 도 10b를 더 참조하면, 구동 회로(RSIC)는 평면(예를 들어, 제2 면(BS2)에 평행하는 면으로서 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 면) 상에서 볼 때, 인쇄 회로 기판(PCB)과 적어도 일부에서 중첩할 수 있다. 일 예로, 구동 회로(RSIC)는 제1 지점(P1)에서 인쇄 회로 기판(PCB)과 적어도 일부 중첩하여 배치될 수 있다.
도 10a 및 도 10b를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 표시 장치에 포함되는 구동 회로(RSIC)는 표시 패널(DP)과 직접 접촉하지 않고, 인쇄 회로 기판(PCB)과 연결 필름(COF) 사이에 배치될 수 있다. 이에 따라, 구동 회로(RSIC)의 발열이 표시 패널(DP)에 포함되는 발광 소자(LD)에 가해지는 영향성이 최소화(예를 들어, 제거)되어, 발광 소자(LD)의 신뢰성이 향상될 수 있다.
도 11a는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다. 도 11b는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다. 도 11c는 도 11a의 표시 장치에 포함되는 연결 필름, 구동 회로, 및 인쇄 회로 기판의 배치 관계의 일 예를 설명하기 위한 평면도이다.
도 11a 내지 도 11c에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11a 및 도 11b는 각각 인쇄 회로 기판(PCB_1, 320_1) 및 구동 회로(RSIC_1, 310_1)의 배치와 관련하여 도 10a의 실시예에 대한 변형 실시예를 나타내며, 도 11c는 인쇄 회로 기판(PCB_1, 320_1) 및 구동 회로(RSIC_1, 310_1)의 배치와 관련하여 도 10b의 실시예에 대한 변형 실시예를 나타낸다.
도 9a 및 도 11a를 참조하면, 본 발명의 실시예들에 따른 표시 장치(예를 들어, 도 1의 표시 장치(DD))는 표시 패널(DP)의 하부(예를 들어, 베이스층(BSL)의 제2 면(BS2))에 위치하는 연결 필름(COF_1, 300_1), 구동 회로(RSIC_1, 310_1), 및 인쇄 회로 기판(PCB_1, 320_1)을 포함할 수 있다.
일 실시예에서, 인쇄 회로 기판(PCB_1)은 적어도 일부가 에칭(etching)된 홈(OP)을 포함할 수 있다. 예를 들어, 인쇄 회로 기판(PCB_1)의 일단에 대응하는 제1 지점(P1')에 대응하여, 인쇄 회로 기판(PCB_1)의 적어도 일부가 에칭되어 홈(OP)이 형성될 수 있다.
예를 들어, 도 11a에 도시된 바와 같이, 인쇄 회로 기판(PCB_1)의 일단에 대응하는 제1 지점(P1')에 대응하여, 인쇄 회로 기판(PCB_1)의 일부분이 하프 에칭(half-etching)되어, 인쇄 회로 기판(PCB_1)의 두께의 절반만큼 에칭된 홈(OP)이 형성될 수 있다.
일 실시예에서, 구동 회로(RSIC_1)는 인쇄 회로 기판(PCB_1)의 홈(OP) 내에 수용되어 배치될 수 있다. 즉, 구동 회로(RSIC_1)는 인쇄 회로 기판(PCB_1)과 연결 필름(COF_1) 사이에 배치되되, 인쇄 회로 기판(PCB_1)의 홈(OP) 내에 수용될 수 있다.
이와 같이, 구동 회로(RSIC_1)가 인쇄 회로 기판(PCB_1)의 홈(OP) 내에 수용되어 배치됨에 따라, 연결 필름(COF_1)은 표시 패널(DP)의 외측(예를 들어, 하부)에서 평탄성을 유지할 수 있으며, 표시 장치(예를 들어, 도 1의 표시 장치(DD))의 전체 두께가 감소될 수 있다.
다만, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들어, 도 11b에 도시된 바와 같이, 인쇄 회로 기판(PCB_2, 320_2)의 일단에 대응하는 제1 지점(P1')에 대응하는 인쇄 회로 기판(PCB_2)이 완전히 에칭되어 홈(OP_1)이 형성될 수도 있다. 즉, 제1 지점(P1')에 대응하여 형성된 홈(OP_1)은 인쇄 회로 기판(PCB_2)의 적어도 일부가 개방된 개구부(또는, 홀(hole))에 대응할 수 있다. 이 경우, 구동 회로(RSIC_2, 310_2)는 인쇄 회로 기판(PCB_2)의 적어도 일부가 개방되어 형성된 홈(OP_1) 내에 수용되어 배치되므로, 연결 필름(COF_2, 300_2)의 평탄성이 보다 개선될 수 있으며, 표시 장치(예를 들어, 도 1의 표시 장치(DD))의 전체 두께가 보다 더 감소될 수 있다.
다시 도 11a를 참조하면, 일 실시예에서, 구동 회로(RSIC_1)가 인쇄 회로 기판(PCB_1)의 홈(OP) 내에 수용되어, 인쇄 회로 기판(PCB_1)과 연결 필름(COF_1) 사이에 배치됨에 따라, 평면(예를 들어, 제2 면(BS2)에 평행하는 면) 상에서 바라볼 때, 구동 회로(RSIC_1)는 인쇄 회로 기판(PCB_1)의 홈(OP)과 적어도 일부에서 중첩할 수 있다.
예를 들어, 도 11c를 더 참조하면, 구동 회로(RSIC_1)는, 평면(예를 들어, 제2 면(BS2)에 평행하는 면으로서 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 면) 상에서 볼 때, 인쇄 회로 기판(PCB_1)의 제1 지점(P1')에 대응하여 형성된 홈(OP)과 적어도 일부에서 중첩하여 배치될 수 있다.
도 12는 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 12에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 12는 추가 구성(예를 들어, 제2 보호막(GPRL))과 관련하여 도 10a의 실시예에 대한 변형 실시예를 나타낸다.
도 12를 참조하면, 제1 보호막(BPRL)의 하부면(예를 들어, 배면) 상에는, 제1 보호막(BPRL)의 적어도 일부를 덮도록 제2 보호막(GPRL)(또는, 제2 하부 보호막)이 더 배치될 수 있다. 예를 들어, 제2 보호막(GPRL)은 인쇄 회로 기판(PCB)과 동일한 층에 배치될 수 있다.
제2 보호막(GPRL)은 표시 패널(DP)에서 발생되는 열을 방출할 수 있다. 예를 들어, 제2 보호막(GPRL)은 그래파이트(graphite), 탄소 나노튜브, 히트 파이프(heat pipe) 중 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치의 부분 단면도이다.
도 13에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명하며, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 13은 제2 보호막(GPRL_1)과 관련하여 도 12의 실시예에 대한 변형 실시예를 나타낸다.
도 13을 참조하면, 제2 보호막(GPRL_1)은 표시 패널(DP)의 베이스층(BSL)(또는, 제1 보호막(BPRL))과 인쇄 회로 기판(PCB) 사이에 배치될 수 있다. 이에 따라, 제2 보호막(GPRL_1)에 의해 구동 회로(RSIC)의 발열이 추가적으로 차단되어, 구동 회로(RSIC)의 발열이 표시 패널(DP)에 포함되는 발광 소자(LD)에 가해지는 영향성이 보다 최소화(예를 들어, 제거)될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
ACP: 애노드 연결 패턴 BFL: 버퍼층
BNK1: 제1 뱅크 BNK2: 제2 뱅크
BNP: 본딩 패드 BPRL: 제1 보호막
BSL: 베이스층 CM: 도전 물질
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
COF: 연결 필름 DD: 표시 장치
DP: 표시 패널 DPL: 표시 소자층
ELT1, AE1: 제1 전극 ELT2, CE: 제2 전극
ENC1: 제1 봉지층 ENC2: 제2 봉지층
ENC3: 제3 봉지층 FL: 제1 배선
GE: 제1 게이트 전극 GI: 게이트 절연층
GL_F: 제1 게이트선 GL_R: 제2 게이트선
GPRL: 제2 보호막 ILD1: 제1 층간 절연층
ILD2: 제2 층간 절연층 INS1: 제1 절연층
INS2: 제2 절연층 LCL: 광 변환층
M: 트랜지스터 PCB: 인쇄 회로 기판
PCL: 화소 회로층 PSV: 패시베이션층
PXL: 화소 RDL_F: 제1 데이터선
RDL_R: 제2 데이터선 RL: 제2 배선
RSIC: 구동 회로 SCP: 제1 반도체 패턴
TDD: 멀티 스크린 표시 장치 TE1: 제1 전극
TE2: 제2 전극 TFE: 박막 봉지층
TS: 터치 센서 VDD_F: 제1 구동 전압선
VDD_R: 제2 구동 전압선

Claims (20)

  1. 제1 면 및 제2 면을 포함하는 베이스층;
    상기 베이스층의 상기 제1 면 상에 배치되는 제1 배선;
    상기 제1 배선과 대응되도록 상기 베이스층의 상기 제2 면 상에 배치되는 제2 배선; 및
    상기 제2 배선의 적어도 일 부분과 접촉하며, 인쇄 회로 기판 및 구동 회로와 연결되는 연결 필름을 포함하며,
    상기 구동 회로는 상기 인쇄 회로 기판과 상기 연결 필름 사이에 배치되는, 표시 장치.
  2. 제1 항에 있어서, 상기 인쇄 회로 기판의 일단에 대응하는 제1 지점 및 상기 인쇄 회로 기판의 타단에 대응하는 제2 지점 사이의 제3 지점 상에서, 상기 인쇄 회로 기판과 상기 연결 필름이 접촉되는, 표시 장치.
  3. 제2 항에 있어서, 상기 인쇄 회로 기판과 상기 연결 필름은 패드 전극을 포함하는 본딩 패드를 통해 전기적으로 연결되는, 표시 장치.
  4. 제2 항에 있어서, 상기 구동 회로는 상기 제1 지점에 대응하여 위치하는, 표시 장치.
  5. 제1 항에 있어서, 상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판과 적어도 일부에서 중첩하는, 표시 장치.
  6. 제2 항에 있어서, 상기 인쇄 회로 기판은 적어도 일부가 에칭(etching)된 홈을 포함하는, 표시 장치.
  7. 제6 항에 있어서, 상기 구동 회로는 상기 인쇄 회로 기판의 상기 홈 내에 수용되어 배치되는, 표시 장치.
  8. 제6 항에 있어서, 상기 인쇄 회로 기판의 상기 홈은 상기 제1 지점에 대응하여 위치하는, 표시 장치.
  9. 제6 항에 있어서, 상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판의 상기 홈과 적어도 일부에서 중첩하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 배선을 포함한 상기 제2 면 상에 전면적으로 배치되고, 소정의 영역에서 상기 제2 배선의 적어도 일 부분을 노출하는 제1 보호막을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 보호막의 하부면 상에서 상기 제1 보호막의 적어도 일부를 덮도록 배치되는 제2 보호막을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서, 상기 제2 보호막은 상기 인쇄 회로 기판과 동일한 층에 배치되는, 표시 장치.
  13. 제11 항에 있어서, 상기 제2 보호막은 상기 제1 보호막과 상기 인쇄 회로 기판 사이에 배치되는, 표시 장치.
  14. 제11 항에 있어서, 상기 제2 보호막은 그래파이트(graphite)를 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 베이스층의 상기 제1 면 상에 배치되며, 상기 제1 배선을 포함하는 화소 회로층;
    상기 화소 회로층 상에 배치되며, 표시 소자를 포함하는 표시 소자층; 및
    상기 표시 소자층 상에 배치되는 박막 봉지층을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 소자층과 상기 박막 봉지층 사이에 배치되는 광 변환층을 더 포함하는, 표시 장치.
  17. 제15 항에 있어서,
    상기 화소 회로층은 적어도 하나의 트랜지스터 및 복수의 절연층들을 포함하고,
    상기 적어도 하나의 트랜지스터는,
    상기 베이스층의 상기 제1 면 상에 배치되며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체 패턴;
    상기 채널 영역과 중첩하도록 배치되는 게이트 전극; 및
    상기 소스 영역 및 상기 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 포함하며,
    상기 복수의 절연층들은,
    상기 반도체 패턴 및 상기 게이트 전극 사이에 배치되는 게이트 절연층; 및
    상기 게이트 전극 상에 배치되는 제1 층간 절연층을 포함하는, 표시 장치.
  18. 제17 항에 있어서, 상기 제1 배선은, 상기 게이트 전극과 동일한 층에 배치되는 제1 게이트선, 및 상기 소스 전극 또는 상기 드레인 전극과 동일한 층에 배치되는 제1 데이터선 중 적어도 하나를 포함하며,
    상기 제2 배선은, 상기 베이스층을 관통하는 베이스홀을 통해 상기 제1 게이트선과 전기적으로 연결되는 제2 게이트선, 및 상기 베이스홀을 통해 상기 제1 데이터선과 전기적으로 연결되는 제2 데이터선 중 적어도 하나를 포함하는, 표시 장치.
  19. 제18 항에 있어서, 상기 베이스홀은 도전 물질로 채워지며, 상기 제1 배선 및 상기 제2 배선은 상기 도전 물질을 통해 전기적으로 연결되는, 표시 장치.
  20. 제1 면 및 제2 면을 포함하는 베이스층;
    상기 베이스층의 상기 제1 면 상에 배치되는 제1 배선;
    상기 제1 배선과 대응되도록 상기 베이스층의 상기 제2 면 상에 배치되는 제2 배선; 및
    상기 제2 배선의 적어도 일 부분과 접촉하며, 인쇄 회로 기판 및 구동 회로와 연결되는 연결 필름을 포함하며,
    상기 제2 면에 대응하는 평면 상에서 볼 때, 상기 구동 회로는 상기 인쇄 회로 기판과 적어도 일부에서 중첩하는, 표시 장치.
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