KR20230163952A - 신형 전자회로소자 및 이의 제조방법 - Google Patents

신형 전자회로소자 및 이의 제조방법 Download PDF

Info

Publication number
KR20230163952A
KR20230163952A KR1020230067304A KR20230067304A KR20230163952A KR 20230163952 A KR20230163952 A KR 20230163952A KR 1020230067304 A KR1020230067304 A KR 1020230067304A KR 20230067304 A KR20230067304 A KR 20230067304A KR 20230163952 A KR20230163952 A KR 20230163952A
Authority
KR
South Korea
Prior art keywords
electronic circuit
dividing
substrate
logic circuit
dividing member
Prior art date
Application number
KR1020230067304A
Other languages
English (en)
Inventor
김인겸
Original Assignee
김인겸
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김인겸 filed Critical 김인겸
Publication of KR20230163952A publication Critical patent/KR20230163952A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 신형 전자회로소자 및 이의 제조방법에 관한 것으로, 본 발명의 신형 전자회로소자에 따르면 기재 상에 제1 분할부재와 제2 분할부재를 형성하여 동일 면적에 구비되는 소자 수는 반감시키면서 집적도를 개선시킬 수 있어 보다 작은 사이즈로 구현되더라도 소자 수명이 획기적으로 개선되는 등의 효과가 있다.

Description

신형 전자회로소자 및 이의 제조방법 {NEW ELECTRONIC CIRCUIT DEVICE, AND METHOD FOR PREPARING THE SAME}
본 발명은 신형 전자회로소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 기재 상에 제1 분할부재와 제2 분할부재를 형성하여 동일 면적에 구비되는 소자 수는 반감시키면서 집적도(수율)을 개선시켜 보다 작은 사이즈로 구현되더라도 소자 수명을 획기적으로 개선할 수 있어 트랜지스터를 대체가능한 신형 전자회로소자 및 이의 제조방법에 관한 것이다.
기존 이론은 도 1 내지 도 4의 내용을 참고한다.
하기 도 1 및 도 2에서 보듯이, n형 MOSFET 트랜지스터 (n type Metal oxide semiconductor field transistor, 또는 NMOS)에서는 게이트에 +전압(소스 대비)을 인가하면 소스(source)에서 전자가 방출되어 소스-드레인 채널이 형성되므로, 소스-드레인간 전기가 통하게 된다. 따라서 +1 V(논리회로 입력값 1에 해당) 입력시 작동이 일어나고, 0 V(논리회로 입력값 0에 해당) 입력시 비작동한다. 이때 0 V의 입력은 게이트에 수행한다.
하기 도 3 및 도 4에서 보듯이, p형 MOSFET 트랜지스터(p type Metal oxide semiconductor field transistor, 또는 PMOS)에서는 게이트에 -전압(소스 대비)을 인가하면 소스(source)에서 양공이 방출되어 소스-드레인 채널이 형성되므로, 소스-드레인간 전기가 통하게 된다. 따라서 +1 V(논리회로 입력값 1에 해당) 입력시 작동이 일어나고, 0 V(논리회로 입력값 0에 해당) 입력시 비작동한다. 이때 0 V의 입력은 게이트에 수행한다.
이러한 결과를 정리하여 도 5에 나타내었다. 하기 도 5에서 보듯이, NMOS와 PMOS 만으로 모든 게이트와 모든 회로 구성이 가능한 것을 확인할 수 있다.
즉, 현재까지는 전술한 n형 또는 p형의 트랜지스터에 의존하여 NAND, NOR, NOT 게이트를 구현하면서 수율 개선에 치중하고 있는 실정이다.
한국특허공개 제10-2010-0059179호
본 발명의 목적은 트랜지스터에 의존하던 기술을 발전시켜 신소자를 고안하고 이를 통해 NAND, NOR 게이트를 보다 작은 소자수로 구현하면서 소자 수명은 획기적으로 개선시킬 수 있는 신형 전자회로소자를 구현하는 데 있다.
또한, 본 발명의 목적은 전술한 신형 전자회로소자를 효과적으로 제조하는 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위하여, 본 발명은 기재 상에 분할부재를 포함하되, 상기 분할부재는 제1 분할부재, 제2 분할부재 또는 이들의 조합 형태를 가지는 부재인 것을 특징으로 하는 신형 전자회로소자를 제공한다.
또한, 본 발명은 기재에 게이트 부재 형성용 층을 구비하는 단계; 및 상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제1 분할부재를 형성하는 단계; 또는 상기 게이트 부재 형성용 층을 기재의 폭 방향을 따라 분할하여 제2 분할부재를 형성하는 단계; 를 포함하는 것을 특징으로 하는 신형 전자회로소자 제조방법을 제공한다.
또한, 본 발명은 기재에 게이트 부재 형성용 층을 구비하는 단계; 및 상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제1 분할부재를 형성하는 단계;와 상기 게이트 부재 형성용 층을 기재의 폭 방향을 따라 분할하여 제2 분할부재를 형성하는 단계;를 동시에 혹은 순차적으로 포함하는 것을 특징으로 하는 신형 전자회로소자 제조방법을 제공한다.
나아가, 본 발명은 전술한 전자회로소자를 하나 이상, 또는 두개 이상 포함하는 것을 특징으로 하는 논리회로를 제공한다.
본 발명에 따르면, 기재 상에 제1 분할부재와 제2 분할부재를 형성하여 동일 면적에 구비되는 소자 수는 반감시키면서 집적도를 개선시킬 수 있어 보다 작은 사이즈로 구현되더라도 소자 수명이 획기적으로 개선된 신형 전자회로소자를 제공하는 효과가 있다.
또한, 본 발명에 따른 신형 회로전자소자는 하기 도 6에 나타낸 구조의 동작을 수행함으로써 기존보다 집적도를 효과적으로 개선할 수 있어 제작하고자 하는 반도체 소자의 사이즈는 줄이면서 수명은 획기적으로 개선하는 효과가 있다.
또한, 본 발명에 따른 신형 회로전자소자는 소자 수를 반감시키면서 NAND와 NOR 게이트를 효과적으로 구현할 수 있으므로 기존 제조 공정을 변경하거나 별도의 장비 없이 반도체 제작 공정을 수행할 수 있고, 트랜지스터를 효과적으로 대체할 수 있는 신형 전자회로소자를 제조하는 효과가 있다.
도 1은 n형 MOSFET 트랜지스터에서 소스와 드레인간 전기가 통하는 구조를 설명한 단면도이다.
도 2는 상기 도 1에서 0 V(논리회로 입력값 0에 해당) 입력시 미작동, +1V (논리회로 입력값 1에 해당) 입력시 작동을 나타낸다.
도 3은 p형 MOSFET 트랜지스터에서 소스와 드레인간 전기가 통하는 구조를 설명한 단면도이다.
도 4는 상기 도 3에서 0 V(논리회로 입력값 0에 해당) 입력시 작동, +1V (논리회로 입력값 1에 해당) 입력시 미작동을 나타낸다.
도 5는 NMOS와 PMOS 만으로 모든 게이트, 모든 회로의 구성이 가능함을 나타내는 도면이다.
도 6 내지 도 7은 본 발명에 따른 신소자의 일례로 p형 MOSFET 정션(junction) 상에서 각각 해당 구조의 동작과 비동작을 설명한다.
도 8 내지 도 9는 본 발명에 따른 신소자의 일례로 n형 MOSFET 정션(junction) 상에서 각각 해당 구조로 동작과 비동작을 설명한다.
도 10은 전술한 도 6 내지 9의 신소자를 조합하여 NAND와 NOR를 구현한 도면으로서, 기존의 1/2의 소자수로 구현한 논리회로를 예시적으로 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명에 대하여 상세하게 설명하지만, 본 발명을 이에 한정하는 것은 아니다.
본 발명에서 사용한 용어 "신형 전자회로소자"는 달리 특정하지 않는 한, 기존의 트랜지스터의 제한된 틀에서 벗어나 새로운 전자회로소자일 수 있고, 일례로 디지털 논리회로뿐 아니라 플래쉬 메모리 등 반도체 및 전기전자 분야의 다양한 메모리 소자, 비메모리 소자 등까지 포함할 수 있다.
본 발명에서 사용한 용어 "제1 분할부재"는 달리 특정하지 않는 한, 기재의 폭 방향(세로 방향)을 따라 분할된 구조를 포함하는 부재를 지칭하며, 일례로 n형 MOSPET 정션(junction), 또는 p형 MOSPET 정션(junction) 등의 상부에 형성된 추가 게이트를 지칭할 수 있다.
본 발명에서 사용한 용어 "제2 분할부재"는 달리 특정하지 않는 한, 기재의 길이 방향(가로 방향)을 따라 분할된 구조를 포함하는 부재를 지칭하며, 일례로 n형 MOSPET 정션(junction), 또는 p형 MOSPET 정션(junction) 등의 상부에 형성된 추가 게이트를 지칭할 수 있다.
본 발명에서 사용한 용어 "분할"은 달리 특정하지 않는 한, 건식 식각 또는 플라즈마 식각 등에 의한 구획화(fragment), 또는 절단(cutting)을 통칭하는 것으로, 균등 분할 뿐 아니라 불균등 분할까지 모두 포함할 수 있다.
본 발명에 따르면, 건식 식각 또는 플라즈마 식각을 수행하는 것이 바람직하나, 습식 식각 또한 필요한 경우 적용할 수 있다.
본 발명의 일 실시예에 따른 트랜지스터 대체 신형 전자회로소자는, 기재 상에 분할부재를 포함하되, 상기 분할부재는 제1 분할부재, 제2 분할부재 또는 이들의 조합 형태를 가지는 부재인 것을 특징으로 하는 신형 전자회로소자를 제공한다.
상기 신형 전자회로소자는 하기 도 1 내지 도 5에 예시적으로 나타낸 기존 트랜지스터를 대체할 수 있다.
상기 신형 전자회로소자는 디지털 논리회로 용도로 사용될 수 있으나, 플래쉬 메모리를 비롯한 로직(logic) 이외 분야에도 사용될 수 있다.
상기 제1 분할부재는 n형 MOSFET 정션(junction) 또는 p형 MOSFET 정션 상에 구비될 수 있다.
일례로, 상기 제1 분할부재는 n형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (1,1)일 때 작동하고 논리회로 입력값이 (0,0), (0,1), (1,0) 중 어느 하나일 때는 비작동할 수 있다(하기 도 9의 구조 참조).
다른 예로, 상기 제1 분할부재는 p형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,0)일 때 작동하고 논리회로 입력값이 (0,0), (1,0), (1,1) 중 어느 하나일 때는 비작동할 수 있다(하기 도 6의 구조 참조).
상기 제1 분할부재는 전기를 직접 통할 수 있으므로 별도의 접속부재를 필요로 하지 않을 수 있다.
상기 제1 분할부재는 1 내지 2000개, 1 내지 1500개, 1 내지 1000개, 1 내지 800개, 1 내지 500개, 1 내지 300개, 1 내지 200개, 1 내지 100개, 1 내지 80개, 1 내지 60개, 1 내지 40개, 1 내지 20개, 1 내지 15개, 1 내지 10개, 또는 1 내지 5개 범위 내에서 용도에 따라 다양하게 구비될 수 있다.
상기 제1 분할부재는 전술한 건식 식각 또는 플라스마 식각시 임팩트 등이 발생하는 것을 방지할 정도의 폭(기재의 세로 방향 측에 해당)를 갖는 것이 바람직하며, 일례로 1 nm 이상, 5 nm 이상, 10 nm 이상, 10 내지 1000 nm, 또는 20 내지 500 nm 범위 내일 수 있으나, 이에 한정하는 것은 아니다.
상기 제2 분할부재는 상기 기재의 길이 방향을 따라 분할된 부재일 수 있다.
상기 제2 분할부재는 n형 MOSFET 정션(junction) 또는 p형 MOSFET 정션 상에 구비될 수 있다.
상기 제2 분할부재는 전기를 도통하기 위해 접속부재로 연결된 부재일 수 있다.
상기 접속부재는 도우핑 또는 브릿지일 수 있다.
상기 도우핑과 브릿지는 각각 이 기술분야에서 공지된 도우핑 물질과 브릿지 물질을 사용하여 수행할 수 있다.
일예로, 상기 제2 분할부재는 p형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,0), (0,1) 또는 (1,0) 중 어느 하나일 때 작동하고 논리회로 입력값이 (1,1)일 때 비작동할 수 있다(하기 도 7의 구조 참조).
다른 예로, 상기 제2 분할부재는 n형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,1), (1,0), (1,1) 중 어느 하나일 때 작동하고 논리회로 입력값이 (0,0)일 때 비작동할 수 있다(하기 도 8의 구조 참조).
상기 제2 분할부재는 1 내지 2000개, 1 내지 1500개, 1 내지 1000개, 1 내지 800개, 1 내지 500개, 1 내지 300개, 1 내지 200개, 1 내지 100개, 1 내지 80개, 1 내지 60개, 1 내지 40개, 1 내지 20개, 1 내지 15개, 1 내지 10개, 또는 1 내지 5개 범위 내에서 용도에 따라 다양하게 구비될 수 있다.
상기 제2 분할부재는 전술한 건식 식각 또는 플라스마 식각시 임팩트 등이 발생하는 것을 방지할 정도의 너비(기재의 길이 방향 측에 해당)을 갖는 것이 바람직하며, 일례로 1 nm 이상, 5 nm 이상, 10 nm 이상, 10 내지 1000 nm, 또는 20 내지 500 nm 범위 내일 수 있으나, 이에 한정하는 것은 아니다.
상기 기재는 웨이퍼, 산화막, 금속막 및 질화막 중에서 선택된 1종 이상일 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Li, Be, C, P, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Te, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Ce, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Th, Pa, U, Cs, Ba, La, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Pt, At 및 Tn으로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로　Zr, Hf, Si, Ge 또는 Ti로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Co, Ni, Ru, Ti, Ta, Nb, W, Cu, Ru 및 Mo로 이루어진 군에서 선택될 수 있다.
상기 제1 분할부재 및 제2 분할부재는 폴리실리콘층 또는 금속층을 분할한 부재일 수 있다.
여기서 금속층을 구성하는 금속으로는 전술한 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속으로 언급된 종류 중에서 선택하여 사용하거나, 이 기술분야에서 게이트를 형성하는데 공지된 물질을 사용할 수 있다.
본 발명의 신형 전자회로소자는 다양한 제조방법에 의해 제조될 수 있으며, 일례로 기재에 게이트 부재 형성용 층을 구비하는 단계; 및 상기 게이트 부재 형성용 층을 기재의 세로 방향을 따라 분할하여 제1 분할부재를 형성하는 단계;를 포함할 수 있다.
상기 기재는 웨이퍼, 산화막, 금속막 및 질화막 중에서 선택된 1종 이상일 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Li, Be, C, P, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Te, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Ce, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Th, Pa, U, Cs, Ba, La, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Pt, At 및 Tn으로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로　Zr, Hf, Si, Ge 또는 Ti로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Co, Ni, Ru, Ti, Ta, Nb, W, Cu, Ru 및 Mo로 이루어진 군에서 선택될 수 있다.
상기 게이트 부재 형성용 층은 폴리실리콘층 또는 금속층일 수 있으며, 이에 한정하는 것은 아니다. 여기서 금속층을 구성하는 금속으로는 전술한 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속으로 언급된 종류 중에서 선택하여 사용하거나, 이 기술분야에서 게이트를 형성하는데 공지된 물질을 사용할 수 있다.
상기 제1 분할부재는 1 내지 2000개, 1 내지 1500개, 1 내지 1000개, 1 내지 800개, 1 내지 500개, 1 내지 300개, 1 내지 200개, 1 내지 100개, 1 내지 80개, 1 내지 60개, 1 내지 40개, 1 내지 20개, 1 내지 15개, 1 내지 10개, 또는 1 내지 5개 범위 내에서 용도에 따라 다양하게 구비될 수 있다.
상기 제1 분할부재는 논리회로 입력값이 (0,0)일 때 작동하고, 논리회로 입력값이 (0,1), (1,0), (1,1) 중 어느 하나일 때 비작동하는 것을 다른 특징으로 할 수 있다(하기 도 6의 구조 참조).
상기 제1 분할부재는 논리회로 입력값이 (1,1)일 때 작동하고, 논리회로 입력값이 (0,0), (0,1), (1,0) 중 어느 하나일 때는 비작동하는 것을 하나의 특징으로 할 수 있다(하기 도 9의 구조 참조).
또한, 본 발명의 신형 전자회로소자는 다른 예로, 기재에 게이트 부재 형성용 층을 구비하는 단계; 및 상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제2 분할부재를 형성하는 단계; 를 포함할 수 있다.
상기 기재는 웨이퍼, 산화막, 금속막 및 질화막 중에서 선택된 1종 이상일 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Li, Be, C, P, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Te, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Ce, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Th, Pa, U, Cs, Ba, La, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Pt, At 및 Tn으로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로　Zr, Hf, Si, Ge 또는 Ti로 이루어진 군에서 선택될 수 있다.
상기 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속은 일례로 Co, Ni, Ru, Ti, Ta, Nb, W, Cu, Ru 및 Mo로 이루어진 군에서 선택될 수 있다.
상기 제2 분할 기재는 접속부재로 연결되는 단계를 더 포함할 수 있다.
여기서 접속부재는 도우핑 또는 브릿지를 사용할 수 있으나, 이에 한정하는 것은 아니다. 상기 도우핑과 브릿지는 각각 이 기술분야에서 공지된 도우핑 물질과 브릿지 물질을 사용하여 수행할 수 있다.
상기 게이트 부재 형성용 층은 폴리실리콘층 또는 금속층일 수 있으며, 이에 한정하는 것은 아니다. 여기서 금속층을 구성하는 금속으로는 전술한 산화막, 금속막, 또는 질화막을 구성하는 베이스 금속으로 언급된 종류 중에서 선택하여 사용하거나, 이 기술분야에서 게이트를 형성하는데 공지된 물질을 사용할 수 있다.
상기 제2 분할부재는 1 내지 2000개, 1 내지 1500개, 1 내지 1000개, 1 내지 800개, 1 내지 500개, 1 내지 300개, 1 내지 200개, 1 내지 100개, 1 내지 80개, 1 내지 60개, 1 내지 40개, 1 내지 20개, 1 내지 15개, 1 내지 10개, 또는 1 내지 5개 범위 내에서 용도에 따라 다양하게 구비될 수 있다.
상기 제2 분할부재는 논리회로 입력값이 (0,0), (0,0) 또는 (1,0) 중 하나일 때 작동하고, 논리회로 입력값이 (1,1)일 때 비작동하는 것을 다른 특징으로 할 수 있다(하기 도 7의 구조 참조).
상기 제2 분할부재는 논리회로 입력값이 (0,1), (1,0) 또는 (1,1) 중 어느 하나일 때 작동하고, 논리회로 입력값이 (0,0)일 때 비작동하는 것을 하나의 특징으로 할 수 있다(하기 도 8의 구조 참조).
또한, 본 발명의 신형 전자회로소자는 또 다른 예로, 기재에 게이트 부재 형성용 층을 구비하는 단계; 및 상기 게이트 부재 형성용 층을 기재의 폭 방향을 따라 분할하여 제1 분할부재를 형성하는 단계;와 상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제2 분할부재를 형성하는 단계;를 동시에 혹은 순차적으로 포함할 수 있다.
여기서 제1 분할부재와 제2 분할부재를 형성하는 순서는 제작하고자 하는 신형 전자회로소자의 목적 및 용도에 따라 다양하게 정해질 수 있으며, 전술한 제1 분할부재와 제2 분할부재를 동일하게 사용할 수 있으므로 반복 기재는 생략한다.
기재와 게이트 부재 형성용 층 또한 전술한 바와 같으므로 반복 기재는 생략한다.
상기 제1 분할부재와 제2 분할부재의 제조, 나아가 상기 분할부재의 추가 구비는 공지된 다양한 제조 방법에 따라 수행할 수 있으며, 일례로 로봇에 의해 자동화 방식으로 수행될 수 있으며, 필요한 경우 수작업도 포함될 수 있다.
전술한 제1 분할부재와 제2 분할부재의 하나 이상에 오류가 발생한 경우 해당 분할부재를 추가로 구비하여 사용할 수 있다.
본 기재의 트랜지스터 대체 신형 전자회로소자를 설명함에 있어서, 명시적으로 기재하지 않은 다른 조건이나 장비 등은 당업계에서 통상적으로 실시되는 범위 내에서 적절히 선택할 수 있고, 특별히 제한되지 않음을 명시한다. 예를 들어 국제 규격에서 규제하는 형상과 사이즈로 제공될 수 있다.
구체적으로, 본 발명은 트랜지스터가 아닌 신소자를 포함하되, 상기 신소자가 하기 도 10에 나타낸 구조의 동작을 수행함으로써 집적도를 기존 대비 획기적으로 개선하는 전자회로소자를 제공한다.
하기 도 10은 본 발명에 따른 신소자를 활용한 논리회로의 동작을 설명하는 모식도로서, 나타낸 구조의 동작을 수행함으로써 기존의 1/2의 소자수로 구현하는 것을 설명하는 도면이다. 구체적으로, 도 10의 좌측에는 NAND를 기존의 1/2의 소자수로 구현한 논리회로를 예시적으로 설명하며, 도 10의 우측에는 NOR를 기존의 1/2의 소자수로 구현한 논리회로를 예시적으로 설명한 것이다.
구체적인 예로, 하기 도 10에 따르면 기존의 트랜지스터와 같이 논리회로 입력값이 하나가 되는 소자가 아닌 입력값이 두 개인 소자를 나타낼 수 있으며, 논리회로값에 따른 소자의 개방과 폐쇄를 정리하면 아래 표 1과 같다.
논리회로값 개방/폐쇄 비고
0,0 소자1
0,1
1,0
1,1
0,0 소자2
0,1
1,0
1,1
상기 소자 1과 소자 2로 만든 트랜지스터 대체 신형 전자회로소자의 예들을 하기 도 10에 나타내었다.
해당 도면에는 소자 1과 소자 2로서 하기 도 6 내지 9에서 제작한 본 발명에 따른 신소자들을 사용하였다.
일례로, 하기 도 10의 좌측 NAND는 도 9의 신소자와 도 7의 신소자를 각각 소자 1과 소자 2로서 사용한 도면이고, 우측 NOR는 도 8의 신소자와 도 6의 신소자를 각각 소자 1과 소자 2로서 사용한 도면이다.
이하, 도 6 내지 9의 신소자에 대해 구체적으로 살펴본다.
하기 도 6 내지 도 7은 본 발명에 따른 신소자의 일례로 p형 MOSFET 정션(junction) 상에서 각각 해당 구조의 동작과 비동작을 설명한 도면이며, 하기 도 8 내지 도 9는 본 발명에 따른 신소자의 일례로 n형 MOSFET 정션(junction) 상에서 각각 해당 구조로 동작과 비동작을 설명한 도면이다.
하기 도 6은 본 발명에 따른 신소자를 사용하여 NOR를 구현한 도면으로서, p형 MOSFET 정션(junction) 상에 제1 분할부재를 적용하여 동작하는 것을 설명하며, 좌측은 단면도, 그리고 우측은 상부도이다.
참고로, GATE 1(G1으로 표기)과 GATE 2(G2로 표기) 모두 0 V 인가해야 논리회로 입력값 (0,0)을 만족하고 소스-드레인간 채널을 형성할 수 있어 동작이 이루어지게 된다. 다만, GATE 1과 GATE 2 사이 틈이 발생하므로 도우핑 또는 브릿지와 같은 별도의 접속부재를 사용하여 GATE 1과 GATE 2를 연결하여 동작시키게 된다.
하기 도 7은 본 발명에 따른 신소자를 사용하여 NOR를 구현한 도면으로서, p형 MOSFET 정션(junction) 상에 제1 분할부재를 적용하여 동작하는 것을 설명하며, 좌측은 단면도를, 그리고 우측은 상부도이다.
참고로, GATE 1(G1으로 표기)과 GATE 2(G2로 표기) 모두 +V 인가해야 논리회로 입력값 (1,1)을 만족하고 소스-드레인간 채널이 끊어질 정도로 전압 들어가 미작동하며, 논리회로 입력값 (0,0),(0,1),(1,0) 중 어느 하나일 때 동작이 이루어지게 된다. GATE 1과 GATE 2는 단면을 표시한 좌측 도면에서는 구분되지 않으므로 우측 상부도를 참조하라.
하기 도 8은 본 발명에 따른 신소자를 사용하여 NOR를 구현한 도면으로서, n형 MOSFET 정션(junction) 상에 제2 분할부재를 적용하여 동작하는 것을 설명하며, 좌측은 단면도, 그리고 우측은 상부도이다.
참고로, GATE 1과 GATE 2 중 최소 하나는 +V 인가해야 논리회로 입력값 (0,1),(1,0),(1,1) 중 어느 하나일 때 소스-드레인간 채널을 형성할 수 있어 동작이 이루어지게 된다. GATE 1과 GATE 2는 단면을 표시한 좌측 도면에서는 구분되지 않으므로 우측 상부도를 참조하라.
하기 도 9는 본 발명에 따른 신소자를 사용하여 NAND를 구현한 도면으로서, n형 MOSFET 정션(junction) 상에 제2 분할부재를 적용하여 동작하는 것을 설명하며, 좌측은 단면도, 그리고 우측은 상부도이다.
참고로, GATE 1과 GATE 2 중 최소 하나에 0 V 인가시 소스-드레인간 채널이 끊어져 미작동하게 되며, 도우핑 또는 브릿지와 같은 별도의 접속부재를 사용하여 GATE 1과 GATE 2를 연결할 경우 동작이 이루어지게 된다.
GATE 1과 GATE 2 중 최소 하나는 +V 인가해야 논리회로 입력값 (1,1)일 때 소스-드레인간 채널을 형성할 수 있어 동작이 이루어지게 된다.
또한, 하기 도 10의 좌측 회로, 또는 도 10의 우측 회로에서 각각 논리회로 입력값이 (0,0)인 경우 1, 그리고 논리회로 입력값이 (1,1)인 경우 0으로 같은 신호 인가를 통해 NOT 구현이 가능하였다(미도시).
본 기재의 트랜지스터 대체 신형 전자회로소자를 설명함에 있어서, 명시적으로 기재하지 않은 다른 조건이나 장비 등은 당업계에서 통상적으로 실시되는 범위 내에서 적절히 선택할 수 있고, 특별히 제한되지 않음을 명시한다. 예를 들어 국제 규격에서 규제하는 형상과 사이즈로 제공될 수 있다.
즉, 본 발명에 따르면, 기재 상에 제1 분할부재와 제2 분할부재를 형성하여 동일 면적에 구비되는 소자 수는 반감시키면서 집적도를 개선시킬 수 있어 보다 작은 사이즈로 구현되더라도 소자 수명이 획기적으로 개선된 신형 전자회로소자를 제공하는 효과가 있다.
또한, 본 발명에 따른 신형 회로전자소자는 하기 도 6에 나타낸 구조의 동작을 수행함으로써 기존보다 집적도를 효과적으로 개선할 수 있어 제작하고자 하는 반도체 소자의 사이즈는 줄이면서 수명은 획기적으로 개선하는 효과가 있다.
또한, 본 발명에 따른 신형 회로전자소자는 소자 수를 반감시키면서 NAND와 NOR 게이트를 효과적으로 구현할 수 있으므로 기존 제조 공정을 변경하거나 별도의 장비 없이 반도체 제작 공정을 수행할 수 있고, 트랜지스터를 효과적으로 대체할 수 있는 신형 전자회로소자를 제조하는 효과가 있다.
S: 소스 전극
D: 드레인 전극
G1: 제1 게이트(Gate 1) 전극
G2: 제2 게이트(Gate 2) 전극
VCC: 트랜지스터에 공급되는 전원

Claims (14)

  1. 기재 상에 분할부재를 포함하되, 상기 분할부재는 제1 분할부재, 제2 분할부재 또는 이들의 조합 형태를 가지는 부재인 것을 특징으로 하는 신형 전자회로소자.
  2. 제1항에 있어서,
    상기 제1 분할부재는 상기 기재의 길이 방향을 따라 분할된 부재로서 접속부재로 연결되며, 상기 제2 분할부재는 상기 기재의 폭 방향을 따라 분할된 부재인 것을 특징으로 하는 신형 전자회로소자.
  3. 제1항에 있어서,
    상기 제1 분할부재는 n형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (1,1)일 때 작동하고 논리회로 입력값이 (0,0), (0,1), (1,0) 중 어느 하나일 때는 비작동하는 것을 특징으로 하는 신형 전자회로소자.
  4. 제1항에 있어서,
    상기 제1 분할부재는 p형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,0)일 때 작동하고 논리회로 입력값이 (0,0), (1,0), (1,1) 중 어느 하나일 때는 비작동하는 것을 특징으로 하는 신형 전자회로소자.
  5. 제1항에 있어서,
    상기 제2 분할부재는 p형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,0), (0,1) 또는 (1,0) 중 어느 하나일 때 작동하고 논리회로 입력값이 (1,1)일 때 비작동하는 것을 특징으로 하는 신형 전자회로소자.
  6. 제1항에 있어서,
    상기 제2 분할부재는 n형 MOSFET 정션(junction) 상에 구비되고 논리회로 입력값이 (0,1), (1,0), (1,1) 중 어느 하나일 때 작동하고 논리회로 입력값이 (0,0)일 때 비작동하는 것을 특징으로 연결된 것을 특징으로 하는 신형 전자회로소자.
  7. 제1항에 있어서,
    상기 기재는 웨이퍼, 산화막, 금속막 및 질화막 중에서 선택된 1종 이상인 것을 특징으로 하는 신형 전자회로소자.
  8. 제1항에 있어서,
    상기 제1 분할부재 및 제2 분할부재는 각각 폴리실리콘층 또는 금속층을 분할한 부재인 것을 특징으로 하는 신형 전자회로소자.
  9. 기재에 게이트 부재 형성용 층을 구비하는 단계; 및
    상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제1 분할부재를 형성하는 단계; 또는 상기 게이트 부재 형성용 층을 기재의 폭 방향을 따라 분할하여 제2 분할부재를 형성하는 단계; 를 포함하는 것을 특징으로 하는 신형 전자회로소자 제조방법.
  10. 기재에 게이트 부재 형성용 층을 구비하는 단계; 및
    상기 게이트 부재 형성용 층을 기재의 길이 방향을 따라 분할하여 제1 분할부재를 형성하는 단계;와 상기 게이트 부재 형성용 층을 기재의 폭 방향을 따라 분할하여 제2 분할부재를 형성하는 단계;를 동시에 혹은 순차적으로 포함하는 것을 특징으로 하는 신형 전자회로소자 제조방법.
  11. 제9항 또는 제10항에 있어서,
    상기 게이트 부재 형성용 층은 폴리실리콘층 또는 금속층인 것을 특징으로 하는 신형 전자회로소자 제조방법.
  12. 제3항 내지 제6항 중에서 선택된 하나 이상의 전자회로소자를 포함하는 것을 특징으로 하는 논리회로.
  13. 제3항 내지 제6항 중에서 선택된 두개 이상의 전자회로소자를 포함하는 것을 특징으로 하는 논리회로.
  14. 제3항 및 제4항 중에서 선택된 하나 이상의 전자회로소자; 및 제5항 및 제6항 중에서 선택된 하나 이상의 전자회로소자;를 포함하는 것을 특징으로 하는 논리회로.
KR1020230067304A 2022-05-24 2023-05-24 신형 전자회로소자 및 이의 제조방법 KR20230163952A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20220063786 2022-05-24
KR1020220063786 2022-05-24

Publications (1)

Publication Number Publication Date
KR20230163952A true KR20230163952A (ko) 2023-12-01

Family

ID=89124437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230067304A KR20230163952A (ko) 2022-05-24 2023-05-24 신형 전자회로소자 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR20230163952A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100059179A (ko) 2008-11-26 2010-06-04 한국원자력연구원 하이브리드형 나노소자 논리회로 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100059179A (ko) 2008-11-26 2010-06-04 한국원자력연구원 하이브리드형 나노소자 논리회로 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US9818745B2 (en) Semiconductor devices having fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US7947588B2 (en) Structure and method for a CMOS device with doped conducting metal oxide as the gate electrode
DE102005063582B3 (de) Verfahren zum Herstellen eines Halbleiterbauelements
US20150228790A1 (en) Method of fabricating spacers in a strained semiconductor device
US9385047B2 (en) Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US11043491B2 (en) Semiconductor device and a method for fabricating the same
CN110970418A (zh) 集成电路
KR20150051147A (ko) 다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품
DE112006001809T5 (de) CMOS-Transistoren mit doppeltem Gate-Dielektrikum mit hohem k und Verfahren zur Herstellung derselben
CN102064176B (zh) 一种半导体器件及其制造方法
US7700417B2 (en) Methods for forming cascode current mirrors
TWI584448B (zh) 晶片與其形成方法
US20170338343A1 (en) High-voltage transistor device
KR101397334B1 (ko) 트랜지스터, 반도체 디바이스, 및 이들의 제조 방법
US20210098452A1 (en) Semiconductor Devices having Fin Field Effect Transistor (FinFET) Structures and Manufacturing and Design Methods Thereof
US20190057904A1 (en) Poly gate extension design methodology to improve cmos performance in dual stress liner process flow
US20100052072A1 (en) Dual gate structure on a same chip for high-k metal gate technology
CN109216177B (zh) 栅极结构及其方法
US10163902B2 (en) FinFET transistor with fin back biasing
TW201730917A (zh) 半導體結構
US20060180863A1 (en) Novel implantation method to improve ESD robustness of thick gate-oxide grounded-gate NMOSFET's in deep-submicron CMOS technologies
US9620421B2 (en) Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
DE102019113425A1 (de) Finfet-aufbau und verfahren mit reduzierter finnenknickung
US20070257320A1 (en) Semiconductor device and manufacturing method thereof
KR20230163952A (ko) 신형 전자회로소자 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination