KR20230160737A - 백-트렌치 격리 구조물 - Google Patents

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KR20230160737A
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쳉-잉 호
웬-데 왕
카이-춘 쉬
성 엔 린
유 루에이 후앙
젠-쳉 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시물은 이미지 센서 집적 칩(IC, integrated chip)에 관한 것이다. 상기 이미지 센서 IC는 기판의 제1 측 상의 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배열되는 하나 이상의 상호연결부를 포함한다. 이미지 감지 엘리먼트가 기판 내에 배열된다. 기판의 측벽들은 기판의 제2 측으로부터 이미지 감지 엘리먼트의 양측 상의 기판 내로 연장되는 하나 이상의 트렌치를 형성한다. 하나 이상의 트렌치를 형성하는 기판의 측벽들 상에 유전체 구조물이 배열된다. 도전성 코어가 하나 이상의 트렌치 내에 배열되고 유전체 구조물에 의해 기판으로부터 측방향으로 분리된다. 도전성 코어는 하나 이상의 상호연결부에 전기적으로 커플링된다.

Description

백-트렌치 격리 구조물{BACK-TRENCH ISOLATION STRUCTURE}
본 출원은 2022년 5월 17일자로 출원된 미국 가출원 번호 제63/342,648호의 우선권을 주장하며, 이로써 이 미국 가출원의 내용은 그 전체가 인용에 의해 포함된다.
이미지 센서들을 가진 집적 회로(IC, Integrated circuit)들은 예를 들어 카메라들 및 휴대폰들과 같은 다양한 최신 전자 디바이스들에 사용된다. 최근 몇 년 동안 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide semiconductor) 이미지 센서들이 널리 사용되기 시작하면서 전하 결합 소자(CCD, charge-coupled device) 이미지 센서들을 상당히 대체하고 있다. CCD 이미지 센서들에 비해 CMOS 이미지 센서들은 저전력 소모, 작은 사이즈, 빠른 데이터 프로세싱, 데이터 직접 출력, 및 낮은 제조 비용으로 인해 점점 더 선호되고 있다. 몇몇 타입의 CMOS 이미지 센서들은 전면 조명(FSI, front-side illuminated) 이미지 센서들 및 후면 조명(BSI, back-side illuminated) 이미지 센서들을 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 바이어스되도록 구성된 도전성 코어를 갖는 백 트렌치 격리(BTI, back-trench isolation) 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 집적 칩(IC, integrated chip)의 몇몇 실시예들의 단면도를 예시한다.
도 2는 도전성 코어를 갖는 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 IC의 몇몇 실시예들의 평면도를 예시한다.
도 3은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 4는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 5a 내지 도 5b는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC들의 몇몇 부가적인 실시예들의 단면도들을 예시한다.
도 6a 내지 도 6c는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC들의 몇몇 부가적인 실시예들의 단면도들을 예시한다.
도 7은 도전성 코어를 갖는 하나 이상의 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트들의 어레이를 갖는 이미지 센서 IC의 몇몇 실시예들의 평면도를 예시한다.
도 8a 내지 도 8c는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩들의 몇몇 실시예들의 단면도들을 예시한다.
도 9 내지 도 20은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 실시예들을 예시한다.
도 21 내지 도 30은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 31 내지 도 39는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 40은 도전성 코어를 갖는 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 IC를 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 부가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
많은 전자 디바이스들(예를 들어, 카메라들, 휴대폰들, 컴퓨터들 등)은 이미지들을 캡처하도록 구성되는 이미지 감지 엘리먼트들을 포함하는 하나 이상의 이미지 센서 집적 칩(IC)을 포함한다. 이미지 센서 IC는 반도체 기판 내에 배치된 이미지 감지 엘리먼트를 각각 포함하는 픽셀 영역들의 큰 어레이를 포함할 수 있다. 픽셀 영역들은 격리 구조물들(예를 들어, 딥 트렌치 격리 구조물들)에 의해 서로 전기적으로 격리된다. 격리 구조물들은 반도체 기판의 트렌치 내에 배치되는 절연 재료를 포함한다.
격리 구조물의 제조 동안, 반도체 기판은 트렌치를 형성하기 위해 에칭될 수 있고, 트렌치는 후속하여 하나 이상의 유전체 재료로 채워진다. 트렌치를 형성하는데 사용되는 에칭 프로세스들은 반도체 기판을 손상시켜 트렌치를 규정하는 반도체 기판의 내부 표면들을 따라 결함들(예를 들어, 댕글링 결합(dangling bond)들 등)을 초래할 수 있다. 결함들은 전하 캐리어들(예를 들어, 전자들)을 포획하고 원치 않는 누설 전류가 인접한 픽셀 영역들 사이에 흐르도록 하여 이미지 센서 IC 내에서 암전류 및/또는 백색 픽셀 문제들을 야기할 수 있다.
이러한 결함들은 트렌치를 규정하는 반도체 기판의 측벽들을 따라 하이-k 유전체 재료를 형성함으로써 패시베이션될 수 있다. 예를 들어, 하이-k 유전체 재료는 반도체 기판의 측벽들을 따라 정공들을 축적하는 전기장을 형성할 수 있고, 그에 의해 전하 캐리어들(예를 들어, 전자들)을 패시베이션할 수 있다. 그러나, 이러한 하이-k 유전체 재료들에 의해 제공되는 전기장은 결함들에 포획된 전하 캐리어들을 효과적으로 패시베이션하기에 충분한 정공 밀도를 달성하기에 충분히 강하지 않을 수 있다는 것이 인식되었다. 따라서, 격리 구조물에 사용되는 트렌치의 측벽들을 따라 하이-k 유전체 재료를 갖는 이미지 센서 IC는 여전히 암전류 및/또는 백색 픽셀 문제들로 인해 성능 저하를 겪을 수 있다.
본 개시물은 이미지 센서 집적 칩(IC)에 관한 것이다. 몇몇 실시예들에서, 이미지 센서 IC는 기판의 제1 측 상의 유전체 구조물 내에 배치되는 복수의 상호연결부들을 포함할 수 있다. 격리 구조물은 기판의 트렌치 내에 배치된다. 트렌치는 기판 내에 배열되는 이미지 감지 엘리먼트를 둘러싼다. 격리 구조물은 기판의 제2 측으로부터 기판 내로 수직으로 연장되는 도전성 코어를 둘러싸는 유전체 재료를 포함한다. 도전성 코어는 복수의 상호연결부들에 전기적으로 커플링된다. 복수의 상호연결부들은 도전성 코어에 바이어스 전압을 인가하도록 구성되는 바이어싱 소스에 추가로 커플링된다. 도전성 코어에 바이어스 전압을 인가함으로써 도전성 코어는 트렌치를 규정하는 기판의 측벽들을 따라 정공들을 축적하는 전기장을 생성할 수 있다. 정공들은 기판의 측벽들 내의 결함들을 패시베이션하여 이미지 센서 IC의 성능을 향상시키도록 구성된다.
도 1은 바이어스되도록 구성된 도전성 코어를 갖는 백 트렌치 격리(BTI) 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 집적 칩(IC)(100)의 몇몇 실시예들의 단면도를 예시한다.
이미지 센서 IC(100)는 제1 측(102a)(예를 들어, 전면) 및 제1 측면(102a)에 반대편의 제2 측(102b)(예를 들어, 후면)을 갖는 기판(102)을 포함한다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 배치된다. 이미지 감지 엘리먼트(104)는 입사 복사선(124)을 전기 신호로 변환하도록 구성된다. 기판(102)은 기판(102)의 제2 측(102b)으로부터 기판(102) 내로 연장되는 하나 이상의 트렌치(112)를 형성하는 측벽들을 포함한다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 기판(102)의 제1 측(102a)까지 연장될 수 있다.
레벨간 유전체(ILD) 구조물(106)은 기판(102)의 제1 측(102a) 상에 배열된다. 몇몇 실시예들에서, ILD 구조물(106)은 서로 위에 적층된 하나 이상의 레벨간 유전체(ILD) 층을 포함한다. ILD 구조물(106)은 하나 이상의 상호연결부(108)를 둘러싼다. 몇몇 실시예들에서, 하나 이상의 상호연결부(108)는 도전성 콘택, MEOL(Middle-end-of-the-line) 상호연결부, 상호연결 와이어, 및/또는 상호연결 비아를 포함할 수 있다.
기판의 제2 측(102b)을 따라 그리고 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들을 따라 유전체 구조물(110)이 배열된다. 몇몇 실시예들에서, 유전체 구조물(110)이 기판(102)의 제2 측(102b)으로부터 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들을 따라 연속적으로 연장될 수 있다. 도전성 코어(114)가 하나 이상의 트렌치(112) 내에 배열되고 유전체 구조물(110)에 의해 기판(102)으로부터 측방향으로 분리된다. 도전성 코어(114)는 하나 이상의 상호연결부(108)에 전기적으로 커플링된다. 도전성 코어(114)는 ILD 구조물(106)을 등지고 있는 이미지 감지 엘리먼트(104)의 상단을 지나 수직으로 연장된다. 몇몇 실시예들(미도시)에서, 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 있는 유전체 구조물(110)의 하단을 지나 수직으로 연장된다. 유전체 구조물(110) 및 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 격리 구조물(111)을 형성한다.
그리드 구조물(116)은 도전성 코어(114) 위에 배치된다. 유전체 구조물(110)은 그리드 구조물(116)을 측방향으로 둘러싼다. 몇몇 실시예들에서, 도전성 코어(114)는 기판(102)의 제2 측(102b)을 지나서 0이 아닌 거리(115)까지 그리고 그리드 구조물(116)을 향해 바깥쪽으로 수직으로 돌출된다. 도전성 코어(114)가 기판(102)의 제2 측(102b)을 지나 외측으로 연장되도록 하면, 기판(102)의 제2 측(102b)과 그리드 구조물(116) 사이에 있는 수직 스팬(span)에 걸쳐 인접한 픽셀 영역들 사이에서 측방향으로 이동할 수 있는 입사 복사선을 차단함으로써 픽셀 영역(105)과 인접한 픽셀 영역 사이의 격리를 개선한다. 몇몇 실시예들에서, 0이 아닌 거리(115)는 대략 500 옹스트롬(Å) 내지 대략 5000 Å, 대략 1000 Å 내지 대략 5000 Å, 또는 다른 유사한 값들의 범위에 있을 수 있다.
몇몇 실시예들에서, 컬러 필터(118)가 기판(102)의 제2 측(102b) 상에 배치되고, 마이크로 렌즈(120)가 컬러 필터(118) 상에 배열된다. 마이크로 렌즈(120)는 기판(102)을 등지고 있는 곡면을 갖는다. 곡면은 입사 복사선(124)을 이미지 감지 엘리먼트(104)에 집중시키도록 구성된다.
바이어싱 소스(122)는 하나 이상의 상호연결부(108)를 통해 도전성 코어(114)에 커플링된다. 바이어싱 소스(122)는 (예를 들어, 이미지 감지 엘리먼트(104)의 동작 동안) 도전성 코어(114)에 바이어스 전압을 선택적으로 인가하도록 구성된다. 도전성 코어(114)에 바이어스 전압을 선택적으로 인가함으로써, 도전성 코어(114)는 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들을 향해 정공들을 끌어당기는 전기장을 생성할 수 있다. 정공들은 측벽들을 따라 축적되고 기판(102)의 측벽들을 따라 결함들(예를 들어, 트랩(trap)들)을 패시베이션한다. 결함들을 패시베이션하는 것은 픽셀 영역(105)과 인접 픽셀 영역 사이의 격리를 개선하고, 이미지 감지 엘리먼트(104)의 변조 전달 함수(MTF, modulation transfer function)를 개선하고, (예를 들어, 대략 940 nm의 파장을 갖는) 전자기 스펙트럼의 적외선 부분에 있는 입사 복사선에 대해 우수한 양자 효율을 제공할 수 있다.
도 2는 도전성 코어를 갖는 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 IC의 몇몇 실시예들의 평면도(200)(예를 들어, 도 1의 단면 라인 A-A'를 따라 취해진)를 예시한다.
평면도(200)에 도시된 바와 같이, 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 배치된다. 이미지 감지 엘리먼트(104)는 직사각형 형상(예를 들어, 정사각형 형상, 둥근 정사각형 형상 등)을 포함할 수 있다. 하나 이상의 트렌치(112)는 폐쇄되고 끊어지지 않은 경로(예를 들어, 루프)로 이미지 감지 엘리먼트(104)를 감싼다. 하나 이상의 트렌치(112)는 제1 방향(202)으로 그리고 제1 방향(202)에 수직인 제2 방향(204)으로 연장되는 기판(102)의 측벽들에 의해 형성된다.
유전체 구조물(110)은 하나 이상의 트렌치(112)의 대향 측벽들을 따라 배열된다. 유전체 구조물(110)은 하나 이상의 트렌치(112) 내의 도전성 코어(114)로부터 기판(102)을 분리한다. 유전체 구조물(110) 및 도전성 코어(114)는 또한 폐쇄되고 끊어지지 않은 경로(예를 들어, 루프)로 이미지 감지 엘리먼트(104)를 연속적으로 감싼다.
도 3은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC(300)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
이미지 센서 IC(300)는 제1 측(102a) 및 제2 측(102b)을 갖는 기판(102)을 포함한다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 배치된다. 기판(102)은 이미지 감지 엘리먼트(104)의 양측을 따라 하나 이상의 트렌치(112)를 형성하는 측벽들을 포함한다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 기판(102)의 제1 측(102a)까지 연장된다.
하나 이상의 게이트 구조물(302)은 기판(102)의 제1 측(102a)을 따라 배열된다. 하나 이상의 게이트 구조물(302)은 하나 이상의 트렌치(112) 바로 아래에 배열된다. 하나 이상의 게이트 구조물(302)은 게이트 유전체(306)에 의해 기판(102)으로부터 분리된 게이트 전극(304)을 각각 포함한다. 하나 이상의 게이트 구조물(302)은 기판(102)의 제1 측(102a) 상에 배열된 ILD 구조물(106) 내에 배치되는 하나 이상의 상호연결부(108)에 커플링된다. 몇몇 실시예들에서, 게이트 전극(304)은 폴리실리콘, 금속 등을 포함할 수 있다. 다양한 실시예들에서, 게이트 유전체(306)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(308)은 기판(102)의 제1 측(102a)을 따라 연장되고 하나 이상의 게이트 구조물(302)을 커버한다. 다양한 실시예들에서, CESL(308)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등)을 포함할 수 있다.
기판(102)의 제2 측(102b)은 주기적 패턴으로 배열된 복수의 리세스들(310)을 규정하는 비평면 표면을 포함한다. 복수의 리세스들(310)은 기판(102)의 각진 측벽들에 의해 서로 측방향으로 분리된다. 몇몇 실시예들에서, 기판(102)의 각진 측벽들은 도 3의 단면도에서 볼 때, 기판(102)의 삼각형 형상의 영역들을 형성할 수 있다. 몇몇 실시예들에서, 복수의 리세스들(310)은 이미지 감지 엘리먼트(104) 바로 위에 수직으로 있고 도전성 코어(114)의 측벽들 사이에 직접 그리고 측방향으로 있는 하나 이상의 삼각형 모양의 캐비티를 포함한다. 복수의 리세스들(310)은 (예를 들어, 비평면 표면으로부터의 복사선 반사를 감소시킴으로써) 기판(102)에 의한 입사 복사선의 흡수를 증가시키는 토포그래피를 갖는 흡수 강화 구조물을 규정한다. 기판(102)에 의한 입사 복사선의 흡수 증가는 이미지 감지 엘리먼트(104)의 양자 효율(QE, quantum efficiency)을 증가시키고, 그에 의해 이미지 센서 IC(300)의 성능을 개선한다.
몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)이 기판(102)의 제2 측(102b) 위에 그리고 복수의 리세스들(310) 내에 배열된다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 비평면 표면을 따라 기판(102)과 접촉한다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 제1 흡수 강화 층(314) 및 제1 흡수 강화 층(314) 상의 제2 흡수 강화 층(316)을 포함한다. 몇몇 실시예들에서, 제1 흡수 강화 층(314)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O3), 하프늄 실리콘 산화물( HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등과 같은 하이-k 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 흡수 강화 층(316)은 산화물(예를 들어, 실리콘 산화물), TEOS (tetraethyl orthosilicate), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등을 포함할 수 있다.
유전체 구조물(110)은 하나 이상의 흡수 강화 층(312) 위에 배열된다. 유전체 구조물(110)은 또한 기판(102)의 하나 이상의 트렌치(112) 내까지 연장될 수 있다. 몇몇 실시예들에서, 유전체 구조물(110)은 하나 이상의 흡수 강화 층(312) 위에서부터 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들을 따라 연속적으로 연장된다. 그러한 몇몇 실시예들에서, 유전체 구조물(110)은 기판(102)의 측벽들 및 하나 이상의 흡수 강화 층(312)의 측벽들을 커버하는 측벽을 가질 수 있다. 몇몇 실시예들에서, 유전체 구조물(110)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등) 등이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 유전체 구조물(110)은 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들과 직접 그리고 물리적으로 접촉할 수 있다.
도전성 코어(114)는 하나 이상의 트렌치(112) 내에 그리고 유전체 구조물(110)의 측벽들 사이에서 측방향으로 배열된다. 도전성 코어(114)는 기판(102)의 제1 측(102a)을 따라 배열되는 하나 이상의 게이트 구조물(302)과 전기적으로 접촉한다. 몇몇 실시예들에서, 도전성 코어(114)는 게이트 전극(304)과 물리적으로 접촉할 수 있다. 그러한 몇몇 실시예들에서, 소스/드레인 영역들은 하나 이상의 게이트 구조물(302)의 양측을 따라 배열되지 않는다. 다른 실시예들(미도시)에서, 도전성 코어(114)는 게이트 유전체(306)에 의해 게이트 전극(304)으로부터 분리될 수 있다. 이러한 실시예들에서, 도전성 코어(114)는 게이트 전극(304)에 바이어스 전압이 인가될 때, 게이트 유전체(306)를 따라(예를 들어, 기판(102) 내에 배치된 소스/드레인 영역들 사이에) 형성되는 채널 영역을 통해 하나 이상의 게이트 구조물(302)에 전기적으로 커플링될 수 있다. 도전성 코어(114)는 하나 이상의 게이트 구조물(302)로부터 하나 이상의 흡수 강화 층(312)의 상단 위로 연속적으로 연장된다. 몇몇 실시예들에서, 도전성 코어(114)는 텅스텐, 알루미늄, 구리 등과 같은 금속을 이거나 이를 포함할 수 있다.
그리드 구조물(116)은 도전성 코어(114) 위의 유전체 구조물(110) 내에 배열된다. 유전체 구조물(110)은 도전성 코어(114)로부터 그리드 구조물(116)을 분리한다. 몇몇 실시예들에서, 도전성 코어(114)의 상단은 그리드 구조물(116)의 하단으로부터 거리(311)만큼 분리된다. 몇몇 실시예들에서, 거리(311)는 대략 500 Å 내지 대략 3000 Å, 대략 1000 Å 내지 대략 3000 Å, 또는 다른 유사한 값들의 범위에 있을 수 있다. 약 3000 Å 미만의 거리(311)를 갖는 것은 인접 픽셀 영역들 사이의 혼선을 완화시킨다.
몇몇 실시예들에서, 도전성 실드(318)는 또한 픽셀 영역(105) 외부의 유전체 구조물(110) 내에 배열된다. 도전성 실드(318)는 기판(102) 내에서 원치 않는 전하 캐리어들의 생성으로 인한 암전류를 방지하도록 입사 복사선을 차단하도록 구성된다. 몇몇 실시예들에서, 도전성 실드(318)는 도전성 실드(318)의 상부면 내에 배열된 디봇(divot)(320)을 규정하는 하나 이상의 측벽을 가질 수 있다. 몇몇 실시예들에서, 유전체 구조물(110)은 디봇(320) 내까지 연장될 수 있다.
몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 완전히 하나 이상의 트렌치(112) 외부에 있다. 완전히 하나 이상의 트렌치(112) 외부에 하나 이상의 흡수 강화 층(312)을 갖는 것은 제1 흡수 강화 층(314)으로 하여금 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들 상에 배치되지 않게 한다. 기판(102)의 측벽들 상 제1 흡수 강화 층(314)을 두지 않으면, 하나 이상의 트렌치를 규정하는 기판(102)의 측벽들을 따라 제1 흡수 강화 층(314)을 성막하는 비용이 비싸기 때문에, 이미지 센서 IC(300)의 제조 비용이 절감되게 허용할 수 있다. 또한, 도전성 코어(114)가 기판(102)의 측벽들 내의 결함들을 패시베이션하는 전기장을 생성할 수 있기 때문에, 제1 흡수 강화 층(314)은 기판(102)의 측벽들 내의 결함들을 패시베이션하는 데 필요하지 않다. 따라서, 이미지 센서 IC(300)는 우수한 성능 및 낮은 제조 비용을 제공할 수 있다.
도 4는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC(400)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
이미지 센서 IC(400)는 제1 측(102a) 및 제2 측(102b)을 갖는 기판(102)을 포함한다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 배치된다. 기판(102)은 이미지 감지 엘리먼트(104)의 양측을 따라 하나 이상의 트렌치(112)를 형성하는 측벽들을 포함한다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 기판(102) 내로 연장된다.
하나 이상의 리세스된 게이트 구조물(402)은 기판(102)의 제1 측(102a)을 따라 배열된다. 몇몇 실시예들에서, 하나 이상의 리세스된 게이트 구조물(402)은 기판(102)의 제1 측(102a) 상에 배열된 ILD 구조물(106) 내에 배치되는 하나 이상의 상호연결부(108)에 커플링된다. 하나 이상의 리세스된 게이트 구조물(402)은 기판(102)의 제1 측(102a)을 따라 기판(102)의 제1 측(102a) 내의 하나 이상의 게이트 리세스(408) 내로 연장되어, 하나 이상의 리세스된 게이트 구조물(402)의 일부는 기판(102)의 측벽들 바로 사이에 있다. 몇몇 실시예들에서, 하나 이상의 리세스된 게이트 구조물(402)은 기판(102) 내의 제1 거리(410)까지 연장된다. 몇몇 실시예들에서, 제1 거리(410)는 대략 1000 Å 내지 대략 6000 Å, 대략 1500 Å 내지 대략 5000 Å, 대략 2000 Å 내지 4000 Å, 또는 다른 유사한 값들의 범위에 있을 수 있다.
하나 이상의 리세스된 게이트 구조물(402)은 게이트 유전체(406)에 의해 기판(102)으로부터 분리된 게이트 전극(404)을 각각 포함한다. 몇몇 실시예들에서, 게이트 전극(404)은 폴리실리콘, 금속 등을 포함할 수 있다. 다양한 실시예들에서, 게이트 유전체(406)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다.
몇몇 실시예들에서, 하나 이상의 리세스된 게이트 구조물(402)은 기판(102) 외부에 있는 제1 세그먼트(402a) 및 기판(102) 내에(예를 들어, 하나 이상의 게이트 리세스(408) 내에) 있는 제2 세그먼트(402b)를 포함할 수 있다. 제1 세그먼트(402a)는 제2 세그먼트(402b)의 외부 측벽들을 지나 측방향으로 연장될 수 있다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 각각 제2 세그먼트(402b)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 다른 실시예들에서, 제2 세그먼트(402b)는 하나 이상의 트렌치(112)의 폭과 상이한(예를 들어, 더 큰) 폭을 가질 수 있다. 그러한 몇몇 실시예들에서, 기판(102)의 하나 이상의 수평 연장 표면은 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들과 하나 이상의 게이트 리세스(408)를 형성하는 기판(102)의 측벽들 사이에서 연장된다.
도전성 코어(114)는 하나 이상의 트렌치(112) 내에 그리고 유전체 구조물(110)의 측벽들 사이에서 측방향으로 배열된다. 도전성 코어(114)의 하단부는 하나 이상의 리세스된 게이트 구조물(402)과 전기적으로 접촉한다. 몇몇 실시예들에서, 도전성 코어(114) 및/또는 유전체 구조물(110)은 게이트 유전체(406)를 통해 연장되어 기판(102)의 측벽들 바로 사이에 있는 계면들을 따라 게이트 전극(404)과 물리적으로 접촉한다. 그러한 몇몇 실시예들에서, 게이트 유전체(406)는 유전체 구조물(110)의 측벽들을 따라 배열된다. 다른 실시예들(미도시)에서, 도전성 코어(114)는 게이트 유전체(406)에 의해 게이트 전극(404)으로부터 분리될 수 있다. 이러한 실시예들에서, 도전성 코어(114)는 게이트 전극(404)에 바이어스 전압이 인가될 때, 게이트 유전체(406)를 따라(예를 들어, 기판(102) 내에 배치된 소스/드레인 영역들 사이에) 형성되는 채널 영역을 통해 하나 이상의 리세스된 게이트 구조물(402)에 전기적으로 커플링될 수 있다.
도 5a 내지 도 5b는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC들의 몇몇 부가적인 실시예들의 단면도들을 예시한다.
도 5a의 단면도(500)에 도시된 바와 같이, 리세스된 게이트 전극(404)은 기판(102)의 제1 측(102a)을 따라 배열된다. 리세스된 게이트 전극(404)은 기판(102)의 제1 측(102a)으로부터 기판(102) 내로 연장된다.
하나 이상의 트렌치(112)는 기판(102)을 관통해 연장된다. 유전체 구조물(110) 및 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 배열된다. 유전체 구조물(110)은 기판(102)을 대면하는 리세스된 게이트 전극(404)의 표면(404s) 아래의 제1 거리(502)까지 연장된다. 도전성 코어(114)는 리세스된 게이트 전극(404)의 표면(404s) 아래의 제2 거리(504)까지 연장된다. 몇몇 실시예들에서, 제1 거리(502)는 제2 거리(504)보다 작다. 그러한 실시예들에서, 도전성 코어(114)는 유전체 구조물(110)의 하부면 아래까지 바깥쪽으로 연장된다.
도 5b의 단면도(506)에 도시된 바와 같이, 리세스된 게이트 전극(404)은 기판(102)의 제1 측(102a)을 따라 배열된다. 리세스된 게이트 전극(404)은 기판(102)의 제1 측(102a)으로부터 기판(102) 내로 연장된다.
하나 이상의 트렌치(112)는 기판(102)을 관통해 연장된다. 유전체 구조물(110) 및 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 배열된다. 유전체 구조물(110)은 기판(102)을 대면하는 리세스된 게이트 전극(404)의 제1 표면(404s1) 아래의 제1 거리(508) 및 기판(102)을 대면하는 리세스된 게이트 전극(404)의 제2 표면(404s2) 아래의 제2 거리(510)까지 연장된다. 몇몇 실시예들에서, 유전체 구조물(110)은 제2 표면(404s2)을 따라 그리고 리세스된 게이트 전극(404)의 측벽을 따라 연장된다. 이러한 실시예들에서, 유전체 구조물(110)의 대향 측벽들은 상이한 길이들을 갖는다. 도전성 코어(114)는 리세스된 게이트 전극(404)의 제2 표면(404s2) 아래의 제3 거리(512)까지 연장된다. 몇몇 실시예들에서, 제2 거리(510)는 제3 거리(512)와 상이하다(예를 들어, 더 작다).
도 6a는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC(600)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
이미지 센서 IC(600)는 제1 측(102a) 및 제2 측(102b)을 갖는 기판(102)을 포함한다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 배치된다. 기판(102)은 이미지 감지 엘리먼트(104)의 양측을 따라 하나 이상의 트렌치(112)를 형성하는 측벽들을 포함한다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 기판(102)의 제1 측(102a)까지 연장된다.
유전체 구조물(110) 및 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 배열된다. 유전체 구조물(110)은 기판(102)의 제1 측(102a)을 따라 배열된 CESL(308)까지 연장된다. 도전성 코어(114)는 CESL(308) 및 ILD 구조물(106)의 일부를 관통해 연장되어 하나 이상의 상호연결부(108)와 물리적으로 접촉한다. 몇몇 실시예들에서, 도전성 코어(114)는 기판(102)의 제1 측(102a) 아래의 거리(602)까지 연장될 수 있다. 다양한 실시예들에서, 거리(602)는 대략 1000 Å 내지 대략 6000 Å, 대략 1500 Å 내지 대략 5000 Å, 대략 2000 Å 내지 4000 Å, 또는 다른 유사한 값들의 범위에 있을 수 있다.
도 6a 내지 도 6c는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC의 몇몇 부가적인 실시예들의 단면도들(604 및 608)을 예시한다.
도 6b의 단면도(604)에 도시된 바와 같이, 도전성 코어(114)는 CESL(308) 및 ILD 구조(106)의 일부를 관통해 연장되어 상호연결 비아(606)와 물리적으로 접촉한다. 몇몇 실시예들에서, 도전성 코어(114)는 상호연결 비아(606)의 하나 이상의 측벽을 감쌀 수 있다.
도 6c의 단면도(608)에 도시된 바와 같이, 도전성 코어(114)는 CESL(308) 및 ILD 구조(106)의 일부를 관통해 연장되어 상호연결 와이어(610)와 물리적으로 접촉한다. 몇몇 실시예들에서, 상호연결 와이어(610)는 기판(102)에 가장 가까운 상호연결 와이어 층(예를 들어, "M1" 층)인 상호연결 와이어 층 상에 배치될 수 있다. 몇몇 실시예들에서, 상호연결 와이어(610)는 도전성 코어(114)의 하나 이상의 측벽을 감쌀 수 있다.
도 7은 도전성 코어를 갖는 하나 이상의 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트들의 어레이를 갖는 이미지 센서 IC(700)의 몇몇 실시예들의 평면도를 예시한다.
이미지 센서 IC(700)는 행과 열의 어레이로 배열된 복수의 이미지 감지 엘리먼트들(104)을 포함한다. 열들은 제1 방향(202)으로 연장되고 행들은 제2 방향(204)으로 연장된다. 하나 이상의 트렌치(112)는 복수의 이미지 감지 엘리먼트들(104) 주위로 연장된다. 하나 이상의 트렌치(112)는 복수의 이미지 감지 엘리먼트들(104) 주위로 연속적으로 연장되는 단일 트렌치를 포함할 수 있다. 이러한 실시예들에서, 단일 트렌치는 제1 방향(202) 및 제2 방향(204)으로 연장되는 세그먼트들을 포함한다. 유전체 구조물(110)은 하나 이상의 트렌치(112) 내에 배열되고 도전성 코어(114)는 유전체 구조물(110)의 측벽들 사이의 하나 이상의 트렌치(112) 내에 배열된다. 몇몇 실시예들에서, 유전체 구조물(110) 및 도전성 코어(114)는 모두 복수의 이미지 감지 엘리먼트들(104) 주위에서 연속적으로 연장될 수 있다. 도전성 실드(318)가 어레이 주위에서 연장된다. 도전성 실드(206)은 도 7에 팬텀 화법으로(in phantom) 도시된다.
도 8a 내지 도 8c는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩들의 몇몇 실시예들의 단면도들을 예시한다.
도 8a는 제2 집적 칩(IC) 다이(804) 상에 적층된 제1 IC 다이(802)를 포함하는 다차원 집적 칩 구조물(800)을 예시한다.
제1 집적 칩 다이(802)는 기판(102) 내에 배치된 이미지 감지 엘리먼트(104)를 포함한다. 하나 이상의 상호연결부(108)가 기판(102) 상의 ILD 구조물(106) 내에 배열된다. 몇몇 실시예들에서, 하나 이상의 상호연결부(108)는 기판(102)을 등지고 있는 ILD 구조물(106)의 하부면을 따라 배열된 본드 패드를 포함한다. 하나 이상의 트렌치(112)는 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 연장된다. 유전체 구조물(110)은 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들 상에 배열된다. 도전성 코어(114)는 유전체 구조물(110)의 측벽들 상에 그리고 하나 이상의 트렌치(112) 내에 배열된다. 도전성 코어(114)는 하나 이상의 트렌치(112) 바로 아래의 기판(102)의 제1 측 상에 배열되는 하나 이상의 게이트 구조물(302)로 연장된다.
제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 몇몇 실시예들에서, 하나 이상의 반도체 소자(808)는 트랜지스터 소자(예를 들어, 평면 FET, FinFET, 게이트 올 어라운드(GAA, gate-all-around) 소자 등)를 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 반도체 소자(808)는 도전성 코어(114)에 바이어스 전압을 인가하도록 구성되는 바이어싱 소스(예를 들어, 도 1의 122)의 일부일 수 있다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. 하나 이상의 제2 상호연결부(812)는 제2 기판(806)을 등지고 있는 제2 ILD 구조물(810)의 상부면 상에 배열되는 제2 본드 패드를 포함할 수 있다. ILD 구조물(106)은 하이브리드 본딩 계면을 따라 제2 ILD 구조물(810)에 본딩되며, 여기서 하나 이상의 상호연결부(108)는 도전성 계면을 따라 하나 이상의 제2 상호연결부(812)와 접촉하고 ILD 구조물(106)은 유전체 계면을 따라 제2 ILD 구조물(810)과 접촉한다.
도 8b는 제2 IC 다이(804) 상에 적층된 제1 IC 다이(816)를 포함하는 다차원 집적 칩 구조물(814)을 예시한다.
제1 IC 다이(816)는 기판(102) 내에 배치된 이미지 감지 엘리먼트(104)를 포함한다. 하나 이상의 상호연결부(108)가 기판(102) 상의 ILD 구조물(106) 내에 배열된다. 하나 이상의 트렌치(112)는 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 연장된다. 유전체 구조물(110)은 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들 상에 배열된다. 도전성 코어(114)는 유전체 구조물(110)의 측벽들 상에 그리고 하나 이상의 트렌치(112) 내에 배열된다. 도전성 코어(114)는 기판(102) 내에 그리고 기판(102)의 제1 측 상에 배열되는 하나 이상의 리세스 게이트 구조물(402)로 연장된다.
제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. 제1 IC 다이(816)는 금속-금속 및 유전체-유전체 계면을 따라(예를 들어, 제1 IC 다이(816)의 금속이 제2 IC 다이(804)의 금속에 본딩되는 하나 이상의 영역 및 제1 IC 다이(816)의 유전체가 제2 IC 다이(804)의 유전체에 본딩되는 하나 이상의 영역을 갖는 계면을 따라) 제2 IC 다이(804)에 본딩된다.
도 8c는 제2 IC 다이(804) 상에 적층된 제1 IC 다이(820)를 포함하는 다차원 집적 칩 구조물(818)을 예시한다.
제1 IC 다이(820)는 기판(102) 내에 배치된 이미지 감지 엘리먼트(104)를 포함한다. 하나 이상의 상호연결부(108)가 기판(102) 상의 ILD 구조물(106) 내에 배열된다. 하나 이상의 트렌치(112)는 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 연장된다. 유전체 구조물(110)은 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들 상에 배열된다. 도전성 코어(114)는 유전체 구조물(110)의 측벽들 상에 그리고 하나 이상의 트렌치(112) 내에 배열된다. 도전성 코어(114)는 하나 이상의 상호연결부(108)로 연장된다.
제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. ILC 구조물(106)은 하이브리드 본딩 계면을 따라 제2 ILD 구조물(810)에 본딩된다.
도 9 내지 도 20은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 실시예들을 예시한다. 도 9 내지 도 20은 방법과 관련하여 설명되었지만, 도 9 내지 도 20에 개시된 구조물들은 그러한 방법으로 제한되지 않고, 방법과는 별도의 구조물들로서 독립적일 수 있음을 이해할 것이다.
도 9의 단면도(900)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예들에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 몸체(예컨대, 실리콘, SiGe, SOI 등) 뿐만 아니라, 이와 연관된 임의의 다른 타입의 반도체 및/또는 에피택셜 층들 등을 포함할 수 있다.
이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 형성된다. 몇몇 실시예들에서, 이미지 감지 엘리먼트(104)는 하나 이상의 도펀트 종을 기판(102)의 제1 측(102a)에 주입함으로써 형성된 포토다이오드를 포함할 수 있다. 예를 들어, 이미지 감지 엘리먼트(104)는 제1 도핑 타입(예를 들어, n 타입)을 갖는 제1 영역을 형성하기 위해 (예를 들어, 마스킹 층에 따라) 제1 주입 프로세스를 선택적으로 수행하고, 이어서 제1 영역에 인접하고 제1 도핑 타입과 상이한 제2 도핑 타입(예를 들어, p 타입)을 갖는 제2 영역을 형성하가ㅣ 위해 제2 주입 프로세스를 수행함으로써 형성될 수 있다. 몇몇 실시예들에서 플로팅 확산 웰(floating diffusion well)(미도시)은 또한 제1 또는 제2 주입 프로세스 중 하나를 사용하여 형성될 수 있다.
하나 이상의 게이트 리세스(408)는 기판(102)의 제1 측(102a) 내에 형성된다. 하나 이상의 게이트 리세스(408)는 픽셀 영역(105)의 양측을 따라 형성되고 기판(102) 내로 제1 거리(410)(예를 들어, 제1 깊이)까지 연장된다. 몇몇 실시예들에서, 하나 이상의 게이트 리세스(408)는 제1 마스크(904)에 따라 기판(102)을 제1 에천트(902)에 선택적으로 노출시키는 제1 에칭 프로세스에 의해 형성될 수 있다. 다양한 실시예들에서, 제1 에천트(902)은 건식 에천트(예를 들어, 이온 빔 에천트, RIE 에천트 등) 또는 습식 에천트를 포함할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 게이트 유전체 층(1002)이 기판(102) 상에 형성된다. 게이트 유전체 층(1002)은 기판(102)의 제1 측(102a)을 덮고 하나 이상의 게이트 리세스(408) 내로 연장된다. 몇몇 실시예들에서, 게이트 유전체 층(1002)은 하나 이상의 게이트 리세스(408)를 형성하는 기판(102)의 수평 연장 표면 및 측벽들을 따라 컨포멀하게 형성된다. 몇몇 실시예들에서, 게이트 유전체 층(1002)은 성막 프로세스(예를 들어, 물리 기상 증착(PVD) 프로세스, 화학 기상 증착(CVD) 프로세스, 플라즈마 강화 CVD(PE-CVD) 프로세스, 원자 층 증착(ALD) 프로세스, 스퍼터링 성막 프로세스 등)에 의해 성막될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 하나 이상의 게이트 전극(404)이 기판(102) 위에 그리고 하나 이상의 게이트 리세스(408) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 게이트 전극(404)은 게이트 유전체 층(예를 들어, 도 10의 1002) 상에 게이트 전극 층을 성막한 후 게이트 전극 층과 게이트 유전체 층을 선택적으로 에칭하는 패터닝 프로세스에 의해 형성된다. 패터닝 프로세스는 게이트 유전체(406) 위에 게이트 전극(404)을 각각 갖는 하나 이상의 리세스된 게이트 구조물(402)을 형성한다.
도 12의 단면도(1200)에 도시된 바와 같이, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(308)은 기판(102)의 제1 측(102a) 상에 그리고 하나 이상의 리세스된 게이트 구조물(402) 위에 형성된다. 몇몇 실시예들에서, CESL(308)은 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등을 포함할 수 있다. 몇몇 실시예들에서, CESL(308)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세스, 스퍼터링 성막 프로세스 등)에 의해 성막될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 하나 이상의 상호연결부(108)는 기판(102)의 제1 측(102a)을 따라 형성된 ILD 구조물(106) 내에 형성된다. ILD 구조물(106)은 복수의 적층된 ILD 층들을 포함하는 반면, 하나 이상의 상호연결부(108)는 도전성 와이어들 및 비아들의 교번하는 층들을 포함한다. 몇몇 실시예들에서, 하나 이상의 상호연결부(108) 중 하나 이상은 다마신 프로세스(예를 들어, 단일 다마신 프로세스 또는 이중 다마신 프로세스)를 사용하여 형성될 수 있다. 다마신 프로세스는 기판(102)의 제1 측(102a) 위에 ILD 층을 형성하고, 비아 홀 및/또는 트렌치를 형성하기 위해 ILD 층을 에칭하고, 비아 홀 및/또는 트렌치를 도전성 재료로 채움으로써 수행된다. 몇몇 실시예들에서, ILD 층은 물리 기상 증착 기법(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 성막될 수 있고, 도전성 재료는 성막 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시예들에서, 도전성 재료는 텅스텐, 구리, 알루미늄, 구리 등을 포함할 수 있다.
몇몇 실시예들(미도시)에서, ILD 구조물(106)은 지지 기판(미도시)(예를 들어, 핸들 기판)에 본딩될 수 있다. 몇몇 실시예들에서, 지지 기판은 예를 들어, 실리콘과 같은 반도체 재료를 포함할 수 있다. ILD 구조물(106)을 지지 기판에 본딩한 후에, 기판(102)을 씨닝하여 기판(102)의 두께를 제1 두께로부터 제1 두께 미만인 제2 두께로 감소시킬 수 있다. 기판(102)을 씨닝하면 복사선이 이미지 감지 엘리먼트(104)로 더 쉽게 통과할 수 있다. 다양한 실시예들에서, 기판(102)은 기판(102)의 제2 측(102b)을 에칭 및/또는 기계 연삭함으로써 씨닝될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제2 마스크(1402)는 기판(102)의 제2 측(예를 들어, 후면)을 따라 형성된다. 제2 마스크(1402)는 기판(102)의 제2 측(102b)을 따라 개구부들을 규정하는 측벽들을 포함한다. 몇몇 실시예들에서, 제2 마스크(1402)는 감광성 재료(예컨대, 포지티브 또는 네거티브 포토레지스트)의 층을 기판(102)의 제2 측(102b)을 따라 성막함으로써 형성될 수 있다. 감광성 재료의 층은 포토마스크에 따라 전자기 복사선에 선택적으로 노출된다. 전자기 복사선은 감광성 재료 내에서 노출된 영역들의 용해도를 수정하여 용해 가능한 영역들을 규정한다. 감광성 재료는 용해 가능 영역들을 제거함으로써 감광성 재료 내의 개구부들을 규정하기 위해 후속적으로 개발된다.
제2 마스크(1402)에 따라 기판(102)의 제2 측(102b)에 제2 패터닝 프로세스가 수행된다. 제2 패터닝 프로세스는 제2 마스크(1402 2 )가 제자리에 있는 상태에서 기판(102)을 하나 이상의 제2 에천트(1404)에 노출시킴으로써 수행된다. 하나 이상의 제2 에천트(1404)는 기판(102)의 부분들을 제거하여 기판(102)의 제2 측(102b) 내에 복수의 리세스들(310)을 형성한다. 복수의 리세스들(310)은 이미지 감지 엘리먼트(104) 바로 위에 형성된다. 몇몇 실시예들에서, 제2 에칭 프로세스는 건식 에칭 프로세스를 포함할 수 있다. 예를 들어, 제2 패터닝 프로세스는 유도 결합 플라즈마(ICP, inductively coupled plasma) 에칭 프로세스 또는 용량 결합 플라즈마(CCP, capacitively coupled plasma) 에칭 프로세스와 같은 결합 플라즈마 에칭 프로세스를 포함할 수 있다. 다른 실시예들에서, 제2 패터닝 프로세스는 습식 에칭 프로세스를 포함할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(312)이 기판(102)의 제2 측(102b)을 따라 형성된다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 기판(102)의 제2 측(102b)을 따라 형성된 제1 흡수 강화 층(314)을 포함할 수 있다. 제1 흡수 강화 층(314)은 기판(102)의 제2 측(102b)을 라이닝한다. 몇몇 실시예들에서, 제1 흡수 강화 층(314)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등을 포함하는 하이-k 유전체 층을 포함할 수 있다. 몇몇 실시예들에서, 제1 흡수 강화 층(314)은 물리 기상 증착 기법(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 성막될 수 있다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 제1 흡수 강화 층(314) 위에 형성된 제2 흡수 강화 층(316)을 더 포함할 수 있다. 다양한 실시예들에서, 제2 흡수 강화 층(316)은 산화물(예를 들어, 실리콘 산화물), TEOS 등을 포함할 수 있다.
제1 유전체 층(1502)은 하나 이상의 흡수 강화 층(312) 위에 형성된다. 몇몇 실시예들에서, 제1 유전체 층(1502)은 복수의 리세스들(310)을 채울 수 있다. 몇몇 실시예들에서, 평탄화 프로세스가 제1 유전체 층(1502)에 수행될 수 있다. 다양한 실시예들에서, 평탄화 프로세스는 화학 기계적 평탄화(CMP) 프로세스, 에칭 프로세스, 기계 연삭 프로세스 등을 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 하나 이상의 트렌치(112)가 기판(102)의 제2 측(102b) 내에 형성된다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 그리고 픽셀 영역(105)의 양측을 따라 수직으로 연장된다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 하나 이상의 리세스된 게이트 구조물(402) 바로 위에 형성된다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 픽셀 영역(105)의 양측을 따라 하나 이상의 리세스된 게이트 구조물(402)의 부분들을 노출시킨다. 예를 들어, 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 게이트 유전체(406)의 일부를 노출시킬 수 있는 반면, 몇몇 실시예들(미도시)에서는 하나 이상의 트렌치(112)가 게이트 유전체(406)를 관통해 연장되어 게이트 전극(404)의 일부를 노출시킬 수 있다.
몇몇 실시예들에서, 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)을 선택적으로 에칭하는 제3 패터닝 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 기판(102)의 제2 측(102b)은 기판(102)의 제2 측(102b)을 제3 마스크(예를 들어, 포토레지스트, 하드 마스크 등)에 따라 하나 이상의 제3 에천트에 노출시킴으로써 선택적으로 에칭될 수 있다. 몇몇 실시예들에서, 하나 이상의 제3 에천트는 건식 에천트를 포함할 수 있다. 몇몇 실시예들에서, 건식 에천트는 산소(O2), 질소(N2), 수소(H2), 아르곤(Ar) 및/또는 불소 종(예를 들어, CF4, CHF3, C4F8 등) 중 하나 이상을 포함하는 에칭 케미스트리를 가질 수 있다.
제2 유전체 층(1602)이 기판(102)의 제2 측(102b) 상에 그리고 하나 이상의 트렌치(112) 내에 형성된다. 제2 유전체 층(1602)은 기판(102)의 측벽들과 제1 유전체 층(1502) 및 게이트 유전체(406)의 수평 연장 표면들을 컨포멀하게 라이닝하도록 형성될 수 있다. 몇몇 실시예들에서, 제2 유전체 층(1602)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등) 등을 포함할 수 있다. 다양한 실시예들에서, 제2 유전체 층(1602)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세스, 스퍼터 성막 프로세스 등)에 의해 성막될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 제2 유전체 층(1602)은 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하는 하나 이상의 제4 에천트(1702)(예를 들어, 건식 에천트)에 노출된다. 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하면 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들을 따라 제2 유전체 층(1602)의 일부가 남게 된다.
도 18의 단면도(1800)에 도시된 바와 같이, 도전성 코어(114)는 제2 유전체 층(1602)의 측벽들 사이의 하나 이상의 트렌치(112) 내에 형성된다. 도전성 코어(114)는 ILD 구조물(106) 내의 하나 이상의 상호연결부(108)에 전기적으로 커플링되도록 형성된다. 몇몇 실시예들에서, 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 도전성 재료를 형성함으로써 형성될 수 있다. 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)는 이어서 제1 유전체 층(1502) 및 제2 유전체 층(1602) 위로부터 도전성 재료의 일부를 제거하기 위해 수행된다. 몇몇 실시예들에서, 도전성 재료는 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세서, 스퍼터 성막 프로세스 등) 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금, 등)에 의해 형성될 수 있다. 다양한 실시예들에서, 도전성 재료는 텅스텐, 알루미늄 등을 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 제3 유전체 층(1802)은 제1 유전체 층(1502), 제2 유전체 층(1602) 및 도전성 코어(114) 상에 형성된다. 그리드 구조물(116)이 제3 유전체 층(1802) 상에 형성된다. 그리드 구조물(116)은 도전성 코어(114) 바로 위에 형성되는 금속을 포함할 수 있다. 몇몇 실시예들에서, 그리드 구조물(116)은 성막 프로세스 및/또는 도금 프로세스에 이은 에칭 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 픽셀 영역 외부의 제3 유전체 층(1802) 상에 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 그리드 구조물(116)과 동시에 형성될 수 있다.
제4 유전체 층(1902)은 그리드 구조물(116) 및/또는 도전성 실드(318) 위에 형성된다. 몇몇 실시예들에서, 제4 유전체 층(1902)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세스, 스퍼터 성막 프로세스 등)에 의해 형성될 수 있다. 다양한 실시예들에서, 제4 유전체 층(1902)은 산화물, 질화물 등을 포함할 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, ILD 구조물(106)은 제2 IC 다이(804)에 본딩된다. 제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 다양한 실시예들에서, 하나 이상의 반도체 소자(808)는 트랜지스터 소자(예를 들어, 평면 FET, FinFET, 게이트 올 어라운드(GAA, gate-all-around) 소자 등)를 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 반도체 소자(808)는 바이어싱 소스의 일부일 수 있다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. ILD 구조물(106)은 하이브리드 본딩 계면을 따라 제2 ILD 구조물(810)에 본딩되며, 여기서 하나 이상의 상호연결부(108)는 도전성 계면을 따라 하나 이상의 제2 상호연결부(812)와 접촉하고 ILD 구조물(106)은 유전체 계면을 따라 제2 ILD 구조물(810)과 접촉한다. ILD 구조물(106)을 제2 IC 다이(804)에 본딩한 후, 컬러 필터(118)가 유전체 구조물(110) 상에 형성될 수 있고, 이어서 마이크로 렌즈(120)가 컬러 필터(118) 상에 형성될 수 있다.
도 21 내지 도 30은 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다. 도 21 내지 도 30은 방법과 관련하여 설명되었지만, 도 21 내지 도 30에 개시된 구조물들은 그러한 방법으로 제한되지 않고, 방법과는 별도의 구조물들로서 독립적일 수 있음을 이해할 것이다.
도 21의 단면도(2100)에 도시된 바와 같이, 기판(102)이 제공된다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 형성된다. 몇몇 실시예들에서, 이미지 감지 엘리먼트(104)는 하나 이상의 도펀트 종을 기판(102)의 제1 측(102a)에 주입함으로써 형성된 포토다이오드를 포함할 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 하나 이상의 게이트 구조물(302)은 기판(102)의 제1 측(102a) 상에 그리고 픽셀 영역(105)의 양측을 따라 형성된다. 하나 이상의 게이트 구조물(302)이 형성되어 게이트 유전체(306)에 의해 기판(102)으로부터 분리된 게이트 전극(304)을 각각 포함한다. 몇몇 실시예들에서, 하나 이상의 게이트 구조물(302)은 기판(102) 위에 게이트 유전체 층 및 게이트 전극 층을 성막한 후 후속 패터닝 프로세스를 수행함으로써 형성될 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, CESL(308)은 기판(102)의 제1 측(102a) 상에 그리고 하나 이상의 게이트 구조물(302) 위에 형성된다. 하나 이상의 상호연결부(108)가 이어서 CESL(308) 상에 형성된 ILD 구조물(106) 내에 배열된다. ILD 구조물(106)은 복수의 적층된 ILD 층들을 포함하는 반면, 하나 이상의 상호연결부(108)는 도전성 와이어들 및 비아들의 교번하는 층들을 포함한다. 몇몇 실시예들에서, 기판(102)은 ILD 구조물(106)을 형성한 후에 씨닝될 수 있다(예를 들어, 도 13과 관련하여 설명된 바와 같이).
도 24의 단면도(2400)에 도시된 바와 같이, 복수의 리세스들(310)은 기판(102)의 제2 측(102b) 내에 형성된다. 복수의 리세스들(310)은 이미지 감지 엘리먼트(104) 바로 위에 형성된다. 몇몇 실시예들에서, 복수의 리세스들(310)은 도 4와 관련하여 설명된 바와 같이, 패터닝 프로세스에 의해 형성될 수 있다.
도 25의 단면도(2500)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(312)이 기판(102)의 제2 측(102b)을 따라 형성된다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 기판(102)의 제2 측(102b)을 따라 형성된 제1 흡수 강화 층(314) 및 제1 흡수 강화 층(314) 위에 형성된 제2 흡수 강화 층(316)을 포함할 수 있다. 제1 흡수 강화 층(314)은 기판(102)의 제2 측(102b)을 라이닝한다. 몇몇 실시예들에서, 제1 흡수 강화 층(314)은 하이-k 유전체 층을 포함할 수 있고, 제2 흡수 강화 층(316)은 유전체 재료(예를 들어, 산화물)를 포함할 수 있다. 제1 유전체 층(1502)은 하나 이상의 흡수 강화 층(312) 위에 형성된다.
도 26의 단면도(2600)에 도시된 바와 같이, 하나 이상의 트렌치(112)가 기판(102)의 제2 측(102b) 내에 형성된다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 그리고 픽셀 영역(105)의 양측을 따라 수직으로 연장된다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 하나 이상의 게이트 구조물(302) 바로 위에 형성된다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)을 선택적으로 에칭함으로써 형성될 수 있다. 제2 유전체 층(1602)이 기판(102)의 제2 측(102b) 상에 그리고 하나 이상의 트렌치(112) 내에 형성된다. 제2 유전체 층(1602)은 하나 이상의 트렌치(112)를 규정하는 기판(102)의 측벽들과 제1 유전체 층(1502) 및 게이트 유전체(406)의 수평 연장 표면들을 컨포멀하게 라이닝하도록 형성될 수 있다.
도 27의 단면도(2700)에 도시된 바와 같이, 제2 유전체 층(1602)은 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하는 하나 이상의 에천트(2702)(예를 들어, 건식 에천트)에 노출된다. 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하면 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들을 따라 제2 유전체 층(1602)의 일부가 남게 된다.
도 28의 단면도(2800)에 도시된 바와 같이, 도전성 코어(114)는 제2 유전체 층(1602)의 측벽들 사이의 하나 이상의 트렌치(112) 내에 형성된다. 도전성 코어(114)는 ILD 구조물(106) 내의 하나 이상의 상호연결부(108)에 전기적으로 커플링되도록 형성된다. 몇몇 실시예들에서, 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 도전성 재료를 형성함으로써 형성될 수 있다. 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)는 이어서 제1 유전체 층(1502) 및 제2 유전체 층(1602) 위로부터 도전성 재료의 일부를 제거하기 위해 수행된다.
도 29의 단면도(2900)에 도시된 바와 같이, 제3 유전체 층(1802)은 제1 유전체 층(1502), 제2 유전체 층(1602) 및 도전성 코어(114) 상에 형성된다. 그리드 구조물(116)이 제3 유전체 층(1802) 상에 형성된다. 그리드 구조물(116)은 도전성 코어(114) 바로 위에 형성되는 금속을 포함할 수 있다. 몇몇 실시예들에서, 그리드 구조물(116)은 성막 프로세스 및/또는 도금 프로세스에 이은 에칭 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 픽셀 영역 외부의 제3 유전체 층(1802) 상에 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 그리드 구조물(116)과 동시에 형성될 수 있다. 제4 유전체 층(1902)은 그리드 구조물(116) 및/또는 도전성 실드(318) 위에 형성된다.
도 30의 단면도(3000)에 도시된 바와 같이, ILD 구조물(106)은 제2 IC 다이(804)에 본딩된다. 제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. ILC 구조물(106)은 하이브리드 본딩 계면을 따라 제2 ILD 구조물(810)에 본딩된다. ILD 구조물(106)을 제2 IC 다이(804)에 본딩한 후, 컬러 필터(118)가 유전체 구조물(110) 상에 형성될 수 있고, 이어서 마이크로 렌즈(120)가 컬러 필터(118) 상에 형성될 수 있다.
도 31 내지 도 39는 도전성 코어를 갖는 BTI 구조물을 가진 이미지 센서 IC를 포함하는 다차원 집적 칩을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다. 도 31 내지 도 39는 방법과 관련하여 설명되었지만, 도 31 내지 도 39에 개시된 구조물들은 그러한 방법으로 제한되지 않고, 방법과는 별도의 구조물들로서 독립적일 수 있음을 이해할 것이다.
도 31의 단면도(3100)에 도시된 바와 같이, 기판(102)이 제공된다. 이미지 감지 엘리먼트(104)는 기판(102)의 픽셀 영역(105) 내에 형성된다. 몇몇 실시예들에서, 이미지 감지 엘리먼트(104)는 하나 이상의 도펀트 종을 기판(102)의 제1 측(102a)에 주입함으로써 형성된 포토다이오드를 포함할 수 있다.
도 32의 단면도(3200)에 도시된 바와 같이, 하나 이상의 상호연결부(108)는 기판(102)의 제1 측(102a) 상에 형성된 ILD 구조물(106) 내에 형성된다. ILD 구조물(106)은 복수의 적층된 ILD 층들을 포함하는 반면, 하나 이상의 상호연결부(108)는 도전성 와이어들 및 비아들의 교번하는 층들을 포함한다. 몇몇 실시예들에서, 하나 이상의 상호연결부(108)는 다마신 프로세스(예를 들어, 단일 다마신 프로세스 또는 이중 다마신 프로세스)를 사용하여 형성될 수 있다.
도 33의 단면도(3300)에 도시된 바와 같이, 복수의 리세스들(310)은 기판(102)의 제2 측(102b) 내에 형성된다. 몇몇 실시예들에서, 복수의 리세스들(310)은 도 4와 관련하여 설명된 바와 같이, 패터닝 프로세스에 의해 형성될 수 있다.
도 34의 단면도(3400)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(312)은 기판(102)의 제2 측(102b)을 따라 형성된다. 몇몇 실시예들에서, 하나 이상의 흡수 강화 층(312)은 기판(102)의 제2 측(102b)을 따라 형성된 제1 흡수 강화 층(314) 및 제1 흡수 강화 층(314) 위에 형성된 제2 흡수 강화 층(316)을 포함할 수 있다. 제1 흡수 강화 층(314)은 기판(102)의 제2 측(102b)을 라이닝한다. 몇몇 실시예들에서, 제1 흡수 강화 층(314)은 하이-k 유전체 층을 포함할 수 있고, 제2 흡수 강화 층(316)은 유전체 재료를 포함할 수 있다. 제1 유전체 층(1502)은 하나 이상의 흡수 강화 층(312) 위에 형성된다.
도 35의 단면도(3500)에 도시된 바와 같이, 하나 이상의 트렌치(112)가 기판(102)의 제2 측(102b) 내에 형성된다. 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)으로부터 이미지 감지 엘리먼트(104)의 양측 상의 기판(102) 내로 그리고 픽셀 영역(105)의 양측을 따라 수직으로 연장된다. 몇몇 실시예들에서, 하나 이상의 트렌치(112)는 기판(102)의 제2 측(102b)을 선택적으로 에칭함으로써 형성될 수 있다. 제2 유전체 층(1602)이 기판(102)의 제2 측(102b) 상에 그리고 하나 이상의 트렌치(112) 내에 형성된다. 제2 유전체 층(1602)은 기판(102)의 측벽들과 제1 유전체 층(1502) 및 게이트 유전체(406)의 수평 연장 표면들을 컨포멀하게 라이닝하도록 형성될 수 있다.
도 36의 단면도(3600)에 도시된 바와 같이, 제2 유전체 층(1602)은 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하는 하나 이상의 에천트(예를 들어, 건식 에천트)에 노출된다. 수평 표면들로부터 제2 유전체 층(1602)의 부분을 제거하면 하나 이상의 트렌치(112)를 형성하는 기판(102)의 측벽들을 따라 제2 유전체 층(1602)의 일부가 남게 된다.
도 37의 단면도(3700)에 도시된 바와 같이, 도전성 코어(114)는 제2 유전체 층(1602)의 측벽들 사이의 하나 이상의 트렌치(112) 내에 형성된다. 몇몇 실시예들에서, 도전성 코어(114)는 하나 이상의 트렌치(112) 내에 도전성 재료를 형성함으로써 형성될 수 있다. 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)는 이어서 제1 유전체 층(1502) 및 제2 유전체 층(1602) 위로부터 도전성 재료의 일부를 제거하기 위해 수행된다.
도 38의 단면도(3800)에 도시된 바와 같이, 제3 유전체 층(1802)은 제1 유전체 층(1502), 제2 유전체 층(1602) 및 도전성 코어(114) 상에 형성된다. 그리드 구조물(116)이 제3 유전체 층(1802) 상에 형성된다. 그리드 구조물(116)은 도전성 코어(114) 바로 위에 형성되는 금속을 포함할 수 있다. 몇몇 실시예들에서, 그리드 구조물(116)은 성막 프로세스 및/또는 도금 프로세스에 이은 에칭 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 픽셀 영역 외부의 제3 유전체 층(1802) 상에 형성될 수 있다. 몇몇 실시예들에서, 도전성 실드(318)는 그리드 구조물(116)과 동시에 형성될 수 있다. 제4 유전체 층(1902)은 그리드 구조물(116) 및/또는 도전성 실드(318) 위에 형성된다.
도 39의 단면도(3900)에 도시된 바와 같이, ILD 구조물(106)은 제2 IC 다이(804)에 본딩된다. 제2 IC 다이(804)는 제2 기판(806) 내에 배치된 하나 이상의 반도체 소자(808)를 포함한다. 하나 이상의 제2 상호연결부(812)가 제2 기판(806) 상의 제2 ILD 구조물(810) 내에 배열된다. ILC 구조물(106)은 하이브리드 본딩 계면을 따라 제2 ILD 구조물(810)에 본딩된다. ILD 구조물(106)을 제2 IC 다이(804)에 본딩한 후, 컬러 필터(118)가 유전체 구조물(110) 상에 형성될 수 있고, 이어서 마이크로 렌즈(120)가 컬러 필터(118) 상에 형성될 수 있다.
도 40은 도전성 코어를 갖는 BTI 구조물에 의해 둘러싸인 이미지 감지 엘리먼트를 갖는 이미지 센서 IC를 형성하는 방법(400)의 몇몇 실시예들의 흐름도를 예시한다.
방법(4000)은 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 도시된/도시되거나 설명된 것 이외에도 이와 다른 순서로 발생할 수 있고/있거나 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 더 나아가, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(4002)에서, 이미지 감지 엘리먼트는 기판의 픽셀 영역 내에 형성된다. 도 9, 도 21 및 도 31은 동작(4002)에 대응하는 다양한 실시예들의 단면도들(900, 2100, 및 3100)을 예시한다.
동작(400)에서, 몇몇 실시예들에서, 하나 이상의 게이트 구조물은 기판의 제1 측을 따라 그리고 픽셀 영역의 양측을 따라 형성될 수 있다. 도 10 내지 도 11은 동작(4004)에 대응하는 몇몇 실시예들의 단면도들(1000-1100)을 예시한다. 도 22는 동작(4004)에 대응하는 몇몇 대안적인 실시예들의 단면도(2200)를 예시한다.
동작(4006)에서, 하나 이상의 상호연결부가 기판의 제1 측을 따라 형성되는 레벨간 유전체(ILD) 구조물 내에 형성된다. 도 12, 도 23 및 도 32는 동작(4006)에 대응하는 다양한 실시예들의 단면도들(1200, 2300, 및 3200)을 예시한다.
동작(4008)에서, 제1 패터닝 프로세스가 기판의 제2 측에 수행되어, 이미지 감지 엘리먼트 위에 흡수 강화 구조물을 형성하는 복수의 리세스들을 형성한다. 도 13, 도 24 및 도 33은 동작(4008)에 대응하는 다양한 실시예들의 단면도들(1300, 2400, 및 3300)을 예시한다.
동작(4010)에서, 제2 패터닝 프로세스가 기판의 제2 측에 수행되어, 픽셀 영역의 양측 상에 하나 이상의 트렌치를 형성한다. 도 14, 도 25 및 도 34는 동작(4010)에 대응하는 다양한 실시예들의 단면도들(1400, 2500, 및 3400)을 예시한다.
동작(4012)에서, 유전체 층이 하나 이상의 트렌치를 형성하는 기판의 측벽들을 따라 형성된다. 도 15, 도 26 및 도 35는 동작(4012)에 대응하는 다양한 실시예들의 단면도들(1500, 2600, 및 3500)을 예시한다.
동작(4014)에서, 유전체 층이 에칭되어 수평 표면들로부터 유전체 층을 제거한다. 도 16, 도 27 및 도 36은 동작(4014)에 대응하는 다양한 실시예들의 단면도들(1600, 2700, 및 3600)을 예시한다.
동작(4016)에서, 도전성 코어가 하나 이상의 트렌치 내에 형성되고 하나 이상의 게이트 구조물 및/또는 하나 이상의 상호연결부와 전기적으로 접촉한다. 도 17, 도 28 및 도 37은 동작(4016)에 대응하는 다양한 실시예들의 단면도들(1700, 2800, 및 3700)을 예시한다.
따라서, 몇몇 실시예들에서, 본 개시물은 기판의 트렌치 내에 배열되고 도전성 코어를 갖는 후면 딥 트렌치 격리 구조물을 포함하는 이미지 센서 집적 칩(IC)에 관한 것이다. 도전성 코어는 트렌치를 규정하는 기판의 측벽들 내의 결함들을 패시베이션하기 위해 도전성 코어에 바이어스 전압을 인가하도록 구성되는 바이어싱 소스에 전기적으로 커플링된다.
몇몇 실시예들에서, 본 개시물은, 기판의 제1 측 상의 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배열되는 하나 이상의 상호연결부; 기판 내에 배열되는 이미지 감지 엘리먼트 - 기판의 측벽들은 기판의 제2 측으로부터 이미지 감지 엘리먼트의 양측 상의 기판 내로 연장되는 하나 이상의 트렌치를 형성함 - ; 하나 이상의 트렌치를 형성하는 기판의 측벽들 상에 배열되는 유전체 구조물; 및 하나 이상의 트렌치 내에 배열되고 유전체 구조물에 의해 기판으로부터 측방향으로 분리되는 도전성 코어를 포함하고, 도전성 코어는 하나 이상의 상호연결부에 전기적으로 커플링되는 것인, 이미지 센서 집적 칩(IC)에 관한 것이다. 몇몇 실시예들에서, 이미지 센서 IC는 기판의 제1 측을 따라 배열되는 하나 이상의 게이트 구조물을 더 포함하고, 도전성 코어는 하나 이상의 게이트 구조물과 접촉한다. 몇몇 실시예들에서, 하나 이상의 게이트 구조물은 기판의 부가적인 측벽들 바로 사이에 있다. 몇몇 실시예들에서, 도전성 코어는 ILD 구조물을 등지고 있는 하나 이상의 게이트 구조물의 표면과 물리적으로 접촉하는 것인, 이미지 센서 집적 칩(IC). 몇몇 실시예들에서, 도전성 코어는 기판의 제1 측으로부터 바깥쪽으로 수직으로 돌출되어, 하나 이상의 상호연결부와 물리적으로 접촉한다. 몇몇 실시예들에서, 이미지 센서 IC는 하나 이상의 상호연결부에 의해 도전성 코어에 커플링되는 바이어싱 소스를 더 포함하고, 바이어싱 소스는 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성된다. 몇몇 실시예들에서, 도전성 코어는, ILD 구조물과 대면하고 하나 이상의 트렌치 내에 있는 유전체 구조물의 하단부를 지나 수직으로 연장된다. 몇몇 실시예들에서, 도전성 코어는 ILD 구조물을 등지고 있는 기판의 상부면을 지나 바깥쪽으로 수직으로 돌출된다. 몇몇 실시예들에서, 이미지 센서 IC는 도전성 코어 바로 위에 배열되는 그리드 구조물을 더 포함하고, 유전체 구조물은 도전성 코어의 상단부와 그리드 구조물의 하단부 사이에 배열된다.
다른 실시예들에서, 본 개시물은, 기판의 제1 측 상의 ILD 구조물 내에 배열되는 하나 이상의 상호연결부; 기판 내에 배열되는 이미지 감지 엘리먼트; 기판의 제2 측으로부터 이미지 감지 엘리먼트의 양측 상의 기판 내로 연장되는 도전성 코어 - 도전성 코어는 하나 이상의 상호연결부에 전기적으로 커플링됨 - ; 및 하나 이상의 상호연결부에 의해 도전성 코어에 커플링되는 바이어싱 소스를 포함하고, 바이어싱 소스는 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성되는 것인, 이미지 센서 집적 칩(IC)에 관한 것이다. 몇몇 실시예들에서, 도전성 코어는 기판 내로부터 기판의 제2 측을 지나 0이 아닌 거리까지 연속적으로 연장된다. 몇몇 실시예들에서, 기판은 기판의 제2 측 내에 하나 이상의 삼각형 형상의 캐비티를 규정하는 복수의 각진 측벽들을 더 포함하고, 하나 이상의 삼각형 형상의 캐비티는 직접 이미지 감지 엘리먼트 위에 수직으로 그리고 도전성 코어의 측벽들 사이에 측방향으로 있다. 몇몇 실시예들에서, 이미지 센서 IC는 기판의 제1 측을 따라 배열되고 하나 이상의 상호연결부에 전기적으로 커플링되는 하나 이상의 게이트 구조물을 더 포함하고, 도전성 코어는 하나 이상의 게이트 구조물 내로 연장된다. 몇몇 실시예들에서, 하나 이상의 게이트 구조물은 기판으로부터 게이트 구조물을 분리하는 게이트 유전체 및 게이트 전극을 포함하고, 도전성 코어는 게이트 유전체를 관통해 연장되어 게이트 전극과 물리적으로 접촉한다. 몇몇 실시예들에서, 도전성 코어는 평면도에서 볼 때, 폐쇄되고 연속적인 루프로 이미지 감지 엘리먼트를 감싼다. 몇몇 실시예들에서, 이미지 센서 IC는 기판의 제2 측을 따라 배열되는 하나 이상의 흡수 강화 층을 더 포함하고, 기판은 이미지 감지 엘리먼트 바로 위에 있는 각진 측벽들을 포함하고, 하나 이상의 흡수 강화 층은 각진 측벽들을 라이닝하며, 도전성 코어는 기판의 측벽들에 의해 규정되는 하나 이상의 트렌치 내에 배열되고, 하나 이상의 흡수 강화 층은 완전히 하나 이상의 트렌치 외부에 있다.
또 다른 실시예들에서, 본 개시물은, 기판 내에 이미지 감지 엘리먼트를 형성하는 단계; 기판의 제1 측을 따라 형성된 ILD 구조물 내에 하나 이상의 상호연결부를 형성하는 단계; 이미지 감지 엘리먼트의 양측을 따라 기판의 제2 측 내로 연장되는 하나 이상의 트렌치를 형성하는 단계; 하나 이상의 트렌치를 형성하는 기판의 측벽들을 따라 유전체 층을 형성하는 단계; 및 하나 이상의 트렌치 내에 도전성 코어를 형성하는 단계 - 도전성 코어는 하나 이상의 상호연결부에 전기적으로 커플링되도록 하나 이상의 트렌치 내로부터 연장됨 - 를 포함하는, 이미지 센서 집적 칩(IC)을 형성하는 방법에 관한 것이다. 몇몇 실시예들에서, 방법은, 기판의 제2 측을 따라 그리고 하나 이상의 트렌치를 형성하는 기판의 측벽들을 따라 유전체 층을 형성하는 단계; 유전체 층을 에칭하여 수평면들로부터 유전체 층을 제거하는 단계; 및 유전체 층의 에칭 후에, 도전성 코어를 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은, 기판의 제1 측을 따라 그리고 이미지 감지 엘리먼트의 양측 상에 하나 이상의 게이트 구조물을 형성하는 단계; 기판을 관통하여 연장되도록 그리고 하나 이상의 게이트 구조물을 노출시키도록 하나 이상의 트렌치를 형성하는 단계; 하나 이상의 게이트 구조물 위에 유전체 층을 형성하는 단계; 및 유전체 층을 관통하여 연장되도록 그리고 하나 이상의 게이트 구조물과 접촉하도록 도전성 코어를 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 도전성 코어는 기판의 제2 측으로부터 기판의 제2 측 위에 0이 아닌 거리까지 바깥쪽으로 돌출된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고/수행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 이미지 센서 집적 칩(IC, integrated chip)에 있어서,
기판의 제1 측 상의 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배열되는 하나 이상의 상호연결부;
상기 기판 내에 배열되는 이미지 감지 엘리먼트 - 상기 기판의 측벽들은 상기 기판의 제2 측으로부터 상기 이미지 감지 엘리먼트의 양측 상의 상기 기판 내로 연장되는 하나 이상의 트렌치를 형성함 - ;
상기 하나 이상의 트렌치를 형성하는 상기 기판의 측벽들 상에 배열되는 유전체 구조물; 및
상기 하나 이상의 트렌치 내에 배열되고 상기 유전체 구조물에 의해 상기 기판으로부터 측방향으로 분리되는 도전성 코어
를 포함하고,
상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링되는 것인, 이미지 센서 집적 칩(IC).
실시예 2. 실시예 1에 있어서,
상기 기판의 상기 제1 측을 따라 배열되는 하나 이상의 게이트 구조물
을 더 포함하고, 상기 도전성 코어는 상기 하나 이상의 게이트 구조물과 접촉하는 것인, 이미지 센서 집적 칩(IC).
실시예 3. 실시예 2에 있어서,
상기 하나 이상의 게이트 구조물은 상기 기판의 부가적인 측벽들 바로 사이에 있는 것인, 이미지 센서 집적 칩(IC).
실시예 4. 실시예 2에 있어서,
상기 도전성 코어는 상기 ILD 구조물을 등지고 있는 상기 하나 이상의 게이트 구조물의 표면과 물리적으로 접촉하는 것인, 이미지 센서 집적 칩(IC).
실시예 5. 실시예 1에 있어서,
상기 도전성 코어는 상기 기판의 상기 제1 측으로부터 바깥쪽으로 수직으로 돌출되어 상기 하나 이상의 상호연결부와 물리적으로 접촉하는 것인, 이미지 센서 집적 칩(IC).
실시예 6. 실시예 1에 있어서,
상기 하나 이상의 상호연결부에 의해 상기 도전성 코어에 커플링되는 바이어싱 소스
를 더 포함하고, 상기 바이어싱 소스는 상기 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성되는 것인, 이미지 센서 집적 칩(IC).
실시예7. 실시예 1에 있어서,
상기 도전성 코어는, 상기 ILD 구조물과 대면하고 상기 하나 이상의 트렌치 내에 있는 상기 유전체 구조물의 하단부를 지나 수직으로 연장되는 것인, 이미지 센서 집적 칩(IC).
실시예 8. 실시예 1에 있어서,
상기 도전성 코어는 상기 ILD 구조물을 등지고 있는 상기 기판의 상부면을 지나 바깥쪽으로 수직으로 돌출되는 것인, 이미지 센서 집적 칩(IC).
실시예 9. 실시예 1에 있어서,
상기 도전성 코어 바로 위에 배열되는 그리드 구조물
을 더 포함하고, 상기 유전체 구조물은 상기 도전성 코어의 상단부와 상기 그리드 구조물의 하단부 사이에 배열되는 것인, 이미지 센서 집적 칩(IC).
실시예 10. 이미지 센서 집적 칩(IC)에 있어서,
기판의 제1 측 상의 ILD 구조물 내에 배열되는 하나 이상의 상호연결부;
상기 기판 내에 배열되는 이미지 감지 엘리먼트;
상기 기판의 제2 측으로부터 상기 이미지 감지 엘리먼트의 양측 상의 상기 기판 내로 연장되는 도전성 코어 - 상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링됨 - ; 및
상기 하나 이상의 상호연결부에 의해 상기 도전성 코어에 커플링되는 바이어싱 소스
를 포함하고, 상기 바이어싱 소스는 상기 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성되는 것인, 이미지 센서 집적 칩(IC).
실시예 11. 실시예 10에 있어서,
상기 도전성 코어는 상기 기판 내로부터 상기 기판의 제2 측을 지나 0이 아닌 거리까지 연속적으로 연장되는 것인, 이미지 센서 집적 칩(IC).
실시예 12. 실시예 10에 있어서,
상기 기판은 상기 기판의 상기 제2 측 내에 하나 이상의 삼각형 형상의 캐비티를 규정하는 복수의 각진 측벽들을 더 포함하고, 상기 하나 이상의 삼각형 형상의 캐비티는 직접 상기 이미지 감지 엘리먼트 위에 수직으로 그리고 상기 도전성 코어의 측벽들 사이에 측방향으로 있는 것인, 이미지 센서 집적 칩(IC).
실시예 13. 실시예 10에 있어서,
상기 기판의 상기 제1 측을 따라 배열되고 상기 하나 이상의 상호연결부에 전기적으로 커플링되는 하나 이상의 게이트 구조물
을 더 포함하고, 상기 도전성 코어는 상기 하나 이상의 게이트 구조물 내로 연장되는 것인, 이미지 센서 집적 칩(IC).
실시예 14. 실시예 13에 있어서,
상기 하나 이상의 게이트 구조물은 상기 기판으로부터 상기 게이트 구조물을 분리하는 게이트 유전체 및 게이트 전극을 포함하고;
상기 도전성 코어는 상기 게이트 유전체를 관통해 연장되어 상기 게이트 전극과 물리적으로 접촉하는 것인, 이미지 센서 집적 칩(IC).
실시예 15. 실시예 10에 있어서,
상기 도전성 코어는 평면도에서 볼 때, 폐쇄되고 연속적인 루프로 상기 이미지 감지 엘리먼트를 감싸는 것인, 이미지 센서 집적 칩(IC).
실시예 16. 실시예 10에 있어서,
상기 기판의 상기 제2 측을 따라 배열되는 하나 이상의 흡수 강화 층
을 더 포함하고, 상기 기판은 상기 이미지 감지 엘리먼트 바로 위에 있는 각진 측벽들을 포함하고, 상기 하나 이상의 흡수 강화 층은 상기 각진 측벽들을 라이닝하며,
상기 도전성 코어는 상기 기판의 측벽들에 의해 규정되는 하나 이상의 트렌치 내에 배열되고, 상기 하나 이상의 흡수 강화 층은 완전히 하나 이상의 트렌치 외부에 있는 것인, 이미지 센서 집적 칩(IC).
실시예 17. 이미지 센서 집적 칩(IC)을 형성하는 방법에 있어서,
기판 내에 이미지 감지 엘리먼트를 형성하는 단계;
상기 기판의 제1 측을 따라 형성된 ILD 구조물 내에 하나 이상의 상호연결부를 형성하는 단계;
상기 이미지 감지 엘리먼트의 양측을 따라 상기 기판의 제2 측 내로 연장되는 하나 이상의 트렌치를 형성하는 단계;
상기 하나 이상의 트렌치를 형성하는 상기 기판의 측벽들을 따라 유전체 층을 형성하는 단계; 및
상기 하나 이상의 트렌치 내에 도전성 코어를 형성하는 단계 - 상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링되도록 상기 하나 이상의 트렌치 내로부터 연장됨 -
를 포함하는, 이미지 센서 집적 칩(IC)을 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 기판의 상기 제2 측을 따라 그리고 상기 하나 이상의 트렌치를 형성하는 상기 기판의 측벽들을 따라 상기 유전체 층을 형성하는 단계;
상기 유전체 층을 에칭하여 수평면들로부터 상기 유전체 층을 제거하는 단계; 및
상기 유전체 층의 에칭 후에, 상기 도전성 코어를 형성하는 단계
를 더 포함하는, 이미지 센서 집적 칩(IC)을 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 기판의 상기 제1 측을 따라 그리고 상기 이미지 감지 엘리먼트의 양측 상에 하나 이상의 게이트 구조물을 형성하는 단계;
상기 기판을 관통하여 연장되도록 그리고 상기 하나 이상의 게이트 구조물을 노출시키도록 상기 하나 이상의 트렌치를 형성하는 단계;
상기 하나 이상의 게이트 구조물 위에 상기 유전체 층을 형성하는 단계; 및
상기 유전체 층을 관통하여 연장되도록 그리고 상기 하나 이상의 게이트 구조물과 접촉하도록 상기 도전성 코어를 형성하는 단계
를 더 포함하는, 이미지 센서 집적 칩(IC)을 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 도전성 코어는 상기 기판의 상기 제2 측으로부터 상기 기판의 상기 제2 측 위에 0이 아닌 거리까지 바깥쪽으로 돌출되는 것인, 이미지 센서 집적 칩(IC)을 형성하는 방법.

Claims (10)

  1. 이미지 센서 집적 칩(IC, integrated chip)에 있어서,
    기판의 제1 측 상의 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배열되는 하나 이상의 상호연결부;
    상기 기판 내에 배열되는 이미지 감지 엘리먼트 - 상기 기판의 측벽들은 상기 기판의 제2 측으로부터 상기 이미지 감지 엘리먼트의 양측 상의 상기 기판 내로 연장되는 하나 이상의 트렌치를 형성함 - ;
    상기 하나 이상의 트렌치를 형성하는 상기 기판의 측벽들 상에 배열되는 유전체 구조물; 및
    상기 하나 이상의 트렌치 내에 배열되고 상기 유전체 구조물에 의해 상기 기판으로부터 측방향으로 분리되는 도전성 코어
    를 포함하고,
    상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링되는 것인, 이미지 센서 집적 칩(IC).
  2. 제1항에 있어서,
    상기 기판의 상기 제1 측을 따라 배열되는 하나 이상의 게이트 구조물
    을 더 포함하고, 상기 도전성 코어는 상기 하나 이상의 게이트 구조물과 접촉하는 것인, 이미지 센서 집적 칩(IC).
  3. 제2항에 있어서,
    상기 하나 이상의 게이트 구조물은 상기 기판의 부가적인 측벽들 바로 사이에 있는 것인, 이미지 센서 집적 칩(IC).
  4. 제1항에 있어서,
    상기 도전성 코어는 상기 기판의 상기 제1 측으로부터 바깥쪽으로 수직으로 돌출되어 상기 하나 이상의 상호연결부와 물리적으로 접촉하는 것인, 이미지 센서 집적 칩(IC).
  5. 제1항에 있어서,
    상기 하나 이상의 상호연결부에 의해 상기 도전성 코어에 커플링되는 바이어싱 소스
    를 더 포함하고, 상기 바이어싱 소스는 상기 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성되는 것인, 이미지 센서 집적 칩(IC).
  6. 제1항에 있어서,
    상기 도전성 코어는, 상기 ILD 구조물과 대면하고 상기 하나 이상의 트렌치 내에 있는 상기 유전체 구조물의 하단부를 지나 수직으로 연장되는 것인, 이미지 센서 집적 칩(IC).
  7. 제1항에 있어서,
    상기 도전성 코어는 상기 ILD 구조물을 등지고 있는 상기 기판의 상부면을 지나 바깥쪽으로 수직으로 돌출되는 것인, 이미지 센서 집적 칩(IC).
  8. 제1항에 있어서,
    상기 도전성 코어 바로 위에 배열되는 그리드 구조물
    을 더 포함하고, 상기 유전체 구조물은 상기 도전성 코어의 상단부와 상기 그리드 구조물의 하단부 사이에 배열되는 것인, 이미지 센서 집적 칩(IC).
  9. 이미지 센서 집적 칩(IC)에 있어서,
    기판의 제1 측 상의 ILD 구조물 내에 배열되는 하나 이상의 상호연결부;
    상기 기판 내에 배열되는 이미지 감지 엘리먼트;
    상기 기판의 제2 측으로부터 상기 이미지 감지 엘리먼트의 양측 상의 상기 기판 내로 연장되는 도전성 코어 - 상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링됨 - ; 및
    상기 하나 이상의 상호연결부에 의해 상기 도전성 코어에 커플링되는 바이어싱 소스
    를 포함하고, 상기 바이어싱 소스는 상기 도전성 코어에 바이어스 전압을 선택적으로 인가하도록 구성되는 것인, 이미지 센서 집적 칩(IC).
  10. 이미지 센서 집적 칩(IC)을 형성하는 방법에 있어서,
    기판 내에 이미지 감지 엘리먼트를 형성하는 단계;
    상기 기판의 제1 측을 따라 형성된 ILD 구조물 내에 하나 이상의 상호연결부를 형성하는 단계;
    상기 이미지 감지 엘리먼트의 양측을 따라 상기 기판의 제2 측 내로 연장되는 하나 이상의 트렌치를 형성하는 단계;
    상기 하나 이상의 트렌치를 형성하는 상기 기판의 측벽들을 따라 유전체 층을 형성하는 단계; 및
    상기 하나 이상의 트렌치 내에 도전성 코어를 형성하는 단계 - 상기 도전성 코어는 상기 하나 이상의 상호연결부에 전기적으로 커플링되도록 상기 하나 이상의 트렌치 내로부터 연장됨 -
    를 포함하는, 이미지 센서 집적 칩(IC)을 형성하는 방법.
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