KR20230153628A

KR20230153628A - 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로

Info

Publication number: KR20230153628A
Application number: KR1020220053264A
Authority: KR
Inventors: 김호영
Original assignee: (주)피델릭스
Priority date: 2022-04-29
Filing date: 2022-04-29
Publication date: 2023-11-07
Also published as: KR102687631B1

Abstract

반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로가 게시된다. 본 발명의 단위 인버터 전파 지연 측정 회로에서는, 장주기 체인이 형성되는 경우의 발진 신호의 반주기와 단주기 체인이 형성되는 경우의 상기 발진 신호의 반주기가 측정됨으로써, 단위 인버터들 각각의 전파 지연 시간이 연산될 수 있다. 또한, 측정 신호 발생부에 의하면, 측정 신호의 반주기가 측정됨으로써, 상대적으로 짧은 상기 발진 신호의 반주기가 용이하게 측정할 수 있게 된다. 그 결과, 본 발명의 단위 인버터 전파 지연 측정 회로에 의하면, '단위 인버터 전파 지연 시간'이 효과적으로 측정될 수 있다.

Description

반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로{UNIT INVERTOR PROPAGATIOM DELAY MEASURING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 단위 인버터의 지연 시간을 측정하는 단위 인버터 전파 지연 측정 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 다수개의 단위 인버터들을 포함하여 구성된다. 그리고, 단위 인버터는 입력 신호의 논리 상태를 반전시켜 출력 신호로 발생된다. 이러한 단위 인버터에서는, 상기 입력 신호의 수신으로부터 상기 출력 신호의 발생까지는 소정의 시간 즉, '단위 인버터 전파 지연 시간(tPD)'이 소요된다.

그런데, 반도체 메모리 장치의 단위 인버터의 전파 지연 시간은 제조 공정 차이 등의 요인으로 인하여 제품마다 서로 상이할 수 있다.

그러므로, '단위 인버터 전파 지연 시간'을 측정하는 것은 반도체 메모리 장치의 설계 및 구동에 있어서, 매우 중요한 사항이다. 이에 따라, 반도체 메모리 장치에서는, 효과적으로 '단위 인버터 전파 지연 시간'을 측정할 수 있는 단위 인버터 전파 지연 측정 회로가 요구된다.

본 발명의 목적은 효과적으로 '단위 인버터 전파 지연 시간'을 측정할 수 있는 단위 인버터 전파 지연 측정 회로를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로는 테스트 신호와 순환 신호를 논리 연산하여 발진 신호를 발생하는 논리 연산부; 중간 전파 신호를 제공하는 중간 전파단; 최종 전파 신호를 제공하는 최종 전파단; 상기 발진 신호와 상기 중간 전파단 사이에 형성되는 제1 인버터 스트링으로서, 서로 직렬로 연결되는 2*p(여기서, p는 1 이상의 자연수)개의 단위 인버터들을 포함하는 상기 제1 인버터 스트링; 상기 중간 전파단과 상기 최종 전파단 사이에 형성되는 제2 인버터 스트링으로서, 서로 직렬로 연결되는 2*q(여기서, q는 1 이상의 자연수)개의 단위 인버터들을 포함하는 상기 제2 인버터 스트링; 루프 선택 신호의 논리 상태에 의존되어, 상기 중간 전파 신호 및 상기 최종 전파 신호 중의 어느 하나를 상기 순환 신호로 제공하는 루프 선택부; 및 외부 측정 장치에 의하여 반주기가 측정될 수 있는 측정 신호를 발생하는 측정 신호 발생부로서, 상기 측정 신호의 반주기는 상기 발진 신호의 반주기에 의존되는 상기 측정 신호 발생부를 구비한다.

상기와 같은 본 발명의 단위 인버터 전파 지연 측정 회로에서는, 장주기 체인이 형성되는 경우의 발진 신호의 반주기와 단주기 체인이 형성되는 경우의 발진 신호의 반주기가 측정됨으로써, 단위 인버터들 각각의 전파 지연 시간이 연산될 수 있다. 또한, 측정 신호 발생부에 의하면, 측정 신호의 반주기가 측정됨으로써, 상대적으로 짧은 상기 발진 신호의 반주기가 용이하게 측정할 수 있게 된다. 그 결과, 본 발명의 단위 인버터 전파 지연 측정 회로에 의하면, '단위 인버터 전파 지연 시간'이 효과적으로 측정될 수 있다.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로를 나타내는 도면이다.
도 2는 도 1의 루프 선택부를 자세히 나타내는 도면이다.
도 3은 도 1의 측정 신호 발생부의 플립 플럽들 각각에서 출력 신호의 반주기가 입력 신호에 대하여 2배씩 길어짐을 설명하기 위한 도면이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.

본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 의미뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 의미까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다, '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.

또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 단위 인버터 전파 지연 측정 회로는 논리 연산부(100), 중간 전파단(NMDL), 최종 전파단(NFDL), 제1 인버터 스트링(200), 제2 인버터 스트링(300), 루프 선택부(400) 및 측정 신호 발생부(500)를 구비한다.

상기 논리 연산부(100)는 테스트 신호(XTEST)와 순환 신호(XFDB)를 논리 연산하여 발진 신호(XOSC)를 발생한다. 바람직하기로는, 상기 논리 연산부(100)는 상기 테스트 신호(XTEST)와 상기 순환 신호(XFDB)를 반전 논리곱하여 상기 발진 신호(XOSC)를 발생하는 낸드 게이트(110)를 구비한다.

상기 중간 전파단(NMDL)은 중간 전파 신호(XMDL)를 제공하며, 상기 최종 전파단(NFDL)은 최종 전파 신호(XFDL)를 제공한다.

상기 제1 인버터 스트링(200)은 상기 발진 신호(XOSC)와 상기 중간 전파단(NMDL) 사이에 형성되며, 2*p(여기서, p는 1 이상의 자연수)개의 단위 인버터들(210<1> 내지 210<2p>)을 포함한다.

상기 제2 인버터 스트링(300)은 상기 중간 전파단(NMDL)과 상기 최종 전파단(NFDL) 사이에 형성되며, 2*q(여기서, q는 1 이상의 자연수)개의 단위 인버터들(210<1> 내지 210<2q>)을 포함한다.

상기 루프 선택부(400)는 루프 선택 신호(XSEL)의 논리 상태에 의존되어, 상기 중간 전파단(NMDL)을 통하여 제공되는 상기 중간 전파 신호(XMDL)와 상기 최종 전파단(NFDL)을 통하여 제공되는 상기 최종 전파 신호(XFDL) 중의 어느 하나를 상기 순환 신호(XFDB)로 제공한다.

도 2는 도 1의 루프 선택부(400)를 자세히 나타내는 도면이다. 도 2를 참조하면, 상기 루프 선택부(400)는 제1 전송 유닛(410) 및 제2 전송 유닛(420)를 구비한다.

상기 제1 전송 유닛(410)은 상기 루프 선택 신호(XSEL)의 "L"의 논리 상태에 따라, 상기 최종 전파 신호(XFDL)를 상기 순환 신호(XFDB)로 제공한다. 바람직하기로는, 상기 제1 전송 유닛(410)은 일단이 상기 순환 신호(XFDB)에 연결되고, 다른 일단은 상기 최종 전파 신호(XFDL)에 연결되며, 상기 루프 선택 신호(XSEL)의 "L"의 논리 상태에 따라 턴온되는 제1 전송 게이트(410)를 구비한다.

상기 제2 전송 유닛(420)은 상기 루프 선택 신호(XSEL)의 "H"의 논리 상태에 따라, 상기 중간 전파 신호(XMDL)를 상기 순환 신호(XFDB)로 제공한다. 바람직하기로는, 상기 제2 전송 유닛(420)은 일단이 상기 순환 신호(XFDB)에 연결되고, 다른 일단은 상기 중간 전파 신호(XMDL)에 연결되며, 상기 루프 선택 신호(XSEL)의 "H"의 논리 상태에 따라 턴온되는 제2 전송 게이트(420)를 구비한다.

상기 루프 선택부(400)에 의하여, 상기 상기 최종 전파 신호(XFDL)가 상기 순환 신호(XFDB)로 제공되는 경우에는, 상기 논리 연산부(100)의 낸드 게이트(110), 상기 제1 인버터 스트링(200), 상기 제2 인버퍼 스트링(300) 및 상기 제1 전송 게이트(410)를 경유하는 장주기 체인(LTC)이 형성된다.

이와 같이, 장주기 체인(LTC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<L>)는 (수학식 1)과 같다.

(수학식 1)

Tosc<L>=Tnan+Ttr<1>+(2*(p+q))*tPD

여기서, Tnan은 상기 낸드 게이트(110)의 전파 지연 시간이며, Ttr<1>은 상기 제1 전송 게이트(410)의 전파 지연 시간이며, tPD는 상기 제1 인버터 스트링(200) 및 상기 제2 인버퍼 스트링(300)의 단위 인버터들(210<1> 내지 210<2p> 및 310<1> 내지 310<2q>) 각각의 전파 지연 시간이다.

그리고, 상기 루프 선택부(400)에 의하여, 상기 상기 중간 전파 신호(XMDL)가 상기 순환 신호(XFDB)로 제공되는 경우에는, 상기 논리 연산부(100)의 낸드 게이트(110), 상기 제1 인버터 스트링(200) 및 상기 제2 전송 게이트(420)를 경유하는 단주기 체인(STC)이 형성된다.

이와 같이, 단주기 체인(STC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<S>)는 (수학식 2)와 같다.

(수학식 2)

Tosc<S>=Tnan+Ttr<2>+(2*p)*tPD

여기서, Ttr<2>는 상기 제2 전송 게이트(420)의 전파 지연 시간으로, Ttr<1>과 동일한 것으로 가정된다.

이때, 장주기 체인(LTC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<L>)와 상기 단주기 체인(STC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<S>)의 차이는 (수학식 3)과 같다.

(수학식 3)

Tosc<L>-Tosc<S>={Tnan+Ttr<1>+(2*(p+q))*tPD}-{Tnan+Ttr<2>+(2*p)*tPD}

=(2*q)*tPD

그러므로, 상기 제1 인버터 스트링(200) 및 상기 제2 인버퍼 스트링(300)의 단위 인버터들(210<1> 내지 210<2p> 및 310<1> 내지 310<2q>) 각각의 전파 지연 시간(tPD)은 (수학식 4)와 같다.

(수학식 4)

tPD=(Tosc<L>-Tosc<S>)/(2*q)

다시 기술하자면, 장주기 체인(LTC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<L>)와 상기 단주기 체인(STC)이 형성되는 경우의 상기 발진 신호(XOSC)의 반주기(Tosc<S>)를 측정함으로써, 단위 인버터들(210<1> 내지 210<2p> 및 310<1> 내지 310<2q>) 각각의 전파 지연 시간(tPD)은 연산될 수 있다.

한편, 상기 발진 신호(XOSC)의 반주기들(Tosc<L>, Tosc<S>)은 일반적으로 매우 짧은 주기이다. 이러한 짧은 주기를 용이하게 측정하기 위하여, 본 발명의 단위 인버터 전파 지연 측정 회로는 상기 측정 신호 발생부(500)를 더 구비한다.

다시 도 1을 참조하면, 상기 측정 신호 발생부(500)는 외부 측정 장치(DVET)에 의하여 주기가 측정될 수 있는 측정 신호(XMES)를 발생한다. 이때, 상기 측정 신호(XMES)의 주기는 상기 발진 신호(XOSC)의 주기에 의존된다.

상기 측정 신호 발생부(500)는 구체적으로 상기 발진 신호(XOSC)와 상기 측정 신호(XMES) 사이에 직렬로 형성되는 제1 내지 제n(여기서, n은 1 이상의 자연수) 플립 플럽(511<1> 내지 511<n>)을 포함하는 플립 플럽 스트링(510)을 구비한다.

여기서, 상기 제1 내지 제n 플립 플럽(511<1> 내지 511<n>) 각각은 자신의 입력 신호의 천이 단부에 응답하여 논리 상태가 천이되는 출력 신호를 발생한다. 이때, 상기 천이 단부는 상승 단부 및 하강 단부 중의 어느 하나이며, 본 실시예에서, 상기 천이 단부는 상승 단부이다.

또한, 본 실시예에서는, 맨 왼쪽에 도시되는 제1 플립 플럽(511<1>)의 입력 신호는 상기 발진 신호(XOSC)의 반전 신호이며, 제j(여기서, j는 2 이상 n 이하인 자연수) 플립 플럽(511<j>)들 각각은 자신의 왼쪽에 배치되는 제(j-1) 플립 플럽(511<j-1>)에서 출력되는 신호를 자신의 입력 신호로 한다.

그리고, 맨 오른쪽에 도시되는 제n 플립 플럽(511<n>)의 출력 신호는 상기 측정 신호(XMES)로서 측정 패드(PAD)에 제공된다. 이때, 상기 측정 패드(PAD)를 통해 제공되는 측정 신호(XMES)의 반주기는 상기 외부 측정 장치(DVET)에 의하여 측정될 수 있다.

다시 기술하자면, 상기와 같은 플립 플럽 스트링(510)에서, 상기 제1 내지 제n 플립 플럽(511<1> 내지 511<n>) 각각의 출력 신호의 주기는 입력 신호의 주기의 2배가 된다.

예를 들면, 도 3에 도시되는 바와 같이, 상기 제1 플립 플럽(511<1>)의 출력 신호(XFFU<1>)의 반주기는 상기 발진 신호(XOSC)의 반주기의 2배에 해당하며, 상기 제2 플립 플럽(511<2>)의 출력 신호(XFFU<2>)의 반주기는 상기 발진 신호(XOSC)의 반주기의 2의 2 거듭제곱(2⌒2)에 해당하며, 상기 제3 플립 플럽(511<3>)의 출력 신호(XFFU<3>)의 반주기는 상기 발진 신호(XOSC)의 반주기의 2의 3 거듭제곱(2⌒3)에 해당한다.

유사한 방법에 의하여, 상기 제n 플립 플럽(511<n>)의 출력 신호(XFFU<n>)인 상기 측정 신호(XMES)의 반주기(Tmes)는 상기 발진 신호(XOSC)의 반주기(Tosc)에 대하여, 2의n 거듭 제곱(2⌒n)에 해당된다.

즉, 상기 발진 신호(XOSC)의 반주기(Tosc)는 (수학식 5)와 같다.

(수학식 5)

Tosc=Tmes/(2⌒n)

즉, 상기와 같은 측정 신호 발생부(500)에 의하면, 상기 측정 신호(XMES)의 반주기(Tmes)가 측정됨으로써, 상대적으로 짧은 상기 발진 신호(XOSC)의 반주기(Tosc)가 용이하게 측정할 수 있게 된다.

결과적으로, 상기와 같은 본 발명의 단위 인버터 전파 지연 측정 회로에 의하면, '단위 인버터 전파 지연 시간'이 효과적으로 측정될 수 있다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로에 있어서,
테스트 신호와 순환 신호를 논리 연산하여 발진 신호를 발생하는 논리 연산부;
중간 전파 신호를 제공하는 중간 전파단;
최종 전파 신호를 제공하는 최종 전파단;
상기 발진 신호와 상기 중간 전파단 사이에 형성되는 제1 인버터 스트링으로서, 서로 직렬로 연결되는 2*p(여기서, p는 1 이상의 자연수)개의 단위 인버터들을 포함하는 상기 제1 인버터 스트링;
상기 중간 전파단과 상기 최종 전파단 사이에 형성되는 제2 인버터 스트링으로서, 서로 직렬로 연결되는 2*q(여기서, q는 1 이상의 자연수)개의 단위 인버터들을 포함하는 상기 제2 인버터 스트링;
루프 선택 신호의 논리 상태에 의존되어, 상기 중간 전파 신호 및 상기 최종 전파 신호 중의 어느 하나를 상기 순환 신호로 제공하는 루프 선택부; 및
외부 측정 장치에 의하여 반주기가 측정될 수 있는 측정 신호를 발생하는 측정 신호 발생부로서, 상기 측정 신호의 반주기는 상기 발진 신호의 반주기에 의존되는 상기 측정 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제1항에 있어서, 상기 논리 연산부는
상기 테스트 신호와 상기 순환 신호를 반전 논리곱하여 상기 발진 신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제1항에 있어서, 상기 루프 선택부는
상기 루프 선택 신호의 제1 논리 상태에 따라, 상기 최종 전파 신호를 상기 순환 신호로 제공하는 제1 전송 유닛; 및
상기 루프 선택 신호의 제2 논리 상태에 따라, 상기 중간 전파 신호를 상기 순환 신호로 제공하는 제2 전송 유닛으로서, 상기 제2 논리 상태는 상기 제1 논리 상태와 상반되는 논리 상태인 상기 제2 전송 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제3항에 있어서, 상기 제1 전송 유닛은
일접합이 상기 순환 신호에 연결되고, 다른 일접합은 상기 최종 전파 신호에 연결되며, 상기 루프 선택 신호의 제1 논리 상태에 따라 턴온되는 제1 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제4항에 있어서, 상기 제2 전송 유닛은
일접합이 상기 순환 신호에 연결되고, 다른 일접합은 상기 중간 전파 신호에 연결되며, 상기 루프 선택 신호의 제2 논리 상태에 따라 턴온되는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제1항에 있어서, 상기 측정 신호 발생부는
상기 발진 신호와 상기 측정 신호 사이에 직렬로 형성되는 제1 내지 제n(여기서, n은 1 이상의 자연수) 플립 플럽을 포함하는 플립 플럽 스트링을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.
제6항에 있어서, 상기 제1 내지 제n 플립 플럽 각각은
자신의 입력 신호의 천이 단부에 응답하여 논리 상태가 천이되는 자신의 출력 신호를 발생하며, 상기 천이 단부는 상승 단부 및 하강 단부 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 단위 인버터 전파 지연 측정 회로.