KR20230143237A - 표시 장치 - Google Patents

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KR20230143237A
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김상우
김현식
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 화소 구동 회로 및 제1 발광 소자를 포함하는 제1 화소, 제2 화소 구동 회로 및 제2 발광 소자를 포함하는 제2 화소, 센서 구동 회로 및 광감지 소자를 포함하는 센서, 제1 방향을 따라 연장하며 상기 제1 화소와 전기적으로 연결된 제1 데이터 라인, 상기 제1 방향을 따라 연장하며, 상기 제2 화소와 전기적으로 연결된 제2 데이터 라인, 및 상기 제1 방향을 따라 연장하며, 상기 센서와 전기적으로 연결된 리드아웃라인을 포함하고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 상이한 층 상에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 생체 정보 인식이 가능한 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 생체 정보를 감지하기 위한 기능을 함께 포함하고 있다. 생체 정보 인식 방식으로는 전극들 사이에 형성된 정전용량 변화를 감지하는 정전용량 방식, 광 센서를 이용하여 입사되는 광을 감지하는 광 방식, 압전체 등을 활용하여 진동을 감지하는 초음파 방식 등이 있다.
본 발명은 생체 정보 인식을 위한 센서의 센싱 성능이 개선된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 화소 구동 회로 및 제1 발광 소자를 포함하는 제1 화소, 제2 화소 구동 회로 및 제2 발광 소자를 포함하는 제2 화소, 센서 구동 회로 및 광감지 소자를 포함하는 센서, 제1 방향을 따라 연장하며 상기 제1 화소와 전기적으로 연결된 제1 데이터 라인, 상기 제1 방향을 따라 연장하며, 상기 제2 화소와 전기적으로 연결된 제2 데이터 라인, 및 상기 제1 방향을 따라 연장하며, 상기 센서와 전기적으로 연결된 리드아웃라인을 포함하고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 상이한 층 상에 배치될 수 있다.
상기 제1 화소 구동 회로, 상기 센서 구동 회로, 및 상기 제2 화소 구동 회로는 상기 제1 방향과 교차하는 제2 방향을 따라 배열될 수 있다.
상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 동일한 층 상에 배치되고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 상이한 층 상에 배치될 수 있다.
상기 제1 데이터 라인과 상기 리드아웃라인은 서로 동일한 층 상에 배치되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인 및 상기 리드아웃라인과 상이한 층 상에 배치될 수 있다.
평면 상에서 보았을 때, 상기 리드아웃라인은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치될 수 있다.
평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리는 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리보다 클 수 있다.
평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리와 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리는 서로 동일할 수 있다.
상기 제2 데이터 라인과 상기 리드아웃라인 사이에 배치된 유기층을 더 포함할 수 있다.
상기 제1 화소는 녹색 화소이고, 상기 제2 화소는 청색 화소 또는 적색 화소일 수 있다.
상기 센서 구동 회로는 리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터, 센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터, 및 상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함할 수 있다.
상기 리셋 트랜지스터는 산화물 반도체 트랜지스터일 수 있다.
상기 제1 화소 구동 회로는 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 제1 발광 소자 사이에 접속된 제1 트랜지스터, 상기 제1 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터, 제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스터, 및 제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 제1 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함할 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 산화물 반도체 트랜지스터일 수 있다.
상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 복수의 스캔 라인들을 더 포함하고, 상기 복수의 스캔 라인들은 상기 제1 화소 및 상기 제2 화소와 연결된 초기화 스캔 라인, 보상 스캔 라인, 기입 스캔 라인, 및 블랙 스캔 라인을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 배치되고, 복수의 화소들, 복수의 센서들, 상기 복수의 화소들에 전기적으로 연결된 복수의 스캔 라인들, 상기 복수의 화소들에 전기적으로 연결된 복수의 데이터 라인들, 및 상기 복수의 센서들에 전기적으로 연결된 복수의 리드아웃라인들을 포함하는 화소층을 포함하고, 상기 복수의 리드아웃라인들은 상기 복수의 데이터 라인들 중 적어도 일부와 상이한 층 상에 배치될 수 있다.
상기 복수의 리드아웃라인들은 리드아웃라인을 포함하고, 상기 복수의 데이터 라인들은 제1 데이터 라인 및 제2 데이터 라인을 포함하고, 평면 상에서 보았을 때, 상기 리드아웃라인은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되고, 평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리는 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리 이상일 수 있다.
상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 동일한 층 상에 배치되고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 상이한 층 상에 배치될 수 있다.
상기 제1 데이터 라인과 상기 리드아웃라인은 서로 동일한 층 상에 배치되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인 및 상기 리드아웃라인과 상이한 층 상에 배치될 수 있다.
상기 제2 데이터 라인과 상기 리드아웃라인 사이에 배치된 유기층을 더 포함할 수 있다.
상기 복수의 화소들은 복수의 녹색 화소들, 복수의 적색 화소들, 복수의 청색 화소들을 포함하고, 상기 제1 데이터 라인에는 상기 복수의 녹색 화소들이 연결되고, 상기 제2 데이터 라인에는 상기 복수의 적색 화소들 및 상기 복수의 청색 화소들이 연결될 수 있다.
상술한 바에 따르면, 평면 상에서 보았을 때, 두 개의 데이터 라인들 사이에 배치된 하나의 리드아웃라인은 두 개의 데이터 라인들 중 적어도 하나와 상이한 층 상에 배치될 수 있다. 이 경우, 리드아웃라인이 인접한 데이터 라인과 커플링되는 현상이 감소 또는 제거될 수 있다. 따라서, 데이터 라인에 인가되는 전압에 의해 리드아웃라인에 제공되는 감지 신호에 발생되는 노이즈가 감소될 수 있다. 그 결과, 지문 센싱 감도 및 지문 센싱 정확도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 4a는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도이다.
도 4b는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소 및 센서의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 14는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 15는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 16a는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도16b는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 17a는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 17b는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다.
도 18은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치(DD)의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(DD)의 상면은 표시면(IS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시 장치(DD)에서 생성된 영상들(IM)은 표시면(IS)을 통해 사용자에게 제공될 수 있다. 이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직한 법선 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다. 즉, 평면은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 면과 나란할 수 있다.
표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손(US_F) 등 신체의 일부에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다. 외부 입력은 별도의 장치, 예를 들어, 액티브 펜 또는 디지타이저 펜에 의해 제공될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 사용자의 생체 정보를 감지할 수 있다. 표시 장치(DD)의 표시면(IS)에는 사용자의 생체 정보를 감지할 수 있는 생체 정보 감지 영역이 제공될 수 있다. 생체 정보 감지 영역은 투과 영역(TA)의 전체 영역에 제공되거나, 투과 영역(TA)의 일부 영역에 제공될 수 있다. 도 1에서는 투과 영역(TA)의 전체가 생체 정보 감지 영역으로 활용되는 것을 도시하였으나, 본 발명은 이에 한정되지 않으며, 생체 정보 감지 영역이 투과 영역(TA)의 일부분에 제공될 수도 있다.
표시 장치(DD)의 외관은 윈도우(WM)와 하우징(EDC)에 의해 구성될 수 있다. 예를 들어, 윈도우(WM)와 하우징(EDC)은 서로 결합될 수 있고, 그 내부에 표시 장치(DD)의 다른 구성 요소들, 예를 들어, 표시 모듈(DM)이 수용될 수 있다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
하우징(EDC)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(EDC)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(EDC)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 도시되지 않았으나, 표시 모듈(DM)과 하우징(EDC) 사이에는 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 배터리 모듈 등이 배치될 수 있다.
표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 반사 방지층(CFL)을 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
표시 패널(DP)은 베이스층(BL), 화소층(PXL) 및 봉지층(TFE)을 포함한다. 본 발명에 따른 표시 패널(DP)은 플렉서블(flexible) 표시 패널일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 폴딩축을 기준으로 폴딩되는 폴더블(foldable) 표시 패널 또는 리지드(rigid) 표시 패널일 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
화소층(PXL)은 베이스층(BL) 상에 배치된다. 화소층(PXL)은 회로층(DP_CL) 및 소자층(DP_ED)을 포함할 수 있다. 회로층(DP_CL)은 베이스층(BL)과 소자층(DP_ED) 사이에 배치된다.
회로층(DP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(DP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다. 외부 정보는 생체 정보일 수 있다. 본 발명의 일 예로, 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 회로층(DP_CL)은 화소 구동 회로 및/또는 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(DP_ED)은 화소들 각각에 포함된 발광 소자 및 센서들 각각에 포함된 광감지 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지 소자는 포토 다이오드일 수 있다. 광감지 소자는 사용자의 지문에 의해 반사된 광을 감지 또는 광에 반응하는 센서일 수 있다. 회로층(DP_CL) 및 소자층(DP_ED)에 대해서는 이후 도 7, 도 8a 및 도 8b를 참조하여 구체적으로 설명하기로 한다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다.
표시 패널(DP) 상에 입력 감지층(ISL)이 형성될 수 있다. 입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지층(ISL)은 연속 공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 감지층(ISL)이 표시 패널(DP) 상에 직접 배치되는 경우, 접착필름이 입력 감지층(ISL)과 봉지층(TFE) 사이에 배치되지 않는다. 대안적으로 입력 감지층(ISL)과 표시 패널(DP) 사이에 접착필름이 배치될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 접착필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
입력 감지층(ISL)은 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지층(ISL)은 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지층(ISL)으로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
반사 방지층(CFL)은 입력 감지층(ISL) 위에 배치될 수 있다. 반사 방지층(CFL)은 표시 장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(CFL)은 연속된 공정을 통해 입력 감지층(ISL) 위에 형성될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 반사 방지층(CFL)은 표시 패널(DP)과 입력 감지층(ISL) 사이에 배치될 수도 있다. 반사 방지층(CFL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시 패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(CFL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 반사 방지층(CFL)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치(DD)의 블럭도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 스캔 드라이버(300), 발광 드라이버(350), 전압 발생기(400) 및 리드 아웃 회로(500)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS) 및 제4 제어 신호(RCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 스캔 라인들로 스캔 신호들을 출력할 수 있다.
전압 발생기(400)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(400)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 제2 초기화 전압(VINT2), 및 리셋 전압(Vrst)을 발생한다.
표시 패널(DP)은 투과 영역(TA, 도 1 참조)에 대응하는 표시 영역(DA) 및 베젤 영역(BZA, 도 1 참조)에 대응하는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA)에 배치되는 복수의 화소들(PX) 및 표시 영역(DA)에 배치되는 복수의 센서들(FX)을 포함할 수 있다. 본 발명의 일 예로, 복수의 센서들(FX) 각각은 서로 인접하는 두 개의 화소(PX) 사이에 배치될 수 있다. 복수의 화소들(PX) 및 복수의 센서들(FX)은 제1 및 제2 방향들(DR1, DR2) 상에서 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 복수의 센서들(FX) 중 제1 방향(DR1) 상에서 서로 인접한 두 개의 센서(FX) 사이에는 두 개 이상의 화소(PX)가 배치되거나, 복수의 센서들(FX) 중 제2 방향(DR2) 상에서 서로 인접한 두 개의 센서(FX) 사이에는 두 개 이상의 화소(PX)가 배치될 수 있다.
표시 패널(DP)은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 블랙 스캔 라인들(SBL1-SBLn), 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 리드아웃라인들(RL1-RLh)을 더 포함한다.
초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 블랙 스캔 라인들(SBL1-SBLn) 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 연장된다. 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 블랙 스캔 라인들(SBL1-SBLn) 및 발광 제어 라인들(EML1-EMLn)은 제1 방향(DR1)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm) 및 리드아웃라인들(RL1-RLh)은 제1 방향(DR1)로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 블랙 스캔 라인들(SBL1-SBLn), 발광 제어 라인들(EML1-EMLn), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 예를 들어, 복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 그러나, 각 화소(PX)에 연결되는 스캔 라인의 개수는 이에 한정되지 않으며, 변경될 수 있다.
복수의 센서들(FX)은 기입 스캔 라인들(SWL1-SWLn) 및 리드아웃라인들(RL1-RLh)에 각각 전기적으로 연결된다. 하나의 센서(FX)는 하나의 스캔 라인에 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 각 센서(FX)에 연결되는 스캔 라인의 개수는 가변될 수 있다. 본 발명의 일 예로, 리드아웃라인들(RL1-RLh)의 개수는 데이터 라인들(DL1-DLm)의 개수의 1/2에 해당할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 대안적으로, 리드아웃라인들(RL1-RLh)의 개수는 데이터 라인들(DL1-DLm)의 개수의 1/4 또는 1/8 등에 해당할 수 있다.
스캔 드라이버(300)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 다만 이에 특별히 제한되지 않는다. 예를 들어, 스캔 드라이버(300)의 적어도 일부는 표시 영역(DA)에 배치될 수도 있다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 초기화 스캔 라인들(SIL1-SILn)로 초기화 스캔 신호들을 출력하고, 보상 스캔 라인들(SCL1-SCLn)로 보상 스캔 신호들을 출력한다. 또한, 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 기입 스캔 라인들(SWL1-SWLn)로 기입 스캔 신호들을 출력하고, 블랙 스캔 라인들(SBL1-SBLn)로 블랙 스캔 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)는 제1 및 제2 스캔 드라이버를 포함할 수 있다. 제1 스캔 드라이버는 초기화 스캔 신호들 및 보상 스캔 신호들을 출력할 수 있고, 제2 스캔 드라이버는 기입 스캔 신호들 및 블랙 스캔 신호들을 출력할 수 있다.
발광 드라이버(350)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 발광 드라이버(350)는 구동 컨트롤러(100)로부터 제2 제어 신호(ECS)를 수신한다. 발광 드라이버(350)는 제2 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)가 발광 제어 라인들(EML1-EMLn)에 연결될 수 있다. 이 경우, 발광 드라이버(350)는 생략되고, 스캔 드라이버(300)가 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다.
리드 아웃 회로(500)는 구동 컨트롤러(100)로부터 제4 제어 신호(RCS)를 수신한다. 리드 아웃 회로(500)는 제4 제어 신호(RCS)에 응답해서, 리드아웃라인들(RL1-RLh)로부터 감지 신호들을 수신할 수 있다. 리드 아웃 회로(500)는 리드아웃라인들(RL1-RLh)로부터 수신된 감지 신호들을 가공하고, 가공된 감지 신호들(S_FS)을 구동 컨트롤러(100)로 제공할 수 있다. 구동 컨트롤러(100)는 감지 신호들(S_FS)에 근거하여 생체 정보를 인식할 수 있다.
도 4a는 본 발명의 실시예들에 따른 표시 패널(DP)의 일부 영역을 확대한 평면도이다.
도 4a를 참조하면, 표시 패널(DP)은 복수의 화소들(PXR, PXG1, PXG2, PXB) 및 복수의 센서들(FX)을 포함한다.
복수의 화소들(PXR, PXG1, PXG2, PXB)은 복수의 기준 화소 유닛(RPU)으로 그룹지어 질 수 있다. 본 발명의 일 예로, 각 기준 화소 유닛(RPU)은 2개의 제1 화소들(PXG1, PXG2)(이하, 제1 및 제2 녹색 화소), 제2 화소(PXR)(이하, 적색 화소), 및 제3 화소(PXB)(이하, 청색 화소)를 포함할 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 포함되는 화소의 개수는 이에 한정되지 않는다. 대안적으로, 각 기준 화소 유닛(RPU)은 3개의 화소, 즉 제1 녹색 화소(PXG1)(또는 제2 녹색 화소(PXG2)), 적색 화소(PXR), 및 청색 화소(PXB)를 포함할 수 있다.
제1 및 제2 녹색 화소들(PXG1, PXG2)은 제1 발광 소자들(ED_G1, ED_G2)(이하, 제1 및 제2 녹색 발광 소자)을 각각 포함하고, 적색 화소(PXR)는 제2 발광 소자(ED_R)(이하, 적색 발광 소자)를 포함하며, 청색 화소(PXB)는 제3 발광 소자(ED_B)(이하, 청색 발광 소자)를 포함한다. 본 발명의 일 예로, 제1 및 제2 녹색 발광 소자(ED_G1, ED_G2) 각각은 제1 컬러광(예를 들면, 녹색광)을 출력하고, 적색 발광 소자(ED_R)는 제1 컬러광과 다른 제2 컬러광(예를 들면, 적색광)을 출력하며, 청색 발광 소자(ED_B)는 제1 및 제2 컬러광과 다른 제3 컬러광(예를 들면, 청색광)을 출력한다. 제1 녹색 발광 소자(ED_G1)로부터 출력된 녹색광은 제2 녹색 발광 소자(ED_G2)로부터 출력된 녹색광과 동일한 파장대를 가질 수 있다.
제1 및 제2 방향들(DR1, DR2) 상에서, 적색 발광 소자들(ED_R) 및 청색 발광 소자들(ED_B)은 서로 교대로 반복되어 배치될 수 있다. 제1 및 제2 녹색 발광 소자들(ED_G1, ED_G2)은 제1 방향(DR1) 상에서 서로 교대로 반복되어 배치되고, 제2 방향(DR2) 상에서 서로 교대로 반복되어 배치된다. 제1 및 제2 녹색 발광 소자들(ED_G1, ED_G2)은 제1 및 제2 방향(DR1, DR2) 상에서, 적색 발광 소자들(ED_R) 및 청색 발광 소자들(ED_B)과 서로 다른 행 및 서로 다른 열에 배치될 수 있다.
본 발명의 일 예로, 적색 발광 소자(ED_R)는 제1 및 제2 녹색 발광 소자(ED_G1, ED_G2)보다 큰 크기를 가질 수 있다. 또한, 청색 발광 소자(ED_B)는 적색 발광 소자(ED_R)보다 크거나 동일한 크기를 가질 수 있다. 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 각각의 크기는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)은 서로 동일한 크기를 가질 수도 있다.
제1 녹색 발광 소자(ED_G1)는 제1 녹색 화소 구동 회로(G1_PD)에 전기적으로 연결된다. 구체적으로, 제1 녹색 발광 소자(ED_G1)는 제1 녹색 애노드(G1_AE) 및 제1 녹색 발광층(G1_EL)을 포함하고, 제1 녹색 애노드(G1_AE)는 제1 녹색 화소 구동 회로(G1_PD)와 콘택홀을 통해 접속된다. 제2 녹색 발광 소자(ED_G2)는 제2 녹색 화소 구동 회로(G2_PD)에 전기적으로 연결된다. 구체적으로, 제2 녹색 발광 소자(ED_G2)는 제2 녹색 애노드(G2_AE) 및 제2 녹색 발광층(G2_EL)을 포함하고, 제2 녹색 애노드(G2_AE)는 제2 녹색 화소 구동 회로(G2_PD)와 콘택홀을 통해 접속된다.
제1 녹색 발광층(G1_EL)과 제2 녹색 발광층(G2_EL)은 서로 동일한 크기를 가질 수 있다. 제1 녹색 발광층(G1_EL)과 제2 녹색 발광층(G2_EL)은 서로 같거나 다른 형상을 가질 수 있다. 본 발명의 일 예로, 제1 녹색 발광층(G1_EL)과 제2 녹색 발광층(G2_EL)은 동일 평면 상에서 서로 다른 형상을 갖는다. 제1 녹색 애노드(G1_AE)와 제2 녹색 애노드(G2_AE)는 서로 다른 크기 및 서로 다른 형상을 가질 수 있다.
적색 발광 소자(ED_R)는 적색 화소 구동 회로(R_PD)에 전기적으로 연결된다. 구체적으로, 적색 발광 소자(ED_R)는 적색 애노드(R_AE) 및 적색 발광층(R_EL)을 포함하고, 적색 애노드(R_AE)는 적색 화소 구동 회로(R_PD)와 콘택홀을 통해 접속된다. 청색 발광 소자(ED_B)는 청색 화소 구동 회로(B_PD)에 전기적으로 연결된다. 구체적으로, 청색 발광 소자(ED_B)는 청색 애노드(B_AE) 및 청색 발광층(B_EL)을 포함하고, 청색 애노드(B_AE)는 청색 화소 구동 회로(B_PD)와 콘택홀을 통해 접속된다.
센서들(FX) 각각은 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 적어도 하나의 광감지 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지부(LSU)는 k개의 광감지 소자를 포함하고, k개의 광감지 소자 중 하나가 센서 구동 회로에 접속된다. 여기서, k는 2 이상의 자연수일 수 있다. 도 4a에서는 k가 2인 경우를 도시하였다. k가 2인 경우, 광감지부(LSU)는 두 개의 광감지 소자(이하, 제1 및 제2 광감지 소자들(OPD1, OPD2)이라 지칭함)를 포함한다. 본 발명의 일 예로, 두 개의 광감지 소자(즉, 제1 및 제2 광감지 소자들(OPD1, OPD2))가 하나의 기준 화소 유닛(RPU)에 대응하여 배치될 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 대응하여 배치되는 광감지 소자의 개수는 이에 한정되지 않는다. 예를 들어, 각 기준 화소 유닛(RPU)에 하나의 광감지 소자가 대응하여 배치될 수도 있다.
제1 및 제2 광감지 소자들(OPD1, OPD2) 각각은 제2 방향(DR2) 상에서 적색 및 청색 발광 소자들(ED_R, ED_B) 사이에 배치된다. 제1 및 제2 광감지 소자들(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 제1 녹색 발광 소자(ED_G1) 또는 제2 녹색 발광 소자(ED_G2)에 인접하여 배치될 수 있다. 첫번째 기준 화소 유닛 행에서, 제1 광감지 소자(OPD1)와 제1 녹색 발광 소자(ED_G1)는 제1 방향(DR1)으로 서로 인접하고, 제2 광감지 소자(OPD2)와 제2 녹색 발광 소자(ED_G2)는 제1 방향(DR1)으로 서로 인접한다. 두번째 기준 화소 유닛 행에서, 제1 광감지 소자(OPD1)와 제2 녹색 발광 소자(ED_G2)는 제1 방향(DR1)으로 서로 인접하고, 제2 광감지 소자(OPD2)와 제1 녹색 발광 소자(ED_G1)는 제1 방향(DR1)으로 서로 인접한다. 본 발명의 일 예로, 제1 및 제2 광감지 소자들(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 서로 인접한 제1 및 제2 녹색 발광 소자들(ED_G1, ED_G2) 사이에 배치된다.
센서 구동 회로(O_SD)는 제1 및 제2 광감지 소자들(OPD1, OPD2) 중 하나(예를 들어, 제1 광감지 소자(OPD1))에 접속된다. 센서 구동 회로(O_SD)는 제1 방향(DR1) 상에서 적색 및 청색 화소 구동 회로들(R_PD, B_PD)과 동일한 길이를 가질 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 광감지 소자들(OPD1, OPD2) 중 하나(예를 들어, 제1 광감지 소자(OPD1))와 중첩할 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 녹색 발광 소자들(ED_G1, ED_G2) 중 하나(예를 들어, 제1 녹색 발광 소자(ED_G1))와 중첩할 수 있다.
제1 광감지 소자(OPD1)는 제1 애노드(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 광감지 소자(OPD2)는 제2 애노드(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제1 애노드(O_AE1)는 센서 구동 회로(O_SD)와 콘택홀을 통해 직접 접속된다.
센서들(FX) 각각은 제1 및 제2 광감지 소자들(OPD1, OPD2)을 전기적으로 연결시키는 라우팅 배선(RW)을 더 포함할 수 있다. 라우팅 배선(RW)은 제1 애노드(O_AE1) 및 제2 애노드(O_AE2)에 전기적으로 연결된다. 본 발명의 일 예로, 라우팅 배선(RW)은 제1 애노드(O_AE1) 및 제2 애노드(O_AE2)에 일체로 형성될 수 있다.
라우팅 배선(RW), 제1 애노드(O_AE1) 및 제2 애노드(O_AE2)는 애노드들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 라우팅 배선(RW), 제1 애노드(O_AE1) 및 제2 애노드(O_AE2)는 애노드들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
라우팅 배선들(RW)에 의해 제1 및 제2 광감지 소자들(OPD1, OPD2)은 센서 구동 회로(O_SD)에 병렬 연결될 수 있다. 따라서, 제1 및 제2 광감지 소자들(OPD1, OPD2)은 센서 구동 회로(O_SD)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다.
도 4b는 본 발명의 실시예들에 따른 표시 패널(DP)의 일부 영역을 확대한 평면도이다.
도 4b와 같이 k가 4인 경우, 광감지부(LSUa)는 4 개의 광감지 소자들(이하, 제1 내지 제4 광감지 소자들(OPD1, OPD2, OPD3, OPD4)이라 지칭함)를 포함할 수 있다. 제1 내지 제4 광감지 소자들(OPD1, OPD2, OPD3, OPD4) 중 하나(예를 들어, 제3 광감지 소자(OPD3))가 센서 구동 회로(O_SDa)에 접속된다.
센서들(FX) 각각은 제1 내지 제4 광감지 소자(OPD1, OPD2, OPD3, OPD4)를 전기적으로 연결시키는 3개의 라우팅 배선들(이하, 제1 내지 제3 라우팅 배선들(RW1, RW2, RW3)이라 지칭함)을 더 포함할 수 있다. 제1 라우팅 배선(RW1)은 4개의 광감지 소자들(OPD1, OPD2, OPD3, OPD4) 중 제1 방향(DR1)으로 인접한 두 개의 광감지 소자들(즉, 제1 및 제3 광감지 소자들(OPD1, OPD3))을 전기적으로 연결한다. 제2 라우팅 배선(RW2)은 4개의 광감지 소자들(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 광감지 소자들(즉, 제1 및 제2 광감지 소자들(OPD1, OPD2))을 전기적으로 연결한다. 제3 라우팅 배선(RW3)은 4개의 광감지 소자들(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 광감지 소자들(즉, 제3 및 제4 광감지 소자들(OPD3, OPD4))을 전기적으로 연결한다.
제1 광감지 소자(OPD1)는 제1 애노드(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 광감지 소자(OPD2)는 제2 애노드(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제3 광감지 소자(OPD3)는 제3 애노드(O_AE3) 및 제3 광전 변환층(O_RL3)을 포함하고, 제4 광감지 소자(OPD4)는 제4 애노드(O_AE4) 및 제4 광전 변환층(O_RL4)을 포함한다. 제3 애노드(O_AE3)는 센서 구동 회로(O_SDa)와 콘택홀을 통해 직접 접속된다. 센서 구동 회로(O_SDa)는 제1 방향(DR1) 상에서 적색 및 청색 화소 구동 회로들(R_PD, B_PD)보다 큰 길이를 가질 수 있다. 따라서, 센서 구동 회로(O_SDa)는 평면 상에서 제1 내지 제4 광감지 소자들(OPD1-OPD4) 중 두 개(예를 들어, 제1 및 제3 광감지 소자들(OPD1, OPD3))과 중첩하여 배치될 수 있다. 센서 구동 회로(O_SDa)는 평면 상에서 두 개의 녹색 발광 소자들(예를 들어, 제1 및 제2 녹색 발광 소자들(ED_G1, ED_G2))과 중첩할 수 있다.
제1 라우팅 배선(RW1)은 제1 애노드(O_AE1) 및 제3 애노드(O_AE3)에 전기적으로 연결되고, 제2 라우팅 배선(RW2)은 제1 애노드(O_AE1) 및 제2 애노드(O_AE2)에 전기적으로 연결된다. 제3 라우팅 배선(RW3)은 제3 애노드(O_AE3) 및 제4 애노드(O_AE4)에 전기적으로 연결된다. 본 발명의 일 예로, 제1 내지 제3 라우팅 배선(RW1-RW3)은 제1 내지 제4 애노드(O_AE1-O_AE4)에 일체로 형성될 수 있다.
제1 내지 제3 라우팅 배선들(RW1, RW2, RW3), 제1 내지 제4 애노드들(O_AE1-O_AE4)은 애노드들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 제1 내지 제3 라우팅 배선들(RW1, RW2, RW3), 제1 내지 제4 애노드(O_AE1-O_AE4)는 애노드들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
제1 내지 제3 라우팅 배선들(RW1, RW2, RW3)에 의해 제1 내지 제4 광감지 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 병렬 연결될 수 있다. 따라서, 제1 내지 제4 광감지 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다.
도 4a 및 도 4b를 참조하면, 센서 구동 회로(O_SD, O_SDa)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)는 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 드라이버(300, 도 3 참조)는 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 평면도이다.
도 5를 참조하면, 제1 데이터 라인(DL-G), 제2 데이터 라인(DL-RB), 리드아웃라인(RL), 제1 데이터 라인(DL-G)에 연결된 제1 화소들(PXG1, PXG2), 제2 데이터 라인(DL-RB)에 연결된 제2 화소(PXR) 및 제3 화소(PXB), 리드아웃라인(RL)에 연결된 센서들(FX)이 예시적으로 도시되었다.
리드아웃라인(RL)은 제1 데이터 라인(DL-G)과 제2 데이터 라인(DL-RB) 사이에 배치될 수 있으며, 제1 데이터 라인(DL-G), 제2 데이터 라인(DL-RB), 및 리드아웃라인(RL) 각각은 제1 방향(DR1)으로 연장할 수 있다.
리드아웃라인(RL)은 제1 데이터 라인(DL-G)과 제2 데이터 라인(DL-RB) 중 적어도 어느 하나와 상이한 층 상에 배치될 수 있다. 이 경우, 리드아웃라인(RL)이 인접한 데이터 라인, 예를 들어, 제2 데이터 라인(DL-RB)과 커플링되는 현상이 감소 또는 제거될 수 있다. 따라서, 제2 데이터 라인(RL-RB)에 인가되는 전압에 의해 리드아웃라인(RL)에 제공되는 감지 신호에 발생되는 노이즈가 감소될 수 있다. 그 결과, 지문 센싱 감도 및 지문 센싱 정확도가 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소 및 센서의 등가 회로도이다.
도 6에는 복수의 화소들(PX) 중 하나의 화소(예를 들어, 적색 화소(PXR))의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 적색 화소(PXR)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다. 또한, 도 6에는 도 3에 도시된 복수의 센서들(FX) 중 하나의 센서(FX)의 등가 회로도가 예시적으로 도시된다. 복수의 센서들(FX) 각각은 동일한 회로 구조를 가지므로, 상기 센서(FX)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다.
도 3 및 도 6을 참조하면, 적색 화소(PXR)는 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(SIL1-SILn) 중 j번째 초기화 스캔 라인(SILj), 보상 스캔 라인들(SCL1-SCLn) 중 j번째 보상 스캔 라인(SCLj), 기입 스캔 라인들(SWL1-SWLn) 중 j번째 기입 스캔 라인(SWLj), 블랙 스캔 라인들(SBL1-SBLn) 중 j번째 블랙 스캔 라인(SBLj), 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된다.
적색 화소(PXR)는 적색 발광 소자(ED_R) 및 적색 화소 구동 회로(R_PD)를 포함한다. 적색 발광 소자(ED_R)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 적색 발광 소자(ED_R)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
적색 화소 구동 회로(R_PD)는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2), 그리고 하나의 커패시터(Cst)를 포함한다.
제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터이고, 제1, 제2, 제5 트랜지스터들(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)은 LTPS 트랜지스터일 수 있다.
구체적으로, 표시 장치(DD, 도 1 참조)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 구동 게이트 전극과 연결되는 제3 트랜지스터(T3), 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5 트랜지스터(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2)는 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터(T3, T4)는 N-타입 트랜지스터일 수 있다.
본 발명에 따른 적색 화소 구동 회로(R_PD)의 구성은 도 6에 도시된 실시예에 제한되지 않는다. 도 6에 도시된 적색 화소 구동 회로(R_PD)는 하나의 예시에 불과하고 적색 화소 구동 회로(R_PD)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
j번째 초기화 스캔 라인(SILj), j번째 보상 스캔 라인(SCLj), j번째 기입 스캔 라인(SWLj), j번째 블랙 스캔 라인(SBLj) 및 j번째 발광 제어 라인(EMLj)은 각각 j번째 초기화 스캔 신호(SIj), j번째 보상 스캔 신호(SCj), j번째 기입 스캔 신호(SWj), j번째 블랙 스캔 신호(SBj) 및 j번째 발광 제어 신호(EMj)를 적색 화소(PXR)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 적색 화소(PXR)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 3 참조)에 입력되는 영상 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 적색 화소(PXR)로 각각 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 적색 화소(PXR)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 적색 발광 소자(ED_R) 사이에 접속된다. 제1 트랜지스터(T1)는 제1 발광 제어 트랜지스터(ET1)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)를 경유하여 적색 발광 소자(ED_R)의 적색 애노드(R_AE, 도 4a 참조)와 연결된 제2 전극, 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 적색 발광 소자(ED_R)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(SWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(SWLj)을 통해 전달받은 기입 스캔 신호(SWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(SCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(SCLj)을 통해 전달받은 j번째 보상 스캔 신호(SCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(SILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(SILj)을 통해 전달받은 j번째 초기화 스캔 신호(SIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제1 발광 제어 트랜지스터(ET1)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제2 발광 제어 트랜지스터(ET2)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 적색 발광 소자(ED_R)의 적색 애노드(R_AE, 도 4a 참조)에 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)은 j번째 발광 제어 라인(EMLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제1 발광 제어 트랜지스터(ET1)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 적색 발광 소자(ED_R)에 전달될 수 있다.
제5 트랜지스터(T5)는 제2 초기화 전압(VINT2)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)의 제2 전극과 연결된 제2 전극 및 블랙 스캔 라인(SBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 초기화 전압(VINT2)은 제1 초기화 전압(VINT1)보다 낮거나 같은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 초기화 전압(VINT1, VINT2) 각각은 -3.5V의 전압을 가질 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 적색 발광 소자(ED_R)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제1 구동 전압(ELVDD)은 4.6V, 제2 구동 전압(ELVSS)은 -2.5V일 수 있다.
센서(FX)는 리드아웃라인들(RL1-RLh) 중 d번째 리드아웃라인(RLd), j번째 기입 스캔 라인(SWLj), 및 리셋 제어 라인(RCL)에 접속된다.
센서(FX)는 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 서로 병렬 연결된 k개의 광감지 소자를 포함할 수 있다. k가 2인 경우, 제1 및 제2 광감지 소자들(OPD1, OPD2)은 서로 병렬 연결될 수 있다. 제1 및 제2 광감지 소자들(OPD1, OPD2) 각각은 포토 다이오드일 수 있다. 본 발명의 일 예로, 제1 및 제2 광감지 소자들(OPD1, OPD2) 각각은 광전 변환층으로 유기 물질을 포함하는 유기 포토 다이오드일 수 있다. 제1 및 제2 광감지 소자들(OPD1, OPD2)의 제1 및 제2 애노드들(O_AE1, O_AE2, 도 4a 참조)은 제1 센싱 노드(SN1)에 연결되고, 제1 및 제2 캐소드들은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. k가 4인 경우, 제1 내지 제4 광감지 소자(OPD1-OPD4, 도 4b 참조)는 서로 병렬 연결될 수 있다.
센서 구동 회로(O_SD)는 3개의 트랜지스터들(ST1, ST2, ST3)을 포함한다. 3개의 트랜지스터들(ST1, ST2, ST3)은 각각 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 적어도 하나는 산화물 반도체 트랜지스터일 수 있다. 본 발명의 일 예로, 리셋 트랜지스터(ST1)는 산화물 반도체 트랜지스터이고, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 LTPS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 적어도 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)가 산화물 반도체 트랜지스터일 수 있고, 증폭 트랜지스터(ST2)가 LTPS 트랜지스터일 수 있다.
또한, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 P-타입 트랜지스터일 수 있고, 리셋 트랜지스터(ST1)는 N-타입 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
본 발명에 따른 센서 구동 회로(O_SD)의 회로 구성은 도 6에 제한되지 않는다. 도 6에 도시된 센서 구동 회로(O_SD)는 하나의 예시에 불과하고 센서 구동 회로(O_SD)의 구성은 변형되어 실시될 수 있다.
리셋 트랜지스터(ST1)는 제3 초기화 전압 라인(VL5)에 연결되어 리셋 전압(Vrst)을 수신하는 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극 및 리셋 제어 신호(RST)를 수신하는 제3 전극을 포함한다. 리셋 트랜지스터(ST1)는 리셋 제어 신호(RST)에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 전압(Vrst)으로 리셋시킬 수 있다. 리셋 제어 신호(RST)는 리셋 제어 라인(RCL)을 통해 제공되는 신호일 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 대안적으로, 리셋 제어 신호(RST)는 j번째 보상 스캔 라인(SCLj)을 통해 공급되는 j번째 보상 스캔 신호(SCj)일 수 있다. 즉, 리셋 트랜지스터(ST1)는 j번째 보상 스캔 라인(SCLj)으로부터 공급된 j번째 보상 스캔 신호(SCj)를 리셋 제어 신호(RST)로써 수신할 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 적어도 리셋 제어 신호(RST)의 활성화 구간 동안 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다. 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨로 유지되는 DC 전압일 수 있다. 예를 들어, 리셋 전압(Vrst)은 -4.5V일 수 있다.
증폭 트랜지스터(ST2)는 센싱 구동 전압(Vcom)을 수신하는 제1 전극, 제2 센싱 노드(SN2)와 연결된 제2 전극 및 제1 센싱 노드(SN1)와 연결된 제3 전극을 포함한다. 증폭 트랜지스터(ST2)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 제2 센싱 노드(SN2)로 센싱 구동 전압(Vcom)을 인가할 수 있다. 본 발명의 일 예로, 센싱 구동 전압(Vcom)은 제1 구동 전압(ELVDD), 제1 및 제2 초기화 전압(VINT1, VINT2) 중 하나일 수 있다. 센싱 구동 전압(Vcom)이 제1 구동 전압(ELVDD)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 구동 전압 라인(VL1)에 전기적으로 연결될 수 있다. 센싱 구동 전압(Vcom)이 제1 초기화 전압(VINT1)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 초기화 전압 라인(VL3)에 전기적으로 연결될 수 있고, 센싱 구동 전압(Vcom)이 제2 초기화 전압(VINT2)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제2 초기화 전압 라인(VL4)에 전기적으로 연결될 수 있다.
출력 트랜지스터(ST3)는 제2 센싱 노드(SN2)와 연결된 제1 전극, d번째 리드아웃라인(RLd)과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함한다. 출력 트랜지스터(ST3)는 출력 제어 신호에 응답해서 감지 신호(FSi)를 d번째 리드아웃라인(RLd)으로 전달할 수 있다. 출력 제어 신호는 j번째 기입 스캔 라인(SWLj)을 통해 공급되는 j번째 기입 스캔 신호(SWj)일 수 있다. 즉, 출력 트랜지스터(ST3)는 기입 스캔 라인(SWLj)으로부터 공급된 j번째 기입 스캔 신호(SWj)를 출력 제어 신호로써 수신할 수 있다.
센서(FX)의 광감지부(LSU)는 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)의 발광 구간동안 광에 노출될 수 있다. 상기 광은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 중 어느 하나로부터 출력된 광일 수 있다.
만일 사용자의 손(US_F, 도 1 참조)이 표시면을 터치하면, 제1 및 제2 광감지 소자(OPD1, OPD2)는 지문의 융선(ridge) 또는 융선 사이의 골(valley)에 의해 반사된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
증폭 트랜지스터(ST2)는 제3 전극으로 입력되는 제1 센싱 노드(SN1)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 증폭기(source follower amplifier)일 수 있다.
출력 트랜지스터(ST3)에는 j번째 기입 스캔 라인(SWLj)을 통해 로우 레벨의 j번째 기입 스캔 신호(SWj)가 공급된다. 로우 레벨의 j번째 기입 스캔 신호(SWj)에 대응하여 출력 트랜지스터(ST3)가 턴 온 되면, 증폭 트랜지스터(ST2)를 통해 흐르는 전류에 대응하는 감지 신호(FSd)가 d번째 리드아웃라인(RLd)으로 출력될 수 있다.
리셋 제어 라인(RCL)을 통해 하이 레벨의 리셋 제어 신호(RST)가 공급되면 리셋 트랜지스터(ST1)가 턴 온 된다. 리셋 구간은 리셋 제어 라인(RCL)의 활성화 구간(즉, 하이 레벨 구간)으로 정의될 수 있다. 대안적으로, 리셋 트랜지스터(ST1)가 PMOS 트랜지스터로 이루어질 경우, 리셋 구간동안 로우 레벨의 리셋 제어 신호(RST)가 리셋 제어 라인(RCL)으로 공급될 수 있다. 리셋 구간동안 제1 센싱 노드(SN1)는 리셋 전압(Vrst)에 대응하는 전위로 리셋될 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가지 가질 수 있다.
다음, 리셋 구간이 종료되면, 광감지부(LSU)는 수신된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 8a 및 도 8b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도들이다.
도 7을 참조하면, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP_CL), 소자층(DP_ED) 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 합성 수지층을 포함할 수 있다. 합성 수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성 수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성 수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층들(BR1, BR2) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층들(BR1, BR2)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층들(BR1, BR2)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층들(BR1, BR2)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘 옥사이드층들과 실리콘 나이트라이드층들은 교번하게 적층될 수 있다.
배리어층들(BR1, BR2)은 제1 배리어층(BR1) 및 제2 배리어층(BR2)을 포함할 수 있다. 제1 배리어층(BR1)과 제2 배리어층(BR2) 사이에는 제1 배면 금속층(BML1)이 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BML1)은 생략될 수도 있다.
버퍼층(BFL)은 배리어층들(BR1, BR2) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 실리콘 옥사이드층과 실리콘 나이트라이드층은 교번하게 적층될 수 있다.
제1 반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 7은 버퍼층(BFL) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
제1 트랜지스터(T1)의 제1 전극(S1), 채널부(A1), 제2 전극(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 채널부(A1)로부터 서로 반대 방향으로 연장된다.
도 7에는 제1 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(CSL)은 평면 상에서 제5 트랜지스터(T5, 도 6 참조)의 제2 전극에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP_CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 제3 전극(G1)은 제1 절연층(10) 위에 배치된다. 제3 전극(G1)은 금속 패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 제3 전극(G1)은 제1 트랜지스터(T1)의 채널부(A1)와 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 제3 전극(G1)은 마스크로 기능할 수 있다. 제3 전극(G1)은 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 제1 트랜지스터(T1)의 제3 전극(G1)을 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
상부 전극(UE) 및 제2 배면 금속층(BML2)은 제2 절연층(20) 위에 배치될 수 있다. 상부 전극(UE)은 제3 전극(G1)과 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 제3 전극(G1)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(Cst, 도 6 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 제2 절연층(20)은 절연 패턴으로 대체될 수 있다. 이 경우, 상부 전극(UE)은 절연 패턴 상에 배치될 수 있으며, 상부 전극(UE)은 제2 절연층(20)으로부터 절연 패턴을 형성하는 마스크 역할을 할 수 있다.
제2 배면 금속층(BML2)는 산화물 박막트랜지스터, 예를 들어, 제3 트랜지스터(T3)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BML2)은 정전압 또는 신호를 인가 받을 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치되며, 상부 전극(UE) 및 제2 배면 금속층(BML2)을 커버할 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3) 및 제2 전극(D3)이 제2 반도체 패턴으로부터 형성된다. 제1 전극(S3) 및 제2 전극(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(S3) 및 제2 전극(D3)은 단면 상에서 채널부(A3) 로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제3 트랜지스터(T3)의 제3 전극(G3)은 제4 절연층(40) 위에 배치된다. 제3 전극(G3)은 금속 패턴의 일부분일 수 있다. 제3 트랜지스터(T3)의 제3 전극(G3)은 제3 트랜지스터(T3)의 채널부(A3)와 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 제3 전극(G3)은 마스크로 기능할 수 있다. 본 발명의 일 실시예에서 제4 절연층(40)은 절연 패턴으로 대체될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 제3 전극(G3)을 커버할 수 있다. 제5 절연층(50)은 무기층일 수 있다.
제1 연결 전극(CNE10)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE10)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제6 절연층(60)은 유기층일 수 있다. 유기층은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 연결 전극(CNE20)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE10)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE20)을 커버할 수 있다. 제7 절연층(70)은 유기층일 수 있다.
제3 연결 전극(CNE30)은 제7 절연층(70) 위에 배치될 수 있다. 제3 연결 전극(CNE30)은 제7 절연층(70)을 관통하는 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE20)에 접속될 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치되며, 제3 연결 전극(CNE30)을 커버할 수 있다. 제8 절연층(80)은 유기층일 수 있다.
회로층 (DP_CL) 상에 제1 전극층이 배치된다. 제1 전극층 위로 화소 정의막(PDL)이 형성된다. 제1 전극층은 적색, 녹색 및 청색 애노드들(R_AE, G_AE1, B_AE) 및 제1 애노드(O_AE1)를 포함할 수 있다. 적색, 녹색 및 청색 애노드들(R_AE, G_AE1, B_AE) 및 제1 애노드(O_AE1)는 제8 절연층(80) 상에 배치된다. 적색 애노드(R_AE)는 제8 절연층(80)을 관통하는 제4 컨택홀(CH4)을 통해 제3 연결 전극(CNE30)과 연결될 수 있다.
화소 정의막(PDL)의 제1 내지 제4 개구부들(PDL-OP1, PDL-OP2, PDL-OP3, PDL-OP4)은 적색 애노드(R_AE), 제1 애노드(O_AE1), 녹색 애노드(G_AE1), 청색 애노드(B_A3)의 적어도 일부분을 각각 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(PDL)은 흑색 물질을 더 포함할 수 있다. 화소 정의막(PDL)은 카본 블랙, 또는 아닐린 블랙 등의 흑색 유기 염료/안료를 더 포함할 수 있다. 화소 정의막(PDL)은 청색 유기 물질과 흑색 유기 물질이 혼합되어 형성된 것일 수 있다. 화소 정의막(PDL)은 발액성 유기물을 더 포함할 수 있다.
도 8a에 도시된 바와 같이, 표시 패널(DP)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)과 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 인접한 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B)을 포함할 수 있다. 각 비발광 영역(NPXA-R, NPXA-G, NPXA-B)은 대응하는 발광 영역(PXA-R, PXA-G, PXA-B)을 에워쌀 수 있다. 본 실시예에서, 제1 발광 영역(PXA-R)은 제1 개구부(PDL-OP1)에 의해 노출된 적색 애노드(R_AE)의 일부 영역에 대응하게 정의된다. 제2 발광 영역(PXA-G)은 제3 개구부(PDL-OP3)에 의해 노출된 제1 녹색 애노드(G1_AE)의 일부 영역에 대응하게 정의된다. 제3 발광 영역(PXA-B)은 제4 개구부(PDL-OP4)에 의해 노출된 청색 애노드(B_AE)의 일부 영역에 대응하게 정의된다. 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 사이에는 비화소 영역(NPA)이 정의될 수 있다.
제1 전극층 상에는 발광층이 배치될 수 있다. 발광층은 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL)을 포함할 수 있다. 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL)은 제1, 제3, 및 제4 개구부(PDL-OP1, PDL-OP3, PDL-OP4)에 각각 대응하는 영역에 배치될 수 있다. 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL)은 적색, 녹색 및 청색 화소들(PXR, PXG1, PXB, 도 4a 참조)에 각각 분리되어 형성될 수 있다. 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL) 각각은 유기물질 및/또는 무기물질을 포함할 수 있다. 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL)은 소정의 유색 컬러광을 생성할 수 있다. 예를 들어, 적색 발광층(R_EL)은 적색 광을 생성하고, 녹색 발광층(G1_EL)은 녹색 광을 생성하며, 청색 발광층(B_EL)은 청색 광을 생성할 수 있다.
본 실시예에서 패터닝된 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL)을 예시적으로 도시하였으나, 하나의 발광층이 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 공통적으로 배치될 수 있다. 이때, 발광층은 백색 광 또는 청색 광을 생성할 수도 있다. 또한, 발광층은 탠덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL) 각각은 발광 물질로 저분자 유기물 또는 고분자 유기물을 포함할 수 있다. 또는, 적색, 녹색 및 청색 발광층들(R_EL, G1_EL, B_EL) 각각은 발광 물질로 양자점(Quantum Dot) 물질을 포함할 수 있다. 양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
발광층 상에 제2 전극층이 배치된다. 제2 전극층은 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)을 포함할 수 있다. 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)은 서로 전기적으로 연결될 수 있다. 본 발명의 일 예로, 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)은 서로 일체의 형상을 가질 수 있다. 이 경우, 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B), 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 및 비화소 영역(NPA)에 공통적으로 배치될 수 있다.
회로층(DP_CL)은 센서 구동 회로(O_SD, 도 6 참조)를 더 포함할 수 있다. 설명의 편의를 위하여, 센서 구동 회로(O_SD) 중 리셋 트랜지스터(ST1)를 도시하였다. 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1) 및 제2 전극(STD1)은 제2 반도체 패턴으로부터 형성된다. 제1 전극(STS1) 및 제2 전극(STD1)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제4 절연층(40)은 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1) 및 제2 전극(STD1)을 커버하도록 배치된다. 제4 절연층(40) 상에 리셋 트랜지스터(ST1)의 제3 전극(STG1)이 배치된다. 본 실시예에서 제3 전극(STG1)은 금속 패턴의 일부일 수 있다. 리셋 트랜지스터(ST1)의 제3 전극(STG1)은 리셋 트랜지스터(ST1)의 채널부(STA1)와 중첩한다.
본 발명의 일 예로, 리셋 트랜지스터(ST1)는 제3 트랜지스터(T3)와 동일층 상에 배치될 수 있다. 즉, 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1) 및 제2 전극(STD1)은 제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3) 및 제2 전극(D3)과 동일한 공정을 통해 형성될 수 있다. 리셋 트랜지스터(ST1)의 제3 전극(STG1)은 제3 트랜지스터(T3)의 제3 전극(G3)과 동일 공정을 통해 동시에 형성될 수 있다. 별도로 도시하진 않았으나, 센서 구동 회로(O_SD)의 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)의 제1 전극 및 제2 전극은 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)과 동일한 공정을 통해서 형성될 수 있다. 리셋 트랜지스터(ST1)와 제3 트랜지스터(T3)를 동일층 상에, 동일 공정을 통하여 형성할 수 있어, 리셋 트랜지스터(ST1)를 형성하기 위한 추가 공정을 필요로 하지 않아 공정 효율 및 비용을 절감할 수 있다.
소자층(DP_ED)은 제1 및 제2 광감지 소자들(OPD1, OPD2, 도 6 참조)을 더 포함할 수 있다. 도 7, 도 8a, 및 도 8b에서는 제1 광감지 소자(OPD1)만을 예시적으로 도시하였다.
제1 광감지 소자(OPD1)는 제1 애노드(O_AE1), 제1 광전 변환층(O_RL1) 및 제1 캐소드(O_CE1)를 포함할 수 있다. 제1 애노드(O_AE1)는 제1 전극층과 동일층 상에 배치될 수 있다. 즉, 제1 애노드(O_AE1)는 회로층(DP_CL) 상에 배치되고, 적색, 녹색 및 청색 애노드(R_AE, G1_AE, B_AE)와 동일 공정을 통해 동시에 형성될 수 있다.
화소 정의막(PDL)의 제2 개구부(PDL-OP2)는 제1 애노드(O_AE1)의 적어도 일부분을 노출시킨다. 제1 광전 변환층(O_RL1)은 제2 개구부(PDL-OP2)에 의해 노출된 제1 애노드(O_AE1) 상에 배치된다. 제1 광전 변환층(O_RL1)은 유기 포토 센싱 물질을 포함할 수 있다. 제1 캐소드(O_CE1)는 제1 광전 변환층(O_RL1) 상에 배치될 수 있다. 제1 캐소드(O_CE1)는 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)과 동일 공정을 통해 동시에 형성될 수 있다. 본 발명의 일 예로, 제1 캐소드(O_CE1)는 적색, 녹색 및 청색 캐소드들(R_CE, G1_CE, B_CE)과 일체의 형상을 가질 수 있다.
제1 애노드(O_AE1)와 제1 캐소드(O_CE1) 각각은 전기적 신호를 수신할 수 있다. 제1 캐소드(O_CE1)는 제1 애노드(O_AE1)와 상이한 신호를 수신할 수 있다. 따라서, 제1 애노드(O_AE1)와 제1 캐소드(O_CE1) 사이에는 소정의 전계가 형성될 수 있다. 제1 광전 변환층(O_RL1)은 센서로 입사되는 광에 대응하는 전기적 신호를 생성한다. 제1 광전 변환층(O_RL1)은 입사되는 광의 에너지를 흡수하여 전하를 생성할 수 있다. 예를 들어, 제1 광전 변환층(O_RL1)은 광 민감성 반도체 물질을 포함할 수 있다.
제1 광전 변환층(O_RL1)에 생성된 전하는 제1 애노드(O_AE1)와 제1 캐소드(O_CE1) 사이의 전계를 변화시킨다. 제1 광감지 소자(OPD1)에 광이 입사되는지 여부, 제1 광감지 소자(OPD1)에 입사되는 광의 양, 및 세기에 따라 제1 광전 변환층(O_RL1)에 생성되는 전하의 양이 달라질 수 있다. 이에 따라, 제1 애노드(O_AE1)와 제1 캐소드(O_CE1) 사이에 형성된 전계가 달라질 수 있다. 본 발명에 따른 제1 광감지 소자(OPD1)는 제1 애노드(O_AE1)와 제1 캐소드(O_CE1) 사이의 전계의 변화를 통해 사용자의 지문 정보를 획득할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 제1 광감지 소자(OPD1)는 제1 광전 변환층(O_RL1)을 활성층으로 하는 포토 트랜지스터를 포함할 수도 있다. 이때, 제1 광감지 소자(OPD1)는 포토 트랜지스터에 흐르는 전류량을 감지하여 지문 정보를 획득할 수 있다. 본 발명의 일 실시예에 따른 제1 광감지 소자(OPD1)는 광량의 변화에 대응하여 전기적 신호를 생성할 수 있는 다양한 광전 변환 소자를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
소자층(DP_ED) 위로는 봉지층(TFE)이 배치된다. 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 적색, 녹색 및 청색 발광 소자(ED_R, ED_G1, ED_B) 및 제1 광감지 소자(OPD1)를 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 적색, 녹색 및 청색 발광 소자들(ED_R, ED_G1, ED_B) 및 제1 광감지 소자(OPD1)를 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
표시 장치(DD)는 표시 패널(DP) 상에 배치된 입력 감지층(ISL) 및 입력 감지층(ISL) 상에 배치된 반사 방지층(CFL)을 포함한다.
입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 입력 감지층(ISL)은 제1 도전층(ICL1), 절연층(IL), 제2 도전층(ICL2), 및 보호층(PL)을 포함한다. 제1 도전층(ICL1)은 봉지층(TFE) 상에 배치될 수 있다. 도 8a 및 도 8b에서는 제1 도전층(ICL1)은 봉지층(TFE) 상에 직접 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 입력 감지층(ISL)은 제1 도전층(ICL1)은 봉지층(TFE) 사이에 배치되는 베이스 절연층을 더 포함할 수 있다. 이 경우, 봉지층(TFE)은 베이스 절연층에 의해 커버되고, 제1 도전층(ICL1)은 베이스 절연층 상에 배치될 수 있다. 본 발명의 일 예로, 베이스 절연층은 무기 절연 물질을 포함할 수 있다.
절연층(IL)은 제1 도전층(ICL1)을 커버할 수 있다. 제2 도전층(ICL2)은 절연층(IL) 상에 배치된다. 입력 감지층(ISL)이 제1 및 제2 도전층들(ICL1, ICL2)을 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 입력 감지층(ISL)은 제1 및 제2 도전층들(ICL1, ICL2) 중 하나 만을 포함할 수 있다.
제2 도전층(ICL2) 위에는 보호층(PL)이 배치될 수 있다. 보호층(PL)은 유기 절연 물질을 포함할 수 있다. 보호층(PL)은 수분/산소로부터 제1 및 제2 도전층(ICL1, ICL2)을 보호하고, 이물질로부터 제1 및 제2 도전층들(ICL1, ICL2)을 보호하는 역할을 할 수 있다.
입력 감지층(ISL) 상에는 반사 방지층(CFL)이 배치될 수 있다. 반사 방지층(CFL)은 보호층(PL) 상에 직접 배치될 수 있다. 반사 방지층(CFL)은 제1 컬러 필터(CF_R), 제2 컬러 필터(CF_G), 및 제3 컬러 필터(CF_B)를 포함할 수 있다. 제1 컬러 필터(CF_R)는 제1 색을 갖고, 제2 컬러 필터(CF_G)는 제2 색을 갖고, 제3 컬러 필터(CF_B)는 제3 색을 갖는다. 본 발명의 일 예로, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
반사 방지층(CFL)은 더미 컬러 필터(DCF)를 더 포함할 수 있다. 본 발명의 일 예로, 제1 광전 변환층(O_RL1)이 배치되는 영역을 센싱 영역(SA)으로 정의하고, 센싱 영역(SA)의 주변을 비센싱 영역(NSA)으로 정의할 때, 더미 컬러 필터(DCF)는 센싱 영역(SA)에 대응하도록 배치될 수 있다. 더미 컬러 필터(DCF)는 센싱 영역(SA) 및 비센싱 영역(NSA)과 중첩할 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제1 내지 제3 컬러 필터(CF_R, CF_G, CF_B) 중 하나와 동일한 색을 가질 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제2 컬러 필터(CF_G)와 동일하게 녹색을 가질 수 있다.
반사 방지층(CFL)은 블랙 매트릭스(BM)를 더 포함할 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에 대응하여 배치될 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에서 제1 및 제2 도전층(ICL1, ICL2)과 중첩하도록 배치될 수 있다. 본 발명의 일 예로, 블랙 매트릭스(BM)는 비화소 영역(NPA), 제1 내지 제3 비발광 영역(NPXA-G, NPXA-B, NPXA-R)과 중첩할 수 있다. 블랙 매트릭스(BM)는 제1 내지 제3 발광 영역(PXA-R, PXR-G, PXA-B)과 비중첩할 수 있다.
반사 방지층(CFL)은 오버 코팅층(OCL)을 더 포함할 수 있다. 오버 코팅층(OCL)은 유기 절연 물질을 포함할 수 있다. 오버 코팅층(OCL)은 제1 내지 제3 컬러 필터들(CF_R, CF_G, CF_B) 사이의 단차를 제거할 수 있을 정도의 두께로 제공될 수 있다. 오버 코팅층(OCL)은 소정의 두께를 가지고 반사 방지층(CFL)의 상부면을 평탄화시킬 수 있는 물질이라면 특별히 제한되지 않고 포함할 수 있으며, 예를 들어, 아크릴레이트 계열의 유기물을 포함할 수 있다.
도 8b를 참조하면, 표시 장치(DD, 도 1 참조)가 동작하면, 적색, 녹색 및 청색 발광 소자들(ED_R, ED_G1, ED_B) 각각은 광을 출력할 수 있다. 적색 발광 소자들(ED_R)은 적색 파장대의 적색광을 출력하고, 녹색 발광 소자들(ED_G1)은 녹색 파장대의 녹색광을 출력하며, 청색 발광 소자들(ED_B)은 청색 파장대의 청색광을 출력한다.
본 발명의 일 예로, 제1 광감지 소자(OPD1)는 적색, 녹색 및 청색 발광 소자들(ED_R, ED_G1, ED_B) 중 특정 발광 소자들(예를 들어, 녹색 발광 소자들(ED_G1))로부터 광을 수신할 수 있다. 즉, 제1 광감지 소자(OPD1)는 녹색 발광 소자들(ED_G1)로부터 출력되는 녹색 광(Lg1)이 사용자의 지문에 의해 반사된 녹색 반사광(Lg2)을 수신할 수 있다. 제1 광감지 소자(OPD1)의 상부에는 더미 컬러 필터(DCF)가 배치된다. 더미 컬러 필터(DCF)는 녹색을 가질 수 있다. 따라서, 녹색 반사광(Lg2)은 더미 컬러 필터(DCF)를 통과하여 제1 광감지 소자(OPD1)로 입사될 수 있다.
한편, 적색 및 청색 발광 소자들(ED_R, ED_B)로부터 출력되는 적색광 및 청색광들 역시 사용자의 손(US_F)에 의해 반사될 수 있다. 예를 들어, 적색 발광 소자들(ED_R)로부터 출력되는 적색광(Lr1)이 사용자의 손(US_F)에 의해 반사된 광을 적색 반사광(Lr2)으로 정의할 때, 적색 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하고 흡수될 수 있다. 따라서, 적색 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하여 제1 광감지 소자(OPD1)로 입사될 수 없다. 이와 마찬가지로 청색광이 사용자의 손(US_F)에 의해 반사되더라도 더미 컬러 필터(DCF)에 의해 흡수될 수 있다. 따라서, 제1 광감지 소자(OPD1)에는 녹색 반사광(Lg2) 만이 제공될 수 있다.
도 9는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL1)을 도시한 평면도이다.
도 4a 및 도 9를 참조하면, 제1 녹색 화소 구동 회로(G1_PD, 이하 제1 회소 구동 회로), 센서 구동 회로(O_SD), 및 청색 화소 구동 회로(B_PD, 이하 제2 화소 구동 회로)에 대응하는 영역들이 도 9에 예시적으로 도시되었다. 제1 화소 구동 회로(G1_PD), 센서 구동 회로(O_SD), 및 제2 화소 구동 회로(B_PD)는 제2 방향(DR2)을 따라 배열될 수 있다. 제1 화소 구동 회로(G1_PD)와 제2 화소 구동 회로(B_PD)는 실질적으로 대칭하는 구조를 가질 수 있다.
도 7 및 도 9를 참조하면, 해칭 처리된 제1 층(CL1)이 도시된다. 제1 층(CL1)은 제1 배리어층(BR1)과 제2 배리어층(BR2) 사이에 배치된 제1 배면 금속층(BML1)일 수 있다. 제1 배면 금속층(BML1)은 제1 화소 구동 회로(G1_PD)와 제2 화소 구동 회로(B_PD)의 적어도 일부 영역에 대응하여 배치될 수 있다. 일 실시예로, 제1 배면 금속층(BML1)은 제1 트랜지스터(T1)와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BML1)은 베이스층(BL)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 화소 구동 회로(G1_PD)와 제2 화소 구동 회로(B_PD)에 영향을 미치는 것을 차단할 수 있다.
제1 배면 금속층(BML1)은 전극 또는 배선과 연결되어, 이로부터 정전압 또는 신호를 인가 받을 수 있다. 다른 실시예로, 제1 배면 금속층(BML1)은 다른 전극 또는 배선과 고립된(isolated) 형태로 구비될 수도 있다.
제1 배면 금속층(BML1)은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BML1)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), 및 p+ 도핑된 비정질 실리콘 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL2)을 도시한 평면도이다. 해칭 처리된 제2 층(CL2)이 도 10에 도시된다.
도 7 및 도 10를 참조하면, 제2 층(CL2)은 버퍼층(BFL)과 제1 절연층(10) 사이에 배치된 제1 반도체 패턴층일 수 있다. 제2 층(CL2)은 제1 반도체 부분(CL2p1), 제2 반도체 부분(CL2p2), 및 제3 반도체 부분(CL2p3)을 포함할 수 있다. 제1 반도체 부분(CL2p1), 제2 반도체 부분(CL2p2), 및 제3 반도체 부분(CL2p3)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 부분(CL2p1), 제2 반도체 부분(CL2p2), 및 제3 반도체 부분(CL2p3)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층을 도시한 평면도이다. 해칭 처리된 제3 층(CL3)이 도 11에 도시된다.
도 6, 도 7, 및 도 11을 참조하면, 제3 층(CL3)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치된 제1 도전층일 수 있다. 제3 층(CL3)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제3 층(CL3)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제3 층(CL3)은 제1 배선(CL3p1), 제1 전극(CL3p2), 제2 배선(CL3p3), 및 제2 전극(CL3p4)을 포함할 수 있다.
제1 배선(CL3p1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 배선(CL3p1)은 도 6의 발광 제어 라인(EMLj)에 대응될 수 있다. 제1 배선(CL3p1)은 도 10에 도시된 제1 반도체 부분(CL2p1) 및 제2 반도체 부분(CL2p2)과 함께 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)을 구성할 수 있다. 예를 들어, j번째 발광 제어 신호(EMj)는 제1 배선(CL3p1)으로 제공될 수 있다.
제1 전극(CL3p2)은 섬(island) 형상으로 배치될 수 있다. 제1 전극(CL3p2)은 도 10에 도시된 제1 반도체 부분(CL2p1) 및 제2 반도체 부분(CL2p2)과 함께 제1 트랜지스터(T1)를 구성할 수 있다. 제1 전극(CL3p2)은 제1 트랜지스터(T1)의 제3 전극(G1)에 대응될 수 있다.
제2 배선(CL3p3)은 j번째 기입 스캔 라인(SWLj)에 대응된다. 제2 배선(CL3p3)은 도 10에 도시된 제1 반도체 부분(CL2p1) 및 제2 반도체 부분(CL2p2)과 함께 제2 트랜지스터(T2)를 구성할 수 있다. 예를 들어, j번째 기입 스캔 신호(SWj, 도 6참조)는 제2 배선(CL3p3)으로 제공될 수 있다. 제2 배선(CL3p3)은 도 10에 도시된 제2 반도체 부분(CL2p2)과 함께 출력 트랜지스터(ST3)를 구성할 수 있다.
j번째 기입 스캔 라인(SWLj)은 j+1번째 블랙 스캔 라인(SBLj-1) 또는 j-1번째 블랙 스캔 라인(SBLj+1)에 대응될 수 있다. 따라서, 제2 배선(CL3p3)은 도 10에 도시된 제1 반도체 부분(CL2p1) 및 제2 반도체 부분(CL2p2)과 함께 제5 트랜지스터(T5)를 구성할 수 있다.
제2 전극(CL3p4)은 섬(island) 형상으로 배치될 수 있다. 제2 전극(CL3p4)은 도 10에 도시된 제2 반도체 부분(CL2p2)과 함께 증폭 트랜지스터(ST2)를 구성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL4)을 도시한 평면도이다. 해칭 처리된 제4 층(CL4)이 도 12에 도시된다.
도 6, 도 7 및 도 12을 참조하면, 제4 층(CL4)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치된 제2 도전층일 수 있다.
제4 층(CL4)은 제3 배선(CL4p1), 제3 전극(CL4p2), 제4 배선(CL4p3), 제5 배선(CL4p4), 및 제6 배선(CL4p5)을 포함할 수 있다.
제3 배선(CL4p1)은 제2 방향(DR2)으로 연장되며, 제3 배선(CL4p1)은 리셋 제어 라인(RCL)에 중첩하는 더미 라인일 수 있다. 제4 배선(CL4p3)은 제2 방향(DR2)으로 연장되며, 보상 스캔 라인(SCLj)에 중첩하는 더미 라인일 수 있다. 제5 배선(CL4p4)은 제2 방향(DR2)으로 연장되며, 초기화 스캔 라인(SILj)에 중첩하는 더미 라인일 수 있다.
제3 배선(CL4p1), 제4 배선(CL4p3), 및 제5 배선(CL4p4)은 제2 배면 금속층(BML2)에 대응될 수 있다. 따라서, 제3 배선(CL4p1), 제4 배선(CL4p3), 및 제5 배선(CL4p4)은 전기적으로 플로팅되거나, 정전압을 인가받거나, 또는 신호를 인가 받을 수 있다. 예를 들어, 신호를 인가 받는 경우, 제3 배선(CL4p1)은 리셋 제어 신호(RST)를 인가받을 수 있고, 제4 배선(CL4p3)은 보상 스캔 신호(SCj)를 인가받을 수 있고, 및 제5 배선(CL4p4)은 초기화 스캔 신호(SIj)를 인가받을 수 있다.
제6 배선(CL4p5)은 제2 방향(DR2)으로 연장되며, 제1 초기화 전압 라인(VL3)에 대응될 수 있다. 제1 초기화 전압(VINT1)은 제6 배선(CL4p5)을 통해 제공될 수 있다.
제3 전극(CL4p2)은 제1 전극(CL3p2, 도 11 참조)과 중첩할 수 있다. 예를 들어, 제3 전극(CL4p2)은 제1 전극(CL3p2, 도 11 참조)과 함께 커패시터(Cst)를 구성할 수 있다. 제3 전극(CL4p2)은 상부 전극(UE)에 대응될 수 있다. 제1 구동 전압(ELVDD)은 제3 전극(CL4p2)으로 제공될 수 있다. 또한, 제3 전극(CL4p2)에는 제3 전극(CL4p2)의 일부분이 제거된 개구(CL4p2-OP)가 형성될 수 있으며, 제1 전극(CL3p2, 도 11 참조)은 개구(CL4p2-OP)에 의해 노출될 수 있다.
도 13은 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL5)을 도시한 평면도이다. 해칭 처리된 제5 층(CL5)이 도 13에 도시된다.
도 6, 도 7 및 도 13을 참조하면, 제5 층(CL5)은 제3 절연층(30)과 제4 절연층(40) 사이에 배치된 제2 반도체층일 수 있다. 제5 층(CL5)은 제4 반도체 부분(CL5p1), 제5 반도체 부분(CL5p2), 및 제6 반도체 부분(CL5p3)을 포함할 수 있다. 제4 반도체 부분(CL5p1), 제5 반도체 부분(CL5p2), 및 제6 반도체 부분(CL5p3)은 산화물 반도체를 포함할 수 있다. 제5 층(CL5)은 제2 층(CL2, 도 10 참조)과 비중첩할 수 있다.
도 14는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL6)을 도시한 평면도이다. 해칭 처리된 제6 층(CL6)이 도 14에 도시된다.
도 6, 도 7 및 도 14를 참조하면, 제6 층(CL6)은 제4 절연층(40)과 제5 절연층(50) 사이에 배치된 제3 도전층일 수 있다. 제6 층(CL6)은 제7 배선(CL6p1), 제8 배선(CL6p2), 및 제9 배선(CL6p3)을 포함할 수 있다.
제7 배선(CL6p1)은 제2 방향(DR2)으로 연장될 수 있다. 제7 배선(CL6p1)은 리셋 제어 라인(RCL)에 대응될 수 있다. 제7 배선(CL6p1)은 도 13에 도시된 제6 반도체 부분(CL5p3)과 함께 리셋 트랜지스터(ST1)를 구성할 수 있다. 예를 들어, 리셋 제어 신호(RST)는 제7 배선(CL6p1)으로 제공될 수 있다.
제8 배선(CL6p2)은 제2 방향(DR2)으로 연장될 수 있다. 제8 배선(CL6p2)은 보상 스캔 라인(SCLj)에 대응될 수 있다. 제8 배선(CL6p2)은 도 13에 도시된 제4 반도체 부분(CL5p1) 및 제5 반도체 부분(CL5p2)과 함께 제3 트랜지스터(T3)를 구성할 수 있다. 예를 들어, 보상 스캔 신호(SCj)는 제8 배선(CL6p2)으로 제공될 수 있다.
제9 배선(CL6p3)은 제2 방향(DR2)으로 연장될 수 있다. 제9 배선(CL6p3)은 초기화 스캔 라인(SILj)에 대응될 수 있다. 제9 배선(CL6p3)은 도 13에 도시된 제4 반도체 부분(CL5p1) 및 제5 반도체 부분(CL5p2)과 함께 제4 트랜지스터(T4)를 구성할 수 있다. 예를 들어, 초기화 스캔 신호(SIj)는 제9 배선(CL6p3)으로 제공될 수 있다.
도 15는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL7)을 도시한 평면도이다. 해칭 처리된 제7 층(CL7)이 도 15에 도시된다.
도 6, 도 7 및 도 15를 참조하면, 제7 층(CL7)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치된 제4 도전층일 수 있다. 제7 층(CL7)은 제10 배선(CL7p1), 전원 패턴(CL7p2), 제11 배선(CL7p3), 연결 전극(CL7p4), 및 연결 패턴들(CL7p4s)을 포함할 수 있다.
제10 배선(CL7p1)은 제3 초기화 전압 라인(VL5)에 대응될 수 있다. 제10 배선(CL7p1)은 리셋 전압(Vrst)을 수신할 수 있다. 전원 패턴(CL7p2)은 제1 구동 전압(ELVDD) 제공되는 패턴일 수 있다. 제11 배선(CL7p3)은 제2 초기화 전압 라인(VL4)에 대응될 수 있다. 제11 배선(CL7p3)은 제2 초기화 전압(VINT2)을 수신할 수 있다. 연결 패턴들(CL7p4s)은 다른 층에 배치된 패턴 또는 배선과 전기적으로 접속될 수 있다. 예를 들어, 연결 패턴들(CL7p4s)은 절연층을 관통하여 다른 패턴 또는 배선과 전기적으로 접속되거나, 절연층을 관통한 다른 패턴 또는 배선과 전기적으로 접속될 수 있다. 예를 들어, 연결 전극(CL7p4)은 제1 연결 전극(CNE10)일 수 있다.
도 16a는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL8)을 도시한 평면도이다. 해칭 처리된 제8 층(CL8)이 도 16a에 도시된다.
도 5, 도 6, 도 7 및 도 16a를 참조하면, 제8 층(CL8)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치된 제5 도전층일 수 있다. 제8 층(CL8)은 제12 배선(CL8p1), 제13 배선(CL8p2), 제14 배선(CL8p3), 연결 전극(CL8p4), 및 연결 패턴들(CL8ps)을 포함할 수 있다.
제12 배선(CL8p1)은 제1 구동 전압(ELVDD)이 제공되는 제1 구동 전압 라인(VL1)에 대응될 수 있다. 제13 배선(CL8p2)은 도 5에 도시된 제1 데이터 라인(DL-G)에 대응될 수 있다. 제14 배선(CL8p3)은 도 5에 도시된 제2 데이터 라인(DL-RB)에 대응될 수 있다. 계조 값에 대응하는 아날로그 전압들이 제13 배선(CL8p2) 및 제14 배선(CL8p3)에 제공될 수 있다.
연결 패턴들(CL8ps) 각각은 다른 층에 배치된 패턴 또는 배선과 전기적으로 접속될 수 있다. 예를 들어, 연결 패턴들(CL7p4s)은 절연층을 관통하여 다른 패턴 또는 배선과 전기적으로 접속되거나, 절연층을 관통한 다른 패턴 또는 배선과 전기적으로 접속될 수 있다. 예를 들어, 연결 전극(CL8p4)은 제2 연결 전극(CNE20)일 수 있다.
도16b는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL9)을 도시한 평면도이다. 해칭 처리된 제9 층(CL9)이 도 16b에 도시된다.
도 5, 도 6, 도 7, 도 16a, 및 도 16b를 참조하면, 제9 층(CL9)은 제7 절연층(70)과 제8 절연층(80) 사이에 배치된 제6 도전층일 수 있다. 제9 층(CL9)은 제15 배선(CL9p1) 및 연결 전극(CL9p2)을 포함할 수 있다.
제15 배선(CL9p1)은 도 5에 도시된 리드아웃라인(RL)에 대응될 수 있다. 즉, 제15 배선(CL9p1)을 통해 감지 신호가 제공될 수 있다. 평면 상에서 보았을 때, 즉, 제1 방향(DR1) 및 제2 방향(DR2)과 나란한 평면을 보았을 때, 제13 배선(CL8p2)과 제14 배선(CL8p3) 사이에 배치된 제15 배선(CL9p1)은 제13 배선(CL8p2) 및 제14 배선(CL8p3)과 상이한 층에 배치될 수 있다. 즉, 제1 데이터 라인(DL-G) 및 제2 데이터 라인(DL-RB)은 동일한 층 상에 배치되고, 제1 데이터 라인(DL-G) 및 제2 데이터 라인(DL-RB) 사이에 배치된 리드아웃라인(RL)은 제1 데이터 라인(DL-G) 및 제2 데이터 라인(DL-RB)과 상이한 층 상에 배치될 수 있다.
제1 데이터 라인(DL-G) 및 제2 데이터 라인(DL-RB)이 배치된 층과 리드아웃라인(RL)이 배치된 층 사이에는 제7 절연층(70)이 배치될 수 있고, 제7 절연층(70)은 유기층일 수 있다. 따라서, 리드아웃라인(RL)은 상대적으로 인접한 제2 데이터 라인(DL-RB)과 상이한 층 상에 배치될 수 있다. 이 경우, 리드아웃라인(RL)은 제2 데이터 라인(DL-RB)과 수평 방향뿐 아니라, 수직 방향으로도 이격될 수 있다.
본 발명의 실시예에 따르면, 리드아웃라인(RL)이 인접한 데이터 라인, 예를 들어, 제2 데이터 라인(DL-RB)과 커플링되는 현상이 감소 또는 제거될 수 있다. 따라서, 제2 데이터 라인(RL-RB)에 인가되는 전압에 의해 리드아웃라인(RL)에 제공되는 감지 신호에 발생되는 노이즈가 감소될 수 있다. 그 결과, 지문 센싱 감도 및 지문 센싱 정확도가 향상될 수 있다.
리드아웃라인(RL)을 다른 층 상에 배치시키기 위해, 제8 절연층(80) 및 제9 층(CL9)이 추가 제공됨에 따라, 연결 전극(CL9p2)이 더 추가될 수 있다. 연결 전극(CL9p2)은 제3 연결 전극(CNE30)일 수 있다.
도 17a는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL8a)을 도시한 평면도이다. 해칭 처리된 제8 층(CL8a)이 도 17a에 도시된다.
도 5, 도 6, 도 7 및 도 17a를 참조하면, 제8 층(CL8a)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치된 제5 도전층일 수 있다. 제8 층(CL8a)은 제12 배선(CL8p1), 제13 배선(CL8p2), 제14 배선(CL8p3a), 연결 전극(CL8p4), 및 연결 패턴들(CL8ps)을 포함할 수 있다.
제13 배선(CL8p2)은 도 5에 도시된 제1 데이터 라인(DL-G)에 대응될 수 있다. 제14 배선(CL8p3a)은 도 5에 도시된 리드아웃라인(RL)에 대응될 수 있다. 계조 값에 대응하는 아날로그 전압들이 제13 배선(CL8p2)으로 제공되고, 감지 신호가 제14 배선(CL8p3)에 제공될 수 있다.
도 17b는 본 발명의 일 실시예에 따른 화소 구동 회로 및 센서 구동 회로를 구성하는 하나의 층(CL9a)을 도시한 평면도이다. 해칭 처리된 제9 층(CL9a)이 도 17b에 도시된다.
도 5, 도 6, 도 7, 도 17a, 및 도 17b를 참조하면, 제9 층(CL9a)은 제7 절연층(70)과 제8 절연층(80) 사이에 배치된 제6 도전층일 수 있다. 제9 층(CL9a)은 제15 배선(CL9p1a) 및 연결 전극(CL9p2)을 포함할 수 있다.
제15 배선(CL9p1a)은 도 5에 도시된 제2 데이터 라인(DL-RB)에 대응될 수 있다. 계조 값에 대응하는 아날로그 전압들이 제15 배선(CL9p1a)으로 제공될 수 있다.
평면 상에서 보았을 때, 제13 배선(CL8p2)과 제15 배선(CL9p1a) 사이에 배치된 제14 배선(CL8p3)은 제13 배선(CL8p2)과 제15 배선(CL9p1a) 중 적어도 어느 하나와 상이한 층에 배치될 수 있다. 즉, 제1 데이터 라인(DL-G) 및 리드아웃라인(RL)은 동일한 층 상에 배치되고, 제2 데이터 라인(DL-RB)은 제1 데이터 라인(DL-G) 및 리드아웃라인(RL)과 상이한 층 상에 배치될 수 있다. 리드아웃라인(RL)은 인접한 데이터 라인, 예를 들어, 제2 데이터 라인(DL-RB) 과 커플링되는 현상이 감소 또는 제거될 수 있다.
도 18은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 18을 참조하면, 제1 데이터 라인(DL-G), 제2 데이터 라인(DL-RB), 및 리드아웃라인(RL)이 예시적으로 도시되었다. 제1 데이터 라인(DL-G)과 리드아웃라인(RL) 사이의 제1 거리(PDT1)는 리드아웃라인(RL)과 제2 데이터 라인(DL-RB) 사이의 제2 거리(PDT2)보다 클 수 있다.
리드아웃라인(RL)은 상대적으로 인접한 제2 데이터 라인(DL-RB)과 상이한 층 상에 배치될 수 있다. 이 경우, 리드아웃라인(RL)은 제2 데이터 라인(DL-RB)과 수평 방향뿐 아니라, 수직 방향으로도 이격될 수 있다. 따라서, 리드아웃라인(RL)은 인접한 데이터 라인들과 커플링되는 현상이 감소될 수 있다. 그 결과, 리드아웃라인(RL)에 제공되는 감지 신호에 발생되는 노이즈가 감소될 수 있고, 지문 센싱 감도 및 지문 센싱 정확도가 향상될 수 있다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 19를 참조하면, 제1 데이터 라인(DL-G), 제2 데이터 라인(DL-RB), 및 리드아웃라인(RLa)이 예시적으로 도시되었다.
리드아웃라인(RLa)이 제1 데이터 라인(DL-G) 및 제2 데이터 라인(DL-RB)과 상이한 층 상에 배치된 경우, 리드아웃라인(RLa)의 위치 설계의 자유도가 향상될 수 있다. 평면 상에서 보았을 때, 제1 데이터 라인(DL-G)과 리드아웃라인(RLa) 사이의 제1 거리(PDT1a)가 리드아웃라인(RLa)과 제2 데이터 라인(DL-RB) 사이의 제2 거리(PDT2a)와 실질적으로 동일하도록, 리드아웃라인(RLa)의 위치가 조절될 수 있다. 따라서, 리드아웃라인(RLa)과 인접한 데이터라인들, 예를 들어, 제1 데이터 배선(DL-G) 및 제2 데이터 배선(DL-RB), 사이의 커플링이 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 PX: 화소
FX: 센서 DL-G: 제1 데이터 라인
DL-RB: 제2 데이터 라인 RL: 리드아웃라인
G1_PD: 제1 화소 구동 회로 B_PD: 제2 화소 구동 회로
O_SD: 센서 구동 회로

Claims (20)

  1. 제1 화소 구동 회로 및 제1 발광 소자를 포함하는 제1 화소;
    제2 화소 구동 회로 및 제2 발광 소자를 포함하는 제2 화소;
    센서 구동 회로 및 광감지 소자를 포함하는 센서;
    제1 방향을 따라 연장하며 상기 제1 화소와 전기적으로 연결된 제1 데이터 라인;
    상기 제1 방향을 따라 연장하며, 상기 제2 화소와 전기적으로 연결된 제2 데이터 라인; 및
    상기 제1 방향을 따라 연장하며, 상기 센서와 전기적으로 연결된 리드아웃라인을 포함하고,
    상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 상이한 층 상에 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소 구동 회로, 상기 센서 구동 회로, 및 상기 제2 화소 구동 회로는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 동일한 층 상에 배치되고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 상이한 층 상에 배치된 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 데이터 라인과 상기 리드아웃라인은 서로 동일한 층 상에 배치되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인 및 상기 리드아웃라인과 상이한 층 상에 배치된 표시 장치.
  5. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 리드아웃라인은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치된 표시 장치.
  6. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리는 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리보다 큰 표시 장치.
  7. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리와 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리는 서로 동일한 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 데이터 라인과 상기 리드아웃라인 사이에 배치된 유기층을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 화소는 녹색 화소이고, 상기 제2 화소는 청색 화소 또는 적색 화소인 표시 장치.
  10. 제1 항에 있어서,
    상기 센서 구동 회로는,
    리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터;
    센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터; 및
    상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 리셋 트랜지스터는 산화물 반도체 트랜지스터인 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 화소 구동 회로는,
    제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 제1 발광 소자 사이에 접속된 제1 트랜지스터;
    상기 제1 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터;
    제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스터; 및
    제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 제1 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 산화물 반도체 트랜지스터인 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 복수의 스캔 라인들을 더 포함하고, 상기 복수의 스캔 라인들은 상기 제1 화소 및 상기 제2 화소와 연결된 초기화 스캔 라인, 보상 스캔 라인, 기입 스캔 라인, 및 블랙 스캔 라인을 포함하는 표시 장치.
  15. 베이스층; 및
    상기 베이스층 상에 배치되고, 복수의 화소들, 복수의 센서들, 상기 복수의 화소들에 전기적으로 연결된 복수의 스캔 라인들, 상기 복수의 화소들에 전기적으로 연결된 복수의 데이터 라인들, 및 상기 복수의 센서들에 전기적으로 연결된 복수의 리드아웃라인들을 포함하는 화소층을 포함하고,
    상기 복수의 리드아웃라인들은 상기 복수의 데이터 라인들 중 적어도 일부와 상이한 층 상에 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 리드아웃라인들은 리드아웃라인을 포함하고, 상기 복수의 데이터 라인들은 제1 데이터 라인 및 제2 데이터 라인을 포함하고,
    평면 상에서 보았을 때, 상기 리드아웃라인은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되고,
    평면 상에서 보았을 때, 상기 제1 데이터 라인과 상기 리드아웃라인 사이의 거리는 상기 제2 데이터 라인과 상기 리드아웃라인 사이의 거리 이상인 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 동일한 층 상에 배치되고, 상기 리드아웃라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 상이한 층 상에 배치된 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 데이터 라인과 상기 리드아웃라인은 서로 동일한 층 상에 배치되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인 및 상기 리드아웃라인과 상이한 층 상에 배치된 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 데이터 라인과 상기 리드아웃라인 사이에 배치된 유기층을 더 포함하는 표시 장치.
  20. 제16 항에 있어서,
    상기 복수의 화소들은 복수의 녹색 화소들, 복수의 적색 화소들, 복수의 청색 화소들을 포함하고, 상기 제1 데이터 라인에는 상기 복수의 녹색 화소들이 연결되고, 상기 제2 데이터 라인에는 상기 복수의 적색 화소들 및 상기 복수의 청색 화소들이 연결된 표시 장치.
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