KR20230165927A - 표시 장치 - Google Patents

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KR20230165927A
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송희림
박희진
이철곤
전무경
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삼성디스플레이 주식회사
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Abstract

본 발명에 따른 표시장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역이 정의되고, 베이스층, 상기 베이스층 상에 배치된 회로층 및 상기 회로층 상에 배치되고, 발광 소자 및 수광 소자를 포함하는 소자층을 포함하고, 상기 회로층은, 상기 발광 소자에 연결된 화소 구동 회로, 상기 수광 소자에 연결된 센서 구동 회로, 상기 액티브 영역에 배치되고, 상기 센서 구동 회로에 리셋 전압을 제공하는 복수의 리셋 전압 배선들 및 상기 주변 영역에 배치되고, 상기 복수의 리셋 전압 배선들과 연결되며 제1 방향으로 연장되는 리셋 전압 보강 배선을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로 보다 상세하게는, 생체 정보 인식이 가능한 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 생체 정보를 감지하기 위한 기능을 함께 포함하고 있다.
생체 정보 인식 방식으로는 전극들 사이에 형성된 정전용량 변화를 감지하는 정전용량 방식, 광 센서를 이용하여 입사되는 광을 감지하는 광 방식, 압전체 등을 활용하여 진동을 감지하는 초음파 방식 등이 있다.
본 발명은 생체 정보 인식을 위한 센서의 센싱 성능을 개선할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 특징에 따른 표시 장치에는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역이 정의된다. 표시 장치는 베이스층, 상기 베이스층 상에 배치된 회로층, 및 상기 회로층 상에 배치되고, 발광 소자 및 수광 소자를 포함하는 소자층을 포함한다.
상기 회로층은 상기 발광 소자에 연결된 화소 구동 회로, 상기 수광 소자에 연결된 센서 구동 회로, 상기 액티브 영역에 배치되고, 상기 센서 구동 회로에 리셋 전압을 제공하는 복수의 리셋 전압 배선들, 및 상기 주변 영역에 배치되고, 상기 복수의 리셋 전압 배선들과 연결되며 제1 방향으로 연장되는 리셋 전압 보강 배선을 포함한다.
본 발명의 일 특징에 따른 표시 장치에는 영상을 표시하는 액티브 영역, 및 상기 액티브 영역의 상측에 배치된 제1 주변 영역, 하측에 배치된 제2 주변 영역 및 양측에 각각 배치된 제3 주변 영역 및 제4 주변 영역을 포함하는 주변 영역이 정의된다. 표시 장치는 베이스층, 상기 베이스층 상에 배치된 회로층, 및 상기 회로층 상에 배치되고, 발광 소자 및 수광 소자를 포함하는 소자층을 포함한다.
상기 회로층은, 상기 제1 주변 영역 및 상기 제2 주변 영역에 배치되고 상기 액티브 영역의 리셋 전압 배선들과 연결된 리셋 전압 보강 배선, 및 상기 제3 주변 영역 및 상기 제4 주변 영역에 각각 배치되는 리셋 제어 보강 배선, 제1 초기화 전압 보강 배선 및 제2 초기화 전압 보강 배선을 포함한다.
본 발명은 주변 영역에 보강 배선들을 포함하고, 신호 배선들을 중첩하지 않도록 배치하여 액티브 영역에서의 센서의 감지 성능 및 감지 일률성(uniformity)을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 5a는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이다.
도 5b는 도 5a에 도시된 화소 및 센서의 동작을 설명하기 위한 파형도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다.
도 11a는 본 발명의 일 실시예에 따른 회로층의 일부분을 확대하여 보여주는 도면이다.
도 11b 및 도 11c는 본 발명의 일 실시예에 따른 도 11a의 I 내지 I'를 자른 절단면을 보여주는 단면도들이다.
도 12a는 본 발명의 일 실시예에 따른 회로층의 일부분을 확대하여 보여주는 도면이다.
도 12b는 도 12a의 XX' 영역을 확대하여 보여주는 도면이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 수광 소자를 나타낸 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “상에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)에 평행한 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 평행한 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직한 법선 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면(IS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 나란할 수 있다. 표시 장치(DD)에서 생성된 영상들(IM)은 표시면(IS)을 통해 사용자에게 제공될 수 있다.
표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손(US_F) 등 신체의 일부에 의한 접촉 또는 별도의 장치(예를 들어, 액티브 펜 또는 디지타이저 등)에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
표시 장치(DD)는 외부에서 인가되는 사용자의 생체 정보를 감지할 수 있다. 표시 장치(DD)의 표시면(IS)에는 사용자의 생체 정보를 감지할 수 있는 생체 정보 감지 영역이 제공될 수 있다. 생체 정보 감지 영역은 투과 영역(TA)의 전체 영역에 제공되거나, 투과 영역(TA)의 일부 영역에 제공될 수 있다. 도 1에서는 본 발명의 일 예로 투과 영역(TA)의 전체가 생체 정보 감지 영역으로 활용되는 것을 도시하였다.
표시 장치(DD)는 윈도우(WM), 표시 모듈(DM) 및 하우징(EDC)을 포함할 수 있다. 본 실시예에서, 윈도우(WM)와 하우징(EDC)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 모듈(DM)은 표시 패널(DP) 및 입력 감지층(ISL)을 포함할 수 있다. 표시 패널(DP)은 전기적 신호에 따라 영상을 표시하고, 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 다양한 형태로 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시패널, 무기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있고, 무기발광 표시패널의 발광층은 무기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
도 2를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로층(DP_CL), 소자층(DP_ED) 및 봉지층(TFE)를 포함한다. 본 발명에 따른 표시 패널(DP)은 플렉서블(flexible) 표시 패널일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 폴딩축을 기준으로 폴딩되는 폴더블(foldable) 표시 패널 또는 리지드(rigid) 표시 패널일 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP_CL)은 베이스층(BL) 상에 배치된다. 회로층(DP_CL)은 베이스층(BL)과 소자층(DP_ED) 사이에 배치된다. 회로층(DP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(DP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다. 외부 정보는 생체 정보일 수 있다. 본 발명의 일 예로, 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 회로층(DP_CL)은 화소 구동 회로 및/또는 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(DP_ED)은 화소들 각각에 포함된 발광 소자 및 센서들 각각에 포함된 수광 소자를 포함할 수 있다. 본 발명의 일 예로, 수광 소자는 포토 다이오드일 수 있다. 수광 소자는 사용자의 지문에 의해 반사된 광을 감지 또는 광에 반응하는 센서일 수 있다. 회로층(DP_CL) 및 소자층(DP_ED)에 대해서는 이후 도 6, 도 8a 내지 도 10i를 참조하여 구체적으로 설명하기로 한다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다.
표시 패널(DP) 상에 입력 감지층(ISL)이 형성될 수 있다. 입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지층(ISL)은 연속 공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 감지층(ISL)이 표시 패널(DP) 상에 직접 배치되는 경우, 접착필름이 입력 감지층(ISL)과 봉지층(TFE) 사이에 배치되지 않는다. 대안적으로 입력 감지층(ISL)과 표시 패널(DP) 사이에 접착필름이 배치될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 접착필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
입력 감지층(ISL)은 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지층(ISL)은 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지층(ISL)으로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
표시 모듈(DM)은 컬러 필터층(CFL)을 더 포함할 수 있다. 본 발명의 일 예로, 컬러 필터층(CFL)은 입력 감지층(ISL) 상에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 컬러 필터층(CFL)은 표시 패널(DP)과 입력 감지층(ISL) 사이에 배치될 수도 있다. 컬러 필터층(CFL)은 복수의 컬러필터 및 블랙 매트릭스를 포함할 수 있다.
입력 감지층(ISL) 및 컬러 필터층(CFL)의 구조에 관한 자세한 사항은 후술될 것이다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 입력 감지층(ISL)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
하우징(EDC)은 윈도우(WM)와 결합된다. 하우징(EDC)은 윈도우(WM)와 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(DM)은 내부 공간에 수용될 수 있다. 하우징(EDC)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(EDC)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(EDC)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 도시되지 않았으나, 표시 모듈(DM)과 하우징(EDC) 사이에는 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 배터리 모듈 등이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 스캔 드라이버(300), 발광 드라이버(350), 전압 발생기(400) 및 리드아웃 회로(500)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS) 및 제4 제어 신호(RCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 스캔 라인들로 스캔 신호들을 출력할 수 있다.
전압 발생기(400)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(400)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 발생한다.
표시 패널(DP)은 투과 영역(TA)(도 1에 도시됨)에 대응하는 액티브 영역(DA) 및 베젤 영역(BZA)(도 1에 도시됨)에 대응하는 주변 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 액티브 영역(DA)에 배치되는 복수의 화소들(PX) 및 액티브 영역(DA)에 배치되는 복수의 센서들(FX)을 포함할 수 있다. 본 발명의 일 예로, 복수의 센서들(FX) 각각은 서로 인접하는 두 개의 화소(PX) 사이에 배치될 수 있다. 복수의 화소들(PX) 및 복수의 센서들(FX)은 제1 및 제2 방향(DR1, DR2) 상에서 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 복수의 센서들(FX) 중 제1 방향(DR1) 상에서 서로 인접한 두 개의 센서(FX) 사이에는 두 개 이상의 화소(PX)가 배치되거나, 복수의 센서들(FX) 중 제2 방향(DR2) 상에서 서로 인접한 두 개의 센서(FX) 사이에는 두 개 이상의 화소(PX)가 배치될 수 있다.
표시 패널(DP)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 발광 제어 라인들(EML1~EMLn), 데이터 라인들(DL1~DLm) 및 리드아웃라인들(RL1~RLh)을 더 포함한다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn) 및 발광 제어 라인들(EML1~EMLn)은 제2 방향(DR2)으로 연장된다. 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn) 및 발광 제어 라인들(EML1~EMLn)은 제1 방향(DR1)으로 서로 이격되어 배열된다. 데이터 라인들(DL1~DLm) 및 리드아웃라인들(RL1~RLh)은 제1 방향(DR1)로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 초기화 스캔 라인들(SIL1~SILn), 보상 스캔 라인들(SCL1~SCLn), 기입 스캔 라인들(SWL1~SWLn), 블랙 스캔 라인들(SBL1~SBLn), 발광 제어 라인들(EML1~EMLn), 그리고 데이터 라인들(DL1~DLm)에 각각 전기적으로 연결된다. 예를 들어, 복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 그러나, 각 화소(PX)에 연결되는 스캔 라인의 개수는 이에 한정되지 않으며, 변경될 수 있다.
복수의 센서들(FX)은 기입 스캔 라인들(SWL1~SWLn) 및 리드아웃라인들(RL1~RLh)에 각각 전기적으로 연결된다. 복수의 센서들(FX) 각각은 1개의 스캔 라인들에 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 각 센서(FX)에 연결되는 스캔 라인의 개수는 가변될 수 있다. 본 발명의 일 예로, 리드아웃라인들(RL1~RLh)의 개수는 데이터 라인들(DL1~DLm)의 개수보다 작거나 같을 수 있다. 예를 들어, 리드아웃라인들(RL1~RLh)의 개수는 데이터 라인들(DL1~DLm)의 개수의 1/2, 1/4 또는 1/8 등에 해당할 수 있다.
스캔 드라이버(300)는 표시 패널(DP)의 주변 영역(NDA)에 배치될 수 있다. 스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 초기화 스캔 라인들(SIL1~SILn)로 초기화 스캔 신호들을 출력하고, 보상 스캔 라인들(SCL1~SCLn)로 보상 스캔 신호들을 출력한다. 또한, 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 기입 스캔 라인들(SWL1~SWLn)로 기입 스캔 신호들을 출력하고, 블랙 스캔 라인들(SBL1~SBLn)로 블랙 스캔 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)는 제1 및 제2 스캔 드라이버를 포함할 수 있다. 제1 스캔 드라이버는 초기화 스캔 신호들 및 보상 스캔 신호들을 출력할 수 있고, 제2 스캔 드라이버는 기입 스캔 신호들 및 블랙 스캔 신호들을 출력할 수 있다.
발광 드라이버(350)는 표시 패널(DP)의 주변 영역(NDA)에 배치될 수 있다. 발광 드라이버(350)는 구동 컨트롤러(100)로부터 제2 제어 신호(ECS)를 수신한다. 발광 드라이버(350)는 제2 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)가 발광 제어 라인들(EML1~EMLn)에 연결될 수 있다. 이 경우, 발광 드라이버(350)는 생략되고, 스캔 드라이버(300)가 발광 제어 라인들(EML1~EMLn)로 발광 제어 신호들을 출력할 수 있다.
리드아웃 회로(500)는 구동 컨트롤러(100)로부터 제4 제어 신호(RCS)를 수신한다. 리드아웃 회로(500)는 제4 제어 신호(RCS)에 응답해서, 리드아웃라인들(RL1~RLh)로부터 감지 신호들을 수신할 수 있다. 리드아웃 회로(500)는 리드아웃라인들(RL1~RLh)로부터 수신된 감지 신호들을 가공하고, 가공된 감지 신호들(S_FS)을 구동 컨트롤러(100)로 제공할 수 있다. 구동 컨트롤러(100)는 감지 신호들(S_FS)에 근거하여 생체 정보를 인식할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 4a를 참조하면, 표시 패널(DP)은 복수의 화소들(PXR, PXG1, PXG2, PXB) 및 복수의 센서들(FX)을 포함한다.
복수의 화소들(PXR, PXG1, PXG2, PXB)은 복수의 기준 화소 유닛(RPU)으로 그룹지어 질 수 있다. 본 발명의 일 예로, 각 기준 화소 유닛(RPU)은 4개의 화소, 2개의 제1 화소(PXG1, PXG2)(이하, 제1 및 제2 그린 화소), 제3 화소(PXR)(이하, 레드 화소), 및 제4 화소(PXB)(이하, 블루 화소)를 포함할 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 포함되는 화소의 개수는 이에 한정되지 않는다. 대안적으로, 각 기준 화소 유닛(RPU)은 3개의 화소, 즉 제1 그린 화소(PXG1)(또는 제2 그린 화소(PXG2)), 레드 화소(PXR), 및 블루 화소(PXB)를 포함할 수 있다.
제1 및 제2 그린 화소(PXG1, PXG2)는 제1 및 제2 발광 소자(ED_G1, ED_G2)(이하, 제1 및 제2 그린 발광 소자)를 각각 포함하고, 레드 화소(PXR)는 제3 발광 소자(ED_R)(이하, 레드 발광 소자)를 포함하며, 블루 화소(PXB)는 제4 발광 소자(ED_B)(이하, 블루 발광 소자)를 포함한다. 본 발명의 일 예로, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 컬러광(예를 들면, 그린광)을 출력하고, 레드 발광 소자(ED_R)는 제1 컬러광과 다른 제2 컬러광(예를 들면, 레드광)을 출력하며, 블루 발광 소자(ED_B)는 제1 및 제2 컬러광과 다른 제3 컬러광(예를 들면, 블루광)을 출력한다. 제1 그린 발광 소자(ED_G1)로부터 출력된 그린광은 제2 그린 발광 소자(ED_G2)로부터 출력된 그린광과 동일한 파장대를 가질 수 있다.
제1 및 제2 방향(DR1, DR2) 상에서, 레드 발광 소자들(ED_R) 및 블루 발광 소자들(ED_B)은 서로 교대로 반복되어 배치될 수 있다. 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)은 제1 방향(DR1) 상에서 서로 교대로 반복되어 배치되고, 제2 방향(DR2) 상에서 서로 교대로 반복되어 배치된다. 제1 및 제2 그린 발광 소자들(ED_G1, ED_G2)은 제1 및 제2 방향(DR1, DR2) 상에서, 레드 발광 소자들(ED_R) 및 블루 발광 소자들(ED_B)과 서로 다른 행 및 서로 다른 열에 배치될 수 있다.
본 발명의 일 예로, 레드 발광 소자(ED_R)는 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)보다 큰 크기를 가질 수 있다. 또한, 블루 발광 소자(ED_B)는 레드 발광 소자(ED_R)보다 크거나 동일한 크기를 가질 수 있다. 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 각각의 크기는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)은 서로 동일한 크기를 가질 수도 있다.
제1 및 제2 그린 발광 소자(ED_G1, ED_G2)는 레드 및 블루 발광 소자(ED_R, ED_B)와 다른 형상을 가질 수 있다. 본 발명의 일 예로, 레드 및 블루 발광 소자(ED_R, ED_B) 각각은, 제2 방향(DR2)보다 제1 방향(DR1)으로 긴 팔각형 형상을 가질 수 있다. 레드 및 블루 발광 소자(ED_R, ED_B)는 서로 같거나 다른 크기를 가질 수 있으나, 동일한 형상을 갖는다. 레드 및 블루 발광 소자(ED_R, ED_B) 각각의 형상은 이에 한정되지 않는다. 예를 들어, 레드 및 블루 발광 소자(ED_R, ED_B) 각각은 제1 방향(DR1) 및 제2 방향(DR2) 상에서 동일한 길이를 갖는 팔각형 형상을 가질 수 있고, 또는 정사각형 및 직사각형 형상 중 하나의 형상을 가질 수도 있다.
제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 방향(DR1)보다 제2 방향(DR2)의 길이가 긴 팔각형 형상을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)는 서로 동일한 크기 및 동일한 형상을 갖는다. 그러나, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)의 형상은 이에 제한되는 것은 아니다. 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 각각은 제1 방향(DR1) 및 제2 방향(DR2) 상에서 동일한 길이를 갖는 팔각형 형상을 가질 수 있고, 또는 정사각형 및 직사각형 형상 중 하나의 형상을 가질 수도 있다.
제1 그린 발광 소자(ED_G1)는 제1 그린 화소 구동 회로(G1_PD)에 전기적으로 연결된다. 구체적으로, 제1 그린 발광 소자(ED_G1)는 제1 그린 애노드 전극(G1_AE) 및 제1 그린 발광층(G1_EL)을 포함하고, 제1 그린 애노드 전극(G1_AE)은 제1 그린 화소 구동 회로(G1_PD)와 콘택홀을 통해 접속된다. 제2 그린 발광 소자(ED_G2)는 제2 그린 화소 구동 회로(G2_PD)에 전기적으로 연결된다. 구체적으로, 제2 그린 발광 소자(ED_G2)는 제2 그린 애노드 전극(G2_AE) 및 제2 그린 발광층(G2_EL)을 포함하고, 제2 그린 애노드 전극(G2_AE)은 제2 그린 화소 구동 회로(G2_PD)와 콘택홀을 통해 접속된다.
제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 서로 동일한 크기를 가질 수 있다. 제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 서로 같거나 다른 형상을 가질 수 있다. 본 발명의 일 예로, 제1 그린 발광층(G1_EL)과 제2 그린 발광층(G2_EL)은 동일 평면 상에서 서로 다른 형상을 갖는다. 제1 그린 애노드 전극(G1_AE)과 제2 그린 애노드 전극(G2_AE)은 서로 다른 크기 및 서로 다른 형상을 가질 수 있다.
레드 발광 소자(ED_R)는 레드 화소 구동 회로(R_PD)에 전기적으로 연결된다. 구체적으로, 레드 발광 소자(ED_R)는 레드 애노드 전극(R_AE) 및 레드 발광층(R_EL)을 포함하고, 레드 애노드 전극(R_AE)은 레드 화소 구동 회로(R_PD)와 콘택홀을 통해 접속된다. 블루 발광 소자(ED_B)는 블루 화소 구동 회로(B_PD)에 전기적으로 연결된다. 구체적으로, 블루 발광 소자(ED_B)는 블루 애노드 전극(B_AE) 및 블루 발광층(B_EL)을 포함하고, 블루 애노드 전극(B_AE)은 블루 화소 구동 회로(B_PD)와 콘택홀을 통해 접속된다.
센서들(FX) 각각은 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 적어도 하나의 수광 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지부(LSU)는 k개의 수광 소자를 포함하고, k개의 수광 소자 중 하나가 센서 구동 회로에 접속된다. 여기서, k는 2 이상의 자연수일 수 있다. 도 4a에서는 k가 2인 경우를 도시하였다. k가 2인 경우, 광감지부(LSU)는 두 개의 수광 소자(이하, 제1 및 제2 수광 소자(OPD1, OPD2)라 지칭함)를 포함한다. 본 발명의 일 예로, 두 개의 수광 소자(즉, 제1 및 제2 수광 소자(OPD1, OPD2))가 하나의 기준 화소 유닛(RPU)에 대응하여 배치될 수 있다. 그러나, 각 기준 화소 유닛(RPU)에 대응하여 배치되는 수광 소자의 개수는 이에 한정되지 않는다. 예를 들어, 각 기준 화소 유닛(RPU)에 하나의 수광 소자가 대응하여 배치될 수도 있다.
제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제2 방향(DR2) 상에서 레드 및 블루 발광 소자(ED_R, ED_B) 사이에 배치된다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 제1 그린 발광 소자(ED_G1) 또는 제2 그린 발광 소자(ED_G2)에 인접하여 배치될 수 있다. 첫번째 기준 화소 유닛 행에서, 제1 수광 소자(OPD1)과 제1 그린 발광 소자(ED_G1)은 제1 방향(DR1)으로 서로 인접하고, 제2 수광 소자(OPD2)와 제2 그린 발광 소자(ED_G2)은 제1 방향(DR1)으로 서로 인접한다. 두번째 기준 화소 유닛 행에서, 제1 수광 소자(OPD1)와 제2 그린 발광 소자(ED_G2)은 제1 방향(DR1)으로 서로 인접하고, 제2 수광 소자(OPD2)와 제1 그린 발광 소자(ED_G1)은 제1 방향(DR1)으로 서로 인접한다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 방향(DR1) 상에서 서로 인접한 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 사이에 배치된다.
제1 및 제2 수광 소자(OPD1, OPD2) 각각은 동일한 크기 및 동일한 형상을 가질 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 레드 및 블루 발광 소자(ED_R, ED_B)보다 작은 크기를 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제1 및 제2 그린 발광 소자(ED_G1, ED_G2)보다 작거나 같은 크기를 가질 수 있다. 그러나, 제1 및 제2 수광 소자(OPD1, OPD2) 각각의 크기는 특별히 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 레드 및 블루 발광 소자(ED_R, ED_B)와 다른 형상을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 정사각형 형상을 가질 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각의 형상은 이에 한정되는 않는다. 대안적으로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 제2 방향(DR2)보다 제1 방향(DR1)으로 긴 직사각형 형상을 가질 수 있다.
센서 구동 회로(O_SD)는 제1 및 제2 수광 소자(OPD1, OPD2) 중 하나(예를 들어, 제1 수광 소자(OPD1))에 접속된다. 센서 구동 회로(O_SD)는 제1 방향(DR1) 상에서 레드 및 블루 화소 구동 회로(R_PD, B_PD)와 동일한 길이를 가질 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 수광 소자(OPD1, OPD2) 중 하나(예를 들어, 제1 수광 소자(OPD1))와 중첩할 수 있다. 센서 구동 회로(O_SD)는 평면 상에서 제1 및 제2 그린 발광 소자(ED_G1, ED_G2) 중 하나(예를 들어, 제1 그린 발광 소자(ED_G1))와 중첩할 수 있다.
제1 수광 소자(OPD1)는 제1 센싱 애노드 전극(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 수광 소자(OPD2)는 제2 센싱 애노드 전극(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제1 센싱 애노드 전극(O_AE1)은 센서 구동 회로(O_SD)와 콘택홀을 통해 직접 접속된다.
센서들(FX) 각각은 제1 및 제2 수광 소자(OPD1, OPD2)를 전기적으로 연결시키는 라우팅 배선(RW)을 더 포함할 수 있다. 라우팅 배선(RW)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)에 전기적으로 연결된다. 본 발명의 일 예로, 라우팅 배선(RW)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE1)에 일체로 형성될 수 있다.
라우팅 배선(RW), 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 라우팅 배선(RW), 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
라우팅 배선(RW)에 의해 제1 및 제2 수광 소자(OPD1, OPD2)는 센서 구동 회로(O_SD)에 병렬 연결될 수 있다. 따라서, 제1 및 제2 수광 소자(OPD1, OPD2)는 센서 구동 회로(O_SD)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다. 센서 구동 회로(O_SD)에 접속된 제1 수광 소자(OPD1)는 메인 수광 소자로 지칭되고, 라우팅 배선(RW)을 통해 제1 수광 소자(OPD1)와 전기적으로 연결된 제2 수광 소자(OPD2)는 더미 수광 소자로 지칭될 수 있다.
도 4b와 같이 k가 4인 경우, 광감지부(LSUa)는 4개의 수광 소자(이하, 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)라 지칭함)를 포함할 수 있다. 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4) 중 하나의(예를 들어, 제3 수광 소자(OPD3))가 센서 구동 회로(O_SDa)에 접속된다.
센서들(FX) 각각은 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)를 전기적으로 연결시키는 3개의 라우팅 배선(이하, 제1 내지 제3 라우팅 배선(RW1, RW2, RW3)이라 지칭함)을 더 포함할 수 있다. 제1 라우팅 배선(RW1)은 4개의 수광 소자(OPD1, OPD2, OPD3, OPD4) 중 제1 방향(DR1)으로 인접한 두 개의 수광 소자(즉, 제1 및 제3 수광 소자(OPD1, OPD3))를 전기적으로 연결한다. 제2 라우팅 배선(RW2)은 4개의 수광 소자(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 수광 소자(즉, 제1 및 제2 수광 소자(OPD1, OPD2))를 전기적으로 연결한다. 제3 라우팅 배선(RW3)은 4개의 수광 소자(OPD1, OPD2, OPD3, OPD4) 중 제2 방향(DR2)으로 인접한 두 개의 수광 소자(즉, 제3 및 제4 수광 소자(OPD3, OPD4))를 전기적으로 연결한다. 센서 구동 회로(O_SDa)에 직접 접속된 제3 수광 소자(OPD3)가 메인 수광 소자로 지칭될 수 있고, 나머지 제1, 제2 및 제4 수광 소자들(OPD1, OPD2, OPD4)는 더미 수광 소자로 지칭될 수 있다.
제1 수광 소자(OPD1)는 제1 센싱 애노드 전극(O_AE1) 및 제1 광전 변환층(O_RL1)을 포함하고, 제2 수광 소자(OPD2)는 제2 센싱 애노드 전극(O_AE2) 및 제2 광전 변환층(O_RL2)을 포함한다. 제3 수광 소자(OPD3)는 제3 센싱 애노드 전극(O_AE3) 및 제3 광전 변환층(O_RL3)을 포함하고, 제4 수광 소자(OPD4)는 제4 센싱 애노드 전극(O_AE4) 및 제4 광전 변환층(O_RL4)을 포함한다. 제3 센싱 애노드 전극(O_AE3)은 센서 구동 회로(O_SDa)와 콘택홀을 통해 직접 접속된다. 센서 구동 회로(O_SDa)는 제1 방향(DR1) 상에서 레드 및 블루 화소 구동 회로(R_PD, B_PD)보다 큰 길이를 가질 수 있다. 따라서, 센서 구동 회로(O_SDa)는 평면 상에서 제1 내지 제4 수광 소자(OPD1~OPD4) 중 두 개(예를 들어, 제1 및 제3 수광 소자(OPD1, OPD3))와 중첩하여 배치될 수 있다. 센서 구동 회로(O_SDa)는 평면 상에서 두 개의 그린 발광 소자(예를 들어, 제1 및 제2 그린 발광 소자(ED_G1, ED_G2))와 중첩할 수 있다.
제1 라우팅 배선(RW1)은 제1 센싱 애노드 전극(O_AE1) 및 제3 센싱 애노드 전극(O_AE3)에 전기적으로 연결되고, 제2 라우팅 배선(RW2)은 제1 센싱 애노드 전극(O_AE1) 및 제2 센싱 애노드 전극(O_AE2)에 전기적으로 연결된다. 제3 라우팅 배선(RW3)은 제3 센싱 애노드 전극(O_AE3) 및 제4 센싱 애노드 전극(O_AE4)에 전기적으로 연결된다. 본 발명의 일 예로, 제1 내지 제3 라우팅 배선(RW1~ RW3)은 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)에 일체로 형성될 수 있다.
제1 내지 제3 라우팅 배선들(RW1, RW2, RW3), 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일층 상에 배치될 수 있다. 이 경우, 제1 내지 제3 라우팅 배선들(RW1, RW2, RW3), 제1 내지 제4 센싱 애노드 전극(O_AE1~O_AE4)은 애노드 전극들(R_AE, G1_AE, G2_AE, B_AE)과 동일 물질을 포함하고, 동일 공정을 통해 제공될 수 있다.
제1 내지 제3 라우팅 배선들(RW1, RW2, RW3)에 의해 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 병렬 연결될 수 있다. 따라서, 제1 내지 제4 수광 소자(OPD1, OPD2, OPD3, OPD4)는 센서 구동 회로(O_SDa)에 의해 동시에 턴-온되거나 또는 동시에 턴-오프될 수 있다.
도 4a 및 도 4b에 도시된 센서 구동 회로(O_SD, O_SDa)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)은 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 드라이버(300)(도 3 참조)는 센서 구동 회로(O_SD, O_SDa)와 화소 구동 회로들(R_PD, G1_PD, G2_PD, B_PD)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이고, 도 5b는 도 5a에 도시된 화소 및 센서의 동작을 설명하기 위한 파형도이다.
도 5a에는 도 3에 도시된 복수의 화소들(PX) 중 하나의 화소(예를 들어, 레드 화소(PXR))의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 상기 레드 화소(PXR)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다. 또한, 도 5a에는 도 3에 도시된 복수의 센서들(FX) 중 하나의 센서(FX)의 등가 회로도가 예시적으로 도시된다. 복수의 센서들(FX) 각각은 동일한 회로 구조를 가지므로, 상기 센서(FX)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다.
도 5a를 참조하면, 상기 레드 화소(PXR)는 데이터 라인들(DL1~DLm) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(SIL1~SILn) 중 j번째 초기화 스캔 라인(SILj), 보상 스캔 라인들(SCL1~SCLn) 중 j번째 보상 스캔 라인(SCLj), 기입 스캔 라인들(SWL1~SWLn) 중 j번째 기입 스캔 라인(SWLj), 블랙 스캔 라인들(SBL1~SBLn) 중 j번째 블랙 스캔 라인(SWLj), 발광 제어 라인들(EML1~EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된다.
레드 화소(PXR)는 레드 발광 소자(ED_R) 및 레드 화소 구동 회로(R_PD)를 포함한다. 레드 발광 소자(ED_R)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 레드 발광 소자(ED_R)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
레드 화소 구동 회로(R_PD)는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2), 그리고 하나의 커패시터(Cst)를 포함한다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5 트랜지스터(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2)는 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터(T3, T4)는 NMOS 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터(T3, T4)는 산화물 반도체 트랜지스터이고, 제1, 제2, 제5 트랜지스터(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2)는 LTPS 트랜지스터일 수 있다.
본 발명에 따른 레드 화소 구동 회로(R_PD)의 구성은 도 5a에 도시된 실시예에 제한되지 않는다. 도 5a에 도시된 레드 화소 구동 회로(R_PD)는 하나의 예시에 불과하고 레드 화소 구동 회로(R_PD)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
j번째 초기화 스캔 라인(SILj), j번째 보상 스캔 라인(SCLj), j번째 기입 스캔 라인(SWLj), j번째 블랙 스캔 라인(SBLj) 및 j번째 발광 제어 라인(EMLj)은 각각 j번째 초기화 스캔 신호(SIj), j번째 보상 스캔 신호(SCj), j번째 기입 스캔 신호(SWj), j번째 블랙 스캔 신호(SBj) 및 j번째 발광 제어 신호(EMj)를 레드 화소(PXR)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 레드 화소(PXR)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 3 참조)에 입력되는 영상 신호(RGB, 도 3 참조)에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2) 각각은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 레드 화소(PXR)로 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 각각 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 레드 화소(PXR)로 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 레드 발광 소자(ED_R) 사이에 접속된다. 제1 트랜지스터(T1)는 제1 발광 제어 트랜지스터(ET1)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)를 경유하여 레드 발광 소자(ED_R)의 레드 애노드 전극(R_AE)(도 4a 참조)과 연결된 제2 전극, 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 레드 발광 소자(ED_R)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(SWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(SWLj)을 통해 전달받은 기입 스캔 신호(SWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(SCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(SCLj)을 통해 전달받은 j번째 보상 스캔 신호(SCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(SILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(SILj)을 통해 전달받은 j번째 초기화 스캔 신호(SIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제1 발광 제어 트랜지스터(ET1)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제2 발광 제어 트랜지스터(ET2)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 레드 발광 소자(ED_R)의 레드 애노드 전극(R_AE)에 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제1 및 제2 발광 제어 트랜지스터(ET1, ET2)는 j번째 발광 제어 라인(EMLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제1 발광 제어 트랜지스터(ET1)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 레드 발광 소자(ED_R)에 전달될 수 있다.
제5 트랜지스터(T5)는 제2 초기화 전압(VINT2)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제2 발광 제어 트랜지스터(ET2)의 제2 전극과 연결된 제2 전극 및 블랙 스캔 라인(SBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 초기화 전압(VINT2)은 제1 초기화 전압(VINT1)보다 낮거나 같은 전압 레벨을 가질 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 레드 발광 소자(ED_R)의 캐소드 전극은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제2 구동 전압(ELVSS)은 제1 및 제2 초기화 전압(VINT1, VINT2)보다 낮은 전압 레벨을 가질 수 있다.
도 5a 및 도 5b를 참조하면, j번째 발광 제어 신호(EMj)는 비발광 구간(NEP)동안 하이레벨을 갖는다. 비발광 구간(NEP) 내에서, j번째 초기화 스캔 신호(SIj)가 활성화된다. j번째 초기화 스캔 신호(SIj)의 활성화 구간(AP1)(이하, 제1 활성화 구간) 동안, j번째 초기화 스캔 라인(SILj)을 통해 하이 레벨의 j번째 초기화 스캔 신호(SIj)가 제공되면, 하이 레벨의 j번째 초기화 스캔 신호(SIj)에 응답해서 제4 트랜지스터(T4)가 턴-온된다. 제1 초기화 전압(VINT1)은 턴-온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 제3 전극에 전달되고, 제1 초기화 전압(VINT1)으로 제1 노드(N1)가 초기화된다. 따라서, 제1 활성화 구간(AP1)은 레드 화소(PXR)의 초기화 구간으로 정의될 수 있다.
다음, j번째 보상 스캔 신호(SCj)가 활성화되고, j번째 보상 스캔 신호(SCj)의 활성화 구간(AP2)(이하, 제2 활성화 구간) 동안, j번째 보상 스캔 라인(SCLj)을 통해 하이 레벨의 j번째 보상 스캔 신호(SCj)가 공급되면 제3 트랜지스터(T3)가 턴-온된다. 제1 트랜지스터(T1)는 턴-온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 제1 활성화 구간(AP1)은 제2 활성화 구간(AP2)과 비중첩할 수 있다.
제2 활성화 구간(AP2) 내에서 j번째 기입 스캔 신호(SWj)가 활성화된다. j번째 기입 스캔 신호(SWj)는 활성화 구간(AP4)(이하, 제4 활성화 구간) 동안 로우 레벨을 갖는다. 제4 활성화 구간(AP4) 동안, 로우 레벨의 j번째 기입 스캔 신호(SWj)에 의해 제2 트랜지스터(T2)가 턴-온된다. 그러면, i번째 데이터 라인(DLi)으로부터 공급된 i번째 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압("Di-Vth")이 제1 트랜지스터(T1)의 제3 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 제3 전극의 전위는 보상 전압("Di-Vth")이 될 수 있다. 제4 활성화 구간(AP4)은 제2 활성화 구간(AP2)과 중첩할 수 있다. 제2 활성화 구간(AP2)의 지속 시간은 제4 활성화 구간(AP4)의 지속 시간보다 클 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압("Di-Vth")이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다. 여기서, j번째 보상 스캔 신호(SCj)의 하이 레벨 구간은 레드 화소(PXR)의 보상 구간으로 지칭될 수 있다.
한편, j번째 보상 스캔 신호(SCj)의 제2 활성화 구간(AP2) 내에서 j번째 블랙 스캔 신호(SBj)가 활성화된다. j번째 블랙 스캔 신호(SBj)는 활성화 구간(AP3)(이하, 제3 활성화 구간)동안 로우 레벨을 갖는다. 제3 활성화 구간(AP3) 동안, 제5 트랜지스터(T5)는 j번째 블랙 스캔 라인(SBLj)을 통해 로우 레벨의 j번째 블랙 스캔 신호(SBj)를 공급받아 턴-온된다. 제5 트랜지스터(T5)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제5 트랜지스터(T5)를 통해 빠져나갈 수 있다. 제3 활성화 구간(AP3)은 제2 활성화 구간(AP2)과 중첩할 수 있다. 제2 활성화 구간(AP2)의 지속 시간은 제3 활성화 구간(AP3)의 지속 시간보다 클 수 있다. 제3 활성화 구간(AP3)은 제4 활성화 구간(AP4)보다 선행하고, 제4 활성화 구간(AP4)과 비중첩할 수 있다.
레드 화소(PXR)가 블랙 영상을 표시하는 경우, 제1 트랜지스터(T1)의 최소 구동 전류가 구동 전류(Id)로 흐르더라도 레드 발광 소자(ED_R)가 발광하게 된다면, 레드 화소(PXR)는 정상적으로 블랙 영상을 표시할 수 없다. 따라서, 본 발명의 일 실시예에 따른 레드 화소(PXR) 내 제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 최소 구동 전류의 일부를 바이패스 전류(Ibp)로서 레드 발광 소자(ED_R) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 구동 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서 제1 트랜지스터(T1)로 흐르는 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서 제1 트랜지스터(T1)로 흐르는 최소 구동 전류(예를 들어 10pA 이하의 전류)가 레드 발광 소자(ED_R)에 전달되어 블랙 계조의 영상이 표시된다. 레드 화소(PXR)가 블랙 영상을 표시하는 경우, 최소 구동 전류에 대한 바이패스 전류(Ibp)의 영향이 상대적으로 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 경우, 구동 전류(Id)에 대한 바이패스 전류(Ibp)의 영향은 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 경우, 구동 전류(Id)로부터 제5 트랜지스터(T5)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 전류(즉, 발광 전류(Ied))가 레드 발광 소자(ED_R)로 제공되어 블랙 영상을 확실하게 표현할 수 있다. 따라서, 레드 화소(PXR)는 제5 트랜지스터(T5)를 이용하여 정확한 블랙 계조 영상을 구현할 수 있고, 그 결과 콘트라스트비를 향상시킬 수 있다.
다음, j번째 발광 제어 라인(EMLj)으로부터 공급되는 j번째 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 로우 레벨의 발광 제어 신호(EMj)에 의해 제1 및 제2 발광 제어 트랜지스터(ET1, ET2)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 제3 전극의 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제2 발광 제어 트랜지스터(ET2)를 통해 구동 전류(Id)가 레드 발광 소자(ED_R)에 공급되어 레드 발광 소자(ED_R)에 전류(Ied)가 흐른다.
다시 도 5a를 참조하면, 센서(FX)는 리드아웃라인들(RL1~RLh) 중 d번째 리드아웃라인(RLd), j번째 기입 스캔 라인(SWLj) 및 리셋 제어 라인(RCL)에 접속된다.
센서(FX)는 광감지부(LSU) 및 센서 구동 회로(O_SD)를 포함한다. 광감지부(LSU)는 서로 병렬 연결된 k개의 수광 소자를 포함할 수 있다. k가 2인 경우, 제1 및 제2 수광 소자(OPD1, OPD2)는 서로 병렬 연결될 수 있다. k가 4인 경우, 제1 내지 제4 수광 소자(OPD1~OPD4)(도 4b 참조)는 서로 병렬 연결될 수 있다. 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 포토 다이오드일 수 있다. 본 발명의 일 예로, 제1 및 제2 수광 소자(OPD1, OPD2) 각각은 광전 변환층으로 유기 물질을 포함하는 유기 포토 다이오드일 수 있다.
제1 및 제2 수광 소자(OPD1, OPD2)의 제1 및 제2 센싱 애노드 전극(O_AE1, O_AE2)(도 4a 참조)은 제1 센싱 노드(SN1)에 연결되고, 제1 및 제2 수광 소자(OPD1, OPD2)의 제1 및 제2 센싱 캐소드 전극은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제1 및 제2 센싱 캐소드 전극은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)(도 4a 참조)의 캐소드 전극들과 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제1 및 제2 센싱 캐소드 전극은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)의 캐소드 전극들과 일체로 형성되어 공통 캐소드 전극(C_CE)(도 6 참조)을 형성할 수 있다.
센서 구동 회로(O_SD)는 3개의 트랜지스터들(ST1~ST3)을 포함한다. 3개의 트랜지스터들(ST1~ST3)은 각각 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 적어도 하나는 산화물 반도체 트랜지스터일 수 있다. 본 발명의 일 예로, 리셋 트랜지스터(ST1)는 산화물 반도체 트랜지스터이고, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 LTPS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 적어도 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)가 산화물 반도체 트랜지스터일 수 있고, 증폭 트랜지스터(ST2)가 LTPS 트랜지스터일 수 있다.
또한, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 PMOS 트랜지스터일 수 있고, 리셋 트랜지스터(ST1)는 NMOS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부(예를 들어, 리셋 트랜지스터(ST1)는 레드 화소(PXR)의 제3 및 제4 트랜지스터(T3, T4)와 동일한 타입의 트랜지스터일 수 있다. 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 레드 화소(PXR)의 제1, 제2 및 제5 트랜지스터(T1, T2, T5), 제1 및 제2 발광 제어 트랜지스터(ET1, ET2)와 동일한 타입의 트랜지스터일 수 있다.
본 발명에 따른 센서 구동 회로(O_SD)의 회로 구성은 도 5a에 제한되지 않는다. 도 5a에 도시된 센서 구동 회로(O_SD)는 하나의 예시에 불과하고 센서 구동 회로(O_SD)의 구성은 변형되어 실시될 수 있다.
리셋 트랜지스터(ST1)는 리셋 전압(Vrst)을 수신하는 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극 및 리셋 제어 신호(RST)를 수신하는 제3 전극을 포함한다. 리셋 트랜지스터(ST1)는 리셋 제어 신호(RST)에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 신호(RST)로 리셋시킬 수 있다. 리셋 제어 신호(RST)는 리셋 제어 라인(RCL)을 통해 제공되는 신호일 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 대안적으로, 리셋 제어 신호(RST)는 j번째 보상 스캔 라인(SCLj)을 통해 공급되는 j번째 보상 스캔 신호(SCj)일 수 있다. 즉, 리셋 트랜지스터(ST1)는 j번째 보상 스캔 라인(SCLj)으로부터 공급된 j번째 보상 스캔 신호(SCj)를 리셋 제어 신호(RST)로써 수신할 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 적어도 리셋 제어 신호(RST)의 활성화 구간 동안 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다. 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨로 유지되는 DC 전압일 수 있다.
리셋 트랜지스터(ST1)는 직렬 연결된 복수의 서브 리셋 트랜지스터를 포함할 수 있다. 예를 들어, 리셋 트랜지스터(ST1)는 두 개의 서브 리셋 트랜지스터(이하, 제1 및 제2 서브 리셋 트랜지스터라 함)를 포함할 수 있다. 이 경우, 제1 서브 리셋 트랜지스터의 제3 전극 및 제2 서브 리셋 트랜지스터의 제3 전극은 리셋 제어 라인(RCL)에 연결된다. 또한, 제1 서브 리셋 트랜지스터의 제2 전극과 제2 서브 리셋 트랜지스터의 제1 전극은 서로 전기적으로 연결될 수 있다. 또한 제1 서브 리셋 트랜지스터의 제1 전극으로 리셋 전압(Vrst)이 인가되며, 제2 서브 리셋 트랜지스터의 제2 전극은 제1 센싱 노드(SN1)와 전기적으로 연결될 수 있다. 그러나, 서브 리셋 트랜지스터의 개수는 이에 한정되지 않고, 다양하게 변형될 수 있다.
증폭 트랜지스터(ST2)는 센싱 구동 전압(SLVD)을 수신하는 제1 전극, 제2 센싱 노드(SN2)와 연결된 제2 전극 및 제1 센싱 노드(SN1)와 연결된 제3 전극을 포함한다. 증폭 트랜지스터(ST2)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 제2 센싱 노드(SN2)로 센싱 구동 전압(SLVD)을 인가할 수 있다. 본 발명의 일 예로, 센싱 구동 전압(SLVD)은 제1 구동 전압(ELVDD), 제1 및 제2 초기화 전압(VINT1, VINT2) 중 하나일 수 있다. 센싱 구동 전압(SLVD)이 제1 구동 전압(ELVDD)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 구동 전압 라인(VL1)에 전기적으로 연결될 수 있다. 센싱 구동 전압(SLVD)이 제1 초기화 전압(VINT1)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 초기화 전압 라인(VL3)에 전기적으로 연결될 수 있고, 센싱 구동 전압(SLVD)이 제2 초기화 전압(VINT2)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제2 초기화 전압 라인(VL4)에 전기적으로 연결될 수 있다.
출력 트랜지스터(ST3)는 제2 센싱 노드(SN2)와 연결된 제1 전극, d번째 리드아웃라인(RLd)과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함한다. 출력 트랜지스터(ST3)는 출력 제어 신호에 응답해서 감지 신호(FSd)를 d번째 리드아웃라인(RLd)으로 전달할 수 있다. 출력 제어 신호는 j번째 기입 스캔 라인(SWLj)을 통해 공급되는 j번째 기입 스캔 신호(SWj)일 수 있다. 즉, 출력 트랜지스터(ST3)는 기입 스캔 라인(SWLj)으로부터 공급된 j번째 기입 스캔 신호(SWj)를 출력 제어 신호로써 수신할 수 있다.
센서(FX)의 광감지부(LSU)는 발광 소자들(ED_R, ED_G1, ED_G2, ED_B)의 발광 구간동안 광에 노출될 수 있다. 상기 광은 발광 소자들(ED_R, ED_G1, ED_G2, ED_B) 중 어느 하나로부터 출력된 광일 수 있다.
만일 사용자의 손(US_F, 도 1 참조)이 표시면을 터치하면, 제1 및 제2 수광 소자(OPD1, OPD2)는 지문의 융선(ridge) 또는 융선 사이의 골(valley)에 의해 반사된 광에 대응하는 광전하들을 생성한다. 생성된 광전하들에 의해 수광 소자들(OPD1, OPD2)를 통해 흐르는 전류량이 달라진다. 수광 소자들(OPD1, OPD2)이 지문의 융선에 의해 반사된 광을 수신하는 경우 수광 소자들(OPD1, OPD2)을 통해 흐르는 전류를 제1 전류라 하고, 수광 소자들(OPD1, OPD2)이 지문의 골에 의해 반사된 광을 수신하는 경우 수광 소자들(OPD1, OPD2)을 통해 흐르는 전류를 제2 전류라 지칭할 수 있다. 지문의 융선에 의해 반사된 광과 지문의 골에 의해 반사된 광 사이의 광량이 상이하므로, 이러한 광량의 차이는 제1 및 제2 전류의 차이로 나타난다. 제1 전류가 수광 소자들(OPD1, OPD2)을 통해 흐르는 경우, 제1 센싱 노드(SN1)의 전위를 제1 전위라 지칭하고, 제2 전류가 수광 소자들(OPD1, OPD2)을 통해 흐르는 경우, 제1 센싱 노드(SN1)의 전위를 제2 전위라 지칭할 수 있다. 본 발명의 일 예로, 제1 전류는 제2 전류보다 클 수 있고, 이 경우, 제1 전위는 제2 전위보다 낮을 수 있다.
증폭 트랜지스터(ST2)는 제3 전극으로 입력되는 제1 센싱 노드(SN1)의 전위에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 증폭기(source follower amplifier)일 수 있다.
제4 활성화 구간(AP4) 동안 출력 트랜지스터(ST3)에는 j번째 기입 스캔 라인(SWLj)을 통해 로우 레벨의 j번째 기입 스캔 신호(SWj)가 공급된다. 로우 레벨의 j번째 기입 스캔 신호(SWj)에 대응하여 출력 트랜지스터(ST3)가 턴 온 되면, 증폭 트랜지스터(ST2)를 통해 흐르는 전류에 대응하는 감지 신호(FSd)가 d번째 리드아웃라인(RLd)으로 출력될 수 있다.
다음, 리셋 구간동안 리셋 제어 라인(RCL)을 통해 하이 레벨의 리셋 제어 신호(RST)가 공급되면 리셋 트랜지스터(ST1)가 턴 온 된다. 리셋 구간은 리셋 제어 라인(RCL)의 활성화 구간(즉, 하이 레벨 구간)으로 정의될 수 있다. 대안적으로, 리셋 트랜지스터(ST1)가 PMOS 트랜지스터로 이루어질 경우, 리셋 구간동안 로우 레벨의 리셋 제어 신호(RST)가 리셋 제어 라인(RCL)으로 공급될 수 있다. 리셋 구간동안 제1 센싱 노드(SN1)는 리셋 전압(Vrst)에 대응하는 전위로 리셋될 수 있다. 본 발명의 일 예로, 리셋 전압(Vrst)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다.
다음, 리셋 구간이 종료되면, 광감지부(LSU)는 수신된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 화소 및 센서를 나타낸 단면도이다.
도 6을 참조하면, 표시 패널(DP, 도 3 참조)은 베이스층(BL), 회로층(DP_CL) 및 소자층(DP_ED)을 포함할 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
회로층(DP_CL)은 배리어층(BRL) 및/또는 버퍼층(BFL)을 포함할 수 있다. 배리어층(BRP)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴은 제1 반도체 패턴으로 정의된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 6에서 제1 반도체 패턴의 일부분을 도시한 것일 뿐 레드 화소(PXR, 도 5a 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P-타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N-타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 제1 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 신호 라인(또는 연결 전극)일 수 있다.
도 6에 도시된 것과 같이, 제1 트랜지스터(T1)의 제1 전극(S1), 채널부(A1), 제2 전극(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 채널부(A1)로부터 서로 반대 방향으로 연장된다.
도 6에는 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(CSL)은 평면 상에서 제2 발광 제어 트랜지스터(ET2, 도 5a 참조)의 제2 전극에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩하며, 제1 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP_CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 제3 전극(G1)이 배치된다. 제3 전극(G1)은 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 제3 전극(G1)은 제1 트랜지스터(T1)의 채널부(A1)와 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 제3 전극(G1)은 마스크 역할을 할 수 있다.
제1 절연층(10) 상에 제3 전극(G1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제3 전극(G1)과 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 제3 전극(G1)의 일부분과 그에 중첩하는 상부전극(UE)은 화소 커패시터(Cst, 도 5a 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
본 발명의 일 실시예에서 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 상부전극(UE)이 배치된다. 상부전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 반도체 패턴이 배치된다. 이하, 제3 절연층(30) 상에 직접 배치된 반도체 패턴은 제2 반도체 패턴으로 정의된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
도 6에서 제2 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소(PX)의 다른 영역에 제2 반도체 패턴이 더 배치될 수 있다. 제2 반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 전도성이 크다. 환원 영역은 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 채널부에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 채널부일 수 있고, 다른 일부분은 트랜지스터의 제1 전극 또는 제2 전극일 수 있다.
회로층(DP_CL)은 센서 구동 회로(O_SD, 도 5a 참조)의 반도체 패턴의 일부분을 더 포함할 수 있다. 설명의 편의를 위하여, 센서 구동 회로(O_SD)의 반도체 패턴 중 리셋 트랜지스터(ST1)를 도시하였다. 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1) 및 제2 전극(STD1)은 제2 반도체 패턴으로부터 형성된다. 본 발명의 일 예로, 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 제1 전극(STS1) 및 제2 전극(STD1)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(STS1) 및 제2 전극(STD1)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제4 절연층(40)은 제1 리셋 트랜지스터(ST1)의 제1 전극(STS1), 채널부(STA1) 및 제2 전극(STD1)을 커버하도록 배치된다. 제4 절연층(40) 상에 제1 리셋 트랜지스터(ST1)의 제3 전극(STG1)이 배치된다. 본 실시예에서 제3 전극(STG1)은 금속 패턴의 일부일 수 있다. 리셋 트랜지스터(ST1)의 제3 전극(STG1)은 제1 리셋 트랜지스터(ST1)의 채널부(STA1)와 중첩한다. 본 실시예에서 설명의 편의 상 1개의 제3 전극(STG1)을 도시하였으나, 제1 리셋 트랜지스터(ST1)는 2 개의 제3 전극들을 포함할 수도 있다.
제4 절연층(40) 상에 제3 전극(G3)을 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제6 절연층(60) 및 제7 절연층(70)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결전극(CNE10)이 배치될 수 있다. 제1 연결전극(CNE10)은 제1 내지 제5 절연층(10 내지 50)을 관통하는 제1 콘택홀(CH1)을 통해 연결 신호 라인(CSL)에 연결되고, 제2 연결전극(CNE20)은 제6 절연층(60)을 관통하는 제2 콘택홀(CH2)을 통해 제1 연결전극(CNE10)에 연결될 수 있다. 본 발명의 일 실시예에서 제5 절연층(50) 내지 제7 절연층(70) 중 적어도 어느 하나는 생략될 수도 있고, 제1 및 제2 연결 전극(CNE10, CNE20) 중 하나도 생략될 수 있다.
제5 절연층(50) 상에는 제3 연결전극(CNE11)이 더 배치될 수 있다. 제3 연결전극(CNE11)은 제4 및 제5 절연층(40, 50)을 관통하는 제3 콘택홀(CH3)을 통해 리셋 트랜지스터(ST1)의 제3 전극(STD1)과 연결되고, 제4 연결전극(CNE21)은 제6 절연층(60)을 관통하는 제4 콘택홀(CH4)을 통해 제3 연결전극(CNE11)에 연결될 수 있다.
데이터 라인(DLi, 도 5a 참조) 및 리드아웃라인(RLd)은 제2 및 제4 연결 전극(CNE20, CNE21)과 동일층(즉, 제6 절연층(60)) 상에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 대안적으로, 데이터 라인(DLi, 도 5a 참조) 및 리드아웃라인(RLd)은 제1 및 제3 연결 전극(CNE10, CNE11)과 동일층(즉, 제5 절연층(50)) 상에 배치될 수 있다. 제2 및 제4 연결 전극(CNE20, CNE21), 데이터 라인(DLi) 및 리드아웃라인(RLd)은 제7 절연층(70)에 의해 커버된다.
소자층(DP_ED)은 회로층(DP_CL) 상에 배치된다. 소자층(DP_ED)은 레드 발광 소자(ED_R, 도 4a 참조)의 레드 애노드 전극(R_AE) 및 제1 수광 소자(OPD1, 도 4a 참조)의 센싱 애노드 전극(O_AE1)을 포함할 수 있다. 도 6에 도시된 바와 같이, 레드 애노드 전극(R_AE)은 제8 절연층(80)을 관통하는 제7 콘택홀(CH7)을 통해 제1 더미 연결전극(CNE30)에 접속될 수 있다. 센싱 애노드 전극(O_AE)은 제8 절연층(80)을 관통하는 제8 콘택홀(CH8)을 통해 제2 더미 연결전극(CNE31)에 접속될 수 있다.
소자층(DP_ED)은 회로층(DP_CL) 상에 배치된 화소 정의층(PDL)을 더 포함한다. 화소 정의층(PDL)은 레드 발광 소자(ED_R)에 대응하여 정의된 발광 개구부(OP1) 및 제1 수광 소자(OPD1)에 대응하여 정의된 수광 개구부(OP2)을 포함할 수 있다. 레드 발광 소자(ED_R)의 레드 애노드 전극(R_AE)의 적어도 일부분을 노출시킨다. 화소 정의층(PDL)의 발광 개구부(OP1)는 발광 영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 3 참조)은 표시 패널(DP, 도 3 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다.
수광 개구부(OP2)는 제1 수광 소자(OPD1)의 제1 센싱 애노드 전극(O_AE1)을 노출시킨다. 화소 정의층(PDL)의 수광 개구부(OP2)는 수광 영역(SA)을 정의할 수 있다. 예컨대, 복수 개의 센서들(FX, 도 3 참조)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 센서들(FX)이 배치된 영역은 센싱 영역으로 정의될 수 있고, 하나의 센싱 영역은 수광 영역(SA)과 수광 영역(SA)에 인접한 비수광 영역(NSA)을 포함할 수 있다. 비수광 영역(NSA)은 수광 영역(SA)을 에워쌀 수 있다.
화소 정의층(PDL)에 정의된 발광 개구부(OP1)에 대응하여 레드 발광층(R_EL)이 배치되고, 화소 정의층(PDL)에 정의된 수광 개구부(OP2)에 대응하여 제1 광전 변환층(O_RL1)이 제공된다. 본 실시예에서 패터닝된 레드 발광층(R_EL)을 예시적으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 공통 발광층이 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 공통 발광층은 백색 광 또는 청색 광을 생성할 수 있다. 공통 캐소드 전극(C_CE)은 발광 소자(ED) 및 수광 소자(OPD)에 공통적으로 연결된다. 공통 캐소드 전극(C_CE)은 센싱 애노드 전극(O_AE) 및 애노드 전극(E_AE)과 마주할 수 있다. 공통 캐소드 전극(C_CE)은 레드 발광층(R_EL) 및 제1 광전 변환층(O_RL1) 상에 배치된다. 공통 캐소드 전극(C_CE)은 복수 개의 화소들(PX) 및 복수 개의 센서들(FX)에 공통적으로 배치된다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 7을 참조하면, 표시 장치(DD)는 표시 패널(DP)을 포함하고, 표시 패널(DP)에는 액티브 영역(DA)과 주변 영역(NDA)이 정의될 수 있다. 주변 영역(NDA)은 제1 주변 영역(NDA1), 제2 주변 영역(NDA2), 제3 주변 영역(NDA3) 및 제4 주변 영역(NDA4)을 포함한다. 제1 주변 영역(NDA1)은 제1 방향(DR1) 상에서 액티브 영역(DA)의 상측에 배치되고, 제2 주변 영역(NDA2)은 제1 방향(DR1) 상에서 액티브 영역(DA)의 하측에 배치된다. 제3 주변 영역(NDA3)은 제2 방향(DR2) 상에서 액티브 영역(DA)의 일측(예를 들어, 좌측)에 배치되고, 제4 주변 영역(NDA4)은 제2 방향(DR2) 상에서 액티브 영역(DA)의 타측(예를 들어, 우측)에 배치될 수 있다.
표시 패널(DP)의 액티브 영역(DA)의 소자층(DP_ED)과 관련하여 도 4a 내지 도 6을 참조하여 설명하였다.
표시 패널(DP)의 회로층(DP_CL, 도 6 참조)은 리셋 전압 보강 배선(VRST_W), 제1 및 제2 구동 전압 배선(ELV_W), 제3 구동 전압 배선(VSS), 리셋 제어 보강 배선(GR_W), 제1 초기화 전압 보강 배선(VINT_W), 및 제2 초기화 전압 보강 배선(AINT_W)을 포함할 수 있다.
리셋 전압 보강 배선(VRST_W)은 표시 패널(DP)의 주변 영역(NDA)에 배치될 수 있다. 리셋 전압 보강 배선(VRST_W)은 제1 리셋 전압 보강 배선(VRST_W1) 및 제2 리셋 전압 보강 배선(VRST_W2)을 포함할 수 있다. 제1 리셋 전압 보강 배선(VRST_W1)은 제1 주변 영역(NDA1)에 배치되고, 제2 리셋 전압 보강 배선(VRST_W2)은 제2 주변 영역(NDA2)에 배치될 수 있다. 리셋 전압 보강 배선(VRST_W)은 액티브 영역(DA)에 배치되는 복수의 리셋 전압 배선들과 연결될 수 있다. 제1 및 제2 리셋 전압 보강 배선(VRST_W1, VRST_W2) 각각은 제2 방향(DR2)으로 연장되는 바(bar) 형상의 통배선일 수 있다.
본 실시예에서, 표시 패널(DP)은 주변 영역(NDA)에 배치된 리셋 전압 보강 배선(VRST_W)을 포함함으로써, 액티브 영역(DA) 전체에서 화소들(PX, 도 3 참조) 및 센서들(FX, 도 3 참조)을 위치에 상관없이 일률적인 성능으로 구동할 수 있다. 특히, 리셋 전압 보강 배선(VRST_W)에 의해, 센서들(FX)로 공급되는 리셋 전압(Vrst, 도 5a 참조)의 전압 강하를 감소시킴으로써 일정한 센싱 성능을 확보할 수 있다.
일 실시예에서, 표시 패널(DP)은 주변 영역(NDA)에 배치되는 구동 전압 배선(ELV_W)을 포함할 수 있다. 구동 전압 배선(ELV_W)은 제1 구동 전압(ELVDD, 도 5a 참조)이 제공되는 배선일 수 있다. 구동 전압 배선(ELV_W)은 제1 주변 영역(NDA1)에 배치된 제1 구동 전압 배선(ELV_W1) 및 제2 주변 영역(NDA2)에 배치된 제2 구동 전압 배선(ELV_W2)을 포함할 수 있다. 제1 구동 전압 배선(ELV_W1)은 제1 리셋 전압 보강 배선(VRST_W1)보다 액티브 영역(DA)에 근접하게 배치될 수 있다. 제1 구동 전압 배선(ELV_W1)은 액티브 영역(DA)으로 연장되는 부분 및 주변 영역(NDA)에 배치되는 부분을 포함한다. 설명의 편의를 위해, 도 7에서는 주변 영역(NDA)에 배치되는 부분을 도시하였다. 제1 구동 전압 배선(ELV_W1)은 액티브 영역(DA)을 둘러싸도록 배치될 수 있다. 즉, 도시되지 않았으나, 제1 구동 전압 배선(ELV_W1)은 제1 주변 영역(NDA1)뿐만 아니라 제2 주변 영역(NDA2)에도 배치될 수 있다.
리셋 전압 보강 배선(VRST_W)은 제1 구동 전압 배선(ELV_W1)보다 액티브 영역(DA)에서 멀리 배치될 수 있다. 즉, 제1 주변 영역(NDA1)에서, 제1 리셋 전압 보강 배선(VRST_W1)은 제1 구동 전압 배선(ELV_W1)보다 액티브 영역(DA)으로부터 멀리 배치될 수 있다. 제1 리셋 전압 보강 배선(VRST_W1)은 제1 구동 전압 배선(ELV_W1)보다 액티브 영역(DA)에서 멀리 배치됨으로서 배선간 신호의 중첩을 최소화 할 수 있다.
제2 구동 전압 배선(ELV_W2)은 제1 구동 전압 배선(ELV_W1)과 전기적으로 연결될 수 있다. 제2 구동 전압 배선(ELV_W2)은 제2 리셋 전압 보강 배선(VRST_W2)보다 액티브 영역(DA)으로부터 멀리 배치될 수 있다. 그에 따라서, 액티브 영역(DA)에서 화소(PX) 및 센서(FX)가 위치와 상관 없이 유니폼한 성능으로 동작할 수 있다.
제3 구동 전압 배선(VSS)에는 제2 구동 전압(ELVSS)이 제공될 수 있다. 제3 구동 전압 배선(VSS)은 제1 및 제2 구동 전압 배선들(ELV_W1, ELV_W2) 및 리셋 전압 보강 배선(VRST_W)보다 액티브 영역(DA)으로부터 멀리 배치될 수 있다. 제3 구동 전압 배선(VSS)은 패널 드라이버(IC)에 연결될 수 있다. 구체적으로, 제3 구동 전압 배선(VSS)는 전압 발생기(400, 도 3 참조)와 연결될 수 있다. 제3 구동 전압 배선(VSS)은 주변 영역(NDA)의 가장 바깥쪽으로 연장되도록 배치될 수 있다.
리셋 제어 보강 배선(GR_W), 제1 초기화 전압 보강 배선(VINT_W) 및 제2 초기화 전압 보강 배선(AINT_W)은 제3 주변 영역(NDA3) 및 제4 주변 영역(NDA4)에 각각 배치될 수 있다. 리셋 제어 보강 배선(GR_W), 제1 초기화 전압 보강 배선(VINT_W) 및 제2 초기화 전압 보강 배선(AINT_W) 각각은 제1 방향(DR1)으로 연장되는 바(bar) 형상의 통 배선일 수 있다.
리셋 제어 보강 배선(GR_W)은 제3 주변 영역(NDA3)에 배치된 제1 리셋 제어 보강 배선(GR_W1) 및 제4 주변 영역(NDA4)에 배치된 제2 리셋 제어 보강 배선(GR_W2)을 포함할 수 있다. 제1 리셋 제어 보강 배선(GR_W1)가 제2 리셋 제어 보강 배선(GR_2)은 액티브 영역(DA)을 사이에 두고 제2 방향(DR2)에서 서로 이격된다.
제1 초기화 전압 보강 배선(VINT_W)은 제3 주변 영역(NDA3)에 배치된 제1-1 초기화 전압 보강 배선(VINT_W1) 및 제4 주변 영역(NDA4)에 배치된 제1-2 초기화 전압 보강 배선(VINT_W2)을 포함할 수 있다. 제1-1 초기화 전압 보강 배선(VINT_W1) 및 제1-2 초기화 전압 보강 배선(VINT_W2)은 액티브 영역(DA)을 사이에 두고 제2 방향(DR2)에서 서로 이격된다.
제2 초기화 전압 보강 배선(AINT_W)은 제3 주변 영역(NDA3)에 배치된 제2-1 초기화 전압 보강 배선(AINT_W1) 및 제4 주변 영역(NDA4)에 배치된 제2-2 초기화 전압 보강 배선(AINT_W2)을 포함할 수 있다. 제2-1 초기화 전압 보강 배선(AINT_W1) 및 제2-2 초기화 전압 보강 배선(AINT_W2)은 액티브 영역(DA)을 사이에 두고 제2 방향(DR2)에서 서로 이격된다.
리셋 제어 보강 배선(GR_W), 제1 초기화 전압 보강 배선(VINT_W) 및 제2 초기화 전압 보강 배선(AINT_W)은 제2 방향(DR2)으로 배열될 수 있다. 리셋 제어 보강 배선(GR_W)은 제1 및 제2 초기화 전압 보강 배선(VINT_W, AINT_W)보다 액티브 영역(DA)에 근접하게 배치될 수 있다. 제1 초기화 전압 보강 배선(VINT_W)은 제2 초기화 전압 보강 배선(AINT_W) 및 리셋 제어 보강 배선(GR_W)보다 액티브 영역(DA)에서 멀리 배치될 수 있다. 제2 초기화 전압 보강 배선(AINT_W)은 리셋 제어 보강 배선(GR_W)과 제1 초기화 전압 보강 배선(VINT_W)의 사이에 배치될 수 있다.
리셋 제어 보강 배선(GR_W)은 액티브 영역(DA)의 리셋 제어 배선들과 전기적으로 연결될 수 있다. 리셋 제어 배선들은 도 5a의 리셋 제어 라인(RCL)과 대응될 수 있다. 리셋 제어 보강 배선(GR_W)은 액티브 영역(DA)의 모든 리셋 트랜지스터들(ST1, 도 5a 참조)이 동시에 턴 온 또는 턴 오프 될 수 있도록 표시 패널(DP)의 상하간 로드(load) 차이를 최소화 해줄 수 있다. 즉, 리셋 제어 보강 배선(GR_W)은 액티브 영역(DA)의 전면적으로 각각의 센서 구동 회로들(O_SD, 도 4a 참조)에 리셋 전압(Vrst)이 실질적으로 균일하게 인가될 수 있도록 할 수 있다.
제1 초기화 전압 보강 배선(VINT_W)은 액티브 영역(DA)의 제1 초기화 전압 배선들과 연결될 수 있다. 제1 초기화 전압 배선들은 도 5a의 제1 초기화 전압 라인(VL3)에 대응될 수 있다.
제2 초기화 전압 보강 배선(AINT_W)은 액티브 영역(DA)의 제2 초기화 전압 배선들과 연결될 수 있다. 제2 초기화 전압 배선들은 도 5a의 제2 초기화 전압 라인(VL4)과 대응될 수 있다.
리셋 제어 보강 배선(GR_W), 제1 초기화 전압 보강 배선(VINT_W) 및 제2 초기화 전압 보강 배선(AINT_W)은 스캔 드라이버(300) 및 발광 드라이버(350)보다 액티브 영역(DA)에 근접하게 배치될 수 있다. 여기에서, 발광 드라이버(350)는 스캔 드라이버(300)로 대체될 수 있다. 표시 패널(DP)의 액티브 영역(DA) 및 주변 영역(NDA)의 회로층(DP_CL)과 관련하여 이하 설명한다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다. 도 8a 내지 도 8g는 일 실시예에 따른 회로층의 액티브 영역 및 주변 영역을 보여주는 평면도이다. 도 8a 내지 도 8g는 도 7의 AA'영역을 확대하여 보여준다. 즉 도 8a 내지 도 8g는 제1 주변 영역(NDA1) 및 제4 주변 영역(NDA4)을 보여줄 수 있다.
도 8a 내지 도 8g를 참조하면, 평면 상에서 도전 패턴들 및 반도체 패턴들 각각은 소정의 규칙으로 반복 배열된 구조를 가질 수 있다. 도 8a 내지 도 8g에서는 화소 구동 회로들의 일부분, 및 센서 구동 회로의 일부분의 평면도들이 도시되었다.
제1 회로 부분(PDC1)과 제2 회로 부분(PDC2)은 서로 대칭되는 구조를 가질 수 있고, 제1 회로 부분(PDC1)은 도 4a에 도시된 제1 그린 화소 구동 회로(G1_PD)의 일부분일 수 있고, 제2 회로 부분(PDC2)은 도 4a에 도시된 블루 화소 구동 회로(B_PD)의 일부분일 수 있다. 제3 회로 부분(SDC)은 도 4a에 도시된 센서 구동 회로(O_SD)의 일부분일 수 있다.
도 8a 내지 도 8g에서는 서로 대칭 구조를 갖는 제1 회로 부분(PDC1)과 제2 회로 부분(PDC2)을 예시적으로 도시하였으나, 제1 회로 부분(PDC1)과 동일한 구조가 연속적으로 반복되거나, 제2 회로 부분(PDC2)과 동일한 구조가 연속적으로 반복될 수도 있다. 또한, 도 8a 내지 도 8g에 도시된 제1 회로 부분(PDC1), 제3 회로 부분(SDC), 제2 회로 부분(PDC2)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 다만, 이에 특별히 제한되는 것은 아니다.
도 8a 내지 도 8g에서, 제1 회로 부분(PDC1), 제3 회로 부분(SDC), 제2 회로 부분(PDC2)은 액티브 영역(DA)에 배치될 수 있다. 제4 주변 영역(NDA4, 도 7참조)은 제1 영역(BRDA) 및 제2 영역(DRVA)을 포함할 수 있다. 제1 영역(BRDA)은 구동 회로와 구동부들을 연결하는 연결 패턴들이 배치되는 브릿지 영역일 수 있다. 제2 영역(DRVA)은 구동부들이 배치되는 구동 영역일 수 있다. 제2 영역(DRVA)은 제1 영역(BRDA)보다 액티브 영역(DA)에서 멀다.
도 6, 도 7, 도 8a 및 도 8b를 참조하면, 베이스 도전층(BML) 및 제1 반도체층(1100)이 도시된다. 베이스 도전층(BML)은 베이스층(BL) 상에 배치될 수 있다. 베이스 도전층(BML)은 제1 구동 전압 배선(ELV_W1)을 포함할 수 있다. 제1 구동 전압 배선(ELV_W1)은 액티브 영역(DA)에 배치되는 제1 부분(BML_DL) 및 주변 영역(NDA)에 배치되는 제2 부분(BML_ELV)을 포함할 수 있다. 제1 부분(BML_DL)은 제2 부분(BML_ELV)으로부터 액티브 영역(DA) 방향으로 연장되는 복수의 가지들을 포함할 수 있다. 제2 부분(BML_ELV)은 액티브 영역(DA)을 둘러싸도록 주변 영역(NDA)에 배치될 수 있다.
베이스 도전층(BML) 상에는 제1 반도체층(1100)이 배치될 수 있다. 제1 반도체층(1100)은 베이스 도전층(BML)과 제1 절연층(10) 사이에 배치될 수 있다. 제1 반도체층(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체층(1100)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
제1 반도체층(1100)은 제1 및 제2 회로 부분들(PDC1, PDC2)에 포함된 제1 반도체 패턴(1110), 제3 회로 부분(SDC)에 포함된 제2 반도체 패턴(1120) 및 제2 영역(DRVA)에 배치된 제3 반도체 패턴(1130)을 포함한다.
도 6, 도 7, 도 8a 내지 도 8c를 참조하면, 제1 절연층(10) 위에 제1 도전층(1200)이 배치될 수 있다. 제1 도전층(1200)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 도전층(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제1 도전층(1200)은 제1 게이트 배선(1210), 제1 게이트 전극(1220), 제2 게이트 배선(1230), 제1 서브 게이트 배선(1250) 및 제2 서브 게이트 배선(1260)을 포함할 수 있다.
제1 게이트 배선(1210)은 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 배선(1210)은 도 5a의 j번째 기입 스캔 라인(SWLj)에 대응된다. 예를 들어, j번째 기입 스캔 신호(SWj, 도 5a 참조)는 제1 게이트 배선(1210)으로 제공될 수 있다.
제1 게이트 배선(1210)은 제1 반도체 패턴(1110)과 함께 도 5a의 제2 트랜지스터(T2)를 구성할 수 있다. 또한, 제1 게이트 배선(1210)은 제1 반도체 패턴(1110)과 함께 도 5a의 제5 트랜지스터(T5)를 구성할 수 있다. 제1 게이트 배선(1210)은 제2 반도체 패턴(1120)과 함께 도 5a의 출력 트랜지스터(ST3)를 구성할 수 있다.
제1 게이트 전극(1220)은 섬(island) 형상으로 배치될 수 있다. 제1 게이트 전극(1220)은 제1 반도체 패턴(1110)과 함께 도 5a의 제1 트랜지스터(T1)를 구성할 수 있다. 제1 게이트 전극(1220)은 도 6에 도시된 제1 트랜지스터(T1)의 제3 전극(G1)에 대응될 수 있다.
제2 게이트 배선(1230)은 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 배선(1230)은 도 5a의 j번째 발광 제어 라인(EMLj)에 대응될 수 있다. 예를 들어, j번째 발광 제어 신호(EMj, 도 5a 참조)는 제2 게이트 배선(1230)으로 제공될 수 있다. 제2 게이트 배선(1230)은 제1 반도체 패턴(1110)과 함께 도 5a의 제1 및 제2 발광 제어 트랜지스터들(ET1, ET2)을 구성할 수 있다.
제2 게이트 전극(1240)은 섬(island) 형상으로 배치될 수 있다. 제2 게이트 전극(1240)은 제2 반도체 패턴(1120)과 함께 도 5a의 증폭 트랜지스터(ST2)를 구성할 수 있다.
제1 게이트 배선(1210), 제1 게이트 전극(1220), 제2 게이트 배선(1230)은 액티브 영역(DA)에 배치될 수 있다.
제1 서브 게이트 배선(1250)은 제1 영역(BRDA)에 배치될 수 있다. 제2 서브 게이트 배선(1260)은 제2 영역(DRVA)에 배치될 수 있다. 제1 서브 게이트 배선(1250) 및 제2 서브 게이트 배선(1250)은 제2 영역(DRVA)에 배치되는 서브 화소들을 구동하기 위한 서브 화소 구동 회로의 구성요소일 수 있다.
도 6, 도 7, 도 8a 내지 도 8d를 참조하면, 제2 절연층(20)은 제1 도전층(1200)을 커버하며, 제1 절연층(10) 위에 배치될 수 있다. 제2 도전층(1300)은 제2 절연층(20) 위에 배치될 수 있다. 제2 도전층(1300)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다.
제2 도전층(1300)은 제3 게이트 배선(1310), 제4 게이트 배선(1320), 커패시터 전극(1330), 제1 초기화 전압 배선(1340), 제1 리셋 제어 배선(1350)을 포함할 수 있다.
제3 게이트 배선(1310)은 제2 방향(DR2)으로 연장될 수 있다. 제3 게이트 배선(1310)은 j번째 보상 스캔 라인(SCLj, 도 5a 참조)에 대응될 수 있다. 제4 게이트 배선(1320)은 제2 방향(DR2)으로 연장될 수 있다. 제4 게이트 배선(1320)은 j번째 초기화 스캔 라인(SILj, 도 5a 참조)에 대응될 수 있다. 커패시터 전극(1330)은 제1 게이트 전극(1220)과 중첩하며, 섬(island) 형상으로 배치될 수 있다. 예를 들어, 커패시터 전극(1330)은 제1 게이트 전극(1220)과 함께 커패시터(Cst, 도 5a 참조)를 구성할 수 있다. 커패시터 전극(1330)은 상부전극(UE)에 대응될 수 있다. 구동 전압(ELVDD, 도 5a 참조)은 커패시터 전극(1330)으로 제공될 수 있다. 또한, 커패시터 전극(1330)에는 커패시터 전극(1330)을 관통하는 개구(1330_OP)가 형성될 수 있으며, 제1 게이트 전극(1220)은 상기 개구(1330_OP)를 통해 부분적으로 노출될 수 있다.
제1 초기화 전압 배선(1340)은 제2 방향(DR2)으로 연장될 수 있다. 제1 초기화 전압 배선(1340)은 도 5a의 제1 초기화 전압 라인(VL3)에 대응될 수 있다. 제1 초기화 전압(VINT1, 도 5a 참조)은 제1 초기화 전압 배선(1340)을 통해 제공될 수 있다. 제1 리셋 제어 배선(1350)은 제2 방향(DR2)으로 연장될 수 있다. 제1 리셋 제어 배선(1350)은 도 5a의 리셋 제어 라인(RCL)에 대응될 수 있다. 리셋 제어 신호(RST, 도 5a 참조)는 제1 리셋 제어 배선(1350)을 통해 제공될 수 있다.
제2 도전층(1300)은 제3 서브 게이트 배선(1360) 및 제4 서브 게이트 배선(1370)을 더 포함할 수 있다. 제3 서브 게이트 배선(1360) 및 제4 서브 게이트 배선(1370)은 제1 영역(BRDA) 및 제2 영역(DRVA)에 배치될 수 있다.
제3 서브 게이트 배선(1360) 및 제4 서브 게이트 배선(1370)은 제1 서브 게이트 배선(1250) 및 제2 서브 게이트 배선(1260)과 각각 연결되어 서브 화소들의 서브 화소 구동 회로를 구성할 수 있다.
제3 절연층(30)은 제2 도전층(1300)을 커버하며, 제2 절연층(20) 위에 배치될 수 있다. 산화물 반도체를 포함하는 제2 반도체층(미도시)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제2 반도체층을 커버하며 제3 절연층(30) 위에 배치될 수 있다. 제3 도전층(미도시)은 제4 절연층(40) 위에 배치될 수 있다. 제3 도전층은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다. 제3 도전층은 게이트 배선 및 제1 리셋 제어 배선(1350)과 전기적으로 연결된 제2 리셋 제어 배선을 포함할 수 있다.
도 6, 도 7, 도 8a 내지 도 8e를 참조하면, 제5 절연층(50)은 제3 도전층의 적어도 일부를 커버하며, 제4 절연층(40) 위에 배치될 수 있다. 제4 도전층(1600)은 제5 절연층(50) 위에 배치될 수 있다. 제4 도전층(1600)은 예를 들어, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 이하, 설명의 편의를 위하여 도 8e에는 제4 도전층(1600)에 포함된 구성 중 일부만을 도시하였다.
제4 도전층(1600)은 제1 연결 패턴(1610), 제2 연결 패턴(1620), 제3 연결 패턴(1630), 제4 연결 패턴(1640), 제5 연결 패턴(1650), 제6 연결 패턴(1660), 제1 리셋 전압 배선(1670), 제2 초기화 전압 배선(1680), 제7 및 제8 연결 패턴(1691, 1692), 제1-1 구동 전압 배선(SD1_ELV) 및 제1-1 리셋 전압 보강 배선(VRST_W1-1)을 포함할 수 있다.
제1 연결 패턴(1610)은 제1 반도체 패턴(1110)과 접촉할 수 있다. 데이터 신호(예를 들어, i번째 데이터 신호(Di, 도 5a 참조))는 제1 연결 패턴(1610)을 통해 제1 반도체 패턴(1110)으로 전달될 수 있다.
제2 연결 패턴(1620)은 일측 및 타측에 각각 형성된 콘택부들을 통해 제1 반도체 패턴(1110) 및 커패시터 전극(1330)과 접촉할 수 있다. 구동 전압(ELVDD, 도 5a 참조)은 제2 연결 패턴(1620)을 통해 제1 반도체 패턴(1110)으로 전달될 수 있다.
제3 연결 패턴(1630)은 콘택부를 통해 제2 반도체 패턴 및 제1 초기화 전압 배선(1340)과 접촉할 수 있다. 따라서, 제1 초기화 전압(VINT1)은 제3 연결 패턴(1630)을 통해 제4 트랜지스터(T4, 도 5a 참조)로 전달될 수 있다.
제4 연결 패턴(1640)은 콘택부를 통해 제1 반도체 패턴(1110)과 접촉할 수 있다. 제4 연결 패턴(1640)은 제1 반도체 패턴(1110)으로부터 구동 전류(Id, 도 5a 참조)를 해당 발광 소자(예를 들어, 레드 발광 소자(ED_R), 도 5a 참조)로 전달할 수 있다.
제5 연결 패턴(1650)은 콘택부를 통해 제1 반도체 패턴(1110)과 접촉할 수 있다. 제5 연결 패턴(1650)은 제1 트랜지스터(T1)와 제3 트랜지스터(T3, 도 5a 참조)를 전기적으로 연결할 수 있다.
제6 연결 패턴(1660)은 콘택부를 통해 제1 반도체 패턴(1110)과 접촉할 수 있다. 제6 연결 패턴(1660)은 제2 발광 제어 트랜지스터(ET2, 도 5a 참조)와 제3 트랜지스터(T3)를 전기적으로 연결할 수 있다.
제1 리셋 전압 배선(1670)은 제2 방향(DR2)으로 연장될 수 있다. 제1 리셋 전압 배선(1670)은 도 5a의 리셋 전압 라인(VL5)에 대응될 수 있다. 리셋 전압(Vrst, 도 5a 참조)은 제1 리셋 전압 배선(1670)으로 제공될 수 있다. 제1 리셋 전압 배선(1670)은 콘택부를 통해 리셋 트랜지스터(ST1, 도 5a 참조)와 연결될 수 있다. 리셋 트랜지스터(ST1)는 제1 리셋 전압 배선(1670)을 통해 리셋 전압(Vrst)을 수신할 수 있다. 다만, 도 8e에 도시된 것과 달리, 제1 리셋 전압 배선(1670)은 제4 게이트 배선(1320)과 콘택부를 통해 연결될 수도 있다. 이 경우, 리셋 트랜지스터(ST1)는 제1 리셋 전압 배선(1670)을 통해 j번째 초기화 스캔 신호(SIj)를 리셋 전압(Vrst)으로써 수신할 수도 있다.
제2 초기화 전압 배선(1680)은 제2 방향(DR2)으로 연장될 수 있다. 제2 초기화 전압 배선(1680)은 도 5a의 제2 초기화 전압 라인(VL4)에 대응될 수 있다. 제2 초기화 전압(VINT2, 도 5a 참조)은 제2 초기화 전압 배선(1680)을 통해 제공될 수 있다. 제2 초기화 전압 배선(1680)은 제1 영역(BRDA)까지 연장될 수 있다. 이후, 제2 초기화 전압 배선(1680)은 제1 영역(BRDA)에서 컨택홀을 통해 제5 도전층의 제2 초기화 전압 보강 배선과 연결될 수 있다.
제7 연결 패턴(1691)의 일 측은 콘택부를 통해 제2 반도체 패턴(1120)과 접촉할 수 있다. 제7 연결 패턴(1691)의 일 측은 콘택부를 통해 제6 게이트 배선(1520, 도 10f 참조)과 접촉할 수 있다. 출력 트랜지스터(ST3)는 제7 연결 패턴(1691)을 통해 j번째 보상 스캔 신호(SWj)를 수신할 수 있다.
제8 연결 패턴(1692)의 일 측은 콘택부를 통해 제4 반도체 패턴과 접촉할 수 있다. 제8 연결 패턴(1692)의 타 측은 콘택부를 통해 제2 게이트 전극(1240)과 접촉할 수 있다. 제8 연결 패턴(1692)은 리셋 트랜지스터(ST1)를 증폭 트랜지스터(ST2, 도 5a 참조)에 전기적으로 연결할 수 있다.
제1-1 구동 전압 배선(SD1_ELV)은 컨택홀들(ELV_CNT1)을 통해서 제1 구동 전압 배선(ELV_W1)과 연결될 수 있다. 제1-1 구동 전압 배선(SD1_ELV)은 제2 방향(DR2)으로 연장된 바 형상을 가질 수 있다.
제4 도전층(1600)은 제1 영역(BRDA)에 배치되는 제1 브릿지 패턴(1681), 제2 브릿지 패턴(1682), 제3 브릿지 패턴(1683) 및 제4 브릿지 패턴(1693)을 포함할 수 있다.
제1 브릿지 패턴(1681) 및 제2 브릿지 패턴(1682)은 제1 초기화 전압 배선(1340) 및 제2 게이트 배선(1230)과 각각 연결될 수 있다. 제3 브릿지 패턴(1683)은 섬 형상을 가질 수 있다. 제3 브릿지 패턴(1683)은 제1 리셋 제어 배선(1350)과 연결될 수 있다. 제4 브릿지 패턴(1693)은 제1 게이트 배선(1210)과 연결될 수 있다.
제4 도전층(1600)은 제2 영역(DRVA)에 배치되는 서브 연결 패턴들(1694, 1695)을 더 포함할 수 있다. 서브 연결 패턴들(1694, 1695)은 제4 서브 게이트 배선(1370)과 연결될 수 있다.
제1 리셋 전압 보강 배선(VRST_W1)은 제4 도전층(1600)의 제1-1 리셋 전압 보강 배선(VRST_W1-1) 및 제5 도전층(1700, 도 8f 참조)의 제1-2 리셋 전압 보강 배선(VRST_W1-2, 도 8f 참조)을 포함할 수 있다. 제1-1 리셋 전압 보강 배선(VRST_W1-1)은 제1 방향(DR1)에서 제1-1 구동 전압 배선(SD1_ELV)의 위에 배치될 수 있다. 제1-1 리셋 전압 보강 배선(VRST_W1-1)은 제2 방향(DR2)으로 연장된 통메탈 배선의 형상을 가질 수 있다. 제1-1 리셋 전압 보강 배선(VRST_W1-1)은 이후 제5 도전층(1700)의 제1-2 리셋 전압 보강 배선(VRST_W1-2)과 연결되어 저항을 줄일 수 있다.
도 6, 도 7, 도 8a 내지 도 8f를 참조하면, 제6 절연층(60)은 제4 도전층(1600)의 적어도 일부를 커버하며, 제5 절연층(50) 위에 배치될 수 있다. 제5 도전층(1700)은 제6 절연층(60) 위에 배치될 수 있다. 제5 도전층(1700)은 예를 들어, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제5 도전층(1700)은 제1 데이터 배선(1711), 제2 데이터 배선(1712), 구동 전압 배선(1720), 제9 연결 패턴(1730), 제10 연결 패턴(1740), 제11 연결 패턴(1750), 리드아웃 배선(1760), 제1-2 구동 전압 배선(SD2_ELV) 및 제1-2 리셋 전압 보강 배선(VRST_W1-2)을 포함할 수 있다.
제1 및 제2 데이터 배선(1711, 1712)은 제1 방향(DR1)으로 연장될 수 있다. 제1 및 제2 데이터 배선(1711, 1712)은 제2 방향(DR2) 상에서 서로 이격될 수 있다. 제1 및 제2 데이터 배선(1711, 1712) 중 하나는 도 5a의 i번째 데이터 라인(DLi)에 대응될 수 있다. 예를 들어, i번째 데이터 신호(Di)는 제1 및 제2 데이터 배선(1711, 1712) 중 하나로 제공될 수 있다. 제1 및 제2 데이터 배선(1711, 1712) 각각은 콘택부를 통해 제1 연결 패턴(1610)과 접촉할 수 있다.
구동 전압 배선(1720)은 제1 방향(DR1)으로 연장되고, 제1 회로 부분(PDC1)과 제2 회로 부분(PDC2)에 중첩되도록 형성될 수 있다. 구동 전압 배선(1720)은 도 5a의 제1 구동 전압 라인(VL1)에 대응될 수 있다. 예를 들어, 제1 구동 전압(ELVDD)은 구동 전압 배선(1720)으로 제공될 수 있다. 구동 전압 배선(1720)은 콘택부를 통하여 제2 연결 패턴(1620)과 접촉할 수 있다.
제9 연결 패턴(1730)은 섬(island) 형상으로 배치될 수 있다. 제9 연결 패턴(1730)은 일 측에 형성되는 콘택부를 통해 제4 반도체 패턴과 접촉할 수 있다. 제9 연결 패턴(1730)은 타 측에 형성된 콘택부를 통해 도 5a의 제1 수광 소자(OPD1)의 제1 센싱 애노드 전극(O_AE1, 도 4a 참조)과 전기적으로 연결될 수 있다.
제10 연결 패턴(1740)은 섬(island) 형상으로 배치될 수 있다. 제10 연결 패턴(1740)은 일 측에 형성되는 콘택부를 통해 제1 반도체 패턴(1110)과 접촉할 수 있다. 제10 연결 패턴(1740)은 타 측에 형성된 콘택부를 통해 해당 발광 소자(예를 들어, 레드 발광 소자(ED_R, 도 4a 참조))의 애노드 전극(예를 들어, 레드 애노드 전극(R_AE, 도 4a 참조))과 전기적으로 연결될 수 있다.
제11 연결 패턴(1750)은 일측에 돌출된 콘택부(1750_CNT) 포함하고 제1 방향(DR1)으로 연장되는 바형상을 가진다. 제11 연결 패턴(1750)은 일 측에 형성되는 콘택부(1750_CNT)를 통해 제1 리셋 전압 배선(1670)과 접촉할 수 있다. 제11 연결 패턴(1750)은 제1 방향(DR1)으로 연장되어 상측에 제1-2 리셋 전압 보강 배선(VRST_W1-2)과 연결될 수 있다. 즉, 제11 연결 패턴(1750)은 제1-2 리셋 전압 보강 배선(VRST_W1-2)과 제1 리셋 전압 배선(1670)을 전기적으로 연결할 수 있다.
리드아웃배선(1760)은 제1 방향(DR1)으로 연장될 수 있다. 리드아웃배선(1760)은 서로 인접하는 두 개의 데이터 배선(예를 들어, 제1 및 제2 데이터 배선(1711, 1712)) 사이에 배치될 수 있다. 리드아웃배선(1760)은 도 5a의 d번째 리드아웃라인(RLd)에 대응될 수 있다. 예를 들어, d번째 리드아웃 신호(FSd)는 리드아웃배선(1760)으로 전달될 수 있다. 리드아웃배선(1760)은 콘택부를 통해 출력 트랜지스터(ST3, 도 5a 참조)와 접촉할 수 있다.
제1-2 구동 전압 배선(SD2_ELV)은 컨택홀들(ELV_CNT2)을 통해서 제1-1 구동 전압 배선(SD1_ELV)과 연결될 수 있다. 제1-2 구동 전압 배선(SD2_ELV)은 서로 분리된 복수의 부분들을 포함할 수 있다. 제1 구동 전압 배선(ELV_W1), 제1-1 구동 전압 배선(SD1_ELV)과 제1-2 구동 전압 배선(SD2_ELV)은 컨택홀들(ELV_CNT1, ELV_CNT2)를 통해서 서로 전기적으로 연결될 수 있다.
제1-2 리셋 전압 보강 배선(VRST_W1-2)은 제1 방향(DR1)에서 제1-2 구동 전압 배선(SD2_ELV)의 위에 배치될 수 있다. 제1-2 리셋 전압 보강 배선(VRST_W1-2)은 제2 방향(DR2)으로 연장되는 바 형상의 통메탈 배선일 수 있다. 제1-2 리셋 전압 보강 배선(VRST_W1-2)은 제1-1 리셋 전압 보강 배선(VRST_W1-1, 도 8e 참조)과 콘택부(VRST_CNT)를 통해서 연결될 수 있다. 즉, 제1-2 리셋 전압 보강 배선(VRST_W1-2)은 제11 연결 패턴(1750)과 연결된 제1-1 리셋 전압 보강 배선(VRST_W1-1)을 통해서 액티브 영역(DA)의 제1 리셋 전압 배선(1670)과 전기적으로 연결될 수 있다.
제1-2 리셋 전압 보강 배선(VRST_W1-2)은 서로 이격된 둘 이상의 부분을 포함할 수 있다. 예를 들어, 제1-2 리셋 전압 보강 배선(VRST_W1-2)은 이격된 제1 부분 및 제2 부분을 포함하고, 제1 부분과 제2 부분의 사이로 리드아웃배선(1760)이 지나갈 수 있다.
제5 도전층(1700)은 제4 주변 영역(NDA4)에 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)을 포함할 수 있다. 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)은 제1 방향(DR1)으로 연장된 바 형상을 각각 가질 수 있다. 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)은 액티브 영역(DA)과 제2 영역(DRVA)의 사이에 배치되는 제1 영역(BRDA)에 배치될 수 있다.
리셋 제어 보강 배선(GR_W2)은 제3 브릿지 패턴(1683)과 콘택부(1683_CNT)를 통해 연결될 수 있다. 리셋 제어 보강 배선(GR_W2)은 제3 브릿지 패턴(1683)을 통해 제1 리셋 제어 배선(1350)과 전기적으로 연결될 수 있다.
제1 초기화 전압 보강 배선(VINT_W2)은 제1 브릿지 패턴(1681) 및 제2 브릿지 패턴(1682)과 콘택부(1681_CNT, 1682_CNT)를 통해 연결될 수 있다. 제1 초기화 전압 보강 배선(VINT_W2)은 제1 브릿지 패턴(1681) 및 제2 브릿지 패턴(1682)을 통해서 제1 초기화 전압 배선(1340)과 전기적으로 연결될 수 있다.
제2 초기화 전압 보강 배선(AINT_W2)은 리셋 제어 보강 배선(GR_W2)과 제1 초기화 전압 보강 배선(VINT_W2)의 사이에 배치될 수 있다. 제2 초기화 전압 보강 배선(AINT_W2)은 제2 초기화 전압 배선(1680)과 전기적으로 연결될 수 있다. 제2 초기화 전압 보강 배선(AINT_W2)은 복수의 제2 초기화 전압 배선들(1680)과 콘택부(1680_CNT)를 통해서 직접 연결될 수 있다.
도 6, 도 7, 도 8a 내지 도 8g를 참조하면, 제8 절연층(80)은 제5 도전층(1700)의 적어도 일부를 커버하며, 제6 절연층(60) 위에 배치될 수 있다. 제6 도전층(1800)은 제8 절연층(80) 위에 배치될 수 있다. 제6 절연층(60)과 제8 절연층(80)의 사이에는 제7 절연층(70)이 배치될 수 있다.
제6 도전층(1800)은 복수의 애노드 전극들을 포함할 수 있다. 도 4a 및 도 4b를 참조할 때, 제6 도전층(1800)은 제1 및 제2 센싱 애노드 전극(O_AE1, O_AE2), 제1 그린 애노드 전극(G1_AE), 제2 그린 애노드 전극(G2_AE), 레드 애노드 전극(R_AE) 및 블루 애노드 전극(B_AE)을 포함할 수 있다.
제 6 도전층(1800)은 제2 영역(DRVA)에 배치되는 서브 애노드 전극(AE-1)을 더 포함할 수 있다. 서브 애노드 전극(AE-1)은 주변 영역(NDA)에 배치되는 서브 화소를 구성할 수 있다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다. 도 9a 내지 도 9g는 도 7의 BB' 영역을 확대하여 보여준다. 즉, 도 9a 내지 9g는 제2 주변 영역(NDA2) 및 제3 주변 영역(NDA3)을 보여줄 수 있다.
도 9a 내지 도 9g를 참조하면, 평면 상에서 도전 패턴들 및 반도체 패턴들 각각은 소정의 규칙으로 반복 배열된 구조를 가질 수 있다. 도 9a 내지 도 9g에서는 화소 구동 회로들의 일부분, 및 센서 구동 회로의 일부분의 평면도들이 도시되었다. 제1 회로 부분(PDC1)과 제2 회로 부분(PDC2)은 서로 대칭되는 구조를 가질 수 있고, 제1 회로 부분(PDC1)은 도 4a에 도시된 제1 그린 화소 구동 회로(G1_PD)의 일부분일 수 있고, 제2 회로 부분(PDC2)은 도 4a에 도시된 블루 화소 구동 회로(B_PD)의 일부분일 수 있다. 제3 회로 부분(SDC)은 도 4a에 도시된 센서 구동 회로(O_SD)의 일부분일 수 있다.
도 9a 내지 도 9g는 액티브 영역(DA)에 있어서 도 8a 내지 도 8g의 구조와 실질적으로 동일할 수 있다. 도 9a 내지 도 9g에서 도 8a 내지 도 8g와의 차이점은 주변 영역(NDA)에서 나타날 수 있다. 도 9a 내지 도 9g에서 액티브 영역(DA)과 관련된 대부분의 설명들은 도 8a 내지 도 8g를 참조한다. 즉, 도 8a 내지 도 8g와 중첩되는 설명은 생략한다.
도 6, 도 7, 도 9e에서, 제4 도전층(1600)은 제2 리셋 전압 보강 배선(VRST_W2) 및 제2-1 구동 전압 배선(ELV_W2-1)를 포함할 수 있다.
제2 리셋 전압 보강 배선(VRST_W2)은 제1-1 구동 전압 배선(SD1_ELV)과 근접하도록 제1-1 구동 전압 배선(SD1_ELV)의 하측에 배치될 수 있다. 제2 리셋 전압 보강 배선(VRST_W2)은 제2 방향(DR2)으로 연장되는 바 형상의 통메탈 배선을 포함할 수 있다.
제2-1 구동 전압 배선(ELV_W2-1)은 제1 방향(DR1)에서 제2 리셋 전압 보강 배선(VRST_W2)의 하측에 배치될 수 있다. 제2-1 구동 전압 배선(ELV_W2-1)은 통메탈 배선을 포함할 수 있다.
도 6, 도 7, 도 9e 및 도 9f에서, 제5 도전층(1700)에는 제2 리셋 전압 보강 배선(VRST_W2)이 배치되지 않을 수 있다. 제2 리셋 전압 보강 배선(VRST_W2)은 제11 연결 배선(1750)과 콘택부(1750_CNT)를 통해서 연결될 수 있다. 즉, 제2 리셋 전압 보강 배선(VRST_W2)은 제11 연결 배선(1750)을 통해서 통해 제1 리셋 전압 배선(1670)과 직접 접촉할 수 있다.
제5 도전층(1700)에는 제2-2 구동 전압 배선(ELV_W2-2)이 배치될 수 있다. 제2-2 구동 전압 배선(ELV_W2-2)은 구동 전압 배선(1720)과 연결될 수 있다. 제2-2 구동 전압 배선(ELV_W2-2)는 제2-1 구동 전압 배선(ELV_W2-1)과 콘택부(ELV_W2_CNT)를 통해서 연결될 수 있다. 제2-1 구동 전압 배선(ELV_W2-1) 및 제2-2 구동 전압 배선(ELV_W2-2)은 제2 구동 전압 배선(ELV_W2)에 포함될 수 있다.
도 9e 내지 도 9f를 참조할 때, 제2 주변 영역(NDA2)에서, 제2 리셋 전압 보강 배선(VRST_W2)은 제4 도전층(1600)에 배치될 수 있다. 제2 구동 전압 배선(ELV_W2)은 제4 도전층(1600) 및 제5 도전층(1700)에 배치될 수 있다.
제5 도전층(1700)은 제2 주변 영역(NDA2)에 리셋 제어 보강 배선(GR_W1), 제1 초기화 전압 보강 배선(VINT_W1) 및 제2 초기화 전압 보강 배선(AINT_W1)을 포함할 수 있다. 이와 관련하여 자세한 설명은 도 8e 내지 도 8f를 참조한다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 회로층에 포함된 도전 패턴들의 배치를 나타낸 도면들이다. 도 10a 내지 도 10i는 도 7의 CC' 영역을 확대하여 보여주는 도면들이다. 즉, 도 10a 내지 도 10i는 제4 주변 영역을 보여줄 수 있다. 액티브 영역(DA)의 회로층(DP_CL)의 구성은 도 8a 내지 도8g와 실질적으로 동일하다. 도 8a 내지 도 8g와 중첩되는 설명은 생략한다.
도 6, 도 7, 도 10d 및 도 10e를 참조하면, 제3 절연층(30)은 제2 도전층(1300)을 커버하며, 제2 절연층(20) 위에 배치될 수 있다. 제2 반도체층(1400)은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체층(1400)은 산화물 반도체를 포함할 수 있다. 제2 반도체층(1400)은 제1 반도체층(1100)과 다른 층에 배치되고, 제1 반도체 층(1100)과 중첩하지 않을 수 있다. 제2 반도체층(1400)은 제3 반도체 패턴(1410)을 포함한다.
도 6, 도 7, 도 10d 내지 도 10f를 참조하면, 제4 절연층(40)은 제2 반도체층(1400)을 커버하며 제3 절연층(30) 위에 배치될 수 있다. 제3 도전층(1500)은 제4 절연층(40) 위에 배치될 수 있다. 제3 도전층(1500)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다.
제3 도전층(1500)은 제5 게이트 배선(1510), 제6 게이트 배선(1520) 및 제2 리셋 제어 배선(1530)을 포함할 수 있다.
제5 게이트 배선(1510)은 제2 방향(DR2)으로 연장될 수 있다. 제5 게이트 배선(1510)은 제3 게이트 배선(1310) 및 제3 반도체 패턴(1410)과 중첩할 수 있다. 일부 실시예에서, 제5 게이트 배선(1510)은 제3 게이트 배선(1310)과 콘택부를 통해 접촉할 수 있다. 따라서, 제3 게이트 배선(1310)으로 인가된 j번째 보상 스캔 신호(SCj)는 제5 게이트 배선(1510)으로 제공될 수 있다. 제3 게이트 배선(1310), 제3 반도체 패턴(1410) 및 제5 게이트 배선(1510)은 도 5a의 제3 트랜지스터(T3)를 구성할 수 있다.
제6 게이트 배선(1520)은 제2 방향(DR2)으로 연장될 수 있다. 제6 게이트 배선(1520)은 제4 게이트 배선(1320) 및 제3 반도체 패턴(1410)과 중첩할 수 있다. 제6 게이트 배선(1520)은 제4 게이트 배선(1320)과 전기적으로 연결될 수 있다. j번째 초기화 스캔 신호(SIj)는 제6 게이트 배선(1520)으로 제공될 수 있다. 제4 게이트 배선(1320), 제6 게이트 배선(1520) 및 제3 반도체 패턴(1410)은 도 5a의 제4 트랜지스터(T4)를 구성할 수 있다.
제2 리셋 제어 배선(1530)은 제2 방향(DR2)으로 연장될 수 있다. 제2 리셋 제어 배선(1530)은 제5 게이트 배선(1510)과 전기적으로 절연되어 있다. 제2 리셋 제어 배선(1530)은 제5 게이트 배선(1510)과 제1 방향(DR1)으로 서로 이격되어 있다. 제2 리셋 제어 배선(1530)은 제6 게이트 배선(1520)과 전기적으로 절연되어 있다. 제2 리셋 제어 배선(1530)은 제6 게이트 배선(1520)과 제1 방향(DR1)으로 서로 이격되어 있다. 제2 리셋 제어 배선(1530)은 도 5a의 리셋 제어 라인(RCL)에 대응될 수 있다. 리셋 제어 신호(RST, 도 5a 참조)는 제2 리셋 제어 배선(1530)을 통해 제공될 수 있다.
제3 도전층(1500)은 제7 게이트 배선(1541, 1542)을 포함할 수 있다. 제7 게이트 배선(1541, 1542)은 복수 개의 배선들을 포함할 수 있다. 제7 게이트 배선(1541, 1542)은 제4 주변 영역(NDA4)에 배치되고, 제1 방향(DR1)으로 연장되는 복수의 배선들을 포함할 수 있다.
도 6, 도 7, 도 10h를 참조하면, 제5 도전층(1700)은 제4 주변 영역(NDA4)에 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)을 포함할 수 있다.
리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)은 제1 방향(DR1)으로 각각 연장되는 통 메탈 배선으로 형성될 수 있다. 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)은 제4 도전층(1600)에 배치된 제2 방향(DR2)으로 각각 연장되는 복수의 브릿지 패턴들과 콘택부들을 통해 접촉되어 제4 도전층(1600)의 액티브 영역(DA)으로 신호를 전달할 수 있다. 리셋 제어 보강 배선(GR_W2), 제1 초기화 전압 보강 배선(VINT_W2) 및 제2 초기화 전압 보강 배선(AINT_W2)과 관련하여 보다 자세한 설명은 도 8e 내지 도 8f를 참조한다.
도 11a는 본 발명의 일 실시예에 따른 회로층의 일부분을 확대하여 보여주는 도면이다. 도 11b 및 도 11c는 본 발명의 일 실시예에 따른 도 11a의 I 내지 I'를 자른 절단면을 보여주는 단면도들이다.
도 11a는 도 7의 EE' 영역을 확대하여 보여준다. 도 11a는 도 7의 제2 주변 영역(NDA2)을 보여준다. 도 11a는 표시 패널(DP) 인입단의 배선들을 보여준다.
도 11a에서, 제2 구동 전압 배선(ELV_W2), 제3 구동 전압 배선(VSS), 제2 리셋 전압 보강 배선(VRST_W2), 및 제1 리셋 제어 보강 배선(GR_W1)은 패드부(PDD)와 연결될 수 있다. 일 실시예에서, 제2 구동 전압 배선(ELV_W2), 제3 구동 전압 배선(VSS), 제2 리셋 전압 보강 배선(VRST_W2), 및 제1 리셋 제어 보강 배선(GR_W1)은 패드부(PDD)를 통해서 연성회로기판 및 메인 구동회로와 연결될 수 있다.
제2 구동 전압 배선(ELV_W2), 제3 구동 전압 배선(VSS), 제2 리셋 전압 보강 배선(VRST_W2), 및 제1 리셋 제어 보강 배선(GR_W1)은 패드부(PDD)까지 연결되는 연결 배선들을 통메탈 배선으로 구현할 수 있다.
도 11b 및 도 11c에서, 제2 구동 전압 배선(ELV_W2), 제3 구동 전압 배선(VSS), 제2 리셋 전압 보강 배선(VRST_W2), 및 제1 리셋 제어 보강 배선(GR_W1)은 이중 배선 또는 단일 배선으로 구현될 수 있다. 도 11b를 참조하면, 표시 패널의 인입단을 보여주는 EE' 영역에서, 제2 구동 전압 배선(ELV_W2), 제3 구동 전압 배선(VSS), 제2 리셋 전압 보강 배선(VRST_W2), 및 제1 리셋 제어 보강 배선(GR_W1)은 액티브 영역(DA)에서와 달리 이중 배선 또는 단일 배선을 포함할 수 있다. 도 11b에서, 예를 들어, 액티브 영역(DA)에서는 제4 도전층(1600)에만 배치되는 제2 리셋 전압 보강 배선(VRST_W2)은 패드부와 연결되는 인입단에서는 제4 도전층(1600) 및 5 도전층(1700)에 배치되어 이중 배선으로 구현될 수 있다. 제2 리셋 전압 보강 배선(VRST_W2)은 콘택부(CNT)를 통해 서로 접촉될 수 있다. 도 11c에서, 제2 리셋 전압 보강 배선(VRST_W2)는 인입단에서도 액티브 영역(DA)에서와 마찬가지로 제4 도전층(1600)에만 배치되는 단일 배선으로 구현될 수도 있다.
도 12a는 본 발명의 일 실시예에 따른 회로층의 일부분을 확대하여 보여주는 도면이다. 도 12a는 도 7의 DD' 영역을 확대하여 보여준다. 도 12b는 도 12a의 XX' 영역을 확대하여 보여주는 도면이다.
도 12a를 참조하면, 패널 드라이버(IC)는 센서 구동 회로의 리드아웃 배선과 연결될 수 있다. 여기에서, 패널 드라이버(IC)는 리드아웃 회로(500, 도 3 참조)를 포함할 수 있다. 리드아웃 회로(500)는 액티브 영역(DA, 도 7 참조)의 리드아웃 배선(1760, 도 8f 참조)과 연결될 수 있다. 리드아웃 회로(500)로부터 액티브 영역(DA)의 리드아웃 배선(1760)까지 연장되는 배선은 리드아웃 팬아웃 배선(RFO)일 수 있다. 즉, 리드아웃 팬아웃 배선(RFO)은 리드아웃 회로(500)로부터 연장되어 액티브 영역(DA)의 리드아웃 배선(1760)과 연결될 수 있다.
도 12b에서, 리드아웃 팬아웃 배선(RFO)은 데이터 배선(DL)과 교차할 수 있다. 데이터 배선(DL)은 제2 방향(DR2)으로 연장되는 복수의 배선들을 포함할 수 있다. 데이터 배선(DL)은 화소 구동 회로에 연결된 클럭 신호를 포함하는 클럭 배선 등 다양한 신호 배선들을 포함할 수 있다.
제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)과 리드아웃 팬아웃 배선(RFO)의 사이에 배치될 수 있다. 즉, 제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)과 리드아웃 팬아웃 배선(RFO) 사이에 발생하는 커플링 현상을 방지할 수 있다. 제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)과 중첩하게 배치될 수 있다. 제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)과 리드아웃 팬아웃 배선(RFO)의 사이에 배치될 수 있다. 예를 들어, 리드아웃 팬아웃 배선(RFO)은 제1 도전층(1200, 도 8c 참조) 및/또는 제2 도전층(1300, 도 8d 참조)에 배치되고, 데이터 배선(DL)은 제5 도전층(1700, 도 8f 참조)에 배치되며, 제1 리셋 전압 보강 배선(VRST_W1)은 제4 도전층(1600)에 배치될 수 있다.
제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)과 리드아웃 팬아웃 배선(RFO)의 사이에서 데이터 배선(DL)을 가림으로서 리드아웃 팬아웃 배선(RFO)으로부터 데이터 배선(DL)을 차폐시킬 수 있다. 즉, 제1 리셋 전압 보강 배선(VRST_W1)은 데이터 배선(DL)에 인가되는 데이터 신호에 의해 리드아웃 팬아웃 배선(RFO)으로부터 출력되는 감지 신호가 커플링되지 않도록 할 수 있다. 따라서, 센서(FX, 도 3 참조)의 센싱 정확도를 개선할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 수광 소자를 나타낸 단면도이다.
도 13a 및 도 13b를 참조하면, 회로층(DP_CL) 상에 제1 전극층이 배치된다. 제1 전극층 위로 화소 정의막(PDL)이 형성된다. 제1 전극층은 레드, 그린 및 블루 애노드(R_AE, G_AE, B_AE)을 포함할 수 있다. 화소 정의막(PDL)의 제1 내지 제3 발광 개구부들(OP1_1, OP1_2, OP1_3)은 레드, 그린 및 블루 애노드(R_AE, G_AE1, B_AE)의 적어도 일부분을 각각 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(PDL)은 흑색 물질을 더 포함할 수 있다. 화소 정의막(PDL)은 카본 블랙, 또는 아닐린 블랙 등의 흑색 유기 염료/안료를 더 포함할 수 있다. 화소 정의막(PDL)은 청색 유기 물질과 흑색 유기 물질이 혼합되어 형성된 것일 수 있다. 화소 정의막(PDL)은 발액성 유기물을 더 포함할 수 있다.
도 13a에 도시된 바와 같이, 표시 패널(DP)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)과 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 인접한 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B)을 포함할 수 있다. 각 비발광 영역(NPXA-R, NPXA-G, NPXA-B)은 대응하는 발광 영역(PXA-R, PXA-G, PXA-B)을 에워쌀 수 있다. 본 실시예에서, 제1 발광 영역(PXA-R)은 제1 발광 개구부(OP1_1)에 의해 노출된 레드 애노드 전극(R_AE)의 일부 영역에 대응하게 정의된다. 제2 발광 영역(PXA-G)은 제2 발광 개구부(OP1_2)에 의해 노출된 그린 애노드 전극(G_AE)의 일부 영역에 대응하게 정의된다. 제3 발광 영역(PXA-B)은 제3 발광 개구부(OP1_3)에 의해 노출된 블루 애노드 전극(B_AE)의 일부 영역에 대응하게 정의된다. 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 사이에는 비화소 영역(NPA)이 정의될 수 있다.
제1 전극층 상에는 발광층이 배치될 수 있다. 발광층은 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL)을 포함할 수 있다. 레드, 그린 및 블루 발광층(R_EL, G1_EL, B_EL)은 제1 내지 제3 발광 개구부(OP1_1, OP1_2, OP1_3)에 각각 대응하는 영역에 배치될 수 있다. 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL)은 각각 분리되어 형성될 수 있다. 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL) 각각은 유기물질 및/또는 무기물질을 포함할 수 있다. 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL)은 소정의 유색 컬러광을 생성할 수 있다. 예를 들어, 레드 발광층(R_EL)은 적색 광을 생성하고, 그린 발광층(G_EL)은 녹색 광을 생성하며, 블루 발광층(B_EL)은 청색 광을 생성할 수 있다.
본 실시예에서 패터닝된 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL)을 예시적으로 도시하였으나, 하나의 발광층이 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 공통적으로 배치될 수 있다. 이때, 발광층은 백색 광 또는 청색 광을 생성할 수도 있다. 또한, 발광층은 탠덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL) 각각은 발광 물질로 저분자 유기물 또는 고분자 유기물을 포함할 수 있다. 또는, 레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL) 각각은 발광 물질로 양자점(Quantum Dot) 물질을 포함할 수 있다. 양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
레드, 그린 및 블루 발광층(R_EL, G_EL, B_EL) 상에 제2 전극층이 배치된다. 제2 전극층은 레드, 그린 및 블루 캐소드 전극(R_CE, G1_CE, B_CE)을 포함할 수 있다. 레드, 그린 및 블루 캐소드 전극(R_CE, G_CE, B_CE)은 서로 전기적으로 연결될 수 있다. 본 발명의 일 예로, 레드, 그린 및 블루 캐소드 전극(R_CE, G_CE, B_CE)은 서로 일체의 형상을 가질 수 있다. 이 경우, 레드, 그린 및 블루 캐소드 전극(R_CE, G_CE, B_CE)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B), 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 및 비화소 영역(NPA)에 공통적으로 배치될 수 있다.
소자층(DP_ED)은 제1 수광 소자(OPD1)를 더 포함할 수 있다. 제1 수광 소자(OPD1)는 포토 다이오드일 수 있다. 화소 정의막(PDL)은 제1 수광 소자(OPD1)에 대응하여 제공되는 수광 개구부(OP2)를 더 포함할 수 있다.
제1 수광 소자(OPD1)는 제1 센싱 애노드 전극(O_AE1), 제1 광전 변환층(O_RL1) 및 센싱 캐소드 전극(O_CE)를 포함할 수 있다. 제1 센싱 애노드 전극(O_AE1)은 제1 전극층과 동일층 상에 배치될 수 있다. 즉, 제1 센싱 애노드 전극(O_AE1)은 회로층(DP_CL) 상에 배치되고, 레드, 그린 및 블루 애노드 전극(R_AE, G_AE, B_AE)와 동일 공정을 통해 동시에 형성될 수 있다.
화소 정의막(PDL)의 수광 개구부(OP2)는 제1 센싱 애노드 전극(O_AE1)의 적어도 일부분을 노출시킨다. 제1 광전 변환층(O_RL1)은 수광 개구부(OP2)에 의해 노출된 제1 센싱 애노드 전극(O_AE1) 상에 배치된다. 제1 광전 변환층(O_RL1)은 유기 포토 센싱 물질을 포함할 수 있다. 센싱 캐소드 전극(O_CE)은 제1 광전 변환층(O_RL1) 상에 배치될 수 있다. 센싱 캐소드 전극(O_CE)은 레드, 그린 및 블루 캐소드 전극(R_CE, G_CE, B_CE)과 동일 공정을 통해 동시에 형성될 수 있다. 본 발명의 일 예로, 센싱 캐소드 전극(O_CE)은 레드, 그린 및 블루 캐소드 전극(R_CE, G_CE, B_CE)과 일체의 형상을 가짐으로써, 공통 캐소드 전극(C_CE)을 형성할 수 있다.
소자층(DP_ED) 위로는 봉지층(TFE)이 배치된다. 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 레드, 그린 및 블루 발광 소자(ED_R, ED_G, ED_B) 및 제1 수광 소자(OPD1)를 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 레드, 그린 및 블루 발광 소자(ED_R, ED_G, ED_B) 및 제1 수광 소자(OPD1)를 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
표시 장치(DD)는 표시 패널(DP) 상에 배치된 입력 감지층(ISL) 및 입력 감지층(ISL) 상에 배치된 컬러 필터층(CFL)을 포함한다.
입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 입력 감지층(ISL)은 제1 도전층(ICL1), 절연층(IL), 제2 도전층(ICL2), 및 보호층(PL)을 포함한다. 제1 도전층(ICL1)은 봉지층(TFE) 상에 배치될 수 있다. 도 13a 및 도 13b에서는 제1 도전층(ICL1)은 봉지층(TFE) 상에 직접 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 입력 감지층(ISL)은 제1 도전층(ICL1)은 봉지층(TFE) 사이에 배치되는 베이스 절연층을 더 포함할 수 있다. 이 경우, 봉지층(TFE)은 베이스 절연층에 의해 커버되고, 제1 도전층(ICL1)은 베이스 절연층 상에 배치될 수 있다. 본 발명의 일 예로, 베이스 절연층은 무기 절연 물질을 포함할 수 있다.
절연층(IL)은 제1 도전층(ICL1)을 커버할 수 있다. 제2 도전층(ICL2)은 절연층(IL) 상에 배치된다. 입력 감지층(ISL)이 제1 및 제2 도전층(ICL1, ICL2)을 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 입력 감지층(ISL)은 제1 및 제2 도전층(ICL1, ICL2) 중 하나 만을 포함할 수 있다.
제2 도전층(ICL2) 위에는 보호층(PL)이 배치될 수 있다. 보호층(PL)은 유기 절연 물질을 포함할 수 있다. 보호층(PL)은 수분/산소로부터 제1 및 제2 도전층(ICL1, ICL2)을 보호하고, 이물질로부터 제1 및 제2 도전층(ICL1, ICL2)을 보호하는 역할을 할 수 있다.
입력 감지층(ISL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 보호층(PL) 상에 직접 배치될 수 있다. 컬러 필터층(CFL)은 제1 컬러 필터(CF_R), 제2 컬러 필터(CF_G), 및 제3 컬러 필터(CF_B)를 포함할 수 있다. 제1 컬러 필터(CF_R)는 제1 색을 갖고, 제2 컬러 필터(CF_G)는 제2 색을 갖고, 제3 컬러 필터(CF_B)는 제3 색을 갖는다. 본 발명의 일 예로, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
컬러 필터층(CFL)은 더미 컬러 필터(DCF)를 더 포함할 수 있다. 본 발명의 일 예로, 광전 변환층(ORL)이 배치되는 영역을 센싱 영역(SA)으로 정의하고, 센싱 영역(SA)의 주변을 비센싱 영역(NSA)으로 정의할 때, 더미 컬러 필터(DCF)는 센싱 영역(SA)에 대응하도록 배치될 수 있다. 더미 컬러 필터(DCF)는 센싱 영역(SA) 및 비센싱 영역(NSA)과 중첩할 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제1 내지 제3 컬러 필터(CF_R, CF_G, CF_B) 중 하나와 동일한 색을 가질 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제2 컬러 필터(CF_G)와 동일하게 녹색을 가질 수 있다.
컬러 필터층(CFL)은 블랙 매트릭스(BM)를 더 포함할 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에 대응하여 배치될 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에서 제1 및 제2 도전층(ICL1, ICL2)과 중첩하도록 배치될 수 있다. 본 발명의 일 예로, 블랙 매트릭스(BM)는 비화소 영역(NPA), 제1 내지 제3 비발광 영역(NPXA-G, NPXA-B, NPXA-R)과 중첩할 수 있다. 블랙 매트릭스(BM)는 제1 내지 제3 발광 영역(PXA-R, PXR-G, PXA-B)과 비중첩할 수 있다.
컬러 필터층(CFL)은 오버 코팅층(OCL)을 더 포함할 수 있다. 오버 코팅층(OCL)은 유기 절연 물질을 포함할 수 있다. 오버 코팅층(OCL)은 제1 내지 제3 컬러 필터들(CF_R, CF_G, CF_B) 사이의 단차를 제거할 수 있을 정도의 두께로 제공될 수 있다. 오버 코팅층(OCL)은 소정의 두께를 가지고 컬러 필터층(CFL)의 상부면을 평탄화시킬 수 있는 물질이라면 특별히 제한되지 않고 포함할 수 있으며, 예를 들어, 아크릴레이트 계열의 유기물을 포함할 수 있다.
도 13b를 참조하면, 표시 장치(DD, 도 1 참조)가 동작하면, 레드, 그린 및 블루 발광 소자들(ED_R, ED_G, ED_B) 각각은 광을 출력할 수 있다. 레드 발광 소자들(ED_R)은 레드 파장대의 레드광을 출력하고, 그린 발광 소자들(ED_G)은 그린 파장대의 그린광을 출력하며, 블루 발광 소자들(ED_B)은 블루 파장대의 블루광을 출력한다.
본 발명의 일 예로, 제1 수광 소자(OPD1)는 레드, 그린 및 블루 발광 소자들(ED_R, ED_G, ED_B) 중 특정 발광 소자들(예를 들어, 그린 발광 소자들(ED_G))로부터 광을 수신할 수 있다. 즉, 제1 수광 소자(OPD1)는 그린 발광 소자들(ED_G)로부터 출력되는 제2 광(Lg1)이 사용자의 지문에 의해 반사된 제2 반사광(Lg2)을 수신할 수 있다. 제2 광(Lg1) 및 제2 반사광(Lg2)은 그린 파장대의 그린광일 수 있다. 제1 수광 소자(OPD1)의 상부에는 더미 컬러 필터(DCF)가 배치된다. 더미 컬러 필터(DCF)는 녹색을 가질 수 있다. 따라서, 제2 반사광(Lg2)은 더미 컬러 필터(DCF)를 통과하여 제1 수광 소자(OPD1)로 입사될 수 있다.
한편, 레드 및 블루 발광 소자들(ED_R, ED_B)로부터 출력되는 레드광 및 블루광들 역시 사용자의 손(US_F)에 의해 반사될 수 있다. 예를 들어, 레드 발광 소자들(ED_R)로부터 출력되는 레드광(Lr1)이 사용자의 손(US_F)에 의해 반사된 광을 제1 반사광(Lr2)으로 정의할 때, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하고 흡수될 수 있다. 따라서, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하여 제1 수광 소자(OPD1)로 입사될 수 없다. 이와 마찬가지로 블루광이 사용자의 손(US_F)에 의해 반사되더라도 더미 컬러 필터(DCF)에 의해 흡수될 수 있다. 따라서, 제1 수광 소자(OPD1)에는 제2 반사광(Lg2) 만이 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DA: 액티브 영역
NDA: 주변 영역
DP_OLED: 소자층
DP_CL: 회로층
VRST_W: 리셋 전압 보강 배선

Claims (28)

  1. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역이 정의되고,
    베이스층;
    상기 베이스층 상에 배치된 회로층; 및
    상기 회로층 상에 배치되고, 발광 소자 및 수광 소자를 포함하는 소자층을 포함하고,
    상기 회로층은,
    상기 발광 소자에 연결된 화소 구동 회로;
    상기 수광 소자에 연결된 센서 구동 회로;
    상기 액티브 영역에 배치되고, 상기 센서 구동 회로에 리셋 전압을 제공하는 복수의 리셋 전압 배선들; 및
    상기 주변 영역에 배치되고, 상기 복수의 리셋 전압 배선들과 연결되며 제1 방향으로 연장되는 리셋 전압 보강 배선을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 리셋 전압 보강 배선은 일 방향으로 연장된 바 형상을 가지는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 리셋 전압 보강 배선은 상기 액티브 영역의 상측에 정의된 제1 주변 영역에 배치된 제1 리셋 전압 보강 배선 및 상기 액티브 영역의 하측에 배치된 제2 주변 영역에 배치된 제2 리셋 전압 보강 배선을 포함하는 표시 장치.
  4. 제3항에 있어서, 상기 회로층은,
    상기 베이스층 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치되고 게이트 배선을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 리셋 전압 배선을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되고, 리드아웃 배선을 포함하는 제4 도전층을 포함하는 표시 장치.
  5. 제4항에 있어서, 상기 회로층은 상기 주변 영역에 배치되고, 상기 화소 구동 회로에 구동 전압을 제공하는 제1 구동 전압 배선을 더 포함하고,
    상기 제1 구동 전압 배선은 상기 리셋 전압 보강 배선보다 상기 액티브 영역에 더 근접하게 배치된 표시 장치.
  6. 제5항에 있어서, 상기 제1 구동 전압 배선은 상기 제1 도전층에 배치된 표시 장치.
  7. 제5항에 있어서, 상기 회로층은 상기 제2 주변 영역에 배치된 제2 구동 전압 배선을 더 포함하고, 상기 제2 구동 전압 배선은 상기 제2 리셋 전압 보강 배선보다 상기 액티브 영역으로부터 멀리 배치된 표시 장치.
  8. 제7항에 있어서, 상기 제2 구동 전압 배선은 상기 제3 도전층 및 상기 제4 도전층 중 적어도 하나에 배치된 표시 장치.
  9. 제4항에 있어서, 상기 제1 리셋 전압 보강 배선은 상기 제3 도전층 및 상기 제2 도전층에 배치된 표시 장치.
  10. 제4항에 있어서, 상기 제2 리셋 전압 보강 배선은 상기 제3 도전층에 배치된 표시 장치.
  11. 제4항에 있어서, 상기 주변 영역은 상기 액티브 영역의 양측에 각각 정의된 제3 주변 영역 및 제4 주변 영역을 더 포함하고,
    상기 회로층은,
    상기 제3 주변 영역 및 상기 제4 주변 영역에 각각 배치되고,
    상기 액티브 영역의 리셋 제어 배선과 연결된 리셋 제어 보강 배선;
    상기 액티브 영역의 제1 초기화 전압 배선과 연결된 제1 초기화 전압 보강 배선; 및
    상기 액티브 영역의 제2 초기화 전압 배선과 연결된 제2 초기화 전압 보강 배선을 더 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 리셋 제어 보강 배선, 상기 제1 초기화 전압 보강 배선 및 상기 제2 초기화 전압 보강 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장된 바 형상을 각각 가지는 표시 장치.
  13. 제11항에 있어서, 상기 리셋 제어 보강 배선, 상기 제1 초기화 전압 보강 배선 및 상기 제2 초기화 전압 보강 배선은 상기 제4 도전층에 배치된 표시 장치.
  14. 제13항에 있어서, 상기 회로층은 상기 리셋 제어 보강 배선과 상기 리셋 제어 배선을 연결하는 제1 연결 패턴, 상기 제1 초기화 전압 보강 배선과 상기 제1 초기화 전압 배선을 연결하는 제2 연결 패턴 및 상기 제2 초기화 전압 보강 배선과 상기 제2 초기화 전압 배선을 연결하는 제3 연결 패턴을 더 포함하는 표시 장치.
  15. 제11항에 있어서, 상기 리셋 제어 보강 배선이 연결되는 적어도 하나의 패널 드라이버를 더 포함하는 표시 장치.
  16. 제4항에 있어서, 상기 회로층은,
    상기 화소 구동 회로에 연결된 데이터 배선; 및
    상기 데이터 배선과 교차하고, 상기 센서 구동 회로에 연결된 리드아웃 배선을 더 포함하고,
    상기 리셋 전압 보강 배선은 상기 데이터 배선과 중첩하고, 상기 회로층의 두께방향에서 상기 데이터 배선과 상기 리드아웃 배선의 사이에 배치된 표시 장치.
  17. 제16항에 있어서, 상기 리드아웃 배선은 상기 제2 도전층에 배치되고, 상기 데이터 배선은 상기 제4 도전층에 배치되며, 상기 리셋 전압 보강 배선은 상기 제3 도전층에 배치된 표시 장치.
  18. 영상을 표시하는 액티브 영역, 및 상기 액티브 영역의 상측에 배치된 제1 주변 영역, 하측에 배치된 제2 주변 영역 및 양측에 각각 배치된 제3 주변 영역 및 제4 주변 영역을 포함하는 주변 영역이 정의되고,
    베이스층;
    상기 베이스층 상에 배치된 회로층; 및
    상기 회로층 상에 배치되고, 발광 소자 및 수광 소자를 포함하는 소자층을 포함하고,
    상기 회로층은,
    상기 제1 주변 영역 및 상기 제2 주변 영역에 배치되고 상기 액티브 영역의 리셋 전압 배선들과 연결된 리셋 전압 보강 배선; 및
    상기 제3 주변 영역 및 상기 제4 주변 영역에 각각 배치되는 리셋 제어 보강 배선, 제1 초기화 전압 보강 배선 및 제2 초기화 전압 보강 배선을 포함하는 표시 장치.
  19. 제18항에 있어서, 상기 리셋 전압 보강 배선은 제1 방향으로 연장되는 바 형상을 가지는 표시 장치.
  20. 제19항에 있어서, 상기 리셋 제어 보강 배선, 상기 제1 초기화 전압 보강 배선 및 상기 제2 초기화 전압 보강 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 바 형상을 각각 가지는 표시 장치.
  21. 제20항에 있어서, 상기 제1 방향에서, 상기 리셋 제어 보강 배선은 상기 제1 초기화 전압 보강 배선보다 상기 액티브 영역과 인접하게 배치되고, 상기 제2 초기화 전압 보강 배선은 상기 리셋 제어 보강 배선과 상기 제1 초기화 전압 보강 배선의 사이에 배치된 표시 장치.
  22. 제18항에 있어서, 상기 회로층은,
    상기 베이스층 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치되고 게이트 배선을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 리셋 전압 배선을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되고, 리드아웃 배선을 포함하는 제4 도전층을 포함하는 표시 장치.
  23. 제22항에 있어서, 상기 리셋 전압 보강 배선은 상기 제1 주변 영역에 배치된 제1 리셋 전압 보강 배선 및 상기 제2 주변 영역에 배치된 제2 리셋 전압 보강 배선을 포함하는 표시 장치.
  24. 제23항에 있어서, 제1 리셋 전압 보강 배선은 상기 제3 도전층 및 상기 제4 도전층에 배치되고, 상기 제2 리셋 전압 보강 배선은 상기 제3 도전층에 배치된 표시 장치.
  25. 제22항에 있어서, 상기 리셋 제어 보강 배선, 상기 제1 초기화 전압 보강 배선 및 상기 제2 초기화 전압 보강 배선은 상기 제4 도전층에 배치된 표시 장치.
  26. 제22항에 있어서, 상기 회로층은,
    데이터 배선; 및
    상기 데이터 배선과 교차하고, 센서 구동 회로 및 리드아웃 회로에 연결된 리드아웃 배선을 더 포함하고,
    상기 리셋 전압 보강 배선은 상기 데이터 배선과 중첩하고, 상기 회로층의 두께방향에서 상기 데이터 배선과 상기 리드아웃 배선의 사이에 배치되어 상기 데이터 배선을 상기 리드아웃 배선으로부터 차폐시키는 표시 장치.
  27. 제26항에 있어서, 상기 리드아웃 배선은 상기 제2 도전층에 배치되고, 상기 데이터 배선은 상기 제4 도전층에 배치되며, 상기 리셋 전압 보강 배선은 상기 제3 도전층에 배치된 표시 장치.
  28. 제18항에 있어서, 상기 회로층은 상기 발광 소자에 연결된 화소 구동 회로, 및 상기 수광 소자에 연결된 센서 구동 회로를 더 포함하고,
    상기 리셋 전압 보강 배선 및 상기 리셋 제어 보강 배선은 상기 센서 구동 회로와 연결된 표시 장치.
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