KR20230141696A - 메모리 디바이스 및 그 제조 방법 - Google Patents
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Abstract
메모리 디바이스는 하부 전극, 자기 터널 접합(MTJ) 스택, 상부 전극 및 측벽 스페이서를 포함한다. MTJ 스택은 하부 전극 위에 배치된다. 상부 전극은 MTJ 스택 위에 배치된다. 측벽 스페이서는 MTJ 스택 및 상부 전극을 측방향으로 둘러싼다. 측벽 스페이서는 하부 전극의 최외측 측벽에서 측방향으로 후퇴되는 최외측 측벽을 가진다.
Description
반도체 메모리는 예를 들어, 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함한 전자 응용을 위한 집적 회로에 사용된다. 반도체 메모리 디바이스의 한 유형은 반도체 기술과 자성 재료 및 디바이스를 결합한 스핀 전자 장치를 포함한다. 전자의 전하보다는 자기 모멘트를 통한 전자의 스핀이 비트를 나타내는 데 사용된다.
이러한 스핀 전자 장치 중 하나는 자기 저항 랜덤 액세스 메모리(MRAM) 어레이이며, 이는 상이한 방향, 예를 들어 상이한 금속층에서 서로 수직인 도전 라인(워드 라인 및 비트 라인)을 포함한다. 도전 라인 사이에는 자기 메모리 셀 역할을 하는 자기 터널 접합(MTJ)이 개재된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-15b는 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 및 로직 영역을 가지는 집적 회로 구조체의 형성 중의 중간 단계의 단면도 및 평면도를 예시한다.
도 16-18은 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 및 로직 영역을 가지는 집적 회로 구조체의 형성 중의 중간 단계의 단면도를 예시한다.
도 19는 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 내의 MRAM 셀들 및 로직 영역 내의 로직 디바이스들을 포함하는 집적 회로 구조체를 예시한다.
도 20은 본 개시 내용의 일부 실시예에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 흐름도이다.
도 1-15b는 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 및 로직 영역을 가지는 집적 회로 구조체의 형성 중의 중간 단계의 단면도 및 평면도를 예시한다.
도 16-18은 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 및 로직 영역을 가지는 집적 회로 구조체의 형성 중의 중간 단계의 단면도를 예시한다.
도 19는 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역 내의 MRAM 셀들 및 로직 영역 내의 로직 디바이스들을 포함하는 집적 회로 구조체를 예시한다.
도 20은 본 개시 내용의 일부 실시예에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 흐름도이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 여기에 사용되는 바와 같이, "주위", "약", "대략" 또는 "실질적으로"라는 표현은 일반적으로 주어진 값 또는 범위의 20% 이내, 10% 이내, 또는 5% 이내를 의미할 것이다. 본 명세서에 제공된 수량은 근사치이며, 이는 명시적으로 언급되지 않는 경우, "주위", "약", "대략" 또는 "실질적으로"라는 용어가 추론될 수 있음을 의미한다.
본 개시 내용의 실시예는 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 관련 제조 방법에 관한 것이다. 집적 회로의 MRAM 셀은 하부 전극과 상부 전극 사이의 후처리 공정(BEOL) 상호 접속 구조체 내에 수직으로 배열된 자기 터널 접합(MTJ) 스택을 포함한다. MTJ 스택은 터널 장벽층에 의해 수직으로 분리된 강자성 피닝 고정층(pinned layer)과 강자성 자유층을 포함한다. 터널 장벽층은 전자가 하나의 강자성 층에서 다른 층으로 터널링할 수 있도록 충분히 얇다(예, 수 나노미터). 강자성 피닝 고정층의 자기적 배향은 정적(즉, 고정)인 반면, 강자성 자유층의 자기적 배향은 강자성 피닝 고정층과 관련하여 병렬 구성과 역병렬 구성 사이에서 전환할 수 있다. 따라서, MTJ 스택의 저항은 강자성 피닝 고정층에 대한 강자성 자유층의 자기적 모멘트의 방향을 변경하는 것으로 조정될 수 있다. 강자성 자유층의 자기적 모멘트가 강자성 피닝 고정층의 자기적 모멘트와 병렬 상태일 때, MTJ 스택의 저항은 제1 데이터 상태(예, 로직 "0")에 해당하는 낮은 저항 상태에 있다. 강자성 자유층의 자기적 모멘트가 강자성 피닝 고정층의 자기적 모멘트와 역병렬 상태일 때 MTJ 스택의 저항은 제2 디지털 데이터 상태(예, 디지털 신호 "1")에 해당하는 더 높은 저항 상태에 있다. MTJ 스택은 상부 전극과 하부 전극 사이에 연결되고, 하나의 전극으로부터 다른 전극으로 MTJ 스택을 통해 흐르는 전류(터널 장벽층을 통해 터널링)가 감지되어 MTJ 스택의 디지털 데이터 상태와 저항이 결정된다.
MRAM 셀 제조에서, 하부 전극층, MTJ 층 및 상부 전극층이 웨이퍼 위에 블랭킷 증착된 다음, 상부 전극층 및 MTJ 층이 각각의 상부 전극 아래에 상부 전극 및 MTJ 스택으로 패터닝된 후, 스페이서 층이 상부 전극 및 MTJ 스택 위에 성막된 다음, 자체 정렬 스페이서(SPA) 에칭 공정에 의해 스페이서 층이 에칭되어 각각의 MTJ 스택 주위에 스페이서를 형성한다. SPA 에칭은 또한 하부 전극층을 각 MTJ 스택 아래의 복수의 하부 전극으로 분열시킨다. 상부 전극도 SPA 에칭에 의해 에칭되어 소모될 수 있으며, 이는 결국 상부 전극의 높이를 낮춰 상부 전극에 안착하는 금속 라인을 위한 랜딩 윈도우가 밀착되게 한다. 예를 들어, 상부 전극의 높이가 감소하면, MTJ 스택은 금속 라인을 형성하기 위한 트렌치 에칭 동작으로 인한 손상에 더 민감할 수 있다.
일부 실시예에서, 본 개시 내용은 상부 전극 상에 금속 라인을 형성하기 위한 완화된 랜딩 윈도우를 갖는 MRAM 셀을 형성하는 방법에 관한 것이다. 예를 들어, SPA 에칭은 하부 전극층이 패터닝되기 전에 중지될 수 있으며, 이는 상부 전극이 SPA 에칭에 의해 에칭되어 소모되는 것을 방지한다. 더욱이, 추가의 에칭 정지층이 SPA 에칭 후에 상부 전극 위에 형성된다. 에칭 정지층은 금속 라인을 형성하기 위한 트렌치 에칭 동작으로부터 상부 전극을 보호하는 역할을 할 수 있으며, 이는 결국 상부 전극의 높이 감소를 완화 또는 방지한다. 더욱이, 하부 전극층을 패터닝하기 전에 상부 전극을 덮는 포토레지스트 마스크를 형성하기 위해 추가적인 포토리소그래피 공정이 수행된다. 포토레지스트 마스크도 역시 하부 전극층을 패터닝하는 에칭 공정에 대해 상부 전극을 보호하며, 이는 결국 상부 전극의 높이 감소를 완화하거나 방지한다. MRAM 셀을 제조하는 하나 이상의 에칭 공정으로 인한 상부 전극의 높이 감소가 완화되거나 방지될 수 있기 때문에, 이는 결국 상부 전극에 금속 라인을 형성하기 위한 완화된 랜딩 윈도우를 허용한다.
도 1-15b는 본 개시 내용의 일부 실시예에 따른 매립형 메모리 영역(MR) 및 로직 영역(LR)을 가지는 집적 회로 구조체(100)의 형성 중의 중간 단계의 단면도 및 평면도를 예시한다. 도 1-15b에 예시된 단면도와 평면도는 방법을 참조로 설명되지만, 도 1-15b에 예시된 구조체는 방법에 제한되지 않고 그 방법과 별개로 독립적일 수 있음을 알 것이다. 도 1-15b는 일련의 동작으로 설명되지만, 이들 동작은 동작의 순서가 다른 실시예에서 변경될 수 있다는 점에서 제한되지 않으며 개시된 방법이 다른 구조체에도 적용될 수 있다는 것을 이해할 것이다. 다른 실시예에서, 예시 및/또는 설명된 일부 동작은 전체적으로 또는 부분적으로 생략될 수 있다. 도 1, 2, 3a, 4a, 5a, 6, 7a, 8, 9a, 10a, 11, 12a, 13a, 14 및 15a는 본 개시 내용의 일부 실시예에 따른 집적 회로 구조체(100)의 형성 중의 중간 단계의 단면도이다. 도 3b, 4b, 5b, 7b, 9b, 10b, 12b, 13b 및 15b는 본 개시 내용의 일부 실시예에 따른 집적 회로 구조체(100)의 형성 중의 중간 단계의 평면도이다.
도 1의 단면도에 예시된 바와 같이, 집적 회로 구조체(100)의 초기 구조체는 매립된 메모리 영역(MR)과 로직 영역(LR)에 걸쳐있는 금속간 유전체(IMD) 층(104) 내에서 측방향 또는 수평으로 연장되는 금속 라인(102)을 포함한다. 집적 회로 구조체(100)는 금속 라인(102) 및 IMD 층(104) 위의 에칭 정지층(106) 및 에칭 정지층(106) 위의 유전체 층(108)을 더 포함한다. 에칭 정지층(106) 및 유전체 층(108)은 모두 매립된 메모리 영역(MR)과 로직 영역(LR)에 걸쳐 있다.
IMD 층(104)은 도전 특징부 사이에 배치된, 예컨대, 약 4.0 미만 또는 심지어 2.0 미만의 k-값(즉, 유전율)을 가지는 일종 이상의 로우-k 유전체 재료로 제조된다. 일부 실시예에서, IMD 층(104)은 예를 들어, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등으로 형성될 수 있다. 일부 실시예에서, IMD 층(104)은 약 2.5 미만의 유전율을 가지는 극저-k(ELK) 유전체 재료로 형성된다. 일부 실시예에서, ELK 유전체 재료는 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, 비스-벤조시클로부텐(BCB), 폴리테트라 플루오로에틸렌(PTFE)(Teflon) 또는 실리콘 산탄화물 중합체(SiOC)를 포함한다. 일부 실시예에서, ELK 유전체 재료는 수소 실세스퀴옥산(HSQ), 다공성 메틸 실세스퀴옥산(MSQ), 다공성 폴리아릴에테르(PAE), 다공성 SiLK 또는 다공성 실리콘 산화물(SiO2)과 같은 기존 유전체 재료의 다공성 버전을 포함한다. IMD 층(104)은 스핀-온 코팅, 화학적 기상 성막(CVD), 플라즈마 강화 CVD(PECVD) 등과 같은 임의의 적절한 방법에 의해 웨이퍼 상에 형성될 수 있다.
금속 라인(102)의 형성은 적절한 포토리소그래피 및 에칭 기술을 이용하여 IMD 층(104)에 트렌치를 형성하고, IMD 층(104)의 트렌치에 하나 이상의 금속층을 성막하고, IMD 층(104)의 트렌치 외부의 하나 이상의 금속층의 과잉의 재료를 제거하는 단계를 포함한다. IMD 층(104)의 하나 이상의 금속층의 나머지 재료는 금속 라인(102)으로 기능한다. 금속 라인(102)은 구리, 알루미늄, 텅스텐, 이들의 조합 등과 같은 적절한 금속을 포함하며, 물리적 기상 성막(PVD), 화학적 기상 성막(CVD), 원자층 성막(ALD), 다른 적절한 성막 기술 또는 이들의 조합을 이용하여 형성될 수 있다. 일부 실시예에서, 금속 라인(102)은 금속 확산(예, 구리 확산) 및 금속 중독으로부터 IMD 층(104)을 보호하기 위해 하나 이상의 장벽층/접착층(미도시)을 더 포함할 수 있다. 하나 이상의 장벽층/접착층은 티타늄, 티타늄 질화물(TiN), 탄탈, 탄탈 질화물(TaN) 등을 포함할 수 있으며, PVD, CVD, ALD, 이들의 조합 등을 이용하여 형성될 수 있다.
금속 라인(102)이 IMD 층(104)에 형성된 후, 에칭 정지층(106)이 PVD, CVD, ALD 등등 또는 이들의 조합과 같은 적절한 성막 기술을 이용하여 금속 라인(102) 및 IMD 층(104) 위에 형성된다. 에칭 정지층(106)은 매립형 메모리 영역(MR) 및 로직 영역(LR)에 걸쳐있다. 에칭 정지층(106)은 그 상부의 유전체 층(108)과 다른 재료로 형성된다. 따라서, 에칭 정지층(106)과 유전체 층(108)은 상이한 에칭 선택 특성을 가지며, 이는 후속 에칭 공정에서의 에칭 정지층(106)의 에칭보다 빠른 에칭 속도로 유전체 층(108)의 에칭을 허용한다. 따라서, 에칭 정지층(106)은 유전체 층(108)을 에칭하는 에칭 공정을 늦추거나 심지어 정지시킬 수 있으므로, 에칭 정지층(106)에 의해 에칭 종료점이 더 명확하게 결정된다. 일부 실시예에서, 에칭 정지층(106)은 질소 도핑된 탄화물(NDC)로 형성되지만, 산소 도핑된 탄화물(ODC), 수소 및 질소 도핑된 탄화물(HNDC), 실리콘 탄화물(SiC)과 같은 다른 적절한 재료도 사용될 수 있다.
에칭 정지층(106)이 금속 라인(102) 및 IMD 층(104) 위에 성막된 후, 유전체 층(108)이 에칭 정지층(106) 위에 형성된다. 일부 실시예에서, 유전체 층(108)은 테트라에틸오르소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 - 예, 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG) - 및/또는 에칭 정지층(106)과 상이한 에칭 선택도를 가지는 다른 적절한 유전체 재료와 같은 재료를 포함한다. 유전체 층(108)은 CVD, PVD, ALD 또는 다른 적절한 성막 기술에 의해 성막될 수 있다.
도 2의 단면도에 예시된 바와 같이, 장벽층(110) 및 하부 전극 비아(BEVA)(112)가 유전체 층(108) 및 에칭 정지층(106)을 통해 연장되게 형성된다. 일부 실시예에서, 장벽층(110) 및 BEVA(112)의 형성은 유전체 층(108) 및 에칭 정지층(106)을 패터닝하여 유전체 층(108) 및 에칭 정지층(106)을 통해 연장되는 비아 개구(O1)를 매립형 메모리 영역(MR) 내에 형성하여 각각의 금속 라인(102)을 노출시키고, 비아 개구(O1)의 측벽 및 하부 표면을 라이닝하는 장벽 재료를 동형으로(conformally) 성막하고, 비아 개구(O1)를 과잉으로 채우는 BEVA 재료를 성막한 다음, 화학적 기계적 연마(CMP) 공정을 수행하여 비아 개구(O1) 외부의 과잉의 BEVA 재료 및 과잉의 장벽 재료를 제거함과 함께, 각각의 비아 개구(O1)를 라이닝하는 장벽층(110)의 역할을 하도록 비아 개구(O1)에 장벽 재료를 남기고 장벽층(110)에 의해 측방으로 둘러싸인 BEVA(112)의 역할을 하도록 비아 개구(O1)에 BEVA 재료를 남기는 것을 포함한다. 일부 실시예에서, BEVA 재료를 성막하기 전에, 장벽 재료의 측면 부분(또는 수평 부분)을 제거하면서 비아 개구(O1)에 경사진 부분들(또는 비아 개구(O1)가 수직 측벽을 가지는 경우에는 수직 부분들)을 남기도록 이방성 에칭 공정이 선택적으로 수행된다. 이 경우, BEVA 재료는 금속 라인(102) 상에 직접 성막되므로, BEVA(112)는 각각 금속 라인(102)과 접촉한다.
일부 실시예에서, BEVA(112)는 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu) 등등 또는 이들의 조합으로 형성된다. 일부 실시예에서, 장벽층(110)은 BEVA 재료가 주변의 유전체 층(108) 및 에칭 정지층(106)으로 확산되는 것을 방지하는 탄탈(Ta), 티타늄(Ti), 탄탈 질화물(TaN) 또는 티타늄 질화물(TiN)을 포함한다. 장벽 재료 및 BEVA 재료는 CVD, PVD, ALD 등등 또는 이들의 조합을 이용하여 성막될 수 있다. 일부 실시예에서, 비아 개구(O1)는 에칭 정지층(106)을 에칭하는 것보다 더 빠른 에칭 속도로 유전체 층(108)을 에칭하는 에칭제를 사용하여 에칭된다. 이러한 방식으로, 비아 개구(O1)를 형성하기 위한 에칭 공정은 에칭 정지층(106)에 의해 속도가 느려질 수 있고, 이는 결국 금속 라인(102)이 에칭 공정에 의해 손상되는 것을 방지한다. 예를 들어, 유전체 층(108)이 실리콘 산화물로 형성되고 에칭 정지층(106)이 질소 도핑된 탄화물로 형성되는 경우, 에칭제는 불화 수소산 등을 포함한다.
도 3a의 단면도에 예시된 바와 같이, 장벽층(110) 및 BEVA(112)가 비아 개구(O1)에 형성된 후, PVD, CVD, ALD 등과 같은 적절한 성막 기술 또는 이들의 조합을 이용하여 유전체 층(108), 장벽층(110) 및 BEVA(112)를 가로질러 연장되는 하부 전극(BE)층(114)이 형성된다. 하부 전극층(114)은 매립형 메모리 영역(MR)과 로직 영역(LR)에 걸쳐있다. 하부 전극층(114)은 단층 구조체 또는 다층 구조체일 수 있다. 일부 실시예에서, 하부 전극층(114)은 후속으로 형성되는 MTJ 스택의 동작에 적절한 자기 특성을 가지는 도전 질화물을 포함한다. 예를 들어, 하부 전극층(114)의 도전 질화물 재료는 MTJ 스택의 후속으로 형성되는 피닝 고정층의 자기 분극 피닝 고정에 영향을 미치지 않는다. 일부 실시예에서, 하부 전극층(114)은 TaN, TiN, 또는 이들의 조합으로 형성된다. 하부 전극층(114)의 형성은 예시적으로 CVD, PVD, ALD 등등 또는 이들의 조합을 이용하여 수행될 수 있다. 일부 실시예에서, BEVA(112)는 하부 전극층(114)의 전기적 및 자기적 특성과 일치하는 재료로 형성된다. 예를 들어, 하부 전극층(114)이 TaN, TiN 또는 이들의 조합으로 형성될 때, BEVA(112)는 TiN으로 형성될 수 있다.
도 3a의 단면도에 예시된 바와 같이, 하부 전극층(114)이 형성된 후, 자기 터널 접합(MTJ)층(116)이 하부 전극층(114) 위에 형성되고 매립형 메모리 영역(MR)과 로직 영역(LR)에 걸쳐있다. MTJ 층(116)은 하부 전극층(114) 위에 순차적으로 형성되는 하부 자성층(118), 터널 장벽층(120) 및 상부 자성층(122)을 포함한다. 하부 자성층(118), 터널 장벽층(120) 및 상부 자성층(122)은 집합적으로 자기 터널 접합부(MTJ)를 형성하므로, 본 개시의 일부 실시예에서 MTJ 층(116)으로 통칭된다.
일부 실시예에서, 하부 자성층(118)은 하부 전극층(114) 위의 반강자성 재료(AFM) 층 및 AFM 층 위의 강자성 피닝 고정층을 포함하는 다층 구조체이다. 반강자성 재료(AFM) 층에서, 원자(또는 분자)의 자기 모멘트는 반대 방향으로 인접한 원자(또는 분자)의 자기 모멘트와 규칙적인 패턴으로 정렬된다. AFM 층의 순 자기 모멘트는 0이다. 특정 실시예에서, AFM 층은 백금 망간(PtMn)을 포함한다. 일부 실시예에서, AFM 층은 이리듐 망간(IrMn), 로듐 망간(RhMn) 또는 철 망간(FeMn)을 포함한다. AFM 층의 예시적인 형성 방법은 스퍼터링, PVD, ALD 등을 포함한다.
하부 자성층(151)의 강자성 피닝 고정층은 영구 자석을 형성하고 자석과 강한 상호 작용을 나타낸다. 강자성 피닝 고정층의 자기 모멘트의 방향은 반강자성 재료(AFM) 층에 의해 피닝 고정될 수 있으며, 예를 들어 최종 MRAM 셀의 기록 동작과 같이 MTJ 층(116)으로부터 제조된 MTJ 스택의 동작 중에 변경되지 않는다. 특정 실시예에서, 강자성 피닝 고정층은 코발트-철-붕소(CoFeB)를 포함한다. 일부 실시예에서, 강자성 피닝 고정층은 CoFeTa, NiFe, Co, CoFe, CoPt, 또는 Ni, Co 및 Fe의 합금을 포함한다. 강자성 피닝 고정층의 예시적인 형성 방법은 스퍼터링, PVD 또는 ALD를 포함한다. 일부 실시예에서, 강자성 피닝 고정층은 다층 구조체를 포함한다.
터널 장벽층(120)이 하부 자성층(118) 위에 형성된다. 터널 장벽층(120)은 바이어싱(biasing) 전압이 MTJ 층(116)으로부터 제조된 MTJ 스택에 인가될 때 전자가 터널 장벽층을 통해 터널링할 수 있을만큼 충분히 얇은 터널링 층으로도 지칭될 수 있다. 특정 실시예에서, 터널 장벽층(120)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함한다. 터널 장벽층(120)의 예시적인 형성 방법은 스퍼터링, PVD, ALD 등을 포함한다.
상부 자성층(122)은 터널 장벽층(120) 위에 형성된다. 상부 자성층(122)은 일부 실시예에서 강자성 자유층이다. 보다 구체적으로, 상부 자성층(122)에는 반강자성 재료가 없기 때문에 상부 자성층(122)의 자기 모멘트의 방향은 피닝 고정되지 않는다. 따라서, 이 층의 자기적 배향은 조정 가능하므로 해당 층은 자유층으로 지칭된다. 일부 실시예에서, 상부 자성층(122)의 자기 모멘트의 방향은 하부 자성층(118)에서 강자성 피닝 고정층의 자기 모멘트의 피닝 고정 방향에 대해 병렬 또는 역병렬 상태로 자유롭게 회전할 수 있다. 상부 자성층(122)은 제1 자성층(151)의 강자성 피닝 고정층의 재료와 유사한 강자성 재료를 포함할 수 있다. 상부 자성층(122)은 반강자성 재료를 가지지 않는 반면, 하부 자성층(118)은 내부에 반강자성 재료를 가지기 때문에, 하부 및 상부 자성층(118 및 122)은 상이한 재료를 가진다. 특정 실시예에서, 상부 자성층(122)은 코발트, 니켈, 철 또는 붕소를 포함한다. 상부 자성층(122)의 예시적인 형성 방법은 스퍼터링, PVD, ALD 등을 포함한다. 예시된 실시예에서, 강자성 자유층(122)은 MTJ 층(116)의 최상층이지만, MTJ 층(116)은 자유층(122) 위의 추가의 MgO 층 및 일부 다른 실시예에서 추가의 MgO 층 위의 캐핑층(예, TaN 또는 TiN)을 포함한다.
MTJ 층(116)이 형성된 후, MTJ 층(116) 위에 상부 전극층(124)이 형성된다. 상부 전극층(124)도 역시 도 3a의 단면도에 예시된 바와 같이 매립형 메모리 영역(MR)과 로직 영역(LR) 모두에 걸쳐있다. 상부 전극층(124)은 도전 재료를 포함한다. 일부 실시예에서, 상부 전극층(124)은 조성의 측면에서 하부 전극층(140)과 유사하다. 일부 실시예에서, 상부 전극층(124)은 티타늄(Ti), 탄탈(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu) 등등 또는 이들의 조합을 포함한다. 상부 전극층(124)의 예시적인 형성 방법은 스퍼터링, PVD, ALD 등을 포함한다.
다음으로, 하드 마스크 층(126)이 상부 전극층(124) 위에 형성된다. 일부 실시예에서, 하드 마스크 층(126)은 유전체 재료로 형성된다. 예를 들어, 하드 마스크 층(126)은 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 이산화물(SiO2) 등등 및/또는 이들의 조합일 수 있다. 하드 마스크 층(126)은 CVD, ALD, PVD 등등 및/또는 이들의 조합과 같은 임의의 적절한 성막 기술에 의해 형성될 수 있다.
도 3a의 단면도는 또한 하드 마스크 층(126) 위에 패터닝된 마스크 층(M1)의 형성을 예시한다. 패터닝된 마스크 층(M1)은 포토레지스트 재료와 같은 유기 재료를 포함할 수 있고, 스핀-온 코팅 공정에 이어서 적절한 리소그래피 기술을 이용하여 패터닝된 마스크 층(M1)을 통해 연장되는 복수의 개구(O2)를 형성하도록 포토레지스트 재료를 패터닝함으로써 복수의 패터닝된 마스크(P1)가 각각의 BEVA(112)와 수직으로 중첩되는 것으로 형성될 수 있다. 예를 들어, 포토레지스트 재료는 조사(노광)되고 현상되어 포토레지스트 재료의 여러 부분이 제거된다. 더 구체적으로, 포토 마스크(미도시)가 포토레지스트 재료 위에 배치될 수 있으며, 이 포토레지스트 재료는 자외선(UV) 또는 크립톤 플루오라이드(KrF) 엑시머 레이저 또는 또는 아르곤 플루오라이드(ArF) 엑시머 레이저와 같은 엑시머 레이저일 수 있는 조사빔에 노광될 수 있다. 포토레지스트 재료의 노광은 분해능을 높이고 달성 가능한 최소 피치를 줄이기 위해 예를 들어, 침지 리소그래피 툴 또는 극자외선(EUV) 툴을 사용하여 수행될 수 있다. 노광된 포토레지스트 재료를 경화시키기 위해 베이킹 또는 경화 동작이 수행될 수 있고, 포지티브 또는 네거티브 레지스트의 사용 여부에 따라 포토레지스트 재료의 노광부 또는 비노광부의 제거를 위해 현상제가 사용될 수 있다. 따라서, 도 3a에 예시된 바와 같이 개구(O2)에 의해 분리된 패터닝된 마스크(P1)가 패터닝된 포토레지스트 층(M1)에 형성된다. 패터닝된 마스크(P1)를 형성하는 단계는 MRAM 제조의 제1 포토리소그래피 공정으로 호환적으로 지칭될 수 있다.
도 3a를 참조하면, 일부 실시예에 따라 도 3a에 예시된 3B-3B 절단 라인에 표시된 바와 같은 도 3a의 매립형 메모리 영역(MR)의 평면도가 제공된다. 도 3b의 평면도는 도 3a에 예시된 3B-3B 절단 라인을 따라 촬상 도구(예, SEM, TEM 등)를 사용하여 촬영된 이미지에 대응한다. 일부 실시예에서, 위에서 볼 때, 패터닝된 마스크(P1)는 각각 직경(D1)을 갖는 실질적으로 원형의 패턴(예, 원형/타원형 패턴)을 가진다.
패터닝된 마스크 층(M1)을 형성한 후, 하드 마스크 층(126) 및 상부 전극층(124)에 대해 패터닝 공정이 수행되어 패터닝된 마스크(P1)의 패턴을 하부의 하드 마스크 층(126) 및 상부 전극층(124)으로 전사함으로써 도 4a 및 도 4b에 예시된 바와 같이 패터닝된 하드 마스크(126') 및 각각의 패터닝된 하드 마스크(126') 아래에 패터닝된 상부 전극(124')이 형성된다. 이 단계는 상부 전극 패터닝 공정으로 호환적으로 지칭될 수 있다. 도 4a는 본 개시 내용의 일부 실시예에 따른, 상부 전극 패터닝 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 4b는 본 개시 내용의 일부 실시예에 따른, 도 4a의 4B-4B 절단 라인에 표시된 바와 같은 도 4a의 매립형 메모리 영역(MR)의 평면도이다.
일부 실시예에서, 상부 전극 패터닝 공정은 하나 이상의 에칭 공정을 포함하며, 여기서 패터닝된 마스크 층(M1)은 에칭 마스크로서 사용된다. 하나 이상의 에칭 공정은 습식 에칭 공정, 이방성 건식 에칭 공정 또는 이들의 조합을 포함할 수 있으며, 패터닝된 마스크 층(M1)을 에칭하는 것보다 빠른 에칭 속도로 하드 마스크 층(126) 및 상부 전극층(124)을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. 예를 들어, 하드 마스크 층(126) 및 상부 전극층(124)은 염소 함유 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 사용할 수 있는 건식 에칭 공정을 이용하여 패터닝될 수 있다. 건식 에칭 공정은 예를 들어, 반응성 이온 에칭(RIE), 유도 결합 플라즈마(ICP) 에칭, 트랜스포머 결합 플라즈마(TCP) 에칭, 전자 사이클로트론 공명(ECR) 에칭 등등 또는 이들의 조합을 포함할 수 있다. 패터닝 공정은 에칭 선택도, 유연성 및 원하는 에칭 프로파일을 얻기 위해 다단계 에칭을 포함할 수 있다. 에칭제 및 에칭 조건은 상부 자성층(122)(즉, 강자성 자유층)을 실질적으로 에칭하지 않고 하드 마스크 층(126) 및 상부 전극층(124)을 선택적으로 에칭하도록 선택된다. 따라서, 상부 자성층(122)은 상부 전극층(124)을 패터닝하는 단계에서 에칭 공정 제약을 완화하고 에칭 공정 윈도우를 개선하기 위해 에칭 정지층으로서 기능한다.
상부 전극 패터닝 공정이 완료된 후, 패터닝된 마스크 층(M1)은 예를 들어, 플라즈마 애싱(ashing) 공정을 이용하여 제거된다. 일부 실시예에서, 포토레지스트 마스크(M1)가 열분해를 경험하여 제거될 수 있을 때까지 포토레지스트 마스크(M1)의 온도가 증가하도록 플라즈마 애싱 공정이 수행된다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 공정이 적용될 수 있다.
하드 마스크 층(126) 및 상부 전극층(124)은 마스크 층(M1)을 에칭 마스크로 사용하여 패터닝되기 때문에, 패터닝된 하드 마스크(126') 및 패터닝된 상부 전극(124')은 패터닝된 마스크(P1)의 패턴(도 3a 및 도 3b에 예시됨)을 상속하므로, 도 4b의 평면도에서, 패터닝된 하드 마스크(P1)가 원형/타원형 평면도 프로파일을 가지는 경우, 패터닝된 하드 마스크(126') 및 패터닝된 상부 전극(124')은 각각 원형/타원형 패턴을 가진다. 더욱이, 일부 실시예에서, 상부 전극(124')은 건식 에칭 공정의 특성으로 인해 도 4a의 단면도에 예시된 바와 같이 테이퍼형 측벽을 가질 수 있다. 더 구체적으로, 상부 전극(124')은 상부 전극(124')의 최하부 위치에서 최대 직경을 가지며, 최대 직경은 하드 마스크(126')의 최대 직경보다 크다. 이 경우, 위에서 볼 때, 상부 전극(124')은 하드 마스크(126')보다 더 큰 원형/타원형 패턴을 형성하고, 더 구체적으로, 상부 전극(124') 및 하드 마스크(126')는 도 4b의 평면도에 예시된 바와 같이 동심원/타원을 형성할 수 있다.
상부 전극 패터닝 공정이 완료된 후, MTJ 층(116)에 대해 다른 패터닝 공정이 시작되어 상부 전극(124')의 패턴을 MTJ 층(116)으로 전사함으로써 도 5a 및 도 5b에 예시된 바와 같이 각각의 상부 전극(124') 아래에 패터닝된 MTJ 스택(MTJ 구조체로 호환적으로 지칭됨)(116')을 형성한다. 이 패터닝 단계는 MTJ 패터닝 공정으로 호환적으로 지칭될 수 있다. 도 5a는 본 개시 내용의 일부 실시예에 따른, MTJ 패터닝 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 5b는 본 개시 내용의 일부 실시예에 따른, 4B-4B 절단 라인에 표시된 바와 같은 도 4a의 매립형 메모리 영역(MR)의 평면도이다.
일부 실시예에서, MTJ 패터닝 공정은 하나 이상의 에칭 공정을 포함하며, 여기서 패터닝된 하드 마스크(126)(도 4a 및 도 4b에 예시됨) 및/또는 상부 전극(124')이 에칭 마스크로서 사용된다. 하나 이상의 에칭 공정은 습식 에칭 공정, 이방성 건식 에칭 공정 또는 이들의 조합을 포함할 수 있고, 패터닝된 하드 마스크(126)를 에칭하는 것보다 더 빠른 에칭 속도로 MTJ 층(116)을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. MTJ 층(116)은 메탄올(CH3OH), 에탄올 및 부탄올과 같은 알칸올 또는 암모니아 함유 화합물(예, CO + NH3)과 결합된 탄소 산화물(들)을 사용하여 에칭될 수 있다. 건식 에칭 공정은 예를 들어, RIE, ICP 에칭, TCP 에칭, ECR 에칭 등등 또는 이들의 조합을 포함할 수 있다. 패터닝 공정은 에칭 선택도, 유연성 및 원하는 에칭 프로파일을 얻기 위해 다단계 에칭을 포함할 수 있다. 에칭제 및 에칭 조건은 하부 전극층(114)을 실질적으로 에칭하지 않고 상부 자성층(122), 터널 장벽층(120) 및 하부 자성층(118)을 선택적으로 에칭하도록 선택된다. 따라서, 하부 전극층(114)은 MTJ 층(116)을 패터닝하는 단계에서 에칭 공정 제약을 완화하고 에칭 공정 윈도우를 개선하기 위해 에칭 정지층으로 작용할 수 있다.
일부 실시예에서, 하드 마스크(126')는 MTJ 패터닝 공정 중에 소모되므로, MTJ 패터닝 공정이 완료되기 전에 상부 전극(124')의 상부 표면이 노출될 수 있다. 이 경우, 상부 전극(124')은 MTJ 패터닝 공정에 의해 에칭될 수 있어서, 에칭된 상부 전극(124')은 도 5a의 단면도에 예시된 바와 같이 둥근 상부 표면을 가지게 된다. 그러나, 상부 전극(124')은 MTJ 패터닝 공정의 초기 단계에서 하드 마스크(126')로 덮여 있기 때문에, 상부 전극(124')은 하드 마스크(126')를 사용하는 것에 의해 과도한 높이 감소가 여전히 방지될 수 있다.
MTJ 층(116)은 상부 전극(124')을 에칭 마스크로 사용하여 패터닝되기 때문에, 각 MTJ 스택(116') 내의 패터닝된 상부 자성층(122'), 패터닝된 터널 장벽층(120') 및 패터닝된 하부 자성층(118')은 상부 전극(124')의 패턴을 상속하므로, 도 5b의 평면도로부터, 상부 전극(124')이 원형/타원형 평면도 프로파일을 가지는 경우, 패터닝된 MTJ 스택(116')은 각각 원형/타원형 패턴을 가진다. 더욱이, 일부 실시예에서, MTJ 스택(116)은 건식 에칭 공정의 특성으로 인해 도 5a의 단면도에 예시된 바와 같이 테이퍼형 측벽을 가질 수 있다. MTJ 스택(116)에서, 하부 자성층(118'), 터널 장벽층(120') 및 상부 자성층(122')은 테이퍼형 측벽을 가질 수 있다. 더 구체적으로, 하부 자성층(118')은 하부 전극층(114)으로부터의 거리가 증가함에 따라 감소하는 폭(또는 원형 평면도 프로파일을 가지는 경우에는 직경)을 가지며, 터널 장벽층(120')은 하부 자성층(118')으로부터의 거리가 증가함에 따라 감소하는 폭(또는 원형 평면도 프로파일을 가지는 경우에는 직경)을 가지며, 상부 자성층(122')은 터널 장벽층(120')으로부터의 거리에 증가함에 따라 감소하는 폭(또는 원형 평면도 프로파일을 가지는 경우에는 직경)을 가진다. 더욱이, 하부 자성층(118')의 최대 폭은 터널 장벽층(120')의 최대 폭보다 크고, 터널 장벽층(120')의 최대 폭은 상부 자성층(122')의 최대 폭보다 크다. 그 결과, 도 5b에 예시된 평면도에서 볼 때, 상부 자성층(122')은 상부 전극(124')보다 큰 원형/타원형 패턴을 형성할 수 있고, 터널 장벽층(120')은 상부 자성층(122')보다 큰 원형/타원형 패턴을 형성할 수 있고, 하부 자성층(118')은 터널 장벽층(120')보다 큰 원형/타원형 패턴을 형성할 수 있다. 일부 실시예에서, 상부 전극(124), 상부 자성층(122'), 터널 장벽층(120') 및 하부 자성층(118')은 도 5b의 평면도에 예시된 바와 같이 동심원/타원을 형성할 수 있다.
MTJ 패터닝 공정이 완료되면, 스페이서 층(128)이 상부 전극(124')의 둥근 상부 표면과 상부 전극(124') 및 MTJ 스택(116')의 테이퍼형 측벽 위에, 그 리고 하부 전극층(114)의 상부 표면 위에 형성된다. 그에 따른 구조체가 도 6에 예시되어 있다. 스페이서 층(128)은 매립형 메모리 영역(MR)과 로직 영역(LR) 모두에 걸쳐 있다. 일부 실시예의 스페이서 층(128)은 SiN을 포함할 수 있지만, 다른 실시예에서 SiC, SiON, 실리콘 산탄화물(SiOC) 등등 및/또는 이들의 조합을 포함할 수 있다. 스페이서 층(128)은 CVD, PVD, ALD 등등 및/또는 이들의 조합을 이용하여 형성될 수 있다. 스페이서 층(128)은 실질적으로 동형인 층으로 형성될 수 있으므로, 상부 전극(124') 및 MTJ 스택(116')의 테이퍼형 측벽 상의 스페이서 층(128)의 경사 부분의 두께(T1)는 스페이서 층(128)의 수평 부분의 두께(T2)에 가깝다. 예를 들어, 두께(T1 및 T2)는 두께(T2)의 약 20% 미만의 차이를 가질 수 있다.
다음으로, 스페이서 층(128)에 대해 에칭 공정이 수행되어 하부 전극층(114)으로부터 수평 부분을 제거하고 또한 상부 전극(124')의 둥근 상부 표면으로부터 만곡된 부분을 제거하는 한편, 도 7a 및 도 7b에 예시된 바와 같이 측벽 스페이서(128')로서 작용하도록 상부 전극(124') 및 MTJ 스택(116')의 테이퍼형 측벽 상에 스페이서(128)의 부분들을 남긴다. 이 단계는 형성되는 측벽 스페이서(128')가 추가적인 포토리소그래피 공정없이 MTJ 스택(116) 및 상부 전극(124')에 자체 정렬되도록 형성될 수 있기 때문에 자체 정렬 스페이서(SPA) 에칭 공정으로 호환적으로 지칭될 수 있다. 도 7a는 본 개시 내용의 일부 실시예에 따른, SPA 에칭 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 7b는 본 개시 내용의 일부 실시예에 따른, 7B-7B 절단 라인에 표시된 바와 같은 도 7a의 매립형 메모리 영역(MR)의 평면도이다.
일부 실시예에서, SPA 에칭 공정은 상부 전극(124') 및 하부 전극층(114)의 상부 표면 위에 배치된 스페이서 층(128)을 에칭하지만, SPA 에칭 공정의 조절된 이방성으로 인해 측벽 스페이서(128')를 실질적으로 에칭하지 않는 이방성 건식 에칭 공정을 포함할 수 있다. SPA 에칭 공정은 또한 상부 전극(124') 및 하부 전극층(114)을 에칭하는 것보다 빠른 에칭 속도로 스페이서 층(128)을 에칭하는 선택적 이방성 건식 에칭 공정을 포함할 수 있다. 제한하지 않는 예시로서, SPA 에칭 공정은 CF4, SF6, CH2F2, CHF3 및/또는 C2F6 및 다른 적절한 가스와 같은 불소계 화학 물질을 사용하는 플라즈마 건식 에칭 공정을 포함한다.
도 7a 및 도 7b에 예시된 바와 같이, 하부 전극층(114)이 파열되기 전에 SPA 에칭 공정이 중지된다. 더 구체적으로, SPA 에칭 공정이 완료된 후, 하부 전극층(114)은 여전히 실질적으로 손상되지 않는다. SPA 에칭이 하부 전극층(114)이 패터닝될 때까지 하부 전극층(114)의 금속 재료(들)를 계속 에칭하는 경우, SPA 에칭은 상부 전극(124')도 에칭하여 상부 전극(124)이 과도하게 높이 감소되게 할 것이다. 반대로, SPA 에칭은 하부 전극층(114)의 금속 재료를 계속 에칭하지 않기 때문에, SPA 에칭 공정은 상부 전극(124')이 전혀 또는 무시할 수 있는 정도로 에칭되게 할 수 있으며, 이는 결국 SPA 에칭 공정에 의해 야기되는 상부 전극(124')의 높이 감소를 완화하거나 방지한다. 그 결과, 상부 전극(124')의 둥근 상부 표면은 SPA 에칭 후에도 실질적으로 손상되지 않을 수 있다.
측벽 스페이서(128')는 상부 전극(124') 및 MTJ 스택(116')의 측벽에 자체 정렬되기 때문에, 측벽 스페이서(128')는 각각 도 7b에 예시된 평면도에서 볼 때 원형/타원형 외부 표면을 갖는 단일의 연속 환형(즉, 링형) 코팅층이다.
SPA 패터닝 공정이 완료된 후, 도 7a-7b에 예시된 구조체를 덮도록 다른 에칭 정지층(130)이 블랭킷 층으로 형성된다. 그에 따른 구조체가 도 8에 예시되어 있다. 에칭 정지층(130)은 매립형 메모리 영역(MR)과 로직 영역(LR) 모두에 걸쳐 있다. 일부 실시예에서, 에칭 정지층(130)은 알루미늄 질화물(AlN), 알루미늄 산화물(AlOx), 알루미늄 산질화물, 다른 알루미늄-함유 유전체 재료, 또는 이들의 조합과 같은 알루미늄-함유 유전체 재료로 형성된다. 에칭 정지층(130)은 모든 곳에서 균일한 두께를 갖는 실질적으로 동형인 층으로 형성될 수 있다. 에칭 정지층(130)은 금속 라인을 형성하기 위한 후속 트렌치 에칭 공정으로부터 상부 전극(124')을 보호하는 역할을 할 수 있으며, 이는 결국 상부 전극(124')의 높이 감소를 완화 또는 방지한다. 에칭 정지층(130)이 지나치게 두꺼우면, 인접한 MTJ 스택(116') 사이의 간격이 너무 작아서 충전되지 않을 수 있으므로, IMD 층을 형성하는 후속 성막 공정에 대한 과제가 부가된다. 에칭 정지층(130)이 지나치게 얇으면, 후속 트렌치 에칭 공정이 만족스럽지 못한 높이 감소를 야기할 수 있고, 이는 다시 상부 전극에 안착하는 금속 라인에 대한 랜딩 윈도우의 밀착을 가져오게 된다.
에칭 정지층(130)이 형성된 후, 다른 패터닝된 마스크 층(M2)이 도 9a 및 도 9b에 예시된 바와 같이 에칭 정지층(130) 위에 형성된다. 이 단계는 MRAM 제조에서 제2 포토리소그래피 공정으로 호환적으로 지칭될 수 있다. 도 9a는 본 개시 내용의 일부 실시예에 따른, 제2 포토리소그래피 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 9b는 본 개시 니용의 일부 실시예에 따른, 도 9a에 예시된 9B-9B 절단 라인에 표시된 바와 같은 매립형 메모리 영역(MR)의 평면도이다.
패터닝된 마스크 층(M2)은 포토레지스트 재료와 같은 유기 재료를 포함할 수 있으며, 스핀-온 코팅 공정을 수행한 후, 적절한 리소그래피 기술을 이용하여 포토레지스트 재료를 패터닝하여 패터닝된 마스크 층(M2)을 통해 연장되는 복수의 개구(O3)를 형성함으로써 각각의 상부 전극(124') 및 각각의 MTJ 스택(116') 주위를 감싸는 복수의 패터닝된 마스크(P2)를 형성하도록 형성될 수 있다. 예를 들어, 포토레지스트 재료는 조사(노광) 및 현상되어 포토레지스트 재료의 여러 부분이 제거된다. 더 구체적으로, 포토마스크(미도시)가 포토레지스트 재료 위에 배치될 수 있으며, 이 포토레지스트 재료는 자외선(UV) 또는 크립톤 플루오라이드(KrF) 엑시머 레이저 또는 또는 아르곤 플루오라이드(ArF) 엑시머 레이저와 같은 엑시머 레이저일 수 있는 조사빔에 노광될 수 있다. 포토레지스트 재료의 노광은 분해능을 높이고 달성 가능한 최소 피치를 줄이기 위해 예를 들어, 침지 리소그래피 툴 또는 극자외선(EUV) 툴을 사용하여 수행될 수 있다. 노광된 포토레지스트 재료를 경화시키기 위해 베이킹 또는 경화 동작이 수행될 수 있고, 포지티브 또는 네거티브 레지스트의 사용 여부에 따라 포토레지스트 재료의 노광부 또는 비노광부의 제거를 위해 현상제가 사용될 수 있다. 따라서, 도 9a에 예시된 바와 같이 개구(O3)에 의해 분리된 패터닝된 마스크(P2)가 패터닝된 포토레지스트 층(M2)에 형성된다. 도 9b의 평면도에 예시된 바와 같이, 패터닝된 마스크(P2)는 각각 직경(D2)을 갖는 원형/타원형 패턴을 가진다. 패터닝된 마스크(P2)의 직경(D2)은 도 3a 및 도 3b에 예시된 바와 같이 패터닝된 마스크(P1)의 직경(D1)보다 크다. 이는 도 3a 및 도 3b의 단계에서 수행되는 제1 포토리소그래피 공정이 상부 전극을 형성하는 역할을 하며, 도 9a 및 도 9b의 단계에서 수행되는 제2 포토리소그래피 공정이 상부 전극을 덮는 마스크를 제공하는 역할을 하기 때문이다. 제한이 아닌 예로서, 패터닝된 마스크(P2)의 직경(D2)은 패터닝된 마스크(P1)의 직경(D1)보다 크다.
패터닝된 마스크 층(M2)을 형성한 후, 에칭 정지층(130) 및 하부 전극층(114)에 대해 패터닝 공정이 수행되어 패터닝된 마스크(P2)의 패턴을 하부의 에칭 정지층(130) 및 하부 전극층(114)으로 전사함으로써 도 10a 및 도 10b에 예시된 바와 같이 패터닝된 에칭 정지층(130') 및 각각의 패터닝된 에칭 정지층(130') 아래에 패터닝된 하부 전극(114')이 형성된다. 이 단계는 하부 전극 패터닝 공정으로 호환적으로 지칭될 수 있다. 도 10a는 본 개시 내용의 일부 실시예에 따른, 하부 전극 패터닝 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 10b는 본 개시 내용의 일부 실시예에 따른, 도 10a의 10B-10B 절단 라인에 표시된 바와 같은 도 10a의 매립형 메모리 영역(MR)의 평면도이다.
일부 실시예에서, 하부 전극 패터닝 공정은 하나 이상의 에칭 공정을 포함하며, 여기서 패터닝된 마스크 층(M2)은 에칭 마스크로서 사용된다. 하나 이상의 에칭 공정은 습식 에칭 공정, 이방성 건식 에칭 공정 또는 이들의 조합을 포함할 수 있으며, 패터닝된 마스크 층(M2)을 에칭하는 것보다 빠른 에칭 속도로 에칭 정지층(130) 및 하부 전극층(114)을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. 예를 들어, 에칭 정지층(130) 및 하부 전극층(114)은 염소 함유 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 사용할 수 있는 건식 에칭 공정을 이용하여 패터닝될 수 있다. 건식 에칭 공정은 예를 들어, RIE, ICP 에칭, TCP 에칭, ECR 에칭 등등 또는 이들의 조합을 포함할 수 있다. 하부 전극 패터닝 공정은 에칭 선택도, 유연성 및 원하는 에칭 프로파일을 얻기 위해 다단계 에칭을 포함할 수 있다. 에칭제 및 에칭 조건은 유전체 층(108)을 실질적으로 에칭하지 않고 에칭 정지층(130) 및 하부 전극층(114)을 선택적으로 에칭하도록 선택된다. 따라서, 유전체 층(108)은 하부 전극층(114)을 패터닝하는 단계에서 에칭 공정 제약을 완화하고 에칭 공정 윈도우를 개선하기 위해 에칭 정지층으로서 기능한다.
일부 실시예에서, 하부 전극 패터닝 공정은 상부 전극 패터닝 공정과 동일한 에칭제를 사용한다. 예를 들어, 하부 전극 패터닝 공정과 상부 전극 패터닝 공정 모두 염소 함유 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3) 및/또는 플라즈마와 같은 염소계 에칭제를 사용한다. 또한, 하부 전극 패터닝 공정과 상부 전극 패터닝 공정은 모두 목표로 하는 형상을 형성하기 위해 포토리소그래피 공정을 포함하므로, MTJ 셀의 제조는 이중 MTJ 셀 패터닝 방법으로 호환적으로 지칭될 수 있다.
일부 실시예에서, 하부 전극 패터닝 공정은 유전체 층(108)을 약간 에칭하여 유전체 층(108)에 리세스 영역(R)을 형성할 수 있다. 결국, 유전체 층(108)은 하부 전극(114')과 접촉하는 상부 스텝부와 하부 전극(114')으로부터 이격된 하부 스텝부를 갖는 스텝형 상부 표면을 가지며, 하부 스텝부는 로직 영역(LR)에 추가로 걸쳐 있다. 달리 말하면, 유전체 층(108)은 하부 전극(114') 아래보다 로직 영역 내에서 더 작은 두께를 가진다. 매립형 메모리 영역(MR)에서, BEVA(112), BEVA(112) 위의 하부 전극(114'), 하부 전극(114') 위의 MTJ 스택(116') 및 MTJ 스택(116') 위의 상부 전극(124'')은 조합하여 MRAM 셀로 지칭된다. 간결성과 명확성을 위해 도 10a 및 도 10b의 실시예에는 2개의 MRAM 셀이 예시되어 있다. 일부 다른 실시예에서, 집적 회로는 위에서 볼 때 행과 열로 배열된 3개 이상의 MRAM 셀을 포함한다.
하부 전극 패터닝 공정이 완료된 후, 패터닝된 마스크 층(M2)은 예를 들어, 플라즈마 애싱(ashing) 공정을 이용하여 제거된다. 일부 실시예에서, 포토레지스트 마스크(M2)가 열분해를 경험하여 제거될 수 있을 때까지 포토레지스트 마스크(M2)의 온도가 증가하도록 플라즈마 애싱 공정이 수행된다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 공정이 적용될 수 있다.
에칭 정지층(130) 및 하부 전극층(114)은 마스크 층(M2)을 에칭 마스크로 사용하여 패터닝되기 때문에, 패터닝된 에칭 정지층(130') 및 패터닝된 하부 전극(114')은 패터닝된 마스크(P2)의 패턴(도 9a 및 도 9b에 예시됨)을 상속하므로, 도 10b의 평면도에서, 패터닝된 마스크(P2)가 원형/타원형 평면도 프로파일을 가지는 경우, 패터닝된 에칭 정지층(130') 및 패터닝된 하부 전극(114')은 각각 원형/타원형 패턴을 가진다. 더욱이, 일부 실시예에서, 하부 전극(124')은 건식 에칭 공정의 특성으로 인해 도 10a의 단면도에 예시된 바와 같이 테이퍼형 측벽을 가질 수 있다. 유사하게, 에칭 정지층(130')은 하부 전극(114')의 각각의 테이퍼형 측벽과 정렬된 테이퍼형 엣지를 가진다. 더 구체적으로, 하부 전극(114')은 BEVA(112)로부터의 거리가 증가함에 따라 감소하는 폭(또는 원형 평면도 프로파일을 가지는 경우에는 직경)을 가진다. 결국, 도 10b에 예시된 바와 같은 평면도에서 볼 때, 하부 전극(114')은 에칭 정지층(130')보다 더 큰 원형/타원형 패턴을 형성할 수 있다. 일부 실시예에서, 에칭 정지층(130') 및 하부 전극(114')은 도 10b의 평면도에 예시된 바와 같이 동심원/타원을 형성할 수 있다. 일부 실시예에서, 측벽 스페이서(128')는 링형 패턴을 형성하고, 하부 전극(114')은 측벽 스페이서(128')로부터 형성된 링형 패턴의 외부 직경보다 큰 직경을 갖는 실질적으로 원형의 패턴을 형성한다. 더욱이, 하부 전극(114')으로부터 형성된 실질적으로 원형의 패턴은 측벽 스페이서(128')로부터 형성된 링형 패턴 주위에 대해 동심일 수 있다.
하부 전극 패터닝 공정이 완료된 후, 다른 IMD 층(132)이 매립형 메모리 영역(MR)과 로직 영역(LR)에 걸쳐 성막된다. 그에 따른 구조체가 도 11의 단면도에 예시되어 있다. IMD 층(132)은 도전 특징부 사이에 배치된, 예컨대, 약 4.0 미만 또는 심지어 2.0 미만의 k-값(즉, 유전율)을 가지는 일종 이상의 로우-k 유전체 재료로 형성된다. 일부 실시예에서, IMD 층(132)은 예를 들어, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등으로 형성될 수 있다. 일부 실시예에서, IMD 층(132)은 약 2.5 미만의 유전율을 가지는 극저-k(ELK) 유전체 재료로 형성된다. 일부 실시예에서, ELK 유전체 재료는 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, 비스-벤조시클로부텐(BCB), 폴리테트라 플루오로에틸렌(PTFE)(Teflon) 또는 실리콘 산탄화물 중합체(SiOC)를 포함한다. 일부 실시예에서, ELK 유전체 재료는 수소 실세스퀴옥산(HSQ), 다공성 메틸 실세스퀴옥산(MSQ), 다공성 폴리아릴에테르(PAE), 다공성 SiLK 또는 다공성 실리콘 산화물(SiO2)과 같은 기존 유전체 재료의 다공성 버전을 포함한다. 일부 실시예에서, IMD 층(132)은 IMD 층(104)과 동일한 재료로 형성된다. IMD 층(132)은 스핀-온 코팅, 화학적 기상 성막(CVD), 플라즈마 강화 CVD(PECVD) 등과 같은 임의의 적절한 방법에 의해 웨이퍼 상에 형성될 수 있다.
다음으로, IMD 층(132)에 대해 패터닝 공정(예, 포토리소그래피 공정 및 에칭 공정 포함)을 수행하여 도 12a 및 도 12b에 예시된 바와 같이 IMD 층(132)에 트렌치(T1)를 형성하여 메모리 영역 (MR) 내에 에칭 정지층(130')을 노출시키고, 로직 영역(LR)의 IMD 층(132)에 트렌치(T2)를 형성한다. 이 단계는 트렌치 에칭 공정으로 호환적으로 지칭될 수 있다. 도 12a는 본 개시 내용의 일부 실시예에 따른, 트렌치 에칭 공정이 완료된 후의 집적 회로 구조체(100)의 단면도이고, 도 12b는 본 개시 내용의 일부 실시예에 따른, 도 12a에 예시된 12B-12B 절단 라인에 표시된 바와 같은 도 12a의 매립형 메모리 영역(MR)의 평면도이다.
트렌치 에칭 공정은 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합을 포함할 수 있고, 에칭 정지층(130')을 에칭하는 것보다 더 빠른 에칭 속도로 IMD 층(132)을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. 예를 들어, 트렌치 에칭 공정은 불소 함유 가스(예, CF4, SF6, CH2F2, CHF3, C4F8 및/또는 C2F6), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 사용할 수 있는 건식 에칭 공정이다. 건식 에칭 공정은 예를 들어, RIE, ICP 에칭, TCP 에칭, ECR 에칭 등등 또는 이들의 조합을 포함할 수 있다. 에칭제 및 에칭 조건은 에칭 정지층(130')을 실질적으로 에칭하지 않고 IMD 층(132)을 선택적으로 에칭하도록 선택된다. 따라서, 에칭 정지층(130')은 트렌치 에칭 공정에서 에칭 공정 제약을 완화하고 에칭 공정 윈도우를 개선하는 역할을 한다. 더욱이, 도 12a의 단면도에서 상부 전극(124")의 볼록한 상부 표면은 상부의 에칭 정지층(130')의 휨 또는 부풀어 오름을 허용하고, 이는 결국 트렌치 에칭 공정을 늦추거나 심지어 정지시키는 것을 돕는다.
도 12a의 단면도에 예시된 바와 같이, 로직 영역(LR) 내의 트렌치(T2)는 트렌치(T1)의 깊이보다 깊은 깊이를 가진다. 이는 로직 영역(LR)에 에칭 정지층(130')이 없기 때문이다. 도 12b의 평면도에 예시된 바와 같이 위에서 볼 때, 트렌치(T1)는 각각 선형 형상을 가지며, 각각 원형 에칭 정지층(130')을 가로 질러 연장된다. 일부 실시예에서, 트렌치(T1)는 에칭 정지층(130')의 전체를 노출시키지 않는다. 대신에, 에칭 정지층(130')의 여러 부분이 트렌치 에칭 공정이 완료된 후에 IMD 층(132)에 의해 덮힌 채로 남겨진다. 이 경우, 위에서 볼 때, 에칭 정지층(130')은 트렌치(T1)의 제1 라이너 측면(LS1)으로부터 트렌치(T1)의 제2 라이너 측면(LS2)까지 연장되는 상부 곡선(CU1) 및 하부 곡선(CL1)을 가진다.
트렌치 에칭 공정이 완료된 후, 트렌치(T1) 하부에서 에칭 정지층(130')을 관통하여 도 13a 및 도 13b에 예시된 바와 같이 상부 전극(124")이 트렌치(T1) 하부에서 노출되도록 에칭 공정이 수행된다. 도 13a는 본 개시 내용의 일부 실시예에 따른, 에칭 정지층을 관통한 후의 집적 회로 구조체(100)의 단면도이고, 도 13b는 본 개시 내용의 일부 실시예에 따른, 도 13a의 13B-13B 절단 라인에 표시된 바와 같은 도 13a의 매립형 메모리 영역(MR)의 평면도이다.
에칭 정지층(130')은 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합을 포함할 수 있는 하나 이상의 에칭 공정을 사용하여 천공 파괴될 수 있고, IMD 층(132)을 에칭하는 것보다 빠른 에칭 속도로 에칭 정지층(130')을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. 예를 들어, 에칭 정지층(130')은 염소 함유 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 사용할 수 있는 건식 에칭 공정을 이용하여 천공 파괴될 수 있다. 건식 에칭 공정은 예를 들어, RIE, ICP 에칭, TCP 에칭, ECR 에칭 등등 또는 이들의 조합을 포함할 수 있다. 에칭제 및 에칭 조건은 IMD 층(132)을 실질적으로 에칭하지 않고 에칭 정지층(130')을 선택적으로 에칭하도록 선택된다. 따라서, IMD 층(132)은 에칭 공정 중에 실질적으로 변경되지 않은 상태로 유지된다. 일부 실시예에서, 상부 전극(124")은 약간 에칭되어 상부 전극(124")의 상부 표면을 재성형할 수 있다. 예를 들어, 상부 전극(124")의 상부 표면은 이 에칭 단계에 의해 평탄화될 수 있고, 따라서 상부 전극(124")의 최종 상부 표면은 덜 만곡될 수 있다.
도 13b의 평면도에 예시된 바와 같이 위에서 볼 때, 트렌치(T1)는 선형 형상을 가지며, 각각의 상부 전극(124")을 가로 질러 연장된다. 일부 실시예에서, 트렌치(T1)는 상부 전극(124")의 전체를 노출시키지 않는다. 대신에, 상부 전극(124")의 여러 부분이 에칭 정지층(130')을 천공 파괴한 후에 에칭 정지층(130')에 의해 덮힌 채로 남겨진다. 이 경우, 위에서 볼 때, 상부 전극(124")은 트렌치(T1)의 제1 라이너 측면(LS1)으로부터 트렌치(T1)의 제2 라이너 측면(LS2)까지 연장되는 상부 곡선(CU2) 및 하부 곡선(CL2)을 가진다.
에칭 정지층(130')을 천공하여 상부 전극(124")을 노출시킨 후, IMD 층(132)에 대해 패터닝 공정(예, 포토리소그래피 공정 및 에칭 공정 포함)을 수행하여 도 14에 예시된 바와 같이 로직 영역(LR) 내의 IMD 층(132)에 비아 개구(O4)를 형성한다. 이 단계는 비아 에칭 공정으로 호환적으로 지칭될 수 있다. 비아 에칭 공정 이전에, 트렌치(T2)의 하부 표면의 일부 영역을 노출시키는 패터닝된 마스크 층(미도시)을 형성하기 위해 포토리소그래프 공정이 수행될 수 있다. 매립형 메모리 영역(MR) 및 로직 영역(LR) 내의 다른 구조체는 비아 에칭 공정 중에 패터닝된 마스크 층에 의해 덮여서 보호된다. 비아 에칭 공정이 완료된 후, 패터닝된 마스크 층은 예를 들어 애싱(ashing)을 이용하여 제거된다.
비아 에칭 공정은 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합을 포함할 수 있고, 패터닝된 마스크 층을 에칭하는 것보다 빠른 에칭 속도로 IMD 층(132)을 에칭하는 일종 이상의 에칭제를 사용할 수 있다. 예를 들어, 비아 에칭 공정은 불소 함유 가스(예, CF4, SF6, CH2F2, CHF3, C4F8 및/또는 C2F6), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합과 같은 트렌치 에칭 공정과 동일한 에칭제를 사용할 수 있는 건식 에칭 공정이다. 건식 에칭 공정은 예를 들어, RIE, ICP 에칭, TCP 에칭, ECR 에칭 등등 또는 이들의 조합을 포함할 수 있다.
비아 에칭 공정이 완료된 후, 트렌치(T1, T2) 및 비아 개구(O4)에 일종 이상의 도전 재료(예, 금속)가 성막된 후, CMP 공정을 수행하여 트렌치(T1 T2) 외부의 과잉의 금속 재료를 제거함과 함께 도 15a 및 도 15b에 예시된 바와 같이 금속 라인(134, 136)으로 기능하도록 트렌치(T1, T2)에 일부 금속 재료를 남기고 금속 비아(138)로 기능하도록 비아 개구(O4)에 일부 금속 재료를 남긴다. 도 15a는 본 개시 내용의 일부 실시예에 따른, 금속 라인 및 비아가 완성된 후의 집적 회로 구조체(100)의 단면도이고, 도 15b는 본 개시 내용의 일부 실시예에 따른, 도 15a의 15B-15B 절단 라인에 표시된 바와 같은 도 12a의 매립형 메모리 영역(MR)의 평면도이다.
일부 실시예에서, 금속 라인(134, 136) 및 금속 비아(138)는 구리, 알루미늄, 텅스텐, 이들의 조합 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 금속 라인(134, 136) 및 금속 비아(138)는 금속 확산(예, 구리 확산) 및 금속 중독으로부터 각각의 IMD 층(132)을 보호하기 위해 하나 이상의 장벽층/접착층(미도시)을 더 포함할 수 있다. 하나 이상의 장벽층/접착층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있고, 물리적 기상 성막(PVD), CVD, ALD 등을 이용하여 형성될 수 있다.
도 15a에 예시된 바와 같이, 일부 실시예에서, 상부 전극(124")은 각각 약 40 nm 내지 약 50 nm 범위의 높이(H1)를 가진다. 높이(H1)가 약 40 nm 미만인 경우, 금속 라인(134)을 형성하기 위한 랜딩 윈도우가 밀착될 수 있어서, 트렌치 에칭 공정(도 12a 및 도 12b에 예시됨) 및 에칭 정지층 천공 파괴 공정(예, 도 13a 및 도 13b에 예시됨)은 MTJ 스택(116')을 손상시킬 수 있다. 높이(H1)가 약 50 nm보다 크면, 매립형 메모리 영역(MR)과 로직 영역(LR)의 높이 차이(예, 높이 갭)가 증가할 수 있으며, 이는 결국 가중된 트렌치 높이 차이로 인해 트렌치 에칭 공정에 대한 과제가 부가될 수 있다. 일부 실시예에서, 상부 전극(124")은 각각 약 40 nm 내지 약 60 nm 범위의 폭(W1)을 가진다. 상부 전극(124")의 폭(W1)이 약 60 nm보다 크면, 상부 전극(124")이 폐쇄되게 배열됨으로써 MTJ 패터닝 공정(도 5a 및 도 5b에 예시됨)은 밀접하게 배열된 상부 전극(124")에 의해 야기되는 쉐도일(shadowing) 효과로 인해 MTJ 층(116)을 완전히 천공 파괴할 수 없다. 상부 전극의 폭(W1)이 약 40 nm 미만인 경우, 금속 라인(134)을 형성하기 위한 랜딩 윈도우가 밀착됨으로써 트렌치 에칭 공정(도 12a 및 도 12b에 예시된 바와 같음) 및 에칭 정지층 천공 파괴 공정(도 13a 및 도 13b에 예시된 바와 같음)은 MTJ 스택(116')을 손상시킬 수 있다.
각 MRAM 셀에서, 도 15a에 예시된 바와 같이, 측벽 스페이서(128')는 MTJ 스택(116') 및 상부 전극(124")을 측방향으로 둘러싸고, 측벽 스페이서(128')는 하부 전극(114')의 최외곽 측벽(114s)으로부터 측방향으로 후퇴되는 최외측 측벽을 가진다. 더욱이, 유전체 층(108)은 하부 전극(114')의 하부 표면에 접촉하는 상부 스텝부(108t2), 상부 스텝부(108t2) 주위의 하부 스텝부(108t1) 및 하부 스텝부(108t1)와 상부 스텝부(108t2)를 연결하는 스텝 상승부(108t3)를 가지는 스텝형 상부 표면을 가진다. 측벽 스페이서(128')의 최외측 측벽(128s)도 유전체 층(108)의 스텝 상승부(108t3)로부터 측방향으로 후퇴되지만, 하부 전극(114')의 최외측 측벽(114s)은 유전체 층(108)의 스텝 상승부(108t3)와 정렬된다. 더욱이, 에칭 정지층(130')은 유전체 층(108)의 스텝 상승부(108t3)뿐만 아니라 하부 전극(114')의 최외측 측벽(114s)(즉, 하부 전극(114')의 엣지)과 정렬된 최외측 엣지(130s)를 가진다. 또한, 에칭 정지층(130')은 하부 전극(114')의 상부 표면을 따라 연장되는 하부 수평 부분(130h1), 측벽 스페이서(128')의 최외측 측벽(128s)을 따라 하부 수평 부분(130h1)으로부터 둔각으로 연장되는 경사 부분(130i), 측벽 스페이서(128')의 상단부(128t)를 덮는 상부 수평 부분(130h2) 및 상부 전극(124")의 라운드 코너(124r)와 접촉하는 만곡부(130c)를 가진다. 만곡부(130c)는 금속 라인(134)의 측벽과 접촉한다. 금속 라인(134)은 측벽 스페이서(128')의 상단부(128t)보다 0이 아닌 거리(d1)만큼 더 높은 하부 표면(134b)을 가진다.
도 16-18은 본 개시 내용의 일부 실시예에 따라 매립형 메모리 영역(MR) 및 로직 영역(LR)을 갖는 집적 회로 구조체(100a)의 형성 중의 중간 단계의 단면도를 예시한다. 도 16-18의 단면도는 방법을 참조로 설명되지만, 도 16-18에 예시된 구조체는 방법에 제한되지 않고 해당 방법과 별도로 독립적일 수 있음을 이해할 것이다. 도 16-18은 일련의 동작으로 설명되지만, 이들 동작은 동작의 순서가 다른 실시예에서 변경될 수 있다는 점에서 제한되지 않으며 개시된 방법이 다른 구조체에도 적용될 수 있다는 것을 이해할 것이다.
도 16은 도 12a1 및 도 12b에 예시된 바와 같은 트렌치 에칭 공정 단계에 후속하는 에칭 정지층(130') 천공 단계의 일부 실시예를 예시한다. 도 16은 상부 전극(124')의 상부 표면이 에칭 정지층(130')의 천공 후에도 여전히 볼록한 상태를 유지하는 것을 제외하고는 도 13a와 실질적으로 동일한 결과를 보여준다. 이는 상부 전극(124')을 에칭하는 것보다 빠른 에칭 속도로 에칭 정지층(130')을 에칭하는 선택적 에칭 공정에 의해 달성될 수 있다. 이러한 방식으로, 상부 전극(124')은 선택적 에칭 공정 중에 실질적으로 온전하게 유지될 수 있다. 볼록한 상부 전극 프로파일은 상부 전극(124')과 후속으로 형성되는 금속 라인 사이의 접촉 면적의 증가를 허용하고, 이는 결국 접촉 저항을 감소시킨다.
에칭 정지층(130')을 천공하기 위한 선택적 에칭 공정을 수행한 후, 도 17에 예시된 바와 같이 로직 영역(LR) 내의 IMD 층(132)에 비아 개구(O4)를 형성하도록 비아 에칭 공정이 수행된다. 비아 개구(O4)의 형성에 대한 세부 사항은도 14와 관련하여 이전에 논의되었으므로, 간결함을 위해 여기에서 반복되지 않는다.
그 후, 금속 라인(134, 136)이 트렌치(T1, T2)에 형성되고, 금속 비아(138)가 적절한 성막 기술의 적용에 이은 CMP 공정에 의해 비아 개구(O4)에 형성된다. 금속 라인(134, 134) 및 금속 비아(138)에 대한 세부 사항은 도 15와 관련하여 이전에 논의되었으므로, 간결함을 위해 여기서 반복하지 않는다. 볼록한 상부 전극 프로파일로 인해, 금속 라인(134)은 각각의 상부 전극(124')과 만곡된 계면을 형성하고, 이는 금속 라인(134)과 상부 전극(124') 사이의 접촉 면적을 증가시켜 접촉 저항을 감소시킨다.
도 19는 본 개시 내용의 일부 실시예에 따라 매립형 메모리 영역(MR)에 MRAM 셀(201) 및 로직 영역(LR)에 로직 디바이스를 포함하는 집적 회로 구조체(200)를 예시한다. 매립형 메모리 영역(MR)은 MRAM 셀(201)에 전기적으로 연결된 하나 이상의 선택 트랜지스터(204)를 포함할 수 있다. 로직 영역(LR)은 매립형 메모리 영역(MR)의 MRAM 셀(201)로부터 수신된 정보를 처리하기 위한 예시적인 트랜지스터(234)와 같은 회로를 포함할 수 있다.
집적 회로 구조체(200)는 반도체 바디(202)를 포함한다. 반도체 바디(202)는 예를 들어, 벌크 실리콘 기판과 같은 벌크 반도체 기판 또는 실리콘-온-절연체(SOI) 기판일 수 있다. 하나 이상의 선택 트랜지스터(204)가 매립형 메모리 영역(MR) 내의 반도체 바디(202) 내에 배열되고, 하나 이상의 로직 트랜지스터(234)가 로직 영역(LR) 내의 반도체 바디(202)에 배열된다. 일부 실시예에서, 하나 이상의 선택 트랜지스터(204)는 얕은 트렌치 분리(STI) 영역 사이에 배치되고, 하나 이상의 로직 트랜지스터(234)도 STI 영역 사이에 배치된다.
일부 실시예에서, 하나 이상의 선택 트랜지스터(204)는 금속-산화물-실리콘 전계효과 트랜지스터(MOSFET) 디바이스를 포함할 수 있다. 이러한 실시예에서, 하나 이상의 선택 트랜지스터(204)는 각각 채널 영역(207)에 의해 분리된 소스 영역(206) 및 드레인 영역(208)을 포함한다. 소스 영역(206)은 제1 도핑 유형(예, n-형 도펀트)을 가지고, 채널 영역(207)은 제1 도핑 유형과 다른 제2 도핑 유형(예, p-형 도펀트)을 가지며, 드레인 영역(208)은 제1 도핑 유형을 가진다. 일부 실시예에서, 제1 도핑 유형은 n-형 도핑을 포함하는 반면, 다른 실시예에서 제1 도핑 유형은 p-형 도핑을 포함한다. 예로서 게이트 산화물 층(209)에 의해 채널 영역(207)으로부터 분리된 게이트 전극(211)을 포함하는 게이트 구조체(210)는 소스 영역(206)과 드레인 영역(208) 사이에서 전하 캐리어의 흐름을 제어하도록 구성된다. 일부 실시예에서, 게이트 구조체(210)는 도핑된 폴리실리콘 재료 또는 금속 재료(예, 텅스텐, 티타늄 질화물, 알루미늄 등)를 포함할 수 있다. 일부 실시예에서, 게이트 측벽 스페이서(212)(예, SiN 스페이서)가 게이트 전극(211)의 양측면 상에 배치될 수 있다.
유사하게, 하나 이상의 로직 트랜지스터(234)는 금속-산화물-실리콘 전계효과 트랜지스터(MOSFET) 디바이스를 포함할 수 있다. 이러한 실시예에서, 하나 이상의 로직 트랜지스터(234)는 각각 채널 영역(237)에 의해 분리된 소스 영역(236) 및 드레인 영역(238)을 포함한다. 예로서 게이트 산화물 층(239)에 의해 채널 영역(237)으로부터 분리된 게이트 전극(241)을 포함하는 게이트 구조체(240)는 소스 영역(236)과 드레인 영역(238) 사이에서 전하 캐리어의 흐름을 제어하도록 구성된다. 일부 실시예에서, 게이트 구조체(240)는 도핑된 폴리실리콘 재료 또는 금속 재료(예, 텅스텐, 티타늄 질화물, 알루미늄 등)를 포함할 수 있다. 일부 실시예에서, 게이트 측벽 스페이서(242)(예, SiN 스페이서)가 게이트 전극(241)의 양측면 상에 배치될 수 있다.
후처리 공정(BEOL) 금속 스택이 반도체 바디(202) 위에 배치된다. BEOL 금속 스택은 소스 영역(206)을 소스 라인 역할을 하는 금속 라인(M1)에 연결하도록 구성된 금속 접점(V1)을 포함한다. BEOL 금속 스택은 드레인 영역(208)을 하나 이상의 MRAM 셀(201)에 연결하도록 구성된 복수의 금속 상호 접속부(예, 수평 상호 접속부 및 수직 상호 접속부)를 더 포함한다. 일부 실시예에서, 복수의 금속 상호 접속부는 층간 유전체(ILD) 층(220_0) 내에서 수직으로 연장되는 하나 이상의 금속 접점(V1)을 포함할 수 있으며, 이 금속 접점은 드레인 영역(208)을 IMD 층(220_1) 내에서 수평 또는 측방향으로 연장되는 금속 라인(M1)에 전기적으로 결합하도록 구성된다. 복수의 금속 상호 접속부는 다른 IMD 층(220_2) 내에서 수직으로 연장되는 금속 비아(V2)를 더 포함할 수 있고, 이 금속 비아는 금속 라인(M1)을 IMD 층(220_2) 내에서 수평 또는 측방향으로 연장되는 금속 라인(M2)에 전기적으로 결합하도록 구성될 수 있다. 하나 이상의 상호 접속층(적층된 IMD 층 및 IMD 층에서 연장되는 금속 라인 및 비아를 포함함)이 IMD 층(220_2) 위에 배치될 수 있다. 금속 비아(Vx)는 다른 IMD 층(220_x) 내에서 수직으로 연장되고, 하나 이상의 상호 접속층을 IMD 층(220_x) 내에서 수평으로 또는 측방향으로 연장되는 금속 라인(Mx)에 전기적으로 결합하도록 구성된다.
하나 이상의 MRAM 셀(201)은 IMD 층(220_x) 위에 배치된 다른 IMD 층(220_x+1) 내에 배치된다. 하나 이상의 금속 라인(Mx+1)은 IMD 층(220_x+1) 내에서 수평 또는 측방향으로 연장되고 하나 이상의 MRAM 셀(201)에 전기적으로 결합된다. 하나 이상의 금속 라인(Mx+1)은 각각의 MRAM 셀(201)을 제어하는 비트 라인으로 기능할 수 있다. 일부 실시예에서, ILD 층(220_0) 및 IMD 층(220_1 내지 220_x)은 에칭 정지층(222_1 내지 222_x)에 의해 분리된다. 일부 실시예에서, ILD 층(220_0) 및 IMD 층(220_1 내지 220_x)은 산화물로 형성되고, 에칭 정지층(222_1 내지 222_x)은 실리콘 질화물로 형성된다.
도 20은 본 개시 내용의 일부 실시예에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 흐름도이다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법은 예시된 순서 또는 동작에 제한되지 않음을 이해할 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과 다른 순서로 수행될 수 있고 및/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는 다른 동작 또는 종속 동작과 별도의 시간에 또는 동시에 수행될 수 있는 다수의 동작 또는 이벤트로 세분될 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
블록 S101에서, 하부 전극층, MTJ 층 및 상부 전극층이 BEVA 위에 형성된다. 도 3a 및 도 3b는 블록 S101의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S102에서, 제1 패터닝된 마스크 층이 상부 전극층 위에 배치된다. 도 3a 및 도 3b는 또한 블록 S102의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S103에서, 상부 전극층은 에칭 마스크로서 제1 패터닝된 마스크 층을 사용하여 상부 전극으로 패터닝된다. 도 4a 및 도 4b는 블록 S103의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S104에서, MTJ 층은 에칭 마스크로서 상부 전극을 사용하여 MTJ 스택으로 패터닝된다. 도 5a 및 도 5b는 블록 S104의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S105에서, 스페이서 층이 상부 전극 및 MTJ 스택 위에 배치된다. 도 6은 블록 S105의 일부 실시예에 따른 단면도를 예시한다.
블록 S106에서, SPA 에칭 공정이 스페이서 층에 대해 수행되어 상부 전극 및 MTJ 스택의 측벽에 자체 정렬된 측벽 스페이서를 형성한다. 도 7a 및 도 7b는 블록 S106의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S107에서, 하부 전극층이 패터닝되기 전에 SPA가 중지된다. 도 7a 및 도 7b는 또한 블록 S107의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S108에서, 에칭 정지층이 상부 전극 위에 형성된다. 도 8은 블록 S108의 일부 실시예에 따른 단면도를 예시한다.
블록 S109에서, 제2 패터닝된 마스크 층이 상부 전극 위에 형성된다. 도 9a 및 도 9b는 블록 S109의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S110에서, 하부 전극층은 에칭 마스크로서 제2 패터닝된 마스크 층을 사용하여 하부 전극으로 패터닝된다. 도 10a 및 도 10b는 블록 S110의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S111에서, 에칭 정지층 위에 IMD 층이 형성된다. 도 11은 블록 S111의 일부 실시예에 따른 단면도를 예시한다.
블록 S112에서, 에칭 정지층이 노출될 때까지 IMD 층에 트렌치가 에칭된다. 도 12a 및 도 12b는 블록 S112의 일부 실시예에 따른 단면도 및 평면도를 예시한다.
블록 S113에서, 에칭 정지층은 상부 전극이 노출될 때까지 에칭된다. 도 13a 및 도 13b는 블록 S113의 일부 실시예에 따른 단면도 및 평면도를 예시한다. 도 16은 블록 S113의 일부 다른 실시예에 따른 단면도를 예시한다.
블록 S114에서, 금속 라인이 트렌치에 형성된다. 도 15a 및 도 15b는 블록 S114의 일부 실시예에 따른 단면도 및 평면도를 예시한다. 도 18은 블록 S114의 일부 다른 실시예에 따른 단면도를 예시한다.
상기 논의에 기초하여, 본 개시 내용은 여러 가지 장점을 제공함을 알 수 있다. 그러나, 다른 실시예는 추가적인 장점을 제공할 수 있고, 모든 장점이 본 명세서에서 반드시 개시되는 것은 아니며, 모든 실시예에 대해 특별한 장점이 요구되지 않는다는 것이 이해된다. 한 가지 장점은 상부 전극이 에칭되지 않고 하부 전극 패터닝 공정에 의해 소모된다는 것이고, 이는 결국 상부 전극의 높이 감소를 완화하거나 방지하여 트렌치 에칭 공정에 대해 더 완화된 랜딩 윈도우를 허용한다.
일부 실시예에서, 메모리 디바이스는 하부 전극, 자기 터널 접합(MTJ) 스택, 상부 전극 및 측벽 스페이서를 포함한다. MTJ 스택은 하부 전극 위에 배치된다. 상부 전극은 MTJ 스택 위에 배치된다. 측벽 스페이서는 MTJ 스택 및 상부 전극을 측방향으로 둘러싼다. 측벽 스페이서는 하부 전극의 최외측 측벽으로부터 측 방향으로 후퇴되는 최외측 측벽을 가진다.
일부 실시예에서, 메모리 디바이스는 하부 전극, 상부 전극, MTJ 스택, 측벽 스페이서, 에칭 정지층 및 금속 구조체를 포함한다. 상부 전극은 하부 전극 위에 배치된다. MTJ 스택은 하부 전극과 상부 전극 사이에 배치된다. 측벽 스페이서는 MTJ 스택 및 상부 전극을 측방향으로 둘러싼다. 에칭 정지층은 측벽 스페이서를 측방향으로 둘러싼다. 에칭 정지층은 하부 전극의 엣지와 정렬된 최외측 엣지를 가진다. 금속 구조체는 에칭 정지층을 통해 상부 전극까지 연장된다.
일부 실시예에서, 방법은 하부 전극층 위에 MTJ 층 및 상부 전극층을 형성하는 단계; 상부 전극층을 상부 전극으로 패터닝하고 MTJ 층을 상부 전극 아래에 각각 MTJ 스택으로 패터닝하는 단계; 상부 전극 위에 스페이서 층을 성막하는 단계; MTJ 스택을 각각 측방향으로 둘러싸는 측벽 스페이서를 형성하도록 스페이서 층을 에칭하는 단계; 상부 전극 위에 패터닝된 마스크 층을 형성하는 단계; 및 패터닝된 마스크 층을 제자리에 배치한 상태에서, 하부 전극층을 MTJ 스택 아래에 각각 하부 전극으로 패터닝하도록 제1 에칭 공정을 수행하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
메모리 디바이스로서,
하부 전극;
상기 하부 전극 위의 자기 터널 접합(magnetic tunnel junction; MTJ) 스택;
상기 MTJ 스택 위의 상부 전극; 및
상기 MTJ 스택 및 상기 상부 전극을 측방향으로 둘러싸는 측벽 스페이서 - 상기 측벽 스페이서는 상기 하부 전극의 최외측 측벽으로부터 측방향으로 후퇴되는 최외측 측벽을 가짐 -
를 포함하는, 메모리 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 상부 전극의 상부 표면과 접촉하는 금속 구조체 - 상기 금속 구조체는 0이 아닌 거리만큼 상기 측벽 스페이서의 상단부보다 더 높은 하부 표면을 가짐 -
를 더 포함하는, 메모리 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 금속 구조체 및 상기 상부 전극은 계면을 형성하고, 단면에서 볼 때, 상기 상부 전극은 상기 금속 구조체 및 상기 상부 전극에 의해 형성된 상기 계면의 양측 엣지로부터 각각 연장되는 라운드 코너를 가지는 것인, 메모리 디바이스.
[실시예 4]
실시예 2에 있어서,
상기 금속 구조체 및 상기 상부 전극은 만곡된 계면을 형성하는 것인, 메모리 디바이스.
[실시예 5]
실시예 1에 있어서,
상부에서 볼 때, 상기 측벽 스페이서는 링형 패턴을 형성하고, 상기 하부 전극은 상기 측벽 스페이서로부터 형성된 상기 링형 패턴의 외경보다 큰 직경을 가지는 원형의 패턴을 형성하는 것인, 메모리 디바이스.
[실시예 6]
실시예 5에 있어서,
상기 상부에서 볼 때, 상기 하부 전극으로부터 형성된 원형의 패턴은 상기 측벽 스페이서로부터 형성된 상기 링형 패턴에 대해 동심인 것인, 메모리 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 상부 전극 위의 금속 구조체; 및
상기 측벽 스페이서 위의 에칭 정지층 - 상기 금속 구조체는 상기 에칭 정지층을 관통해 연장되며, 상부에서 볼 때, 상기 에칭 정지층은 원형의 패턴을 가짐 -
을 더 포함하는, 메모리 디바이스.
[실시예 8]
실시예 7에 있어서,
상기 에칭 정지층은 알루미늄 함유 유전체인 것인, 메모리 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 하부 전극 아래에 유전체 층을 더 포함하고, 상기 유전체 층은 상기 하부 전극의 하부 표면과 접촉하는 상부 스텝부, 상기 상부 스텝부 주위의 하부 스텝부, 및 상기 하부 스텝부와 상기 상부 스텝부를 연결하는 스텝 상승부(step rise)를 가지는 스텝형 상부 표면을 갖고, 상기 측벽 스페이서의 상기 최외측 측벽도 상기 유전체 층의 상기 스텝 상승부로부터 측방향으로 후퇴되는 것인, 메모리 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 하부 전극의 최외측 측벽은 상기 유전체 층의 스텝 상승부와 정렬되는 것인, 메모리 디바이스.
[실시예 11]
실시예 9에 있어서,
상기 측벽 스페이서 주위의 에칭 정지층을 더 포함하고, 상기 에칭 정지층은 상기 유전체 층의 스텝 상승부와 정렬된 엣지를 가지는 것인, 메모리 디바이스.
[실시예 12]
메모리 디바이스로서,
하부 전극;
상기 하부 전극 위의 상부 전극;
상기 하부 전극과 상기 상부 전극 사이에 배치된 자기 터널 접합(MTJ) 스택;
상기 MTJ 스택 및 상기 상부 전극을 측방향으로 둘러싸는 측벽 스페이서;
상기 측벽 스페이서를 측방향으로 둘러싸고, 상기 하부 전극의 엣지와 정렬된 최외측 엣지를 갖는 에칭 정지층; 및
상기 에칭 정지층을 관통해 상기 상부 전극까지 연장되는 금속 구조체
를 포함하는, 메모리 디바이스.
[실시예 13]
실시예 12에 있어서,
상기 에칭 정지층은 상기 하부 전극의 상부 표면을 따라 연장되는 수평 부분과 상기 측벽 스페이서를 따라 상기 수평 부분으로부터 둔각으로 연장되는 경사 부분을 포함하는 것인, 메모리 디바이스.
[실시예 14]
실시예 13에 있어서,
상기 에칭 정지층은 상기 상부 전극과 접촉하는 만곡부를 더 포함하는 것인, 메모리 디바이스.
[실시예 15]
실시예 12에 있어서,
상기 하부 전극은 상기 측벽 스페이서의 양측의 최외측 측벽을 지나 측방향으로 연장되는 것인, 메모리 디바이스.
[실시예 16]
방법으로서,
하부 전극층 위에 자기 터널 접합(MTJ) 층 및 상부 전극층을 형성하는 단계;
상기 상부 전극층을 상부 전극으로 패터닝하는 단계;
상기 MTJ 층을 각각 상기 상부 전극 아래의 MTJ 스택으로 패터닝하는 단계;
상기 상부 전극 및 상기 MTJ 스택 위에 스페이서 층을 성막하는 단계;
상기 MTJ 스택을 각각 측방향으로 둘러싸는 측벽 스페이서를 형성하도록 상기 스페이서 층을 에칭하는 단계;
상기 스페이서 층을 에칭한 후, 상기 상부 전극 위에 패터닝된 마스크 층을 형성하는 단계; 및
상기 패터닝된 마스크 층을 제자리에 배치한 상태에서, 상기 하부 전극층을 상기 MTJ 스택 아래의 하부 전극 각각으로 패터닝하도록 제1 에칭 공정을 수행하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 스페이서 층을 에칭하는 단계는 상기 하부 전극층이 파손되지 않을 때 중지되는 것인, 방법.
[실시예 18]
실시예 16에 있어서,
상기 스페이서 층을 에칭하는 단계는 상기 상부 전극이 온전할 때 중지되는 것인, 방법.
[실시예 19]
실시예 16에 있어서,
상기 MTJ 층의 패터닝에 의해 상기 상부 전극은 라운드형 상부 표면을 가지며, 상기 상부 전극의 라운드형 상부 표면은 상기 스페이서 층을 에칭한 후에 온전한 상태로 유지되는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 스페이서 층을 에칭한 후 및 상기 패터닝된 마스크 층을 형성하기 전에, 상기 상부 전극 위에 에칭 정지층을 성막하는 단계 - 상기 제1 에칭 공정도 상기 에칭 정지층을 상기 하부 전극 위의 패터닝된 에칭 정지층으로 패터닝함 - ;
상기 패터닝된 에칭 정지층 위에 금속간 유전체(inter-metal dielectric; IMD) 층을 성막하는 단계;
상기 패터닝된 에칭 정지층이 노출될 때까지 상기 IMD 층에 트렌치를 형성하도록 제2 에칭 공정을 수행하는 단계;
상기 상부 전극이 노출될 때까지 상기 노출된 패터닝된 에칭 정지층을 천공 파괴하도록 제3 에칭 공정을 수행하는 단계; 및
상기 제3 에칭 공정을 수행한 후, 상기 트렌치에 금속 라인을 형성하는 단계
를 더 포함하는, 방법.
Claims (10)
- 메모리 디바이스로서,
하부 전극;
상기 하부 전극 위의 자기 터널 접합(magnetic tunnel junction; MTJ) 스택;
상기 MTJ 스택 위의 상부 전극;
상기 MTJ 스택 및 상기 상부 전극을 측방향으로 둘러싸는 측벽 스페이서 - 상기 측벽 스페이서는 상기 하부 전극의 최외측 측벽으로부터 측방향으로 후퇴되는 최외측 측벽을 가짐 - ;
상기 측벽 스페이서 위의 에칭 정지층; 및
상기 하부 전극 아래의 유전체 층
을 포함하고,
상기 유전체 층은 상기 하부 전극의 하부 표면과 접촉하는 상부 스텝부, 상기 상부 스텝부 주위의 하부 스텝부, 및 상기 하부 스텝부와 상기 상부 스텝부를 연결하는 스텝 상승부(step rise)를 가지는 스텝형 상부 표면을 갖고,
상기 에칭 정지층의 최외측 엣지, 상기 하부 전극의 최외측 측벽 및 상기 유전체 층의 스텝 상승부는 서로 정렬되고 테이퍼형인 것인, 메모리 디바이스. - 제1항에 있어서,
상기 상부 전극의 상부 표면과 접촉하는 금속 구조체 - 상기 금속 구조체는 0이 아닌 거리만큼 상기 측벽 스페이서의 상단부보다 더 높은 하부 표면을 가짐 -
를 더 포함하는, 메모리 디바이스. - 제2항에 있어서,
상기 금속 구조체 및 상기 상부 전극은 계면을 형성하고, 단면에서 볼 때, 상기 상부 전극은 상기 금속 구조체 및 상기 상부 전극에 의해 형성된 상기 계면의 양측 엣지로부터 각각 연장되는 라운드 코너를 가지는 것인, 메모리 디바이스. - 제2항에 있어서,
상기 금속 구조체 및 상기 상부 전극은 만곡된 계면을 형성하는 것인, 메모리 디바이스. - 제1항에 있어서,
상부에서 볼 때, 상기 측벽 스페이서는 링형 패턴을 형성하고, 상기 하부 전극은 상기 측벽 스페이서로부터 형성된 상기 링형 패턴의 외경보다 큰 직경을 가지는 원형의 패턴을 형성하는 것인, 메모리 디바이스. - 제5항에 있어서,
상기 상부에서 볼 때, 상기 하부 전극으로부터 형성된 원형의 패턴은 상기 측벽 스페이서로부터 형성된 상기 링형 패턴에 대해 동심인 것인, 메모리 디바이스. - 제1항에 있어서,
상기 상부 전극 위의 금속 구조체
를 더 포함하고,
상기 금속 구조체는 상기 에칭 정지층을 관통해 연장되며, 상부에서 볼 때, 상기 에칭 정지층은 원형의 패턴을 가지는 것인, 메모리 디바이스. - 제1항에 있어서,
상기 측벽 스페이서의 상기 최외측 측벽도 상기 유전체 층의 상기 스텝 상승부로부터 측방향으로 후퇴되는 것인, 메모리 디바이스. - 메모리 디바이스로서,
하부 전극;
상기 하부 전극 위의 상부 전극;
상기 하부 전극과 상기 상부 전극 사이에 배치된 자기 터널 접합(MTJ) 스택;
상기 MTJ 스택 및 상기 상부 전극을 측방향으로 둘러싸는 측벽 스페이서;
상기 측벽 스페이서를 측방향으로 둘러싸는 에칭 정지층;
상기 에칭 정지층을 관통해 상기 상부 전극까지 연장되는 금속 구조체; 및
상기 하부 전극 아래의 유전체 층
을 포함하고,
상기 유전체 층은 상기 하부 전극의 하부 표면과 접촉하는 상부 스텝부, 상기 상부 스텝부 주위의 하부 스텝부, 및 상기 하부 스텝부와 상기 상부 스텝부를 연결하는 스텝 상승부를 가지는 스텝형 상부 표면을 갖고,
상기 에칭 정지층의 최외측 엣지, 상기 하부 전극의 최외측 측벽 및 상기 유전체 층의 스텝 상승부는 서로 정렬되고 테이퍼형인 것인, 메모리 디바이스. - 방법으로서,
유전체 층 상에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 자기 터널 접합(MTJ) 층 및 상부 전극층을 형성하는 단계;
상기 상부 전극층을 상부 전극으로 패터닝하는 단계;
상기 MTJ 층을 각각 상기 상부 전극 아래의 MTJ 스택으로 패터닝하는 단계;
상기 상부 전극 및 상기 MTJ 스택 위에 스페이서 층을 성막하는 단계;
상기 MTJ 스택을 각각 측방향으로 둘러싸는 측벽 스페이서를 형성하도록 상기 스페이서 층을 에칭하는 단계;
상기 측벽 스페이서 및 상기 상부 전극 위에 에칭 정지층을 성막하는 단계;
상기 상부 전극 위에 패터닝된 마스크 층을 형성하는 단계; 및
상기 패터닝된 마스크 층을 제자리에 배치한 상태에서, 상기 하부 전극층을 상기 MTJ 스택 아래의 하부 전극 각각으로 패터닝하고, 상기 에칭 정지층 및 상기 유전체 층을 패터닝하도록, 제1 에칭 공정을 수행하는 단계
를 포함하고,
상기 패터닝된 유전체 층은 상기 하부 전극의 하부 표면과 접촉하는 상부 스텝부, 상기 상부 스텝부 주위의 하부 스텝부, 및 상기 하부 스텝부와 상기 상부 스텝부를 연결하는 스텝 상승부를 가지는 스텝형 상부 표면을 갖고,
상기 패터닝된 에칭 정지층의 최외측 엣지, 상기 하부 전극의 최외측 측벽 및 상기 패터닝된 유전체 층의 스텝 상승부는 서로 정렬되고 테이퍼형인 것인, 방법.
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