CN113594355A - 存储器器件及其制造方法 - Google Patents

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CN113594355A CN202110802714.4A CN202110802714A CN113594355A CN 113594355 A CN113594355 A CN 113594355A CN 202110802714 A CN202110802714 A CN 202110802714A CN 113594355 A CN113594355 A CN 113594355A
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陈俊尧
黄胜煌
王宏烵
庄学理
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Abstract

存储器器件包括底部电极、磁隧道结(MTJ)堆叠件、顶部电极和侧壁间隔件。MTJ堆叠件位于底部电极上方。顶部电极位于MTJ堆叠件上方。侧壁间隔件横向地围绕MTJ堆叠件和顶部电极。侧壁间隔件具有从底部电极的最外侧壁横向地回缩的最外侧壁。本申请的实施例还涉及制造存储器器件的方法。

Description

存储器器件及其制造方法
技术领域
本申请的实施例涉及存储器器件及其制造方法。
背景技术
将半导体存储器用于包括收音机、电视、手机和个人计算器件作为实例的电子应用的集成电路中。一种类型的半导体存储器器件包含了将半导体技术与磁性材料和器件相结合的自旋电子器件。通过它们的磁矩而不是电子的电荷，将电子的自旋用于表示位。
一种这样的自旋电子器件是磁阻式随机存取存储器(MRAM)阵列，其包括设置在不同方向上的导线(字线S和位线)，例如，在不同的金属层中彼此垂直。将导线夹置在用作磁存储器单元的磁性隧道结(MTJ)之间。
发明内容
本申请的一些实施例提供了一种存储器器件，包括：底部电极；磁隧道结(MTJ)堆叠件，位于所述底部电极上方；顶部电极，位于所述磁隧道结堆叠件上方；以及侧壁间隔件，横向地围绕所述MTJ堆叠件和所述顶部电极，其中，所述侧壁间隔件具有从所述底部电极的最外侧壁横向地回缩的最外侧壁。
本申请的另一些实施例提供了一种存储器器件，包括：底部电极；顶部电极，在所述底部电极之上；磁隧道结(MTJ)堆叠件，设置在所述底部电极和所述顶部电极之间；侧壁间隔件，横向地围绕所述磁隧道结堆叠件和所述顶部电极；蚀刻停止层，横向地围绕所述侧壁间隔件，所述蚀刻停止层具有与所述底部电极的边缘对准的最外边缘；以及金属结构，穿过所述蚀刻停止层延伸至所述顶部电极。
本申请的又一些实施例提供了一种制造存储器器件的方法，包括：在底部电极层上方形成磁隧道结(MTJ)层和顶部电极层；将所述顶部电极层图案化为顶部电极；将所述磁隧道结层图案化为分别在所述顶部电极之下的磁隧道结堆叠件；在所述顶部电极和所述磁隧道结堆叠件上方沉积间隔件层；蚀刻所述间隔件层以形成分别横向围绕所述磁隧道结堆叠件的侧壁间隔件；在蚀刻所述间隔件层之后，在所述顶部电极上方形成图案化的掩模层；以及在所述图案化的掩模层就位的情况下，执行第一蚀刻工艺以将所述底部电极层图案化为分别在所述磁隧道结堆叠件之下的底部电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图15B示出了根据本发明的一些实施例的形成具有嵌入式存储器区域和逻辑区域的集成电路结构的中间阶段的截面图和俯视图。
图16至图18示出了根据本发明的一些实施例的形成具有嵌入式存储器区域和逻辑区域的集成电路结构的中间阶段的截面图。
图19示出了根据本发明的一些实施例的包括位于嵌入式存储器区域中的MRAM单元和位于逻辑区域中的逻辑器件集成电路结构。
图20是示出根据本发明的一些实施例的形成集成电路结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所用，“大约”、“约”、“近似”或“基本上”通常应表示在给定值或范围的20％以内，或10％以内或5％以内。本文给出的数值量是近似的，意味着如果没有明确说明，可以推断出术语“大约”、“约”、“近似”或“基本上”。
本发明的实施例涉及磁阻式随机存取存储器(MRAM)单元和相关的制造方法。集成电路中的MRAM单元包括垂直布置在位于底部电极和顶部电极之间的后端制程(BEOL)互连结构内的磁性隧道结(MTJ)堆叠件。MTJ堆叠件包括由隧道阻挡层垂直地分隔开的铁磁固定层和铁磁自由层。隧道阻挡层足够薄(诸如几纳米)，以准许电子从一个铁磁层隧穿至另一个。铁磁固定层的磁取向是静态的(即固定的)，同时铁磁自由层的磁取向能够相对于铁磁固定层的磁取向在平行配置和反平行配置之间切换。因此，可以通过改变铁磁自由层的磁矩的相对于铁磁固定层的磁矩的方向来调整MTJ堆叠件的电阻。当铁磁自由层的磁矩与铁磁固定层的磁矩平行时，MTJ堆叠件的电阻处于对应于第一数据状态(例如，逻辑“0”)的低电阻状态。当铁磁自由层的磁矩与铁磁固定层的磁矩反平行时，MTJ堆叠件的电阻处于对应于第二数字数据状态(例如，数字信号“1”)的高电阻状态。将MTJ堆叠件耦接在顶部电极和底部电极之间，并且检测从一个电极至另一个的流过MTJ堆叠件(隧穿隧道阻挡层)的电流，以确定MTJ堆叠件的电阻和数字数据的状态。
在MRAM单元制造中，在晶圆上方毯式沉积底部电极层、MTJ层和顶部电极层，然后将顶部电极层和MTJ层图案化为顶部电极和位于相应的顶部电极下方的MTJ堆叠件，然后，在顶部电极和MTJ堆叠件上方沉积间隔件层，随后通过自对准间隔件(SPA)蚀刻工艺来蚀刻间隔件层，以形成围绕相应的MTJ堆叠件的间隔件。SPA蚀刻还将底部电极层分裂为在相应的MTJ堆叠件之下的底部电极。可以理解的是，也可以通过SPA蚀刻来蚀刻并且因此消耗顶部电极，这继而减小顶部电极的高度，从而导致用于定位在顶部电极上的金属线的收紧的定位窗口。例如，如果减小顶部电极的高度，然后MTJ堆叠件可能更易于受到由用于形成金属线的沟槽蚀刻操作所引起的损坏的影响。
在一些实施例中，本发明涉及形成具有用于在顶部电极上形成金属线的宽松的定位窗口的MRAM单元的方法。例如，SPA蚀刻可以在图案化底部电极层之前停止，这防止了顶部电极受到SPA蚀刻而被蚀刻并且被消耗的影响。此外，在SPA蚀刻之后，在顶部电极上方形成额外的蚀刻停止层。蚀刻停止层可以用来保护顶部电极免受形成金属线的沟槽蚀刻操作的损坏，这进而减轻或防止了顶部电极的高度减小。此外，在图案化底部电极层之前，实施额外的光刻工艺以形成覆盖顶部电极的光刻胶掩模。光刻胶掩模还为顶部电极提供了保护，以免于图案化底部电极层的蚀刻工艺的损坏，这进而减轻或防止了顶电极的高度减小。因为可以减轻或防止由制造MRAM单元的一种或多种蚀刻工艺引起的顶部电极的高度减小，这进而允许用于在顶部电极上形成金属线的宽松的定位窗口。
图1至图15B示出了根据本发明的一些实施例的形成具有嵌入式存储器区域MR和逻辑区域LR的集成电路结构100的中间阶段的截面图和俯视图。尽管参考方法描述了图1至图15B中所示的截面图和俯视图，应当理解，图1至图15B中所示的结构不限于该方法，而是可以独立于该方法而单独使用。尽管将图1至图15B描述为一系列步骤，应当理解，这些步骤不是限制性的，因为在其他实施例中可以改变步骤的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以完全或部分省略示出的和/或描述的一些步骤。图1、图2、图3A、图4A、图5A、图6、图7A、图8、图9A、图10A、图11、图12A、图13A、图14和图15A是依据本发明的一些实施例的形成集成电路结构100的中间阶段的截面图。图3B、图4B、图5B、图7B、图9B、图10B、图12B、图13B和图15B是依据本发明的一些实施例的形成集成电路结构100的中间阶段的俯视图。
如图1的截面图所示，集成电路结构100的初始结构包括在跨越嵌入式存储器区域MR和逻辑区域LR的金属间介电(IMD)层104内横向或水平地延伸的金属线102。集成电路结构100还包括位于金属线102和IMD层104上方的蚀刻停止层106，以及位于蚀刻停止层106上方的介电层108。蚀刻停止层106和介电层108均跨越嵌入式存储器区域MR和逻辑区域LR。
设置在这种导电部件之间的IMD层104由具有例如低于约4.0或甚至2.0的k值(即，介电常数)的一种或多种低k介电材料制成。在一些实施例中，IMD层104可以由例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、玻璃上旋涂、聚合物上旋涂、氧化硅制成、氮氧化硅，其组合等制成。在一些实施例中，IMD层104由介电常数小于约2.5的极低k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、无定形的氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(Teflon)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括多孔形式的现有介电材料，例如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳基醚(PAE)、多孔SiLK或多孔氧化硅(SiO2)。可以通过任何合适的方法在晶圆上形成IMD层104，诸如旋涂、化学气相沉积(CVD)、等离子增强CVD(PECVD)等。
金属线102的形成包括使用合适的光刻和蚀刻技术来在IMD层104中形成沟槽，将一个或多个金属层沉积至IMD层104中的沟槽中，以及去除IMD层104中的沟槽的外部的一个或多个金属层的过量材料。IMD层104中的一个或多个金属层的剩余材料用作金属线102。金属线102包括诸如铜、铝、钨、其组合等的合适的金属，并且可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、其他合适的沉积技术或其组合来形成。在一些实施例中，金属线102可以还包括一个或多个阻挡/粘合层(未示出)，以保护IMD层104免受金属扩散(例如，铜扩散)和金属毒害的损坏。一个或多个阻挡/粘合层可以包括钛、氮化钛(TiN)、钽、氮化钽(TaN)等，并且可以使用PVD、CVD、ALD、其组合等来形成。
在IMD层104中形成金属线102之后，通过使用诸如PVD、CVD、ALD等或其组合的合适的沉积技术，来在金属线102和IMD层104上方形成蚀刻停止层106。蚀刻停止层106跨越嵌入式存储器区域MR和逻辑区域LR。蚀刻停止层106由与上面的介电层108不同的材料制成。因此，蚀刻停止层106和介电层108具有不同的蚀刻选择特性，这在随后的蚀刻工艺中允许以比蚀蚀刻刻停止层106更快的蚀刻速率来蚀刻介电层108。蚀刻停止层106可以因此减慢或甚至停止蚀刻介电层108的蚀刻工艺，从而使得通过蚀刻停止层106使对蚀刻终点的确定更加清楚。在一些实施例中，蚀刻停止层106由氮掺杂的碳化物(NDC)制成。但是也可以使用其他合适的材料，诸如氧掺杂的碳化物(ODC)、氢和氮掺杂的碳化物(HNDC)、碳化硅(SiC)。
在金属线102和IMD层104上方沉积蚀刻停止层106之后，在蚀刻停止层106上方形成介电层108。在一些实施例中，介电层108包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅、和/或具有与蚀刻停止层106不同的蚀刻选择性的其他合适的介电材料的材料。可以通过CVD、PVD、ALD或其他合适的沉积技术来沉积介电层108。
如图2的截面图所示，形成延伸穿过介电层108和蚀刻停止层106的阻挡层110和底部电极通孔(BEVA)112。在一些实施例中，形成阻挡层110和BEVA 112包括图案化介电层108和蚀刻停止层106以在嵌入式存储区域MR内形成延伸穿过介电层108和蚀刻停止层106以暴露相应的金属线102的通孔开口O1、共形地沉积内衬通孔开口O1的侧壁和底部表面阻挡材料、沉积BEVA材料来过填充通孔开口O1、随后执行化学机械抛光(CMP)工艺以去除通孔开口O1外部的过量的BEVA材料和过量的阻挡材料，同时在通孔开口O1中留下阻挡材料以用作内衬相应的通孔开口O1的阻挡层110，以及在通孔开口O1中留下BEVA材料以用作由阻挡层110横向围绕的BEVA 112。在一些实施例中，在沉积BEVA材料之前，可选地执行各向异性蚀刻工艺以去除阻挡材料的横向部分(或水平部分)，同时保留通孔开口O1中的倾斜部分(或垂直部分，如果通孔开口O1具有垂直侧壁)。在那种情况下，在金属线102上直接沉积BEVA材料，并且因此，BEVA 112分别与金属线102接触。
在一些实施例中，BEVA 112由铂(Pt)、钌(Ru)、钨(W)、铝(Al)、铜(Cu)等或其组合制成。在一些实施例中，阻挡层110包括防止BEVA材料扩散到周围的介电层108和蚀刻停止层106中的钽(Ta)、钛(Ti)、氮化钽(TaN)或氮化钛(TiN)。可以使用CVD、PVD、ALD等或其组合来沉积阻挡材料和BEVA材料。在一些实施例中，通过使用蚀刻剂来蚀刻通孔开口O1，该蚀刻剂以比蚀蚀刻刻停止层106更快的蚀刻速率来蚀刻介电层108。以这种方式，可以通过蚀刻停止层106减慢用于形成通孔开口O1的蚀刻工艺，这进而防止了金属线102免受这个蚀刻工艺的影响。例如，如果介电层108由氧化硅制成并且蚀刻停止层106由氮掺杂碳化物制成，则蚀刻剂包括氢氟酸等。
如图3A的截面图所示，在通孔开口O1中形成阻挡层110和BEVA 112之后，通过使用诸如PVD、CVD、ALD等或其组合的合适的沉积技术，来形成跨过介电层108、阻挡层110和BEVA112延伸的底部电极(BE)层114。底部电极层114跨越嵌入式存储器区域MR和逻辑区域LR。底部电极层114可以是单层结构或多层结构。在一些实施例中，底部电极层114包括具有适合于随后形成的MTJ堆叠件的操作的磁性能的导电氮化物。例如，底部电极层114的导电氮化物材料不影响固定随后形成的MTJ堆叠件的固定层的磁极化。在一些实施例中，底部电极层114由TaN、TiN或其组合制成。可以使用CVD、PVD、ALD等或其组合示例性地执行底部电极层114的形成。在一些实施例中，BEVA 112由与底部电极层114的电和磁性能匹配的材料制成。例如，当底部电极层114由TaN、TiN或其组合制成时，BEVA 112可以由TiN制成。
如图3A的截面图所示，在形成底部电极层114之后，在底部电极层114上方形成磁隧道结(MTJ)层116，并且磁隧道结(MTJ)层116跨越嵌入式存储器区域MR和逻辑区域LR。MTJ层116包括依次形成在底部电极层114上方的下部磁性层118、隧道阻挡层120和上部磁性层122。在本发明的一些实施例中，下部磁性层118、隧道阻挡层120和上部磁性层122共同地形成磁隧道结(MTJ)，并且因此下部磁性层118、隧道阻挡层120和上部磁性层122的组合称为MTJ层116。
在一些实施例中，下部磁性层118是包括位于底部电极层114上方的反铁磁材料(AFM)层和位于AFM层上方的铁磁固定层的多层结构。在反铁磁材料(AFM)层中，原子(或分子)的磁矩以规则的图案与相邻原子(或分子)的磁矩在相反的方向上对准。AFM层的净磁矩为零。在某些实施例中，AFM层包括铂锰(PtMn)。在一些实施例中，AFM层包括铱锰(IrMn)、铑锰(RhMn)或铁锰(FeMn)。AFM层的示例性形成方法包括溅射、PVD、ALD等。
在下部磁性层118中的铁磁固定层形成永久磁体并且表现出与磁体的强的相互作用。铁磁固定层的磁矩方向可以由反铁磁材料(AFM)层固定，并且在由MTJ层116制造的所得的MTJ堆叠件的操作期间不变，例如，在所得的MRAM单元的写入操作期间。在某些实施例中，铁磁固定层包括钴-铁-硼(CoFeB)。在一些实施例中，铁磁固定层包括CoFeTa、NiFe、Co、CoFe、CoPt或Ni、Co和Fe的合金。铁磁固定层的示例性形成方法包括溅射、PVD或ALD。在一些实施例中，铁磁固定层包括多层结构。
在下部磁性层118上方形成隧道阻挡层120。隧道阻挡层120也可以称为隧穿层，其足够薄以使得当将偏置电压施加至由MTJ层116制造的所得的MTJ堆叠件时，电子能够隧穿过隧道阻挡层。在某些实施例中，隧道阻挡层120包括氧化镁(MgO)、氧化铝(Al2O3)、氮化铝(AlN)、氮氧化铝(AlON)、氧化铪(HfO2)或氧化锆(ZrO2)。隧道阻挡层120的示例性形成方法包括溅射、PVD、ALD等。
在隧道阻挡层120上方形成上部磁性层122。在一些实施例中，上部磁性层122是铁磁自由层。更具体地，因为在上部磁性层122中不存在反铁磁材料，因此上部磁性层122的磁矩方向是不固定的。因此，这个层的磁取向是可调整的，因此将该层称为自由层。在一些实施例中，上部磁性层122的磁矩的方向是自由的，以平行于或反平行于下部磁性层118中的铁磁固定层的磁矩的固定方向旋转。上部磁性层122可以包括与第一磁性层151中的铁磁固定层中的材料的类似的铁磁材料。由于上部磁性层122不具有反铁磁材料，而下部磁性层118中具有反铁磁材料，下部和上部磁性层118和122具有不同的材料。在某些实施例中，上部磁性层122包括钴、镍、铁或硼。上部磁性层122的示例性形成方法包括溅射、PVD、ALD等。尽管在所描绘的实施例中，铁磁自由层122是MTJ层116中的最顶层，在一些其他实施例中，MTJ层116还包括位于自由层122上方的额外的MgO层以及位于额外的MgO层上方的覆盖层(例如，TaN或TiN)。
在形成MTJ层116之后，在MTJ层116上方形成顶部电极层124。顶部电极124还跨越嵌入式存储器区域MR和逻辑区域LR，如图3A的截面图所示。顶部电极层124包括导电材料。在一些实施例中，就组成而言，顶部电极层124与底部电极层140类似。在一些实施例中，顶部电极层124包括钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、钨(W)、铝(Al)、铜(Cu)等或其组合。顶部电极层124的示例性形成方法包括溅射、PVD、ALD等。
接下来，在顶电极层124上方形成硬掩模层126。在一些实施例中，硬掩模层126由介电材料形成。例如，硬掩模层126可以是碳化硅(SiC)、氮氧化硅(SiON)、氮化硅(SiN)、二氧化硅(SiO2)等和/或其组合。可以通过诸如CVD、ALD、PVD等和/或其组合的任何合适的沉积技术来形成硬掩模层126。
图3A的截面图还示出了在硬掩模层126上方形成图案化的掩模层M1。图案化的掩模层M1可以包括诸如光刻胶材料的有机材料，并且可以使用旋涂工艺来形成，随后使用合适的印刷技术图案化光刻胶材料以形成延伸穿过图案化的掩模层M1的多个孔O2，从而产生与相应的BEVA 112垂直重叠的多个图案化的掩模P1。例如，辐照(曝光)并且显影光刻胶材料以去除光刻胶材料的部分。更详细地，可以在光刻胶材料上方放置可以然后暴露至辐射束的光掩模(未示出)，该辐射束可以是紫外线(UV)或准分子激光器，诸如氟化氪(KrF)准分子激光器、或者氟化氩(ArF)准分子激光器。可以执行光刻胶材料的曝光，例如，使用浸没式印刷工具或极紫外光(EUV)工具，以增加分辨率并且减小最小可实现的间距。可以执行烘烤或固化操作以硬化曝光的光刻胶材料，并且取决于使用的是正性还是负性抗蚀剂，可以使用显影剂去除光刻胶材料的曝光或未曝光部分。因此，在图案化的光刻胶层M1中形成如图3A所示的由开口O2间隔开的图案化的掩模P1。形成图案化的掩模P1的步骤可以互换地称为MRAM制造中的第一光刻工艺。
参考图3A，根据一些实施例，提供了如图3A所示的切割线3B-3B中所表示的图3A的嵌入式存储区域MR的俯视图。图3B的俯视图对应于使用成像工具(例如，SEM、TEM等)沿着图3A所示的切割线3B-3B截取的图像。在一些实施例中，当从上方观看时，图案化的掩模P1均具有直径为D1的基本上圆形的图案(例如，圆形/椭圆形的图案)。
在形成图案化的掩模层M1之后，在硬掩模层126和顶部电极层124上执行图案化工艺，以将图案化的掩模P1的图案转移至下面的硬掩模层126和顶部电极层124，从而产生图案化的硬掩模126’和位于相应的图案化的硬掩模126’下方的图案化的顶部电极124’，如图4A和图4B所示。这个步骤可以互换地称为顶部电极图案化工艺。根据本发明的一些实施例，图4A是在完成顶电极图案化工艺之后的集成电路结构100的截面图，并且图4B是如图4A中所示的切割线4B-4B中所表示的图4A的嵌入式存储器区域MR的俯视图。
在一些实施例中，顶部电极图案化工艺包括一个或多个蚀刻工艺，其中将图案化的掩模层Ml用作蚀刻掩模。一个或多个蚀刻工艺可以包括湿蚀刻工艺、各向异性干蚀刻工艺或其组合，并且可以使用比蚀刻图案化的掩模层M1更快的蚀刻速率来蚀刻硬掩模层126和顶电极层124的一种或多种蚀刻剂。例如，可以使用干蚀刻工艺来图案化硬掩模层126和顶部电极层124，干蚀刻工艺可以使用含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、其他合适的气体和/或等离子体、和/或其组合。干蚀刻工艺可以包括例如反应离子蚀刻(RIE)、感应耦合等离子体(ICP)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻等、或其组合。图案化工艺可以包括多步蚀刻，以获得蚀刻选择性、柔性和期望的蚀刻轮廓。选择蚀刻剂和蚀刻条件以选择性地蚀刻硬掩模层126和顶部电极层124，而基本上不蚀刻上部磁性层122(即，铁磁自由层)。因此，在图案化顶部电极层124的步骤中，上部磁性层122作为蚀刻停止层，以放宽蚀刻工艺的限制并改善蚀刻工艺窗口。
在完成顶部电极图案化工艺之后，去除图案化的掩模层M1，例如使用等离子灰化工艺。在一些实施例中，执行等离子体灰化工艺，使得光刻胶M1的温度升高，直到光刻胶M1经历热分解并且可以将光刻胶M1去除。然而，可以利用任何其他合适的工艺，诸如湿剥离。
因为将掩模层M1用作蚀刻掩模来图案化硬掩模层126和顶部电极层124，图案化的硬掩模126’和图案化的顶部电极124’继承了图案化的掩模P1的图案(在图3A和图3B示出)，并且因此从图4B的俯视图来看，如果图案化的掩模P1具有圆形/椭圆形俯视图轮廓，则图案化的硬掩模126’和图案化的顶部电极124’均具有圆形/椭圆形的图案。此外，在一些实施例中，由于干蚀刻工艺的性质，顶部电极124’可以具有锥形侧壁，如图4A的截面图示出的。更具体地，顶部电极124’在顶部电极124’的最底部位置处具有最大直径，并且最大直径大于硬掩模126’的最大直径。在那种情况下，当从上方观察时，顶部电极124’形成比硬掩模126’更大的圆形/椭圆形图案，并且尤其是，顶部电极124’和硬掩模126’可以形成同心圆/椭圆，如图4B的俯视图所示出的。
在完成顶部电极图案化工艺之后，在MTJ层116上开始另一图案化工艺，以将顶部电极124’的图案转移至MTJ层116，从而产生位于相应的顶部电极124’下方的图案化的MTJ堆叠件(互换地称为MTJ结构)116’，如图5A和图5B所示。这个图案化步骤可以互换地称为MTJ图案化工艺。图5A是在完成MTJ图案化工艺之后的集成电路结构100的截面图，并且图5B是是如图5A所示的切割线5B-5B中所表示的图5A的嵌入式存储器区域MR的俯视图。
在一些实施例中，MTJ图案化工艺包括一个或多个蚀刻工艺，其中，将图案化的硬掩模126(在图4A和图4B中示出)和/或顶部电极124’用作蚀刻掩模。一个或多个蚀刻工艺可以包括湿蚀刻工艺、各向异性干蚀刻工艺或其组合，并且可以使用比蚀刻图案化的硬掩模126更快的蚀刻速率来蚀刻MTJ层116的一种或多种蚀刻剂。例如，可以使用链烷醇(诸如甲醇(CH3OH)、乙醇和丁醇)或碳氧化物与含氨化合物的组合(例如，CO+NH3)来蚀刻MTJ层116。干蚀刻工艺可以包括例如RIE、ICP蚀刻、TCP蚀刻、ECR蚀刻等或其组合。图案化工艺可以包括多步蚀刻，以获得蚀刻选择性、柔性和期望的蚀刻轮廓。选择蚀刻剂和蚀刻条件以选择性地蚀刻上部磁性层122、隧道阻挡层120和下部磁性层118，而基本上不蚀刻底部电极层114。因此，底部电极层114可以作为蚀刻停止层，以在图案化MTJ层116的步骤中，放宽蚀刻工艺约束并改善蚀刻工艺窗口。
在一些实施例中，在MTJ图案化工艺期间消耗硬掩模126’，并且因此可以在完成MTJ图案化工艺之前，暴露顶部电极124’的顶表面。在那种情况下，可以通过MTJ图案化工艺来蚀刻顶部电极124’，从而产生具有圆形的顶部表面的蚀刻的顶部电极124’，如图5A的截面图所示。然而，因为在MTJ图案化工艺的初始阶段中，顶部电极124’由硬掩模126’覆盖，仍可以通过使用硬掩模126’来防止顶部电极124’的高度过度减小。
因为将顶部电极124’用作蚀刻掩模来图案化MTJ层116，每个MTJ堆叠件116’中的图案化的上部磁性层122’、图案化的隧道阻挡层120’以及图案化的下部磁性层118’继承了顶部电极124’的图案，并且因此从图5B的俯视图来看，如果顶部电极124’具有圆形/椭圆形的俯视图轮廓，则图案化的MTJ堆叠件116’均都具有圆形/椭圆形的图案。此外，在一些实施例中，由于干蚀刻工艺的性质，MTJ堆叠件件116可以具有锥形侧壁，如图5A的截面图所示。在MTJ堆叠件116中，下部磁性层118’、隧道阻挡层120’和上部磁性层122’可以具有锥形侧壁。更具体地，下部磁性层118’具有随着与底部电极层114的距离的增加而减小的宽度(或直径，如果其具有圆形俯视图轮廓)，隧道阻挡层120’具有随着与下部磁性层118’的距离的增加而减小的宽度(或直径，如果其具有圆形俯视图轮廓)，以及上部磁性层122’具有随着与隧道阻挡层120’的距离的增加而减小的宽度(或直径，如果其具有圆形俯视图轮廓)。此外，下部磁性层118’的最大宽度大于隧道阻挡层120’的最大宽度，并且隧道阻挡层120’的最大宽度大于上磁层122’的最大宽度。结果，当在如图5B所示的俯视图中观察时，上部磁性层122’可以形成比顶部电极124’更大的圆形/椭圆形图案，隧道阻挡层120’可以形成比上部磁性层122’更大的圆形/椭圆形图案，并且下部磁性层118’可以形成比隧道阻挡层120’更大的圆形/椭圆形图案。在一些实施例中，如图5B的俯视图所示，顶部电极124、上部磁性层122’、隧道阻挡层120’以及下部磁性层118’可以形成同心圆/椭圆。
一旦已经完成了MTJ图案化工艺，就在顶部电极124’的圆形顶表面、和顶部电极124’和MTJ堆叠件116’的锥形侧壁上方、以及还在低部电极114的顶表面上方形成间隔件层128。所得到的结构在图6中示出。间隔件层128跨越嵌入式存储器区域MR和逻辑区域LR两者。在一些实施例中，间隔件层128可以包括SiN、但是在其他实施例中，可以包括SiC、SiON、碳氧化硅(SiOC)等和/或其组合。可以使用CVD、PVD、ALD等和/或其组合来形成间隔件层128。间隔件层128可以形成为基本上共形的层，并且由此，在顶部电极124’和MTJ堆叠件116’的锥形侧壁上的间隔件层128的倾斜部分的厚度T1接近于间隔件层128的水平部分的厚度T2。例如，厚度T1和T2具有小于厚度T2的约20％的差值。
接下来，在间隔件层128上执行蚀刻工艺以从底部电极层114去除水平部分，并且还从顶部电极124’的圆形顶表面去除弯曲部分，同时将间隔件层128的部分保留顶部电极124’和MTJ堆叠件116’的锥形侧壁上以作为侧壁间隔件128’，如图7A和图7B所示。该步骤可以互换地称为自对准间隔件(SPA)蚀刻工艺，因为所得的侧壁间隔件128’可以与MTJ堆叠件116和顶部电极124’自对准形成，而不用额外的光刻工艺。根据本发明的一些实施例，图7A是在完成SPA蚀刻工艺之后的集成电路结构100的截面图，并且图7B是如图7A中所示的切割线7B-7B中所表示的图7A的嵌入式存储器区域MR的俯视图。
在一些实施例中，SPA蚀刻工艺可以包括各向异性干蚀刻工艺，其蚀刻设置在顶部电极124’和底部电极层114的顶表面上方的间隔件层128，但是由于SPA蚀刻工艺的受控各向异性，基本上不蚀刻侧壁间隔件128’。SPA蚀刻工艺还可以包括选择性各向异性干蚀刻工艺，其以比蚀刻顶部电极124’和底部电极层114更快的蚀刻速率来蚀刻间隔件层128。作为实例而非限制，SPA蚀刻工艺包括使用诸如CF4、SF6、CH2F2、CHF3和/或C2 F6的氟基化学物质和其他合适的气体的等离子体干蚀刻工艺。
如图7A和图7B所示，SPA蚀刻工艺在穿透底部电极层114之前停止。更具体地，在完成SPA蚀刻工艺之后，底部电极层114仍然基本上完整。如果SPA蚀刻继续蚀刻底部电极层114中的金属材料直至图案化底部电极层114，则SPA蚀刻还将蚀刻顶部电极124’，导致顶部电极124’的高度过度减小。相反，因为SPA蚀刻不会继续蚀刻底部电极层114的金属材料，SPA蚀刻工艺可以产生没有或可忽略不计的顶部电极124’上的蚀刻量，这继而减轻或防止了由SPA蚀刻工艺导致的顶部电极124’高度的减小。结果，在SPA蚀刻之后，顶部电极124’的圆形顶表面可以基本上保持完整。
因为侧壁间隔件128’与顶部电极124’和MTJ堆叠件116’的侧壁自对准，当在图7B所示的俯视图中观看时，侧壁间隔件128’均是具有圆形/椭圆形外部表面的单个连续的环状(即，环形)涂层。
在已经完成SPA图案化工艺之后，将另一蚀刻停止层130形成为毯式层，以覆盖图7A至图7B所示的结构。所得到的结构在图8中示出。蚀刻停止层130跨越嵌入式存储器区域MR和逻辑区域LR两者。在一些实施例中，蚀刻停止层130由诸如氮化铝(AlN)、氧化铝(AlOx)、氮氧化铝、其他含铝介电材料或其组合的含铝介电材料形成。蚀刻停止层130可以形成为在各处均具有均匀厚度的基本共形层。蚀刻停止层130可以用于保护顶部电极124’免受随后的用于形成金属线的沟槽蚀刻工艺的损坏，这继而减轻或防止了顶部电极124’的高度减小。如果蚀刻停止层130过厚，则相邻的MTJ堆叠件116’之间的间隙可能太小而不能被填充，因此导致了形成IMD层的随后的沉积工艺的增加的难度。如果蚀刻停止层130过薄，则随后的沟槽蚀刻工艺可能产生令人不满意的高度减小，这继而将导致用于金属线定位在顶部电极上的定位窗口收紧。
如图9A和图9B所示，在已经形成蚀刻停止层130之后，在蚀刻停止层130上方形成另一图案化的掩模层M2。该步骤可以互换地称为MRAM制造中的第二光刻工艺。根据本发明的一些实施例，图9A是完成第二光刻工艺之后的集成电路结构100的截面图，并且图9B是如图9A中所示的切割线9B-9B中所表示的图9A的嵌入式存储器区域MR的俯视图。
图案化的掩模层M2可以包括诸如光刻胶材料的有机材料，并且可以使用旋涂工艺形成，随后使用合适的印刷工艺图案化光刻胶材料以形成延伸穿过图案化的掩模层M2的多个孔O3，从而产生包裹环绕相应的顶部电极124’和相应的MTJ堆叠件116’的多个图案化的掩模P2。例如，辐射(曝光)并且显影光刻胶材料，以去除光刻胶材料的部分。更详细地，可以在光刻胶材料上方放置光掩模(未示出)，然后可以将其暴露至辐射束，该辐射束可以是紫外线(UV)或准分子激光器，诸如氟化氪(KrF)准分子激光器、或者氟化氩(ArF)准分子激光器。可以执行光刻胶材料的曝光，例如，使用浸没式印刷工具或极紫外光(EUV)工具，以增加分辨率并且减小最小可实现的间距。可以执行烘烤或固化操作以硬化曝光的光刻胶材料，并且取决于使用的是正性还是负性抗蚀剂，可以使用显影剂去除光刻胶材料的曝光或未曝光部分。因此，在图案化的光刻胶层M2中形成如图9A所示的由开口O3间隔开的图案化的掩模P2。如图9B的俯视图所示，图案化的掩模P2均具有直径为D2的圆形/椭圆形图案。图案化的掩模P2的直径D2大于如图3A和图3B所示的图案化的掩模P1的直径D1。这是因为在图3A和图3B的阶段处执行的第一光刻工艺用于限定顶部电极，并且在图9A和图9B的阶段处执行的第二光刻工艺用于提供覆盖顶部电极的掩模。作为实例而非限制，图案化的掩模P2的直径D2大于图案化的掩模P1的直径D1。
在形成图案化的掩模层M2之后，在蚀刻停止层130和底部电极层114上执行图案化工艺，以将图案化的掩模P2的图案转移至下面的蚀刻停止层130和底部电极层114，从而产生位于图案化蚀刻停止层130’和位于相应的图案化的蚀刻停止层130’下方的图案化的底部电极114’，如图10A和图10B所示。该步骤可以互换地称为底部电极图案化工艺。根据本发明的一些实施例，图10A是在完成底部电极图案化工艺完成之后的集成电路结构100的截面图，并且图10B是如图10A中所示的切割线10B-10B中所表示的图10A的嵌入式存储器区域MR的俯视图。
在一些实施例中，底部电极图案化工艺包括一个或多个蚀刻工艺，其中图案化的掩模层M2用作蚀刻掩模。一个或多个蚀刻工艺可以包括湿蚀刻工艺、各向异性干蚀刻工艺或其组合，并且可以使用比蚀刻图案化的掩模层M2更快的蚀刻速率来蚀蚀刻刻停止层130和底部电极层114的一种或多种蚀刻剂。例如，可以使用干蚀刻工艺来图案化蚀刻停止层130和底部电极层114，干蚀刻工艺可以使用含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、其他合适的气体和/或等离子体、和/或其组合。干蚀刻工艺可以包括例如RIE、ICP蚀刻、TCP蚀刻、ECR蚀刻等、或其组合。底部电极图案化工艺可以包括多步蚀刻，以获得蚀刻选择性、柔性和期望的蚀刻轮廓。选择蚀刻剂和蚀刻条件以选择性地蚀蚀刻刻停止层130和底部电极层114，而基本上不蚀刻介电层108。因此，在图案化底部电极层114的步骤中，介电层108作为蚀刻停止层，以放宽蚀刻工艺的限制并改善蚀刻工艺窗口。
在一些实施例中，底部电极图案化工艺使用与顶部电极图案化工艺相同的蚀刻剂。例如，底部电极图案化工艺和顶部电极图案化工艺均使用氯基蚀刻剂，诸如含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)和/或等离子体。此外，因为底部电极图案化工艺和顶部电极图案化工艺均包含光刻工艺以限定目标几何形状，MTJ单元的制造可以互换地称为双重MTJ单元图案化方法。
在一些实施例中，底部电极图案化工艺可以轻微蚀刻介电层108，从而在介电层108中产生凹陷区域R。结果，介电层108具有阶梯状的顶表面，其具有接触底部电极114’的较高阶梯以及与底部电极114’间隔开的较低阶梯，其中较低阶梯还跨越逻辑区域LR。换句话说，介电层108在逻辑区域内具有小于在底部电极114’之下的厚度。在嵌入式存储器区域MR中，将BEVA 112、位于BEVA 112上方的底部电极114’、位于底部电极114’上方的MTJ堆叠件116’以及位于MTJ堆叠件116’上方的顶部电极124’的组合称为MRAM单元。为了简洁和清楚，在图10A和图10B的实施例中示出了两个MRAM单元。在一些其他实施例中，当从上面观看时，集成电路包括以行和列布置的两个以上的MRAM单元。
在完成底部电极图案化工艺之后，去除图案化的掩模层M2，例如，使用等离子灰化工艺。在一些实施例中，执行等离子体灰化工艺，从而使得光刻胶掩模M2的温度升高直到光刻胶掩模M2经历热分解并且可以去除光刻胶掩模M2。然而，可以利用任何其他合适的工艺，诸如湿剥离。
因为将掩模层M2用作蚀刻掩模来图案化蚀刻停止层130和底部电极层114，图案化的蚀刻停止层130’和图案化的底部电极114’继承了图案化的掩模P2(在图9A和图9B中示出)的图案，并且因此，从图10B的顶部观看，如果图案化的掩模P2具有圆形/椭圆形俯视图轮廓，则图案化的蚀刻停止层130’和图案化的底部电极114’均具有圆形/椭圆形图案。此外，在一些实施例中，由于干蚀刻工艺的性质，底部电极114’可以具有如图10A的截面图中示出的锥形侧壁。类似地，蚀刻停止层130’具有与底部电极114’的相应的锥形侧壁对准的锥形边缘。更详细地，底部电极114’具有随着与BEVA 112的距离的增加而减小的宽度(或直径，如果其具有圆形俯视图轮廓时)。结果，当在如图10B所示的俯视图中观看时，底部电极114’可以形成比蚀刻停止层130’更大的圆形/椭圆形图案。在一些实施例中，蚀刻停止层130’和底部电极114’可以形成同心圆/椭圆，如图10B的俯视图所示。在一些实施例中，侧壁间隔件128’形成环状图案，底部电极114’形成具有直径大于由侧壁间隔件128’形成的环状图案的外部直径的基本上圆形的图案。此外，由底部电极114’形成的基本上圆形的图案可以同心地围绕由侧壁间隔件128’形成的环状图案。
在已经完成底部电极图案化工艺之后，沉积跨越嵌入式存储器区域MR和逻辑区域LR的另一IMD层132。所得到的结构在图11的截面图中示出。设置在这种导电部件之间的IMD层132由具有例如小于约4.0或甚至2.0的k值(即，介电常数)的一种或多种低k介电材料制成。在一些实施例中，IMD层132可以由例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、玻璃上旋涂、聚合物上旋涂、氧化硅、氮氧化硅，其组合等制成。在一些实施例中，IMD层132由介电常数小于约2.5的极低k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、无定形的氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(Teflon)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括多孔形式的现有介电材料，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳基醚(PAE)、多孔SiLK或多孔氧化硅(SiO2)。在一些实施例中，IMD层132由与IMD层104相同的材料制成。可以通过任何合适的方法在晶圆上形成IMD层132，诸如旋涂、化学气相沉积(CVD)、等离子增强CVD(PECVD)等。
接下来，如图12A和图12B所示，在IMD层132上执行图案化工艺(例如，包括光刻工艺和蚀刻工艺)，以在IMD层132中形成沟槽T1，以暴露存储器区域MR内的蚀刻停止层130’，还在逻辑区域LR中的IMD层132中形成沟槽T2。这个步骤可以互换地称为沟槽蚀刻工艺。根据本发明的一些实施例，图12A是在完成沟槽蚀刻工艺之后的集成电路结构100的截面图，并且图12B是如图12A中所示的切割线12B-12B中所表示的图12A的嵌入式存储器区域MR的俯视图。
沟槽蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其组合，并且可以使用比蚀蚀刻刻停止层130’更快的蚀刻速率来蚀刻IMD层132的一种或多种蚀刻剂。例如，沟槽蚀刻工艺是干蚀刻工艺，其可以使用含氟气体(例如，CF4、SF6、CH2 F2、CHF3、C4F8和/或C2F6)、其他合适的气体和/或等离子体和/或其组合。干蚀刻工艺可以包括例如RIE、ICP蚀刻、TCP蚀刻、ECR蚀刻等或其组合。选择蚀刻剂和蚀刻条件以选择性地蚀刻IMD层132，而基本上不蚀蚀刻刻停止层130’。因此，蚀刻停止层130’用作在沟槽蚀刻工艺中放宽蚀刻工艺限制并且改善的蚀刻工艺窗口。此外，在图12A的截面图中，顶部电极124’‘的凸形顶表面允许上面的蚀刻停止层130’弯曲或溶胀，这继而有助于减慢或甚至还停止沟槽蚀刻工艺。
如图12A的截面图所示，逻辑区域LR内的沟槽T2的具有比沟槽T1的深度更深的深度。这是因为逻辑区域LR没有蚀刻停止层130’。当从图12B的俯视图所示的上面观看时，沟槽T1均具有线性形状，并且分别跨过圆形蚀刻停止层130’延伸。在一些实施例中，沟槽T1不暴露整个蚀刻停止层130’。可代替的，在完成沟槽蚀刻工艺之后，蚀刻停止层130’的部分保持由IMD层132覆盖。在那种情况下，当从上面观看时，蚀刻停止层130’具有从沟槽T1的第一线性侧表面LS1延伸至沟槽T1的第二线性侧表面LS2的上部曲面CU1和下部曲面CL1。
在完成沟槽蚀刻工艺之后，执行蚀刻工艺以穿透位于沟槽T1底部处的蚀刻停止层130’，从而使得沟槽T1的底部处的顶部电极124”暴露，如图13A和图13B所示。根据本发明的一些实施例，图13A是在穿过蚀刻停止层130’之后的集成电路结构100的截面图，并且图13B是如图13A中所示的切割线13B-13B中所表示的图13A的嵌入式存储器区域MR的俯视图。
可以通过使用一种或多种蚀刻工艺来穿透蚀刻停止层130’，该蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其组合，并且可以使用比蚀刻IMD层132更快的蚀刻速率来蚀蚀刻蚀刻刻停止层130的一种或多种蚀刻剂。例如，可以通过使用可以使用含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、其他合适的气体和/或等离子体、和/或其组合。干蚀刻工艺可以包括例如RIE、ICP蚀刻、TCP蚀刻、ECR蚀刻等、或其组合。选择蚀刻剂和蚀刻条件以选择性地蚀蚀刻刻停止层130’而基本上不蚀刻IMD层132。因此，IMD层132在蚀刻工艺期间保持基本不变。在一些实施例中，可以轻微蚀刻顶部电极124”，因此重塑顶部电极124”的顶表面。例如，可以通过该蚀刻步骤来平滑顶部电极124”的顶表面，并且因此，顶部电极124”的所得的顶表面变得不太弯曲。
当从图13B的俯视图所示的上面观看时，沟槽T1具有线性形状，并且跨过相应的顶部电极124”延伸。在一些实施例中，沟槽T1不暴露整个顶部电极124”。可替代的，在穿透蚀刻停止层130’之后，顶部电极124”的部分保持由蚀刻停止层130’覆盖。在那种情况下，当从上面观看时，顶部电极124”具有从沟槽T1的第一线性侧表面LS1延伸至沟槽T1的第二线性侧表面LS2的上部曲面CU2和下部曲面CL2。
在穿透蚀刻停止层130’以暴露出顶部电极124”之后，在IMD层132上执行图案化工艺(例如，包括光刻工艺和蚀刻工艺)以在逻辑区域LR内的IMD层132中形成通孔开口O4，如图14所示出的。这个步骤可以互换地称为通孔蚀刻工艺。在通孔蚀刻工艺之前，可以实施光刻工艺以形成图案化的掩模层(未示出)，来暴露出沟槽T2的底表面的部分区域。将在嵌入式存储器区域MR和逻辑区域LR内的其他结构覆盖，并且从而在通孔蚀刻工艺期间由图案化的掩模层保护。在完成通孔蚀刻工艺之后，通过使用例如灰化去除图案化的掩模层。
通孔蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其组合，并且可以使用比蚀刻图案化的掩模层更快的蚀刻速率来蚀刻IMD层132的一种或多种蚀刻剂。例如，通孔蚀刻工艺是可以使用与沟槽蚀刻工艺相同的蚀刻剂的干蚀刻工艺，诸如含氟气体(例如，CF4、SF6、CH2 F2、CHF3、C4F8和/或C2F6)、其他合适的气体和/或等离子体，和/或其组合。干蚀刻工艺可以包括例如RIE、ICP蚀刻、TCP蚀刻、ECR蚀刻等或其组合。
在已经完成通孔蚀刻工艺之后，在沟槽T1、T2和通孔开口O4中沉积一种或多种导电材料(例如，金属)，随后执行CMP工艺以去除沟槽T1和T2外部的过量金属材料，同时，在沟槽T1、T2中留下一些金属材料以用作金属线134、136，并且在通孔开口O4中留下一些金属材料以用作金属通孔138，如图15A和图15B所示。根据本发明的一些实施例，图15A是在完成金属线和通孔之后的集成电路结构100的截面图，并且图15B是如图15A中所示的切割线15B-15B中所表示的图15A的嵌入式存储器区域MR的俯视图。
在一些实施例中，金属线134、136和金属通孔138可以包括诸如铜、铝、钨、其组合等的金属。在一些实施例中，金属线134、136和金属通孔138可以还包括一个或多个阻挡/粘合层(未示出)，以保护相应的IMD层132免受金属扩散(例如，铜扩散)和金属毒害的影响。一个或多个阻挡/粘合层可以包括钛、氮化钛、钽、氮化钽等，并且可以使用物理气相沉积(PVD)、CVD、ALD等形成。
如图15A所示，在一些实施例中，顶部电极124”均具有在约40nm至约50nm的范围内的高度H1。如果高度H1小于约40nm，则可能收紧用于形成金属线134的定位窗口，从而使得沟槽蚀刻工艺(如图12A和图12B所示)和蚀刻停止层穿透工艺(如图13A和图13B所示)可能损坏MTJ堆叠件116’。如果高度H1大于约50nm，则嵌入式存储器区域MR和逻辑区域LR可能具有增加的高度差(例如，高度间隙)，这继而可能由于加剧的沟槽高度差而导致对沟槽蚀刻工艺的挑战增加。在一些实施例中，顶部电极124”均具有在约40nm至约60nm范围内的宽度W1。如果顶部电极124”的宽度W1大于约60nm，则可能将顶部电极124”封闭布置，使得MTJ图案化工艺(如图5A和图5B所示)可能由于紧密布置的顶部电极124”所引起的阴影效应而不会完全穿透MTJ层116。如果顶部电极的宽度W1小于约40nm，则可能收紧用于形成金属线134的定位窗口，从而使得沟槽蚀刻工艺(如图12A和图12B所示)和蚀刻停止层穿透工艺(如图13A和图13B所示)可能损坏MTJ堆叠件116’。
在每个MRAM单元中，如图15A所示，侧壁间隔件128’横向地围绕MTJ堆叠件116’和顶部电极124”，并且侧壁间隔件128’具有从底部电极114’的最外侧壁114s横向回缩的最外侧壁。此外，介电层108具有阶梯状的顶表面，该阶梯状的顶表面具有接触底部电极114’的底表面的上部阶梯108t2、围绕上部阶梯108t2的下部阶梯108t1以及连接下部阶梯108t1和上部阶梯108t2的阶梯上升108t3。侧壁间隔件128’的最外侧壁128s还从介电层108的阶梯上升108t3横向地回缩，但是底部电极114’的最外侧壁114s与介电层108的阶梯上升108t3对准。此外，蚀刻停止层130’具有与底部电极114’的最外侧壁114s(即，底部电极114’的边缘)以及与介电层108的阶梯上升108t3对准的最外边缘130s。此外，蚀刻停止层130’具有沿着底部电极114’的顶表面延伸的下部水平部分130h1、沿着侧壁间隔件128’的最外侧壁128s从下部水平部分130h1以钝角延伸的倾斜部分130i、覆盖侧壁间隔件128’的顶端128t的上部水平部分130h2、以及与顶部电极124”的圆角124r接触的弯曲部分130c。弯曲部分130c与金属线134的侧壁接触。金属线134具有比侧壁间隔件128’的顶端128t高出非零距离d1的底表面134b。
图16至图18示出了根据本发明的一些实施例的形成具有嵌入式存储器区域MR和逻辑区域LR的集成电路结构100a的中间阶段的截面图。尽管参考方法描述了图16至图18中所示的截面图，应当理解，图16至图18中所示的结构不限于该方法，而是可以独立于该方法而单独使用。尽管将图16至图18描述为一系列步骤，应当理解，这些步骤不是限制性的，原因是在其他实施例中可以改变步骤的顺序，并且所公开的方法也适用于其他结构。
图16示出了在如图12A和图12B所示的沟槽蚀刻工艺的步骤之后穿透蚀刻停止层130’的一些实施例。图16示出了与图13A基本相同的结果，除了在穿透蚀刻停止层130’之后，顶部电极124’的顶表面仍然保持凸形。这可以通过以比蚀刻顶部电极124’更快的蚀刻速率来蚀刻蚀刻停止层130’的选择性蚀刻工艺来实现。以这种方式，在选择性蚀刻工艺期间，顶部电极124’可以保持基本完整。凸形顶部电极轮廓允许顶部电极124’和随后形成的金属线之间的增加的接触面积，这继而减小了接触电阻。
如图17所示，在执行选择性蚀刻工艺以穿透蚀刻停止层130’之后，执行通孔蚀刻工艺以在逻辑区域LR内的IMD层132中形成通孔开口O4，如图17所示。先前参考图14描述了通孔开口O4的形成的细节，并且因此，为简洁起见，在此不再重复。
之后，通过使用合适的沉积技术，随后是CMP工艺，在沟槽T1、T2中形成金属线134、136，并且在通孔开口O4中形成金属通孔138。先前参考图15A描述了金属线134、136和金属通孔138的细节，并且因此，为简洁起见，在此不再重复。由于凸形顶部电极轮廓，金属线134与相应的顶部电极124’形成弯曲的界面，这允许金属线134与顶部电极124’之间的增加的接触面积，并且由此减小了接触电阻。
根据本发明的一些实施例，图19示出了包括位于嵌入式存储器区域MR中的MRAM单元201和位于逻辑区域LR中的逻辑器件的集成电路结构200。嵌入式存储器区域MR可以包括电连接至MRAM单元201的一个或多个选择晶体管204。逻辑区域LR可以包括用于处理从嵌入式存储器区域MR中的MRAM单元201接收的信息的电路，诸如示例性晶体管234。
集成电路结构200包括半导体主体202。半导体主体202可以是例如块状半导体衬底、诸如块状硅衬底或绝缘体上硅(SOI)衬底。将一个或多个选择晶体管204布置在嵌入式存储区域MR中的半导体主体202内，并且将一个或多个逻辑晶体管234布置在逻辑区域LR中的半导体主体202中。在一些实施例中，将一个或多个选择晶体管204设置在浅沟槽隔离(STI)区域之间，并且将一个或多个逻辑晶体管234也设置在STI区域之间。
在一些实施例中，一个或多个选择晶体管204可以包括MOSFET(金属氧化物硅场效应晶体管)器件。在这样的实施例中，一个或多个选择晶体管204分别包括由沟道区207间隔开的源极区206和漏极区206。源极区206包括第一掺杂类型(例如，n型掺杂剂)，沟道区207包括与第一掺杂类型不同的第二掺杂类型(例如，p型掺杂剂)，并且漏极区域208包括第一掺杂类型。在一些实施例中，第一掺杂类型包括n型掺杂，而在其他实施例中，第一掺杂类型包括p型掺杂。将栅极结构210配置为控制源极区206和漏极区208之间的电荷载流子的流动，作为实例，栅极结构210包括通过栅极氧化物层209与沟道区207间隔开的栅电极211。在一些实施例中，栅极结构210可以包括掺杂的多晶硅材料或金属材料(例如，钨、氮化钛、铝等)。在一些实施例中，可以将栅极侧壁间隔件212(例如，SiN间隔件)设置在栅电极211的相对侧上。
类似地，一个或多个逻辑晶体管234可以包括MOSFET(金属氧化物硅场效应晶体管)器件。在这样的实施例中，一个或多个选择晶体管234分别包括由沟道区237间隔开的源极区236和漏极区236。将栅极结构240配置为控制源极区236和漏极区238之间的电荷载流子的流动，作为实例，栅极结构240包括通过栅极氧化物层239与沟道区237间隔开的栅电极241。在一些实施例中，栅极结构240可以包括掺杂的多晶硅材料或金属材料(例如，钨、氮化钛、铝等)。在一些实施例中，可以将栅极侧壁间隔件242(例如，SiN间隔件)设置在栅电极241的相对侧上。
将后段制程(BEOL)金属堆叠件设置在半导体主体202上方。BEOL金属堆叠件包括配置为将源极区域206连接至作为源极线的金属线M1的金属接触件V1。BEOL金属堆叠件还包括配置为将漏极区208连接至一个或多个MRAM单元201的多个金属互连件(例如，水平互连件和垂直互连件)。在一些实施例中，多个金属互连件可以包括在层间介电(ILD)层220_0内垂直延伸的一个或多个金属接触件V1，并且被配置为将漏极区208电耦接至在IMD层220_1内水平或横向延伸的金属线M1。多个金属互连件可以还包括在另一IMD层220_2内垂直延伸的金属通孔V2，并且被配置为将金属线M1电耦接至在IMD层220_2内水平或横向延伸的金属线M2。可以将一个或多个互连层(包括堆叠的IMD层以及在IMD层中延伸的金属线和通孔)设置在IMD层220_2上方。金属通孔Vx在另一IMD层220_x内垂直延伸，并且被配置为将一个或多个互连层电耦接至在IMD层220_x内水平或横向延伸的金属线Mx。
将一个或多个MRAM单元201设置在另一IMD层220_x+1内，该另一IMD层220_x+1设置在IMD层220_x上方。一条或多条金属线Mx+1在IMD层220_x+1内水平或横向延伸，并且电耦接至一个或多个MRAM单元201。一条或多条金属线Mx+1可以作为位线以控制相应的MRAM单元201。在一些实施例中，将ILD层220_0和IMD层220_1至220_x通过蚀刻停止层222_1至222_x分隔开。在一些实施例中，ILD层220_0和IMD层220_1至220_x由氧化物形成，并且蚀刻停止层222_1至222_x由氮化硅形成。
图20是示出根据本发明的一些实施例的形成集成电路结构的方法的流程图。尽管将方法示出和/或描述为一系列步骤或事件，应当理解，该方法不限于所示出的顺序或步骤。因此，在一些实施例中，可以以与所示出的顺序不同的顺序来实施步骤，和/或可以同时实施步骤。进一步，在一些实施例中，可以将所示出的步骤或事件细分为可以在间隔开的时间或者与其他步骤或子步骤同时实施的多个步骤或事件。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其他未示出的步骤或事件。
在方框S101处，在BEVA上方形成底部电极层、MTJ层和顶部电极层。图3A和图3B示出了根据框S101的一些实施例的截面图和俯视图。
在方框S102处，第一图案化的掩模层位于顶部电极层上方。图3A和图3B还示出了根据方框S102的一些实施例的截面图和俯视图。
在方框S103处，将第一图案化的掩模层用作蚀刻掩模来将顶部电极层图案化为顶部电极。图4A和图4B示出了根据方框S103的一些实施例的截面图和俯视图。
在方框S104处，将顶部电极用作蚀刻掩模来将MTJ层图案化为MTJ堆叠件。图5A和图5B示出了根据方框S104的一些实施例的截面图和俯视图。
在方框S105处，将间隔件层设置在顶部电极和MTJ堆叠件上方。图6示出了根据框S105的一些实施例的截面图。
在方框S106处，在间隔件层上执行SPA蚀刻工艺，以形成与顶部电极和MTJ堆叠件的侧壁自对准的侧壁间隔件。图7A和图7B还示出了根据方框S106的一些实施例的截面图和俯视图。
在方框S107处，在图案化底部电极层之前停止SPA。图7A和图7B还示出了根据方框S107的一些实施例的截面图和俯视图。
在方框S108处，在顶部电极上方形成蚀刻停止层。图8示出了根据方框S108的一些实施例的截面图。
在方框S109处，在顶部电极上方形成第二图案化的掩模层。图9A和图9B示出了根据方框S109的一些实施例的截面图和俯视图。
在方框S110处，将第二图案化的掩模层用作蚀刻掩模来将底部电极层图案化为底部电极。图10A和图10B示出了根据方框S110的一些实施例的截面图和俯视图。
在方框S111处，在蚀刻停止层上方形成IMD层。图11示出了根据方框S111的一些实施例的截面图。
在方框S112处，在IMD层中蚀刻沟槽，直至暴露出蚀刻停止层。图12A和图12B示出了根据方框S112的一些实施例的截面图和俯视图。
在方框S113处，蚀蚀刻刻停止层，直至暴露出顶部电极。图13A和图13B示出了根据方框S113的一些实施例的截面图和俯视图。图16示出了根据方框S113的一些其他实施例的截面图。
在步骤S114处，在沟槽中形成金属线。图15A和图15B示出了根据方框S114的一些实施例的截面图和俯视图。图18示出了根据方框S114的一些其他实施例的截面图。
基于以上讨论，可以看出本发明提供了的优势。然而，应当理解，其他实施例可以提供额外的优势，并且在本文中不必公开所有的优势，并且没有特定的优势对于所有实施例都是需要的。一个优势是，顶部电极没有由底部电极图案化工艺蚀刻和消耗，这进而减轻或防止了顶部电极的高度减小，因此允许用于沟槽蚀刻工艺更宽松的定位窗口。
在一些实施例中，存储器器件包括底部电极、磁隧道结(MTJ)堆叠件、顶部电极和侧壁间隔件。MTJ堆叠件位于底部电极上方。顶部电极位于MTJ堆叠件上方。侧壁间隔件横向地围绕MTJ堆叠件和顶部电极。侧壁间隔件具有从底部电极的最外侧壁横向地回缩的最外侧壁。
在一些实施例中，存储器器件还包括：
金属结构，接触所述顶部电极的顶表面，其中，所述金属结构具有比所述侧壁间隔件的顶端高出非零距离的底表面。
在一些实施例中，所述金属结构和所述顶部电极形成界面，并且当在横截面中观看时，所述顶部电极具有分别从由所述金属结构和所述顶部电极形成的所述界面的相对边缘延伸的圆角。
在一些实施例中，所述金属结构和所述顶部电极形成弯曲的界面。
在一些实施例中，从俯视图看，所述侧壁间隔件形成环状图案，并且所述底部电极形成具有直径大于由所述侧壁间隔件形成的所述环状图案的外部直径的基本上圆形的图案。
在一些实施例中，从俯视图看，由所述底部电极形成的所述基本上圆形的图案同心地围绕由所述侧壁间隔件形成的所述环状图案。
在一些实施例中，存储器器件还包括：
金属结构，位于所述顶部电极上方；以及
蚀刻停止层，位于所述侧壁间隔件上方，所述金属结构延伸穿过所述蚀刻停止层，其中，从俯视图看，所述蚀刻停止层具有基本上圆形的图案。
在一些实施例中，所述蚀刻停止层是含铝电介质。
在一些实施例中，存储器器件还包括：
介电层，在所述底部电极之下，其中，所述介电层具有阶梯状的顶表面，所述阶梯状的顶表面具有与所述底部电极的底表面接触的上部阶梯；围绕所述上部阶梯的下部阶梯；以及连接所述下部阶梯和所述上部阶梯的阶梯上升；并且所述侧壁间隔件的所述最外侧壁还从所述介电层的所述阶梯上升横向地回缩。
在一些实施例中，所述底部电极的所述最外侧壁与所述介电层的所述阶梯上升对准。
在一些实施例中，存储器器件还包括：
蚀刻停止层，围绕所述侧壁间隔件，所述蚀刻停止层具有与所述介电层的所述阶梯上升对准的边缘。
在一些实施例中，存储器器件包括底部电极、顶部电极、MTJ堆叠件、侧壁间隔件、蚀刻停止层和金属结构。顶部电极在底部电极之上。MTJ堆叠件设置在底部电极和顶部电极之间。侧壁间隔件横向地围绕MTJ堆叠件和顶部电极。蚀刻停止层横向地围绕侧壁间隔件。蚀刻停止层具有与底部电极的边缘对准的最外边缘。金属结构穿过蚀刻停止层延伸至顶部电极。
在一些实施例中，所述蚀刻停止层包括沿着所述底部电极的顶表面延伸的水平部分，以及沿着所述侧壁间隔件从所述水平部分以钝角延伸的倾斜部分。
在一些实施例中，所述蚀刻停止层还包括与所述顶部电极接触的弯曲部分。
在一些实施例中，所述底部电极横向地延伸超过所述侧壁间隔件的相对最外侧壁。
在一些实施例中，方法包括在底部电极层上方形成MTJ层和顶部电极层；将顶部电极层图案化为顶部电极，并且将MTJ层图案化为分别在顶部电极之下的MTJ堆叠件；在顶部电极上方沉积间隔件层；蚀刻间隔件层以形成分别横向围绕MTJ堆叠件的侧壁间隔件；在顶部电极上方形成图案化的掩模层；以及在图案化的掩模层就位的情况下，执行第一蚀刻工艺以将底部电极层图案化为分别在MTJ堆叠件之下的底部电极。
在一些实施例中，当所述底部电极层没有分裂时，停止蚀刻所述间隔件层。
在一些实施例中，当所述顶部电极基本上完整时，停止蚀刻所述间隔件层。
在一些实施例中，图案化所述磁隧道结层产生具有圆形顶表面的所述顶部电极，并且在蚀刻所述间隔件层之后，所述顶部电极的所述圆形顶表面保持基本上完整。
在一些实施例中，方法还包括：
在蚀刻所述间隔件层之后，并且在形成所述图案化的掩模层之前，在所述顶部电极上方沉积蚀刻停止层，其中，所述第一蚀刻工艺还将所述蚀刻停止层分别图案化为位于所述底部电极上方的图案化的蚀刻停止层；
在所述图案化的蚀刻停止层上方沉积金属间介电(IMD)层；
执行第二蚀刻工艺以在所述金属间介电层中形成沟槽，直至暴露出所述图案化的蚀刻停止层；
执行第三蚀刻工艺，以穿透暴露出的图案化的蚀刻停止层，直至暴露出所述顶部电极；以及
在执行所述第三蚀刻工艺之后，在所述沟槽中形成金属线。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
底部电极；
磁隧道结(MTJ)堆叠件，位于所述底部电极上方；
顶部电极，位于所述磁隧道结堆叠件上方；以及
侧壁间隔件，横向地围绕所述MTJ堆叠件和所述顶部电极，其中，所述侧壁间隔件具有从所述底部电极的最外侧壁横向地回缩的最外侧壁。
2.根据权利要求1所述的存储器器件，还包括：
金属结构，接触所述顶部电极的顶表面，其中，所述金属结构具有比所述侧壁间隔件的顶端高出非零距离的底表面。
3.根据权利要求2所述的存储器器件，其中，所述金属结构和所述顶部电极形成界面，并且当在横截面中观看时，所述顶部电极具有分别从由所述金属结构和所述顶部电极形成的所述界面的相对边缘延伸的圆角。
4.根据权利要求2所述的存储器器件，其中，所述金属结构和所述顶部电极形成弯曲的界面。
5.根据权利要求1所述的存储器器件，其中，从俯视图看，所述侧壁间隔件形成环状图案，并且所述底部电极形成具有直径大于由所述侧壁间隔件形成的所述环状图案的外部直径的基本上圆形的图案。
6.根据权利要求5所述的存储器器件，其中，从俯视图看，由所述底部电极形成的所述基本上圆形的图案同心地围绕由所述侧壁间隔件形成的所述环状图案。
7.根据权利要求1所述的存储器器件，还包括：
金属结构，位于所述顶部电极上方；以及
蚀刻停止层，位于所述侧壁间隔件上方，所述金属结构延伸穿过所述蚀刻停止层，其中，从俯视图看，所述蚀刻停止层具有基本上圆形的图案。
8.根据权利要求7所述的存储器器件，其中，所述蚀刻停止层是含铝电介质。
9.一种存储器器件，包括：
底部电极；
顶部电极，在所述底部电极之上；
磁隧道结(MTJ)堆叠件，设置在所述底部电极和所述顶部电极之间；
侧壁间隔件，横向地围绕所述磁隧道结堆叠件和所述顶部电极；
蚀刻停止层，横向地围绕所述侧壁间隔件，所述蚀刻停止层具有与所述底部电极的边缘对准的最外边缘；以及
金属结构，穿过所述蚀刻停止层延伸至所述顶部电极。
10.一种制造存储器器件的方法，包括：
在底部电极层上方形成磁隧道结(MTJ)层和顶部电极层；
将所述顶部电极层图案化为顶部电极；
将所述磁隧道结层图案化为分别在所述顶部电极之下的磁隧道结堆叠件；
在所述顶部电极和所述磁隧道结堆叠件上方沉积间隔件层；
蚀刻所述间隔件层以形成分别横向围绕所述磁隧道结堆叠件的侧壁间隔件；
在蚀刻所述间隔件层之后，在所述顶部电极上方形成图案化的掩模层；以及
在所述图案化的掩模层就位的情况下，执行第一蚀刻工艺以将所述底部电极层图案化为分别在所述磁隧道结堆叠件之下的底部电极。
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