KR20230134341A - 저지연 연쇄형 fec 장치 및 방법 - Google Patents

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KR20230134341A
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강헌식
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Abstract

본 개시는 저지연 연쇄형 FEC 방법 및 장치에 관한 것으로, 외부 인코더가 입력되는 메시지 비트 m 을 포함하는 m x m 데이터 행렬에 대하여 m/n 비트로 인코딩하고, 인터리버가 인코딩된 상기 데이터 행렬을 전치하고, 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하고, 내부 디코더가 상기 데이터 행렬을 디코딩하고, 디인터리버가 상기 데이터 행렬을 전치하고, 외부 디코더가 상기 데이터 행렬을 디코딩하는 것을 요지로 한다.

Description

저지연 연쇄형 FEC 장치 및 방법 {Apparatus for low latency cascaded FEC and method thereof}
본 개시는 FEC 장치 및 방법에 대한 것으로서, 구체적으로, 외부 인코더, 내부 인코더를 이용한 저지연 연쇄형 FEC 장치 및 방법에 대한 기술이다.
최근 광통신, 디지털 비디오 방송 및 메모리, 데이터 저장 시스템의 데이터 전송에 있어서, 전송 중에 발생하는 다수의 오류를 찾고 정정할 수 있는 순방향 오류 정정 기술에 리드-솔로몬(RS: Reed-Solomon) 부호와 BCH 부호가 널리 사용되고 있다.
순방향 오류 정정 기술은 원 신호에 원 신호의 모양에 대한 정보를 담고 있는 패리티(parity)라 불리는 부가적인 정보를 삽입한 후 전송하여, 원 신호와 패리티에 담긴 정보를 토대로 일정량의 오류를 수신단에서 정정하는 오류 제어 기술이다.
BCH 부호를 나타내는 전형적인 형태는 BCH(n,k,t)이다. n은 원 데이터와 패리티 전체를 포함한 부호화되는 전체 부호어 심볼의 수이고, t는 부호어 중에 정정할 수 있는 최대 오류 심볼의 수를 의미한다.
광통신 네트워크 상에서 발생하는 발산 에러를 극복하기 위해 연쇄형(Concatenated) FEC 구조를 이용한다.
종래 기술의 경우, 외부 인코더와 내부 인코더 사이의 인터리버는 시공간 상에서 연속하여 입력되는 데이터를 분산시킴으로써 시공간 상에서 발생하는 분산 에러를 분산시키는 효과를 갖는다. 하지만 인터리버가 동작하기 위해선 소정 시간의 데이터가 입력되어야 하기 때문에 FEC에 의한 지연 시간이 증가하여 사용자가 불편함을 느끼는 문제점이 있었다.
본 개시의 목적은 기존의 연쇄형 FEC 구조에서 지연 시간을 단축시키고 에러 복구 성능을 향상시키는 저지연 연쇄형 FEC 장치 및 방법을 제공하는 데 있다.
본 개시의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 개시의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 개시의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 외부 인코더가 입력되는 메시지 비트 m을 포함하는 m x m 데이터 행렬에 대하여 m/n 비트로 인코딩하는 단계; 인터리버가 인코딩된 상기 데이터 행렬을 전치하는 단계; 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계; 내부 디코더가 상기 데이터 행렬을 디코딩하는 단계; 디인터리버가 상기 데이터 행렬을 전치하는 단계; 및 외부 디코더가 상기 데이터 행렬을 디코딩하는 단계를 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 인터리버가 인코딩된 상기 데이터 행렬을 전치하는 단계는 상기 인코리딩된 상기 데이터 행렬에서 k x m/n 행렬을 m/n x k 행렬로 전치하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 n 이 증가함에 따라 지연 시간은 감소한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 n 이 증가함에 따라 오버헤드는 증가한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 메시지 비트 m 에 대하여 p 비트의 패러티를 생성하여 k = m + p 로 구성된다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계는, 상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 두 개의 행을 메시지로 인코딩하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 에러 비트와 복구 가능 비트는 서로 인접하여 배치된다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 복구 가능 비트를 기초로 상기 에러 비트를 복구하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 내부 디코더가 상기 데이터 행렬을 디코딩하는 단계는 순차적으로 상기 데이터 행렬의 열을 디코딩하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법은, 상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계는 임의의 메시지 비트에 대하여 두 번의 인코딩을 실행하는 단계를 더 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 입력되는 m x m 데이터 행렬에 대하여 m/n 비트 인코딩하는 외부 인코더; 인터리버가 인코딩된 상기 데이터 행렬을 전치하는 인터리버; 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 내부 인코더; 인코딩된 상기 데이터 행렬을 디코딩하는 내부 디코더; 디코딩된 상기 데이터 행렬을 전치하는 디인터리버; 및 전치된 상기 데이터 행렬을 디코딩하는 외부 디코더를 포함한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 인터리버는 상기 인코리딩된 상기 데이터 행렬에서 k x m/n 행렬을 m/n x k 행렬로 전치한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 n 이 증가함에 따라 지연 시간은 감소한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 n 이 증가함에 따라 오버헤드는 증가한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 메시지 비트 m 에 대하여 p 비트의 패러티를 생성하여 k = m + p 로 구성된다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 내부 인코더는 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 두 개의 행을 메시지로 인코딩한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 에러 비트와 복구 가능 비트는 서로 인접하여 배치된다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 내부 디코더는, 상기 복구 가능 비트를 기초로 상기 에러 비트를 복구한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 상기 내부 디코더는 순차적으로 상기 데이터 행렬의 열을 디코딩한다.
본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치는, 외부 장치와 데이터를 송수신하는 송수신부; 상기 송수신부를 통하여 입력되는 m x m 데이터 행렬에 대하여 m/n 비트 인코딩하고, 인코딩된 상기 데이터 행렬을 전치하고, 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하고, 인코딩된 상기 데이터 행렬을 디코딩하고, 디코딩된 상기 데이터 행렬을 전치하고, 전치된 상기 데이터 행렬을 디코딩하는 프로세서를 포함한다.
본 개시의 일 실시예에 따르면, 외부 인코더의 결과가 m/2 횟수 출력 시점에서 이후 과정을 수행함으로써, 인코더, 디코더 양쪽에서 지연시간을 감소시키는 효과를 가지므로 사용자 편의성을 향상시킬 수 있다.
본 개시의 일 실시 예에 따르면, 특정 비트에 대해 3차례 인코딩을 수행함으로써, 오류 정정 가능성을 높일 수 있으므로 사용자 편의성을 향상시킬 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른, 저지연 연쇄형 FEC 장치의 구성도를 도시한 도면이다.
도 2는 본 개시의 일 실시예에 따른, 인터리버의 동작을 설명한 도면이다.
도 3은 본 개시의 일 실시 예에 따른, 연쇄형 BCH 구조를 도시한 도면이다.
도 4는 본 개시의 일 실시 예에 따른, 개별 열에 대한 BCH 동작을 도시한 도면이다.
도 5는 본 개시의 일 실시 예에 따른, 연쇄형 BCH를 이용하여 디코딩을 수행할 때, 에러 패턴을 도시한 도면이다.
도 6은 본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법의 순서도를 도시한 도면이다.
도 7은 본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치의 구성도를 도시한 도면이다.
이하에서는 첨부한 도면을 참고로 하여 본 개시의 실시 예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
본 개시의 실시 예를 설명함에 있어서 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 상세한 설명은 생략한다. 그리고, 도면에서 본 개시에 대한 설명과 관계없는 부분은 생략하였으며, 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 개시에 있어서, 서로 구별되는 구성요소들은 각각의 특징을 명확하게 설명하기 위함이며, 구성요소들이 반드시 분리되는 것을 의미하지는 않는다. 즉, 복수의 구성요소가 통합되어 하나의 하드웨어 또는 소프트웨어 단위로 이루어질 수도 있고, 하나의 구성요소가 분산되어 복수의 하드웨어 또는 소프트웨어 단위로 이루어질 수도 있다. 따라서, 별도로 언급하지 않더라도 이와 같이 통합된 또는 분산된 실시 예도 본 개시의 범위에 포함된다.
본 개시에 있어서, 다양한 실시 예에서 설명하는 구성요소들이 반드시 필수적인 구성요소들을 의미하는 것은 아니며, 일부는 선택적인 구성요소일 수 있다. 따라서, 일 실시 예에서 설명하는 구성요소들의 부분집합으로 구성되는 실시 예도 본 개시의 범위에 포함된다. 또한, 다양한 실시 예에서 설명하는 구성요소들에 추가적으로 다른 구성요소를 포함하는 실시 예도 본 개시의 범위에 포함된다.
본 개시에 있어서, 다양한 실시 예에서 설명하는 구성요소들이 반드시 필수적인 구성요소들을 의미하는 것은 아니며, 일부는 선택적인 구성요소일 수 있다. 따라서, 일 실시 예에서 설명하는 구성요소들의 부분집합으로 구성되는 실시 예도 본 개시의 범위에 포함된다. 또한, 다양한 실시 예에서 설명하는 구성요소들에 추가적으로 다른 구성요소를 포함하는 실시 예도 본 개시의 범위에 포함된다.
본 개시에 있어서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 특별히 언급되지 않는 한 구성요소들 간의 순서 또는 중요도 등을 한정하지 않는다. 따라서, 본 개시의 범위 내에서 일 실시 예에서의 제1 구성요소는 다른 실시 예에서 제2 구성요소라고 칭할 수도 있고, 마찬가지로 일 실시예에서의 제2 구성요소를 다른 실시예에서 제1 구성요소라고 칭할 수도 있다.
본 개시의 어떤 구성요소가 다른 구성요소에 “연결되어” 있다거나 “접속되어” 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있으나, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 “직접 연결되어” 있다거나, “직접 접속되어” 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다.
또한, 본 개시에 있어서 본 개시의 실시예를 도시한 일 도면이 다른 도면과 양자 택일의 실시예에 해당하지 않는 한 각 도면에 대한 설명은 서로 다른 도면에 적용될 수 있다.
이하, 도면을 참조하여 본 개시에 대하여 더욱 상세하게 설명할 것이다.
도 1은 본 개시의 일 실시예에 따른, 저지연 연쇄형 FEC 장치의 구성도를 도시한 도면이다.
저지연 연쇄형 FEC 장치(100)는 인코더(110), 채널(120), 디코더(130)를 포함한다.
인코더(110)는 외부 인코더(111), 인터리버(112), 내부 인코더(113)을 포함한다.
채널(120)은 인코더(110)와 디코더(130)를 연결한다.
디코더(130)는 내부 디코더(131), 디인터리버(132), 외부 디코더(133)를 포함한다.
외부 인코더(111)는 입력되는 m x m 데이터 행렬에 대하여 m/n 비트 인코딩한다.
인터리버(112)는 인코딩된 상기 데이터 행렬을 전치한다.
내부 인코더(113)는 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩한다.
내부 인코더(113)는 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 두 개의 행을 메시지로 인코딩한다.
내부 디코더(131)는 인코딩된 상기 데이터 행렬을 디코딩한다.
내부 디코더(131)는 복구 가능 비트를 기초로 상기 에러 비트를 복구한다.
내부 디코더(131)는 순차적으로 상기 데이터 행렬의 열을 디코딩한다.
디인터리버(132)는 디코딩된 상기 데이터 행렬을 전치한다.
외부 디코더(133)는 전치된 상기 데이터 행렬을 디코딩한다.
인터리버(112)는 상기 인코리딩된 상기 데이터 행렬에서 k x m/n 행렬을 m/n x k 행렬로 전치한다. 여기서, n 이 증가함에 따라 지연 시간은 감소한다. n 이 증가함에 따라 오버헤드는 증가한다.
메시지 비트 m 에 대하여 p 비트의 패러티를 생성하여 k = m + p 로 구성된다.
에러 비트와 복구 가능 비트는 서로 인접하여 배치된다.
도 2는 본 개시의 일 실시예에 따른, 인터리버의 동작을 설명한 도면이다.
도 2에 도시한 바와 같이, 인터리버(112)는 인코딩된 상기 데이터 행렬을 전치한다.
구체적으로, 인터리버(112)는 시공간 상에서 연속하여 입력되는 데이터를 분산시킴으로써 시공간 상에서 발생하는 에러를 분산시키는 효과를 갖는다.
도 3은 본 개시의 일 실시 예에 따른, 연쇄형 BCH 구조를 도시한 도면이다.
도 3에 도시한 바와 같이, BCH(k, m)를 외부 인코더, 내부 인코더로 사용한 예를 나타낸다. 메시지 비트 m 에 대해 p 비트의 패러티를 생성하며 k = m + p 로 구성된다. 각 행은 시공간 상에서 연속적으로 들어오는 데이터에 대해서 m 비트씩 외부 코딩을 수행한 결과를 나타낸다. 인터리버에서 k x m 행렬이 m x k 로 전치된 후, 각 m 비트에 대해 내부 코딩을 수행한다.
이 경우 메시지 m x m 비트를 송신하기 위해 인코딩된 비트는 k x k = (m + p)2 이 되며, 수학식 1은 오버헤드의 계산식이다.
BCH 인코더에서 생기는 지연을 TENC, 인터리버에서 생기는 지연을 Tinterleaver, BCH 디코더의 지연을 TDEC 로 명명할 때, 인코더, 디코더에서 발생하는 지연은 수학식 2와 같이 계산된다. Tenc 는 단위 BCH 인코더의 지연 시간, Tdec는 단위 BCH 디코더의 지연 시간을 나타낸다. Tm-bits 는 m 비트가 입력되는데 걸리는 시간을 의미한다.
도 4는 본 개시의 일 실시 예에 따른, 개별 열에 대한 BCH 동작을 도시한 도면이다.
도 4에 도시한 바와 같이, 외부 인코더에서 m번 인코더가 동작한 후 인터리버를 동작시키는 것이 아니라 m/2 의 인코딩 후 인터리버가 동작하게 된다. 여기서, 2분주는 일 실시 예이고, 분주가 높아질 수록 지연시간은 감소하는 반면 오버헤드는 증가한다.
인터리버에서 k x m/2 행렬을 m/2 x k 행렬로 전치한 후 2개의 행을 메시지로 내부 인코더를 동작시킨다.
도 4를 참조하여, 각 열에 대한 BCH 동작을 설명한다.
그림과 같이 P0(Parity #0) 는 열 번호 #0, #1 을 메시지로 하며, P1(Parity #1) 는 열 번호 #1, #2 을 메시지로 한다. Pm(Parity #m) 는 열 번호 #m, #0 을 메시지로 동작한다. 이와 같이 인접 코딩간 1개의 열을 공유함으로써 임의의 메시지 mk 는 3번 인코딩 됨으로써 오류 정정 가능성을 높이는 효과를 갖는다.
여기서, 3번 인코딩은 외부 인코더에서 1회, 내부 인코더에서 2회 인코딩하는 것을 의미한다.
도 5는 본 개시의 일 실시 예에 따른, 연쇄형 BCH를 이용하여 디코딩을 수행할 때, 에러 패턴을 도시한 도면이다. 도 5는 도 5(a)와 도 5(b)를 포함한다.
도 5는 연쇄형 BCH를 이용하여 디코딩을 수행할 때, 발생할 수 있는 에러 패턴을 나타내며, 복구 가능 비트 2인 경우를 예시하였다.
도 5(a)에 도시한 바와 같이, 열과 행에 모두 3개의 에러가 발생한 경우 해당 열과 행은 반복 디코딩을 수행하여도 복구할 수 없다.
도 5(b)에 도시한 바와 같이, 제안하는 구조에 동일 에러가 발생하는 경우를 예시하였다. ①에서 2개의 에러 비트는 복구 가능하다. 복구 가능 비트를 기초로 에러 비트를 복구한다.
②에서와 같이, 이후 순차적으로 열에 대한 디코딩을 수행하면 기존 구조에서는 복구할 수 없었던 에러 패턴이 복구됨을 알 수 있다.
수학식 3은 제안하는 구조의 오버 헤드를 나타낸다. 기존의 구조와 대비하여 만큼 오버헤드가 증가한 것을 볼 수 있다.
수학식 4는 제안하는 구조의 지연 값을 나타낸다. 수학식 2와 비교하여 데이터 입력을 기다리는 시간 Tm-bits x m + Tinterleave 만큼의 지연이 감소하는 것을 확인할 수 있다.
도 6은 본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 방법의 순서도를 도시한 도면이다. 본 발명은 저지연 연쇄형 FEC 장치(100)에 의하여 수행된다.
외부 인코더가 입력되는 메시지 비트 m 을 포함하는 m x m 데이터 행렬에 대하여 m/n 비트로 인코딩한다(S110).
인터리버가 인코딩된 상기 데이터 행렬을 전치한다(S120).
내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩한다(S130).
내부 디코더가 상기 데이터 행렬을 디코딩한다(S140).
디인터리버가 상기 데이터 행렬을 전치한다(S150).
외부 디코더가 상기 데이터 행렬을 디코딩한다(S160).
도 7은 본 개시의 일 실시 예에 따른, 저지연 연쇄형 FEC 장치의 구성도를 도시한 도면이다.
도 7을 참조하면, 저지연 연쇄형 FEC 장치는 디바이스(1600)를 포함한다. 디바이스(1600)는 메모리(1602), 프로세서(1603), 송수신부(1604) 및 주변 장치(1601)를 포함할 수 있다. 또한, 일 예로, 디바이스(1600)는 다른 구성을 더 포함할 수 있으며, 상술한 실시 예로 한정되지 않는다. 이때, 일 예로, 디바이스는 상술한 저지연 연쇄형 FEC 장치에 기초하여 동작하는 장치일 수 있다.
보다 상세하게는, 도 16의 디바이스(1600)는 저지연 연쇄형 FEC 장치와 예시적인 하드웨어/소프트웨어 아키텍처일 수 있다. 이때, 일 예로, 메모리(1602)는 비이동식 메모리 또는 이동식 메모리일 수 있다. 또한, 일 예로, 주변 장치(1601)는 디스플레이, GPS 또는 다른 주변기기들을 포함할 수 있으며, 상술한 실시예로 한정되지 않는다.
또한, 일 예로, 상술한 디바이스(1600)는 상기 송수신부(1604)와 같이 통신 회로를 포함할 수 있으며, 이에 기초하여 외부 디바이스와 통신을 수행할 수 있다.
또한, 일 예로, 프로세서(1603)는 범용 프로세서, DSP(digital signal processor), DSP 코어, 제어기, 마이크로제어기, ASIC들(Application Specific Integrated Circuits), FPGA(Field Programmable Gate Array) 회로들, 임의의 다른 유형의 IC(integrated circuit) 및 상태 머신과 관련되는 하나 이상의 마이크로프로세서 중 적어도 하나 이상일 수 있다. 즉, 상술한 디바이스(1600)를 제어하기 위한 제어 역할을 수행하는 하드웨어적/소프트웨어적 구성일 수 있다.
이때, 프로세서(1603)는 저지연 연쇄형 FEC 장치의 다양한 필수 기능들을 수행하기 위해 메모리(1602)에 저장된 컴퓨터 실행가능한 명령어들을 실행할 수 있다. 일 예로, 프로세서(1603)는 신호 코딩, 데이터 처리, 전력 제어, 입출력 처리 및 통신 동작 중 적어도 어느 하나를 제어할 수 있다. 또한, 프로세서(1603)는 물리 계층, MAC 계층, 어플리케이션 계층들을 제어할 수 있다. 또한, 일 예로, 프로세서(1603)는 액세스 계층 및/또는 어플리케이션 계층 등에서 인증 및 보안 절차를 수행할 수 있으며, 상술한 실시예로 한정되지 않는다.
일 예로, 프로세서(1603)는 송수신부(1604)를 통해 다른 장치들과 통신을 수행할 수 있다. 일 예로, 프로세서(1603)는 컴퓨터 실행가능한 명령어들의 실행을 통해 저지연 연쇄형 FEC 장치가 네트워크를 통해 외부 장치들과 통신을 수행하게 제어할 수 있다. 즉, 본 발명에서 수행되는 통신이 제어될 수 있다. 일 예로, 송수신부(1604)는 안테나를 통해 RF 신호를 전송할 수 있으며, 다양한 통신망에 기초하여 신호를 전송할 수 있다.
또한, 일 예로, 안테나 기술로서 MIMO 기술, 빔포밍 등이 적용될 수 있으며, 상술한 실시예로 한정되지 않는다. 또한, 송수신부(1604)를 통해 송수신한 신호는 변조 및 복조되어 프로세서(1603)에 의해 제어될 수 있으며, 상술한 실시 예로 한정되지 않는다.
본 개시의 다양한 실시 예는 모든 가능한 조합을 나열한 것이 아니고 본 개시의 대표적인 양상을 설명하기 위한 것이며, 다양한 실시 예에서 설명하는 사항들은 독립적으로 적용되거나 또는 둘 이상의 조합으로 적용될 수도 있다.
또한, 본 개시의 다양한 실시 예는 하드웨어, 펌웨어(firmware), 소프트웨어, 또는 그들의 결합 등에 의해 구현될 수 있다. 하드웨어에 의한 구현의 경우, 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 범용 프로세서(general processor), 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다. 예를 들어, 종단 혹은 에지에서 사용될 수 있는 비 일시적 컴퓨터 판독가능한 매체에 저장된 프로그램의 형식이나, 에지 혹은 클라우드에서 사용될 수 있는 비 일시적 컴퓨터 판독 가능한 매체에 저장된 프로그램의 형식으로도 구현될 수 있음은 자명하다. 또한, 다양한 하드웨어 및 소프트웨어의 결합으로도 구현될 수 있다.
본 개시의 범위는 다양한 실시 예의 방법에 따른 동작이 장치 또는 컴퓨터 상에서 실행되도록 하는 소프트웨어 또는 머신-실행 가능한 명령들(예를 들어, 운영체제, 애플리케이션, 펌웨어(firmware), 프로그램 등), 및 이러한 소프트웨어 또는 명령 등이 저장되어 장치 또는 컴퓨터 상에서 실행 가능한 비-일시적 컴퓨터-판독가능 매체(non-transitory computer-readable medium)를 포함한다.
이상에서 설명한 본 개시는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로, 본 개시의 범위는 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (20)

  1. 저지연 연쇄형 FEC 방법에서,
    외부 인코더가 입력되는 메시지 비트 m 을 포함하는 m x m 데이터 행렬에 대하여 m/n 비트로 인코딩하는 단계;
    인터리버가 인코딩된 상기 데이터 행렬을 전치하는 단계;
    내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계;
    내부 디코더가 상기 데이터 행렬을 디코딩하는 단계;
    디인터리버가 상기 데이터 행렬을 전치하는 단계; 및
    외부 디코더가 상기 데이터 행렬을 디코딩하는 단계를 포함하는,
    저지연 연쇄형 FEC 방법.
  2. 제 1 항에 있어서,
    상기 인터리버가 인코딩된 상기 데이터 행렬을 전치하는 단계는
    상기 인코리딩된 상기 데이터 행렬에서 k x m/n 행렬을 m/n x k 행렬로 전치하는 단계를 더 포함하는,
    저지연 연쇄형 FEC 방법.
  3. 제 2 항에 있어서,
    상기 n 이 증가함에 따라 지연 시간은 감소하는,
    저지연 연쇄형 FEC 방법.
  4. 제 2 항에 있어서,
    상기 n 이 증가함에 따라 오버헤드는 증가하는,
    저지연 연쇄형 FEC 방법.
  5. 제 1 항에 있어서,
    상기 메시지 비트 m 에 대하여 p 비트의 패러티를 생성하여 k = m + p 로 구성되는,
    저지연 연쇄형 FEC 방법.
  6. 제 1 항에 있어서,
    상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계는,
    상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 두 개의 행을 메시지로 인코딩하는 단계를 더 포함하는,
    저지연 연쇄형 FEC 방법.
  7. 제 1 항에 있어서,
    에러 비트와 복구 가능 비트는 서로 인접하여 배치되는,
    저지연 연쇄형 FEC 방법.
  8. 제 7 항에 있어서,
    상기 복구 가능 비트를 기초로 상기 에러 비트를 복구하는 단계를 더 포함하는,
    저지연 연쇄형 FEC 방법.
  9. 제 1 항에 있어서,
    상기 내부 디코더가 상기 데이터 행렬을 디코딩하는 단계는
    순차적으로 상기 데이터 행렬의 열을 디코딩하는 단계를 더 포함하는,
    저지연 연쇄형 FEC 방법.
  10. 제 1 항에 있어서,
    상기 내부 인코더가 전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 단계는
    임의의 메시지 비트에 대하여 두 번의 인코딩을 실행하는 단계를 더 포함하는,
    저지연 연쇄형 FEC 방법.
  11. 저지연 연쇄형 FEC 장치에서,
    입력되는 m x m 데이터 행렬에 대하여 m/n 비트 인코딩하는 외부 인코더;
    인터리버가 인코딩된 상기 데이터 행렬을 전치하는 인터리버;
    상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 내부 인코더;
    인코딩된 상기 데이터 행렬을 디코딩하는 내부 디코더;
    디코딩된 상기 데이터 행렬을 전치하는 디인터리버; 및
    전치된 상기 데이터 행렬을 디코딩하는 외부 디코더를 포함하는,
    저지연 연쇄형 FEC 장치.
  12. 제 11 항에 있어서,
    상기 인터리버는
    상기 인코리딩된 상기 데이터 행렬에서 k x m/n 행렬을 m/n x k 행렬로 전치하는,
    저지연 연쇄형 FEC 장치.
  13. 제 12 항에 있어서,
    상기 n 이 증가함에 따라 지연 시간은 감소하는,
    저지연 연쇄형 FEC 장치.
  14. 제 12 항에 있어서,
    상기 n 이 증가함에 따라 오버헤드는 증가하는,
    저지연 연쇄형 FEC 장치.
  15. 제 11 항에 있어서,
    상기 메시지 비트 m 에 대하여 p 비트의 패러티를 생성하여 k = m + p 로 구성되는,
    저지연 연쇄형 FEC 장치.
  16. 제 11 항에 있어서,
    상기 내부 인코더는
    전치된 상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하는 두 개의 행을 메시지로 인코딩하는,
    저지연 연쇄형 FEC 장치.
  17. 제 11 항에 있어서,
    에러 비트와 복구 가능 비트는 서로 인접하여 배치되는,
    저지연 연쇄형 FEC 장치.
  18. 제 17 항에 있어서,
    상기 내부 디코더는,
    상기 복구 가능 비트를 기초로 상기 에러 비트를 복구하는,
    저지연 연쇄형 FEC 장치.
  19. 제 11 항에 있어서,
    상기 내부 디코더는
    순차적으로 상기 데이터 행렬의 열을 디코딩하는,
    저지연 연쇄형 FEC 장치.
  20. 저지연 연쇄형 FEC 장치에서,
    외부 장치와 데이터를 송수신하는 송수신부;
    상기 송수신부를 통하여 입력되는 m x m 데이터 행렬에 대하여 m/n 비트 인코딩하고,
    인코딩된 상기 데이터 행렬을 전치하고,
    상기 데이터 행렬을 인접 코딩간 한 개의 열을 공유하여 인코딩하고,
    인코딩된 상기 데이터 행렬을 디코딩하고,
    디코딩된 상기 데이터 행렬을 전치하고,
    전치된 상기 데이터 행렬을 디코딩하는 프로세서를 포함하는,
    저지연 연쇄형 FEC 장치.
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