KR20230131762A

KR20230131762A - 오디오 시스템, d급 구동 회로, 및 그 제어 방법

Info

Publication number: KR20230131762A
Application number: KR1020220173641A
Authority: KR
Inventors: 피터 제이. 홀츠만
Original assignee: 누보톤 테크놀로지 코포레이션
Priority date: 2022-03-07
Filing date: 2022-12-13
Publication date: 2023-09-14
Also published as: CN116781022A; US11990870B2; US20230283235A1; TW202337130A; TWI816426B

Abstract

입력 적분기 스테이지, 스위칭 변조기, 및 출력 구동기 스테이지를 포함하는 피드백 루프를 포함하는 D급 구동 회로. 피드백 저항은 출력 구동기 스테이지의 출력단 및 입력 적분기 스테이지의 입력 노드에 연결되어, 피드백 전류를 제공한다. D급 구동 회로는 보상 회로를 더 포함하며, 상기 보상 회로는 입력 적분기 스테이지의 출력 노드에 보상 전류를 제공함으로써 피드백 루프의 슬루율 제한을 경감하되, 상기 보상 전류의 크기는 피드백 전류의 크기에 따른다.

Description

오디오 시스템, D급 구동 회로, 및 그 제어 방법{AUDIO SYSTEM, CLASS-D DRIVER CIRCUIT AND CONTROL METHOD THEREOF}

본 발명은 오디오 시스템의 전자 회로 분야에 관한 것으로서, 특히, 본 발명은 오디오에 적용하기 위한 고효율 스위칭 구동기에 관한 것이다. 본 발명의 실시예는 고효율 스위칭 출력 전환 회로(efficient switched power conversion circuits) 등의 기타 회로에도 적용 가능하다.

D급(class-D) 증폭기는 스위칭 증폭기라고도 하는 전자 증폭기로서, 트랜지스터가 2원 스위칭 소자로서 작용하여 완전 폐쇄 또는 완전 개방에 사용된다. D급 중폭기는 rail-to-rail 출력 스위칭을 채택하며, 이상적인 조건에서 그 출력 트랜지스터는 거의 대부분 영전류 또는 영전압을 적재한다. 따라서, D급 증폭기의 전력 소모는 최소이며, 매우 좁은 공률 수준의 범위 내에서 높은 효율을 제공한다. D급 증폭기의 높은 효율은 휴대폰에서 평면 TV 및 홈시어터 수신기에 이르기까지 각종 오디오 어플리케이션을 사용하는 경우에 매우 유리하다. D급 오디오 공률 증폭기는 AB급 오디오 공률 증폭기보다 효율이 높다. 더 높은 효율로 인해 D급 증폭기는 작은 전원만 필요하고 방열기는 불필요하므로, 전반적인 시스템 원가, 크기 및 중량을 현저하게 줄이게 된다.

D급 오디오 공률 증폭기는 오디오 신호를 오디오 입력 신호가 전환되어 출력된 고주파 펄스로 전환할 수 있다. 이러한 D급 증폭기들은 펄스 폭 변조기(PWM)를 사용하여 오디오 신호 크기에 따라 변화하는 연속 폭의 조절 펄스(conditioning pulse)를 생성한다. 가변 폭 펄스는 고정 주파수에서 공률 출력 트랜지스터를 전환하는 데 사용된다. 기타의 D급 증폭기는 기타 유형의 펄스 변조기에 따라 다를 수 있다. 기타 D급 증폭기는 기타 유형의 펄스 변조기를 사용할 수 있다. 이하, 펄스 폭 변조기를 중심으로 설명한다. 다만, 해당 분야에 속하는 통상의 지식을 가진 자에게 D급 증폭기가 기타 유형의 변조기로 구성될 수 있다는 것은 공지된 사실이다.

도 1a는 종래의 D급 증폭기를 설명하는 단순화된 개략도이다. 도 1a에 도시된 바와 같이, D급 증폭기(100)는 차동 증폭기이다. 입력 신호(INP 및 INM. 예컨대, 차동 입력 오디오 신호)는 비교기(101 및 102)에 입력되고, 입력 신호(INP 및 INM)는 발진기(103)에 의해 생성된 삼각파(VREF)와 비교되어, PWM 신호(106 및 107)를 생성한다. PWM 신호(106, 107)는 트랜지스터(M1, M2, M3 및 M4)의 게이트에 연결된다. D급 증폭기의 출력 신호(OUTM 및 OUTP)는 각각 출력 단자에 제공된다. 도 1A에 도시된 바와 같이, 출력 신호(OUTM 및 OUTP)는 스피커 부하(110)에 연결되며, 스피커 부하(110)는 인덕터(L1) 및 저항(R1)으로 표시된다.

도 1b는 도 1a의 D급 증폭기에서의 신호 변조를 나타내는 파형도이다. 도 1b에 도시된 바와 같이, 도 1a에 설명된 2개의 비교기는 차동 입력 신호를, 예컨대 입력 신호(INM 및 INP)를, 삼각 기준 파형과 비교한다. 비교기의 출력 신호는 고정 주파수 펄스 신호이며, 펄스 폭은 입력 신호에 정비례한다. 2개의 PWM 신호는 도 1B에 도시된 바와 같은 출력 신호(OUTP 및 OUTM)에 해당한다.

통상적으로 스위칭 구동기 또는 D급 구동기는 노이즈 감소 및 안정성 향상을 위한 피드백 루프를 포함한다. 하기에는 이러한 D급 증폭기는 고주파 스위칭 애플리케이션의 슬루율 측면에 있어 한계가 존재하기도 하는 것을 상세하게 설명한다.

본 발명의 발명자는 피드백 루프를 갖는 D급 증폭기가 일반적으로 필터를 포함하며, 필터의 제1 스테이지가 일반적으로 구동 스테이지로부터의 피드백 신호를 수신하기 위한 적분기이라는 사실을 관찰했다. 높은 스위칭 속도에서 작동하기 위해서 적분기는 고속 안정화 시간 요건을 충족해야 하지만, 고속 적분기의 설계가 복잡해질 수 있다. 본 발명의 실시예는 적분기의 출력단에서 보상 전류를 제공함으로써, 종래 스위칭 구동기의 제1 적분기가 슬루율 제한을 갖는 문제를 해결하고, 적분기의 설계를 변경하지 않더라도 높은 슬루율을 제공할 수 있다.

본 발명의 실시예는 적분기의 출력단에서 보상 전류를 제공함으로써, 종래 스위칭 구동기의 제1 적분기가 슬루율 제한을 갖는 문제를 해결하고, 적분기의 설계를 변경하지 않더라도 높은 슬루율을 제공할 수 있다.

본 발명의 일 실시예에 따르면, D급 구동 회로는 입력단; 출력단; 증폭기를 구비한 입력 적분기 스테이지로서, 상기 증폭기는 입력 노드 및 출력 노드를 구비하고, 상기 입력 노드는 입력 저항을 통해 상기 입력단에 연결되어 입력 신호를 수신하는 입력 적분기 스테이지; 피드백 저항 및 적분 커패시터를 통해 상기 입력 노드를 상기 출력단에 연결하여 피드백 전류를 수신하되, 상기 적분 커패시터는 상기 증폭기의 상기 입력 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 적분기는 필터링된 입력 신호를 상기 출력 노드에서 생성하도록 구성되는 피드백 경로; 상기 입력 적분기 스테이지에 연결되며, 상기 입력 적분기 스테이지로부터 상기 필터링된 입력 신호를 수신하고 제어 신호를 생성하도록 구성된 스위칭 변조 스테이지; 스위칭 변조 스테이지에 연결되어, 출력 트랜지스터를 구동하기 위한 상기 제어 신호를 수신하고 상기 출력단에서 출력 신호를 제공하는 출력 구동 스테이지; 및 인버터 및 스위칭 저항을 포함하는 보상 회로로서, 상기 스위칭 저항은 상기 D급 구동 회로의 상기 출력단 및 상기 입력 적분기 스테이지의 상기 출력 노드 사이에 연결되며, 상기 보상 회로는 보상 전류를 제공하는 데 사용되고, 상기 보상 전류의 크기는 상기 피드백 전류의 크기와 정합되는 보상 회로를 포함한다.

상기 D급 구동 회로의 일 실시예에 있어, 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 보상 회로에서 상기 인버터의 전원 전압이고, Rsw는 스위칭 저항의 저항값이다; 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 D급 구동 회로의 전원 전압이고, Rfb는 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이다; 전류 값이 +Vdd/Rfb인 피드백 전류는 전류 값이 -Vref/Rsw 또는 -Vdd/Rfb인 보상 전류와 상호 관련되고; 전류 값이 -Vdd/Rfb인 피드백 전류는 전류 값이 +Vref/Rsw 또는 +Vdd/Rfb인 보상 전류와 상호 관련된다.

일 실시예에 따르면, D급 구동 회로가 미리 설정된 슬루율보다 높은 속도로 작동하는 경우, 보상 회로는 총 고조파 왜곡(THD)을 낮추는 데 사용된다.

일 실시예에 따르면, 스위칭 변조 스테이지에는 D급 펄스 폭 변조(PWM) 변조 스테이지가 포함된다.

일 실시예에 따르면, 스위칭 변조 스테이지에는 D급 펄스 주파수 변조(PFM) 변조 스테이지가 포함된다.

본 발명의 일 실시예에 따르면, D급 구동 회로는, 입력 적분기 스테이지, 스위칭 변조기 및 출력 구동 스테이지를 포함하며, 피드백 저항이 상기 출력 구동 스테이지의 출력단 및 상기 입력 적분기 스테이지의 입력 노드를 연결하여 피드백 전류를 제공하는 피드백 루프; 및 상기 피드백 루프의 슬루율 제한을 줄이기 위해 상기 입력 적분기 스테이지의 출력 노드에 보상 전류를 제공하되, 상기 보상 전류의 크기는 상기 피드백 전류의 크기에 따르는 보상 회로를 포함한다.

일 실시예에 따르면, 입력 적분기 스테이지는 상기 입력 적분기 스테이지의 상기 입력 노드 및 상기 출력 노드 사이에 연결된 적분 커패시터를 더 포함한다.

일 실시예에 따르면, D급 구동 회로는 단일 종단 구동 회로이다. 다른 실시예에서, D급 구동 회로는 차동 구동 회로이다.

일 실시예에 따르면, D급 구동 회로는 차동 D급 구동 회로이며, 차동 입력 신호를 수신하기 위한 차동 입력단, 부하 장치에 연결된 차동 출력 신호를 제공하기 위한 차동 출력단, 차동 입력 적분기 스테이지, 차동 PWM 변조 스테이지 및 차동 출력 구동 스테이지를 포함한다.

상기 차동 D급 구동 회로의 일 실시예에서, 피드백 루프는 제1 피드백 전류 및 제2 피드백 전류를 각각 제공하기 위한 제1 피드백 루프 및 제2 피드백 루프를 포함한다. 한편, 보상 회로는 제1 보상 회로 및 제2 보상 회로를 포함하고, 제1 보상 회로 및 제2 보상 회로는 차동 입력 적분기 스테이지의 차동 출력 노드에 제1 보상 전류 및 제2 보상 전류를 제공하는 데 사용된다.

일 실시예에 따르면, 오디오 시스템은 전술한 D급 구동 회로 및 스피커를 포함하며, 스피커는 D급 구동 회로에 연결되어 출력 구동 스테이지로부터 출력 신호를 수신한다.

본 발명의 일 실시예에 따르면, D급 구동 회로를 제공하는 단계로서, 상기 D급 구동 회로는 피드백 루프를 포함하며, 상기 피드백 루프는 입력 적분기 스테이지, 스위칭 변조기 및 출력 구동기를 포함하며, 피드백 저항이 상기 출력 구동기의 출력단을 상기 입력 적분기 스테이지의 입력 노드와 연결하여 피드백 전류를 제공하는 단계; 상기 입력 적분기 스테이지의 출력 노드에 보상 전류를 공급하여 상기 피드백 루프의 슬루율 제한을 감소시키되, 상기 보상 전류의 크기는 상기 피드백 전류의 크기에 따르는 단계를 포함하는 방법을 제공한다.

상기 방법의 일 실시예에 따르면, 인버터 및 스위칭 저항을 제공하는 단계로서, 상기 스위칭 저항은 상기 출력 드라이버의 출력단을 상기 입력 적분기 스테이지의 출력 노드와 연결하는 단계를 더 포함한다.

상기 방법의 일 실시예에 따르면, 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 보상 회로에서 상기 인버터의 전원 전압이고, Rsw는 스위칭 저항의 저항값이다; 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 D급 구동 회로의 전원 전압이고, Rfb는 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이다; 전류 값이 +Vdd/Rfb인 피드백 전류는 전류 값이 -Vref/Rsw 또는 -Vdd/Rfb인 보상 전류와 상호 관련되고; 전류 값이 -Vdd/Rfb인 피드백 전류는 전류 값이 +Vref/Rsw 또는 +Vdd/Rfb인 보상 전류와 상호 관련된다.

상기 방법의 일 실시예에 따르면, D급 구동 회로가 미리 설정된 슬루율보다 높은 속도로 작동하는 경우, 보상 전류는 총 고조파 왜곡(THD)을 낮추는 데 사용된다.

상기 방법의 일 실시예에 따르면, D급 PWM 변조 스테이지를 사용하는 단계를 더 포함한다.

상기 방법의 일 실시예에 따르면, D급 PFM 변조 스테이지를 사용하는 단계를 더 포함한다.

상기 방법의 일 실시예에 따르면, 입력 적분기 스테이지는 적분 커패시터를 더 포함하며, 상기 적분 커패시터는 상기 입력 적분기 스테이지의 상기 입력 노드와 상기 출력 노드 사이에 연결된다.

도 1a는 종래의 D급 증폭기를 설명하는 단순화된 개략도이다.
도 1b는 도 1a의 종래의 D급 증폭기에서의 신호 변조를 나타내는 파형도이다.
도 2는 피드백 루프를 갖는 종래의 D급 증폭기를 설명하는 단순화된 개략도이다.
도 3은 본 발명의 일 실시예에 따른 적분 증폭기를 예시적으로 설명하는 단순화된 개략도이다.
도 4는 본 발명의 일 실시예에 따른 피드백 루프 및 보상 회로를 구비한 D급 구동 회로를 예시적으로 설명하는 단순화된 개략도이다.
도 5는 본 발명의 일 실시예에 따른 피드백 루프 및 보상 회로를 구비한 D급 구동 회로를 예시적으로 설명하는 단순화된 개략도이다.
도 6은 상기 보상 회로가 없는 종래의 D급 구동 회로의 시뮬레이션된 순간 응답 파형의 파형도이다.
도 7은 본 발명의 일 실시예에 따른 보상 회로를 구비한 D급 구동 회로의 시뮬레이션된 순간 응답 파형을 나타내는 파형도이다.
도 8은 총 고조파 왜곡(THD)의 공률에 대한 그래프로서, 본 발명의 실시예의 보상 회로가 제공하는 성능 개선을 예시한다.
도 9는 본 발명의 일 실시예의 방법을 설명하는 단순화된 흐름도이다.

종래의 D급 증폭기, 예컨대 도 1a에 도시된 D급 증폭기는 회로 소자 및 다운스트림 소자의 왜곡 및 노이즈에 쉽게 영향을 받는다. 또한, 다운스트림 스위칭 스테이지를 바이어싱하는 전원 전압의 노이즈, 리플 및 변화는 출력 신호에 오류를 유발할 수도 있다. 따라서, 이러한 다양한 비이상적인 반응을 보상하도록 피드백 제어가 사용될 수 있다.

도 2는 피드백 루프를 갖는 종래의 D급 증폭기를 설명하는 단순화된 개략도이다. 도 2에 도시된 바와 같이, D급 구동 회로(200)는 차동 입력 적분기 스테이지(210), 선택적 변조 적분기 스테이지(220), PWM 변조 스테이지(230), 및 출력 구동 스테이지(240)를 구비한다. D급 구동 회로(200)는 차동 증폭기를 예로 들어 설명한다. 도 2에 도시된 바와 같이, 출력 신호(OUTM 및 OUTP)는 스피커 부하(270)에 연결되고, 스피커 부하(270)는 인덕터(L1) 및 저항(R1)으로 표시된다.

도 2에 도시된 바와 같이, D급 구동 회로(200)는 입력단(TINP 및 TINM) 및 출력단(TOUTP 및 TOUTM)을 더 포함한다. 입력 적분기 스테이지(210)는 입력 노드(212-1 및 212-2) 및 출력 노드(213-1 및 213-2)를 구비한 증폭기(211)를 포함하며, 입력 노드(212-1 및 212-2)는 입력 저항(Rin)을 통해 입력단(TINP 및 TINM)에 연결되어 입력 신호(INP 및 INM)를 수신한다. 피드백 경로(206-1 및 206-2)는 피드백 저항(Rfb)을 통해 입력 노드(212-1 및 212-2)를 출력단(TOUTP 및 TOUTM)에 연결하여, 피드백 신호(215-1 및 215-2)를 수신한다. 입력 적분기 스테이지(210)는 필터링된 입력 신호(217-1 및 217-2)를 출력 노드(213-1 및 213-2)에서 생성하는데 사용된다.

D급 구동 회로(200)에서, D급 펄스 폭 변조(PWM) 변조 스테이지(230)는 입력 적분기 스테이지(210)에 연결되어, 필터링된 입력 신호(217-1 및 217-2)를 입력 적분기 스테이지(210)로부터 수신하고, PWM 신호(233-1 및 233-2)를 생성한다. 출력 구동 스테이지(240)는 D급 PWM 변조 스테이지(230)에 연결되어, 금속 산화물 반도체(CMOS) 출력 트랜지스터를 구동하기 위한 PWM 신호(233-1 및 233-2)를 수신하고, 출력단(TOUTM 및 TOUTP)에 출력신호(OUTM 및 OUTP)를 제공한다.

차동 입력 적분기 스테이지(210)는 입력 저항(Rin)을 통해 입력 신호(INP 및 INM)를 수신하고, 피드백 저항(Rfb)을 통해 출력 신호(OUTM 및 OUTP)로부터의 피드백 신호를 수신한다. 출력 신호(OUTP 및 OUTM)는 전원 전압(Vdd 및 Vss) 사이에서 스위칭 속도가 신속하게 전환하므로, 증폭기(211) 및 적분 커패시터(Cint)의 출력을 통해 피드백 저항(Rfb)을 거쳐 신속한 스위칭 전류를 제공하여야 한다. 이는 증폭기 입력단에서 서로 동일한 전압을 유지시키고 출력단의 전압을 Vdd/2에 근접하게 유지시키기 위함이다. 증폭기는 피드백 루프의 일부이고 후속 스테이지는 한정된 신호 이득을 제공하므로, 증폭기(211)의 출력 신호는 작동 중에는 상대적으로 작으면서도 공통 모드 전압(Vdd/2)에 가깝게 유지된다. 변조기는 피드백 루프의 지배적인 극이 제1 스테이지 적분기에 의해 결정되도록 설계될 수 있으며, 시간 상수(tc)는 하기와 같다: .

뿐만 아니라, 후속 스테이지의 노이즈는 루프 이득에 의해 억제되기 때문에, 변조기 대역 내 출력 잡음은 현저하게 입력 증폭기 및 저항(Rfb 및 Rin)에 의해 결정된다. Rfb의 잡음 공률 기여는 하기와 같다: 4kTxRfb. 여기서 k는 볼츠만 상수(Boltzmann constant)이고, T는 온도이다. 변조기의 출력 노이즈를 줄이기 위해, Rfb의 값을 낮출 수 있다. 그러나, 동일한 시간 상수를 일정하게 유지하려면 적분 커패시터(Cint)의 커패시턴스 값을 증가시킬 필요가 있다. Rfb 값이 낮은 경우, 증폭기 출력단의 신속한 전류 전환이 더 커지게 되므로 더 높은 증폭기 직류(DC) 바이어스가 필요하다. 이러한 요건을 위해서는 더 큰 출력 장치가 필요하기 때문에 증폭기 밀러 커패시턴스 및 입력 스테이지의 설계에도 영향을 미치며, 이는 해당 분야에 있어 매우 바람직하지 않다. 따라서, 개선된 해결 방법이 필요한 실정이다.

도 3은 본 발명의 일 실시예에 따른 적분 증폭기를 예시적으로 설명하는 단순화된 개략도이다. 도 3에 도시된 바와 같이, 적분 증폭기(300)는 도 2의 D급 증폭기(200)에서의 증폭기(211)의 일 예일 수 있다. 차동 입력단(IN+ 및 IN-)은 전류원(Ib1)에 의해 바이어스된 차동 쌍 트랜지스터(Mp0 및 Mp1)에 연결된다. 트랜지스터(Mp0 및 Mp1)는 동일한 크기를 가진다. 따라서, 이들의 바이어스 전류는 (Ib1)/2이다. 트랜지스터(Mn0 및 Mn1)는 트랜지스터(Mp0 및 Mp1)와 함께 증폭기의 제1 스테이지의 일부에 해당한다. 트랜지스터(Mn0 및 Mn1)의 게이트는 공통 모드 피드백 회로(310)에 의해 바이어스된다. 이렇게 하면 출력단(OUT+ 및 OUT-) 상의 공통 모드 출력을 Vdd/2로 만들게 된다. 트랜지스터(Mn0 및 Mn1)는 동일한 크기를 가진다. 따라서 각 트랜지스터의 바이어스 전류는 (Ib1)/2이다. 제1 스테이지의 출력은 트랜지스터(Mn2 및 Mn3)의 게이트에 연결되며, 이는 증폭기의 제2 스테이지이다. 트랜지스터(Mn2 및 Mn3)는 모두 Ib2로 바이어스된다. 두 스테이지의 증폭기는 밀러 커패시턴스(Cm)를 포함함으로써, 피드백 루프에서 증폭기의 안정성을 유지한다.

도 2에 도시된 바와 같이, 변조기 출력이 전환되면 피드백 저항(Rfb)이 증분(delta) 전류(Vdd/Rfb)를 증폭기 입력 노드에 주입하게 된다. 입력 및 출력 전압이 일정하게 유지되어 변조기 루프에 오류가 발생하지 않도록 하는 점을 고려하여, 상기 전류는 전류원(Ib2) 및 트랜지스터(Mn2 및 Mn3)에 의해 제공된다. 출력 노드(OUT+)를 예로 들면, 전류는 트랜지스터(Mn2)의 게이트 전압의 변화를 야기하게 되는데, 하기와 같이 계산한다:

여기서 gm은 트랜스 컨덕턴스(transconductance)이다. 출력 전압은 일정하게 유지될 뿐만 아니라 Cm>>Cg인 것으로 간주되므로, 즉, 밀러 커패시턴스(Cm)는 게이트 소스 커패시턴스(Cg)보다 크고, 트랜지스터(Mn2)의 게이트 상의 커패시턴스는 밀러 커패시턴스(Cm)에 의해 결정된다. 최대 전류 진폭은 약 (Ib1)/2이다. 따라서, 진폭 중에 전류와 전압 간의 차이는 하기와 같은 관계를 갖는다:

즉, 피드백 저항(Rfb)이 작아지면 △t가 커지고, 이에 따라 증폭기의 안정화 시간이 길어져서, 변조기 루프의 오류가 커지게 된다. 상기와 같은 문제점은 gm 및/또는 Ib1을 증가시켜 보상할 수 있다. 하지만, 이는 바이어스 전류를 증가시키고 루프 안정성에도 영향을 미칠 수 있다(더 큰 이득의 영향 때문). 이에는 더 큰 커패시턴스(Cm)가 필요하기 때문에 이는 보상을 무효화한다.

본 발명의 일 실시예는, +/-Vdd/Rfb인 증폭기 입력의 델타 전류를 주입함으로써 주어진 증폭기의 설계를 변경하지 않고도 바람직한 해결 방법을 제공한다. 증폭기의 출력 노드에 반대 전류를 주입함으로써 이러한 전류가 더 이상 증폭기에 의해 공급될 필요가 없게 되며, 증폭기 피드백 제어 및 안정성 요건이 완화된다.

예컨대, 출력 신호(OUTM)가 0에서 Vdd로 전환되면, 입력 증폭기의 음의 입력단으로 유입되는 델타 전류는 전원 전압(Vdd)을 피드백 저항(Rfb)로 나눈 값에 해당한다(즉, Vdd/Rfb). 일 실시예에 따르면, 출력 신호(OUTM)를 스위칭 저항(Rsw)과 직렬 연결된 전압(Vref)을 갖는 전원의 인버터에 연결하고 -Vref/Rsw인 반대 델타 전류를 적분 증폭기의 출력단에 주입함으로써, 보상 전류를 인입시킨다. 이때, Vref/Rsw의 크기는 Vdd/Rfb의 크기와 기본적으로 동일하다. 일 실시예에 따르면, Vref는 Vdd와 같은 크기이며, 스위칭 저항(Rsw)의 크기는 피드백 저항(Rfb)의 크기와 동일하여, 두 전류가 동일한 절대 크기를 갖도록 한다. 하지만, 보상 네트워크는 상이한 Vref 및 Rfb 값을 탄력적으로 사용하여 동일한 목표를 달성할 수 있다.

도 4는 본 발명의 일 실시예에 따른 피드백 루프 및 보상 회로를 구비한 D급 구동 회로를 예시적으로 설명하는 단순화된 개략도이다. 도 4에 나타난 바와 같이, D급 구동 회로(400)는 차동 입력 신호(INP 및 INM)를 수신하기 위한 입력단(TINP 및 TINM)을 포함한다. D급 구동 회로의 차동 출력 신호(OUTM 및 OUTP)는 출력단(TOUTM 및 TOUTP)에 각각 제공된다. 도 4에 나타난 바와 같이, 출력 신호(OUTM 및 OUTP)는 부하 장치(470)에 연결된다. 도 4에 나타난 바와 같이, 부하 장치(470)는 스피커 부하에 해당하며, 인덕터(L1) 및 저항(R1)으로 표시된다. 도 4에 나타난 바와 같이, D급 구동 회로(400)는 차동 입력 적분기 스테이지(410), 선택적 변조 적분기 스테이지(420), 스위칭 변조 스테이지(430)(예컨대, PWM 변조 스테이지) 및 출력 구동 스테이지(440)를 구비한다. 선택적 변조 적분기 스테이지(420)는 하나 이상의 스테이지일 수 있으며, 변조기 루프의 순서에 따라 결정된다.

다른 실시예에서, D급 구동 회로는 단일 종단 회로일 수 있다. 그 입력단(TIN)은 입력 신호(IN)를 수신하고, 출력단(TOUT)은 출력 신호(OUT. 미도시)를 제공한다. 이하, 차동 구동 회로를 중심으로 설명한다. 단, 이들 설명은 단일 종단 회로에도 적용된다.

도 4에 나타난 바와 같이, D급 구동 회로(400)는 증폭기(411)를 갖는 입력 적분기 스테이지(410)를 포함하고, 증폭기(411)는 입력 노드(412-1 및 412-2)와 출력 노드(413-1 및 413-2)를 구비한다. 입력 노드(412-1 및 412-2)는 입력 저항(Rin)을 통해 입력단(TINP 및 TINM)에 연결되어, 입력 신호(INP 및 INM)를 각각 수신한다. D급 구동 회로(400)는 피드백 경로(406-1 및 406-2)를 더 포함한다. 이는 피드백 저항(Rfb. 414-1 및 414-2)을 통해 출력단(TOUTP 및 TOUTM)을 입력 노드(412-1 및 412-2)에 연결함으로써, 피드백 전류(415-1 및 415-2)를 제공한다. 입력 적분기 스테이지(410)는, 입력 적분기 스테이지(410)의 출력 노드(413-1 및 413-2)에서, 필터링된 입력 신호(417-1 및 417-2)를 생성하는 데 사용된다.

통상적으로, 피드백 경로는 필터 회로를 포함할 수 있고, 이를 통해 피드백 신호를 수신한다. 입력 적분기 스테이지(410)는 1차 저역 통과 필터의 형태로서, 증폭기(411. 예컨대, 연산 증폭기) 및 RC 회로를 포함하며, 이는 피드백 저항(Rfb)과 적분 커패시터(Cint)에 의해 형성된다. 구현예에 따르면, 입력 적분기 스테이지(410)는 선택적 필터 스테이지를 별도로 구비할 수 있다.

D급 구동 회로(400)는 스위칭 변조 스테이지(430)를 포함하며, 이는 입력 적분기 스테이지(410)에 연결되어, 필터링된 입력 신호(417-1 및 417-2)를 입력 적분기 스테이지(410)로부터 수신하고 차동 스위칭 구동 신호(433-1 및 433-2)를 생성하는 데 사용된다. 일 예에서, 스위칭 변조 스테이지(430)는 D급 PWM 변조 스테이지에 해당하며, 이는 입력 적분기 스테이지(410)에 연결되어, 필터링된 입력 신호(417-1 및 417-2)를 2-입력 적분기 스테이지(410)로부터 수신하고, 차동 스위칭 구동 신호(433-1 및 433-2)를 생성한다. D급 PWM 변조 단계의 예는 도 1에서 설명하고 있다. 이때, 차동 입력 신호(INP 및 INM)가 비교기(101 및 102)에 입력되고, 입력 신호(INP 및 INM)를 발진기(103)에서 생성된 삼각파(VREF)와 비교함으로써, PWM 신호(106 및 107)를 생성한다.

다른 예에서, 스위칭 변조 스테이지(430)는 펄스 주파수 변조(PFM) 스테이지 또는 다른 적절한 스위칭 변조 스테이지일 수 있다.

D급 구동 회로(400)는 출력 구동 스테이지(440)를 더 포함하며, 이는 스위칭 변조 스테이지(430)에 연결되어 차동 스위칭 구동 신호(433-1 및 433-2)를 수신함으로써 구동 출력 장치가 출력단(TOUTM 및 TOUTP)에서 출력 신호(OUTM 및 OUTP)를 제공한다. 출력 스테이지의 예는 도 1에 도시되어 있다. 도 1에 나타난 바와 같이, 금속 산화물 반도체(MOS) 출력 트랜지스터(M1, M2, M3 및 M4)는 CMOS 차동 출력 드라이버이며, 이를 통해 출력단(TOUTM 및 TOUTP)에서 출력 신호(OUTM 및 OUTP)를 제공한다.

도 4에 나타난 바와 같이, D급 구동 회로(400)는 보상 회로를 더 포함하며, 상기 보상 회로는 인버터, 및 D급 구동 회로의 출력단과 입력 적분기 스테이지의 출력 노드 사이에 결합된 스위칭 저항을 포함한다. 도 4에 나타난 바와 같이, 보상 회로(460-1)는 인버터(461-1) 및 스위칭 저항(Rsw. 462-1)을 포함하며, 이는 D급 구동 회로(400)의 출력단(TOUTM) 및 입력 적분기 스테이지(410)의 출력 노드(413-1) 사이에 연결된다. 마찬가지로, 보상 회로(460-2)는 인버터(461-2) 및 스위칭 저항(Rsw. 462-2)를 포함하며, 이는 D급 구동 회로(400)의 출력단(TOUTP) 및 입력 적분기 스테이지(410)의 출력 노드(413-2) 사이에 연결된다. 보상 회로(460-1)는 보상 전류(464-1)를 제공하도록 구성되며, 그 크기는 피드백 전류(415-1)와 동일하다. 마찬가지로, 보상 회로(460-2)는 보상 전류(464-2)를 제공하도록 구성되며, 그 크기는 피드백 전류(415-2)와 동일하다.

도 4의 D급 구동 회로(400)에서, 보상 전류(464-1 및 464-2)는 Vref/Rsw에 의해 결정되며, Vref는 보상 회로에서 인버터의 전원 전압이고, Rsw는 스위칭 저항(Rsw 및 462-1)의 저항값이다. 피드백 전류(415-1 및 415-2)는 Vdd/Rfb에 의해 결정되며, Vdd는 D급 구동 회로의 전원 전압이고, Rfb는 피드백 저항(414-1 및 414-2)의 저항값이다. 일 실시예에 따르면, 선택적으로, Vref 및 Rsw는 Vref/Rsw=Vdd/Rfb가 될 수 있다. 일 실시예에 따르면, 피드백 전류(+Vdd/Rfb)는 보상 전류(-Vref/Rsw 또는 -Vdd/Rfb)와 상호 관련된다. 피드백 전류(-Vdd/Rfb)는 보상 전류(+Vref/Rsw 또는 +Vdd/Rfb)와 상호 관련된다. 일 실시예에 따르면, D급 구동 회로(400)는 집적 회로(IC) 칩으로 구현될 수 있다. 이 경우, 스위칭 저항 및 피드백 저항은 IC 칩으로 집적된 저항으로 구현될 수 있다. 예컨대, 폴리실리콘 저항은 양호하게 제어된 정합 특성을 갖는 IC 칩에서 구현될 수 있다.

상술한 바와 같이, 스위칭 저항(Rsw)은 소스 전류를 제공하며, 더 높은 슬루율에서 작동하기 위해 증폭기를 개조할 필요가 없다. 일 실시예에 따르면, Vref/Rsw에 의해 확정된 보상 전류의 크기는 피드백 전류(Vdd/Rfb)의 크기에 매칭된다. 매칭 정밀도는 집적 공정에 의해 결정되며, 그 과정에서 제조 공차에 따라 제한을 받을 수 있다. 예컨대, 첨단 기술에서는 저항값을 약 1% 이내로 일치시킬 수 있다. 일 실시예에 따르면, D급 구동 회로의 전원 전압은 12V이고, Vref는 5V일 수 있다.

도 5는 본 발명의 일 실시예에 따른 피드백 루프 및 보상 회로를 구비한 D급 구동 회로를 예시적으로 설명하는 단순화된 개략도이다. 도 5에 도시된 바와 같이, D급 구동 회로(500)는 도 4의 D급 구동 회로(400)와 유사하며, D급 구동 회로(500)는 PWM 스위칭 변조 스테이지(430) 및 CMOS 출력 구동 스테이지(440)에서 상세한 구현예를 제공하였다. 입력 신호(INP 및 INM)는 비교기(432-1 및 432-2)로 입력된다. 비교기(432-1 및 432-2)에서, 입력 신호(INP 및 INM)는 발진기(431)에서 생성된 삼각파(VREF)와 비교됨으로써, 차동 스위칭 구동 신호(433-1 및 433-2)를 생성한다. 차동 스위칭 구동 신호(433-1 및 433-2)는 트랜지스터(M1, M2, M3 및 M4)의 게이트에 각각 연결된다. D급 증폭기의 차동 출력 신호(OUTM 및 OUTP)는 각각 출력단(TOUTM 및 TOUTP)에 제공된다.

도 4 및 5를 조합하여 전술한 보상 회로의 장점을 설명하기 위해, 도 4 및 5를 조합하여 설명한 보상 회로를 구비한 D급 구동 회로와 전술한 보상 회로를 구비하지 않은 종래의 D급 구동 회로를 비교함으로써 시뮬레이션 연구를 수행하였다. 도 6 및 7은 게이트 전압의 스위칭 파형을 도시하며, 도 8은 총 고조파 왜곡으로 측정한 성능 향상을 도시한다.

도 6은 보상이 없는 종래의 D급 구동 회로의 시뮬레이션된 순간 응답 파형의 파형도를 도시한다. 도 5의 D급 구동 회로는 도 2의 D급 구동 회로(200)와 유사하며, 도 3의 증폭기(300)와 유사한 적분 증폭기를 포함한다. 도 5에서, 세로축은 도 3에 도시된 증폭기(300)의 트랜지스터(Mn2 및 Mn3)의 게이트 전압(Vg2 및 Vg3)에 해당한다. 스위칭 조작 중에 작은 크기의 입력 신호는 약 300kHz이다. 즉, 게이트 전압은 대체로 0.85V와 1V 사이에서 진동하고, 위상차는 0.15V인 것을 알 수 있다. 한편, 각각의 주기에는 급격한 전압 전이(voltage transition)가 존재한다. 전압 진폭이 크고 전압 전이가 급격하면 성능이 저하될 수 있다. 예를 들어, 신호 노이즈와 총 고조파 왜곡(THD)을 사용하여 성능을 판단할 수 있다.

도 7은 본 발명의 실시예에 따른 보상 회로를 포함하는 D급 구동 회로의 시뮬레이션된 순간 응답 파형을 나타내는 파형도이다. 도 6의 D급 구동 회로는 도 4의 D급 구동 회로(400)와 유사하며, 도 3의 증폭기(300)와 유사한 적분 증폭기를 포함한다. 도 6에서, 세로축은 스위칭 동작 시의 증폭기(300)의 트랜지스터(Mn2 및 Mn3)의 게이트 전압(Vg2 및 Vg3)을 각각 나타낸다. 도 6에서 알 수 있듯이, 게이트 전압은 대체로 0.93V와 0.97V 사이에서 진동하고, 위상차는 0.04V이다. 도 5에서의 파형과 비교하면, 도 6에 도시된 결과는 전압 진폭이 약 3.5배 감소한 것을 나타낸다. 단, 게이트 전압의 경사율(ramp rate)도 덜 가파르다. 한편, 급격한 전압 전이는 가끔씩 경미하게 보일 뿐인데, 이는 증폭기 출력이 이상적인 목표에 더 근접하며 증폭기가 여전히 피드백 루프를 제어하고 있다는 것을 분명히 나타내고 있는 것이다.

도 8은 총 고조파 왜곡(THD)의 공률에 대한 그래프로서, 본 발명의 실시예의 보상 회로가 제공하는 성능 개선을 예시한다. 도 8에서 세로축은 총 고조파 왜곡에 해당하고, 가로축은 공률에 해당한다. 도 8에 도시된 바와 같이, 곡선(810)은 전술한 스위칭 저항 보상 회로를 구비하지 않은 D급 구동 회로의 THD와 공률의 비율을 도시하며, 곡선(820)은 전술한 스위칭 저항 보상 회로를 구비하는 D급 구동 회로의 THD와 공률의 비율을 도시한다. 상기 시뮬레이션은 6kHz 입력 톤(input tone)을 사용하여 수행되었다. 즉, 0.1와트 미만에서, 곡선(820)의 총 고조파 왜곡이 더 낮으며, 스위칭 저항의 보상 회로를 구비한 D급 구동 회로는 최대 10dB의 개선을 제공할 수 있음을 알 수 있다.

도 9는 본 발명의 일 실시예의 방법을 설명하는 단순화된 흐름도이다. 도 9에 도시된 바와 같이, 방법(900)은 하기의 단계를 포함한다. 단계 910은 피드백 루프를 구비한 D급 드라이브 회로를 제공하는 단계로서, 상기 피드백 루프는 입력 적분기 스테이지, 스위칭 변조기 및 출력 구동기를 포함하며, 피드백 저항이 출력 드라이버의 출력단과 입력단을 입력 적분기 스테이지의 노드에 연결함으로써 피드백 전류를 제공한다. D급 구동 회로의 예는 도 4 내지 8을 참조할 수 있다. 예컨대, 도 4에서 피드백 저항(Rfb)은 출력 구동 스테이지(440)의 출력단을 입력 적분기 스테이지(410)의 입력 노드(412-1)에 연결함으로써, 피드백 전류(415-1)를 제공한다. 단계 920는 피드백 루프의 슬루율 제한을 줄이기 위해 입력 적분기 스테이지의 출력 노드에 보상 전류를 제공하는 단계로서, 보상 전류의 크기는 피드백 전류의 크기에 따른다. 예컨대, 도 4에 나타난 바와 같이, 보상 전류(464-1)는 입력 적분기 스테이지(410)의 출력 노드(413-1)로 공급된다.

상기 방법의 일 실시예에 따르면, 보상 회로는 인버터 및 스위칭 저항을 포함하며, 스위칭 저항은 출력 드라이버의 출력단을 입력 적분기 스테이지의 출력 노드와 연결한다.

상기 방법의 일 실시예에 따르면, 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 보상 회로에서 인버터의 전원 전압이고, Rsw는 스위칭 저항의 저항값이다. 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 D급 구동 회로의 전원 전압이고, Rfb는 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이다. 피드백 전류(+Vdd/Rfb)는 보상 전류(-Vref/Rsw 또는 -Vdd/Rfb)와 상호 관련된다. 피드백 전류(Vdd/Rfb)는 보상 전류(+Vref/Rsw 또는 +Vdd/Rfb)와 상호 관련된다.

상기 방법의 일 실시예에 따르면, D급 구동 회로가 미리 설정된 슬루율보다 높은 속도로 작동하는 경우, 보상 회로는 총 고조파 왜곡(THD)을 감소시키는 데 사용된다.

상기 방법의 일 실시예에 따르면, 스위칭 변조 스테이지에는 D급 펄스 주파수 변조(PFM) 변조 스테이지가 포함된다.

상기 방법의 일 실시예에서, 스위칭 변조 스테이지는 D급 PFM 변조 스테이지를 포함한다.

상기 방법의 일 실시예에 따르면, 입력 적분기 스테이지는 입력 적분기 스테이지의 입력 노드와 출력 노드 사이에 연결되는 적분 커패시터를 더 포함한다.

상술한 실시예들은 오디오 구동 회로 소자 어셈블리를 이용하여 설명하였지만, 다양한 대체, 수정 및 변형이 가능하다. 예컨대, 도 4 및 5에 도시된 구동 회로는 차동 회로를 사용하여 설계할 수 있다. 그러나, 단일 종단 구동 회로는 해당 트랜지스터 및 신호 극성 조정을 구비한 유사한 회로 구조를 사용하여 구현될 수 있음은 물론이다. 한편, 상기 예에서 변조 디지털 펄스 신호는 펄스 폭 변조(PWM) 신호로써 설명하였지만, 당연히 PFM 신호 등 변조 디지털 펄스 신호의 기타 형식을 사용할 수도 있다.

100, 200: D급 증폭기
102, 101, 432-1, 432-2: 비교기
103, 431: 발진기
106, 107, 233-1, 233-2: PWM 신호
110, 270: 스피커 부하
200, 400, 500: D급 구동 회로
206-1, 206-2, 406-1, 406-2: 피드백 경로
210, 410: 입력 적분기 스테이지
211, 300, 411: 증폭기
212-1, 212-2, 412-1, 412-2: 입력 노드
213-1, 213-2, 413-1, 413-2, OUT+: 출력 노드
215-1, 215-2: 피드백 신호
217-1, 217-2, 417-1, 417-2: 필터링된 입력 신호
INP, INM, IN: 입력 신호
220: 변조 적분기 스테이지
230: PWM 변조 스테이지
240, 440: 출력 구동 스테이지
310: 공통 모드 피드백 회로
414-1, 414-2, Rfb: 피드백 저항
415-1, 415-2: 피드백 전류
420: 변조 적분기 스테이지
430: 스위칭 변조 스테이지
433-1, 433-2: 차동 스위칭 구동 신호
460-2, 460-1: 보상 회로
461-2, 461-1: 인버터
462-1, 462-2, Rsw: 스위칭 저항
464-1, 464-2: 보상 전류
470: 부하 장치
810, 820: 곡선
900: 방법
910, 920: 단계
Cint: 적분 커패시터
Cm: 밀러 커패시턴스
Ib1, Ib2: 전류 소스
IN+, IN-: 차동 입력단
L1: 인덕터
M1~M4, Mn0, Mn1, Mn2, Mn3, Mp0, Mp1: 트랜지스터
OUTM, OUTP, OUT: 출력 신호
Rfb, R1: 저항
Rin: 입력 저항
TIN, TINP, TINM: 입력단
TOUTM, TOUTP, OUT+, OUT-, TOUT: 출력단
Vdd: 전원 전압
Vg2, Vg3: 게이트 전압
VREF: 삼각파
Vref: 전압

Claims

입력단;
출력단;
입력 노드 및 출력 노드를 구비한 증폭기를 구비하며, 상기 입력 노드는 입력 저항을 통해 상기 입력단에 연결되어 입력 신호를 수신하는 입력 적분기 스테이지;
피드백 저항 및 적분 커패시터를 통해 상기 입력 노드를 상기 출력단에 연결하여 피드백 전류를 수신하되, 상기 적분 커패시터는 상기 증폭기의 상기 입력 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 적분기 스테이지는 필터링된 입력 신호를 상기 출력 노드에서 생성하도록 구성된 피드백 경로;
상기 입력 적분기 스테이지에 연결되며, 상기 입력 적분기 스테이지로부터 상기 필터링된 입력 신호를 수신하고 제어 신호를 생성하도록 구성된 스위칭 변조 스테이지;
상기 스위칭 변조 스테이지에 연결되어, 출력 트랜지스터를 구동하기 위한 상기 제어 신호를 수신하며, 상기 출력단에서 출력 신호를 제공하는 출력 구동 스테이지; 및
인버터 및 스위칭 저항을 포함하는 보상 회로로서, 상기 스위칭 저항은 상기 D급 구동 회로의 상기 출력단 및 상기 입력 적분기 스테이지의 상기 출력 노드 사이에 연결되고, 상기 보상 회로는 보상 전류를 제공하는 데 사용되며, 상기 보상 전류의 크기는 상기 피드백 전류의 크기와 정합되는 보상 회로를 포함하는, D급 구동 회로.
제1항에 있어서,
상기 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 상기 보상 회로에서 상기 인버터의 전원 전압이고, Rsw는 상기 스위칭 저항의 저항값이고;
상기 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 상기 D급 구동 회로의 전원 전압이고, Rfb는 상기 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이되;
전류 값이 +Vdd/Rfb인 상기 피드백 전류는 전류 값이 -Vref/Rsw 또는 -Vdd/Rfb인 상기 보상 전류와 상호 관련되고;
전류 값이 -Vdd/Rfb인 상기 피드백 전류는 전류 값이 +Vref/Rsw 또는 +Vdd/Rfb인 상기 보상 전류와 상호 관련되는, D급 구동 회로.
제1항에 있어서,
상기 스위칭 변조 스테이지는 D급 펄스 폭 변조(PWM) 변조 스테이지를 포함하는, D급 구동 회로.
제1항에 있어서,
상기 스위칭 변조 스테이지는 D급 펄스 주파수 변조(PFM) 변조 스테이지를 포함하는, D급 구동 회로.
입력 적분기 스테이지, 스위칭 변조기 및 출력 구동 스테이지를 포함하며, 피드백 저항이 상기 출력 구동 스테이지의 출력단 및 상기 입력 적분기 스테이지의 입력 노드를 연결하여 피드백 전류를 제공하는 피드백 루프; 및
상기 피드백 루프의 슬루율 제한을 줄이기 위해 상기 입력 적분기 스테이지의 출력 노드에 보상 전류를 제공하되, 상기 보상 전류의 크기는 상기 피드백 전류의 크기에 따르는 보상 회로를 포함하는, D급 구동 회로.
제5항에 있어서,
상기 보상 회로는 인버터 및 스위칭 저항을 포함하며, 상기 스위칭 저항은 상기 출력 구동 스테이지의 상기 출력단을 상기 입력 적분기 스테이지의 출력 노드와 연결하는, D급 구동 회로.
제6항에 있어서,
상기 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 상기 보상 회로에서 상기 인버터의 전원 전압이고, Rsw는 상기 스위칭 저항의 저항값이고;
상기 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 상기 D급 구동 회로의 전원 전압이고, Rfb는 상기 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이되;
전류 값이 +Vdd/Rfb인 상기 피드백 전류는 전류 값이 -Vref/Rsw 또는 -Vdd/Rfb인 상기 보상 전류와 상호 관련되고;
전류 값이 -Vdd/Rfb인 상기 피드백 전류는 전류 값이 +Vref/Rsw 또는 +Vdd/Rfb인 상기 보상 전류와 상호 관련되는, D급 구동 회로.
제5항에 있어서,
상기 입력 적분기 스테이지는 상기 입력 적분기 스테이지의 상기 입력 노드 및 상기 출력 노드 사이에 연결된 적분 커패시터를 더 포함하는, D급 구동 회로.
제5항에 있어서,
차동 구동 회로로서 작용하는, D급 구동 회로.
제5항에 있어서,
D급 PWM 변조 스테이지를 더 포함하는, D급 구동 회로.
제5항에 있어서,
차동 입력 신호를 수신하기 위한 차동 입력단;
부하 장치로 전송되는 차동 출력 신호를 제공하기 위한 차동 출력단;
차동 입력 적분기 스테이지;
차동 PWM 변조 스테이지; 및
차동 출력 구동 스테이지를 포함하며,
차동 D급 구동 회로인, D급 구동 회로.
제11항에 있어서,
상기 피드백 루프는 각각 제1 피드백 전류 및 제2 피드백 전류를 제공하기 위한 제1 피드백 루프 및 제2 피드백 루프를 포함하고;
상기 보상 회로는 상기 차동 입력 적분기 스테이지의 차동 출력 노드에 제1 보상 전류 및 제2 보상 전류를 제공하는 제1 보상 회로 및 제2 보상 회로를 포함하는, D급 구동 회로.
제5항에 따른 D급 구동 회로; 및
상기 D급 구동 회로에 연결되어 출력 구동 스테이지로부터 출력 신호를 수신하는 스피커를 포함하는, 오디오 시스템.
D급 구동 회로를 제공하는 단계로서, 상기 D급 구동 회로는 피드백 루프를 포함하며, 상기 피드백 루프는 입력 적분기 스테이지, 스위칭 변조기 및 출력 구동기를 포함하며, 피드백 저항이 상기 출력 구동기의 출력단을 상기 입력 적분기 스테이지의 입력 노드와 연결하여 피드백 전류를 제공하는 단계; 및
상기 입력 적분기 스테이지의 출력 노드에 보상 전류를 공급하여 상기 피드백 루프의 슬루율 제한을 감소시키되, 상기 보상 전류의 크기는 상기 피드백 전류의 크기에 따르는 단계를 포함하는, D급 구동 회로의 제어 방법.
제14항에 있어서,
인버터 및 스위칭 저항을 제공하되, 여기서, 상기 스위칭 저항은 상기 출력 드라이버의 출력단을 상기 입력 적분기 스테이지의 출력 노드와 연결하는 단계를 더 포함하는, D급 구동 회로의 제어 방법.
제15항에 있어서,
상기 보상 전류는 Vref/Rsw에 의해 결정되며, Vref는 상기 인버터의 공급 전압이고, Rsw는 상기 스위칭 저항의 저항값이고;
상기 피드백 전류는 Vdd/Rfb에 의해 결정되며, Vdd는 상기 D급 구동 회로의 전원 전압이고, Rfb는 상기 피드백 저항의 저항값이며, Vref/Rsw=Vdd/Rfb이되;
전류 값이 +Vdd/Rfb인 상기 피드백 전류는 전류 값이 -Vref/Rsw 또는 -Vdd/Rfb인 상기 보상 전류와 상호 관련되고;
전류 값이 -Vdd/Rfb인 상기 피드백 전류는 전류 값이 +Vref/Rsw 또는 +Vdd/Rfb인 상기 보상 전류와 상호 관련되는, D급 구동 회로의 제어 방법.
제14항에 있어서,
상기 D급 구동 회로가 미리 설정된 슬루율보다 높은 속도로 작동하는 경우, 상기 보상 전류는 총 고조파 왜곡(THD)을 낮추도록 구성되는, D급 구동 회로의 제어 방법.
제14항에 있어서,
D급 PWM 변조 스테이지를 사용하는 단계를 더 포함하는, D급 구동 회로의 제어 방법.
제14항에 있어서,
D급 PFM 변조 스테이지를 사용하는 단계를 더 포함하는, D급 구동 회로의 제어 방법.
제14항에 있어서,
상기 입력 적분기 스테이지는 적분 커패시터를 더 포함하며, 상기 적분 커패시터는 상기 입력 적분기 스테이지의 상기 입력 노드와 상기 출력 노드 사이에 연결되는, D급 구동 회로의 제어 방법.