KR20230129200A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

계단형 패턴이 음각된 템플릿(template)을 준비하고, 템플릿을 이용하여 계단형 패턴이 전사된 임프린트 패턴(imprint pattern)을 기판 구조물 위에 형성하고, 임프린트 패턴을 이용하여, 기판 구조물에 계단형 패턴을 형성하며, 템플릿은, 제1 표면, 제1 표면과 마주보는 제2 표면, 제2 표면으로부터 함몰된 제3 표면, 제2 표면으로부터 제3 표면까지 단계적으로 높이가 낮아지는 계단형 패턴, 및 제3 표면에 위치하며 복수의 개구들을 가지는 더미 패턴부를 가지는, 반도체 장치의 제조 방법을 개시한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치의 제조 방법에 관한 것이다.
낸드(NAND) 플래시 메모리 장치는, 어레이의 집적도를 높이기 위하여 소정 개수의 메모리 셀을 낸드형으로 연결한 것이다. 셀 어레이 내의 컨택 수가 노어(NOR) 플래시 메모리 장치에 비해 현저히 줄어들기 때문에 칩 크기가 작다. 따라서, 낸드 플래시 메모리 장치는 반도체 메모리 장치의 고집적화 및 대용량화 추세에 따라 그 수요가 증가하고 있다.
한편, 낸드 플래시 메모리 장치에 구비된 셀 어레이들은 반도체 기판 상에서 단층으로 구성되어 있다. 그러나, 반도체 메모리 장치의 고집적화 및 대용량화에 따라, 단층의 평면 상에 구현해야 할 셀 어레이들의 크기는 작아지고, 반대로 개수는 증가되고 있다. 낸드 플래시 메모리 장치가 고집적화 및 대용량화가 진행됨에 따라, 낸드 플래시 메모리 장치에서 셀 어레이들을 수직형으로 형성하게 된다.
본 개시의 일 측면은 모세관 힘(capillary force)을 이용하여 포토레지스트(photoresist)가 마이크로 스케일(micro scale)의 템플릿 내에 완전히 채워질 수 있게 함으로써, 대형 패턴 사이즈(large pattern size)에 적용시 매니스커스(meniscus)가 형성되거나 잔류층(residual layer)이 형성되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
일 측면에 따른 반도체 장치의 제조 방법은, 계단형 패턴이 음각된 템플릿(template)을 준비하고, 템플릿을 이용하여 계단형 패턴이 전사된 임프린트 패턴(imprint pattern)을 기판 구조물 위에 형성하고, 임프린트 패턴을 이용하여 기판 구조물에 계단형 패턴을 형성한다.
템플릿은, 제1 표면, 제1 표면과 마주보는 제2 표면, 제2 표면으로부터 함몰된 제3 표면, 제2 표면으로부터 제3 표면까지 단계적으로 높이가 낮아지는 계단형 패턴, 및 제3 표면에 위치하며 복수의 개구들을 가지는 더미 패턴부를 가진다.
실시예들에 따르면, 반도체 장치의 제조 방법은 모세관 힘을 이용하여 포토레지스트가 마이크로 스케일의 템플릿 내에 완전히 채워질 수 있게 함으로써, 대형 패턴 사이즈에 적용시 매니스커스가 형성되거나 잔류층이 형성되는 것을 방지할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3은 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 4는 일 실시예에 따른 반도체 장치의 셀 어레이를 도시한 사시도이다.
도 5는 일 실시예에 따른 반도체 장치의 셀 어레이 영역 및 연결 영역을 도시한 사시도이다.
도 6은 일 실시예에 따른 반도체 장치의 제조 방법에 사용되는 임프린트용 템플릿의 단면도이다.
도 7은 일 실시예에 따른 반도체 장치의 제조 방법에 사용되는 임프린트용 템플릿의 저면도이다.
도 8 내지 도 20은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 각 중간 단계들을 나타낸 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 개시의 여러 실시예들에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 개시가 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1 내지 도 3을 참조하여 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대하여 설명하기로 한다.
도 1은 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 일 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 도 4 및 도 5에서 설명하는 바와 같이 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물 (1100S)을 포함할 수 있다. 일 예로, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 위치할 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 및 제1 및 제2 게이트 하부 라인(LL1, LL2)를 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2) 사이에 위치하는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있고, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있다. 제1 및 제2 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 제1 및 제2 게이트 상부 라인(UL1, UL2)은 각각 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인(LL1, LL2), 워드 라인(WL), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중에서 선택된 적어도 하나의 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 엑세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2에 도시된 바와 같이, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일 예로, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)은 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩(2200), 반도체 칩(2200) 각각의 하부면에 위치하는 접착층(2300), 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 반도체 칩(2200) 각각은 게이트 적층 구조물(3210) 및 채널 구조물(3220)을 포함할 수 있다. 반도체 칩(2200)은 각기 도 4 및 도 5에서 설명하는 반도체 장치를 포함할 수 있다.
일 예로, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 실시예에 따라, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
일 실시예에서, 컨트롤러(2002)와 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩(2200)이 서로 연결될 수도 있다.
도 3은 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 3은 도 2의 반도체 패키지(2003)의 일 실시예를 설명하며, 도 2의 반도체 패키지(2003)를 절단선 I-I’를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003a)에서, 반도체 칩(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물(4220)과 분리 구조물(4230), 및 채널 구조물(4220) 및 게이트 적층 구조물(4210)의 워드 라인(WL)과 각각 전기적으로 연결되는 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물(4250)은, 채널 구조물(4220)과 전기적으로 연결되는 비트 라인(4240) 및 워드 라인(WL)과 전기적으로 연결되는 게이트 연결 배선을 통하여, 각각 채널 구조물(4220) 및 워드 라인(WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물(4150) 및 제2 구조물(4200)의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물(4150) 및 제2 접합 구조물(4250)의 접합되는 부분은 예를 들어, 구리(Cu)로 형성될 수 있다.
일 실시예에 따른 반도체 칩(2200) 또는 반도체 장치에서는, 셀 영역(CR) 및 패드 영역(THR)에서 복수의 제2 비아 홀(H2)을 포함하고, 패드 영역(THR)에서의 복수의 비아 홀(H1, H2)들의 밀도는 셀 영역(CR)에서의 복수의 비아 홀(H1, H2)들의 밀도와 실질적으로 동일할 수 있다. 이에 따라, 패드 영역(THR)에 위치하는 회로 소자(PTR)에 확산되는 수소 이온(H+)의 농도는, 셀 영역(CR)에 위치하는 회로 소자(PTR)에 확산되는 수소 이온(H+)의 농도와 실질적으로 동일할 수 있다. 따라서, 회로 소자(PTR)는 균일한 성능을 발휘할 수 있고, 반도체 장치의 신뢰성이 향상될 수 있다.
반도체 칩(2200) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물(4250) 중 일부와 전기적으로 연결될 수 있다.
일 실시예에서 반도체 패키지(2003A)에서 복수의 반도체 칩(2200)이 본딩 와이어 형태의 연결 구조물(2400)에 의해 서로 전기적으로 연결될 수 있다. 다른 예로, 복수의 반도체 칩(2200) 또는 이를 구성하는 복수의 부분이 관통 전극을 포함하는 연결 구조물에 의하여 전기적으로 연결될 수도 있다.
도 4는 반도체 장치의 셀 어레이를 도시한 사시도이다.
도 4를 참조하면, 일 실시예에 따른 NAND 플래쉬 메모리 장치의 셀 어레이는, 공통 소스 라인(CSL), 복수의 비트 라인(BL), 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다.
복수의 비트 라인(BL)은 2차원적으로 배치되고, 각각에는 복수의 셀 스트링(CSTR)이 병렬로 연결된다. 복수의 셀 스트링(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)이 배치될 수 있다. 또한, 복수의 공통 소스 라인(CSL)은 2차원적으로 배치될 수 있다. 여기에서, 복수의 공통 소스 라인(CSL)에는 전기적으로 동일한 전압이 인가되거나, 복수의 공통 소스 라인(CSL) 각각이 전기적으로 그리고 독립적으로 제어될 수도 있다.
복수의 셀 스트링(CSTR) 각각은, 공통 소스 라인(CSL)에 접속하는 제1 및 제2 게이트 하부 라인(LL1, LL2), 비트 라인(BL)에 접속하는 제1 및 제2 게이트 상부 라인(UL1, UL2), 및 제1 및 제2 게이트 하부 라인(LL1, LL2)과 제1 및 제2 게이트 상부 라인(UL1, UL2) 사이에 배치되는 복수의 워드 라인들(WL0 내지 WL3)로 구성될 수 있다. 또한, 제1 및 제2 게이트 하부 라인(LL1, LL2), 제1 및 제2 게이트 상부 라인(UL1, UL2), 및 복수의 워드 라인들(WL0 내지 WL3)은 직렬로 연결될 수 있다.
일 예로, 공통 소스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 복수의 비트 라인(BL)은 기판(10)으로부터 이격되어, 기판(10)의 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 복수의 비트 라인(BL)은 2차원적으로 배열되고, 각각에는 복수의 셀 스트링(CSTR)이 병렬로 연결된다. 이에 따라, 셀 스트링(CSTR)은 공통 소스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링(CSTR)들 각각은, 공통 소스 라인(CSL)과 비트 라인(BL)들 사이에 배치되는 제1 및 제2 게이트 하부 라인(LL1, LL2), 복수의 워드 라인들(WL0 내지 WL3) 및 제1 및 제2 게이트 상부 라인(UL1, UL2)을 포함할 수 있다. 제1 및 제2 게이트 상부 라인(UL1, UL2)은 도 1의 상부 트랜지스터(UT1, UT2)를 구성할 수 있으며, 제1 및 제2 게이트 하부 라인(LL1, LL2)은 도 1의 하부 트랜지스터(LT1, LT2)를 구성할 수 있으며, 복수의 워드 라인들(WL0 내지 WL3)은 도 1의 메모리 셀 트랜지스터(MCT)를 구성할 수 있다.
일 예로, 제1 및 제2 게이트 하부 라인(LL1, LL2), 복수의 워드 라인들(WL0 내지 WL3), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)은 기판(10) 상에 적층된 도전 패턴들 일 수 있다.
또한, 셀 스트링(CSTR)들 각각은, 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 채널 구조체(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 채널 구조체(PL)들은 제1 및 제2 게이트 하부 라인(LL1, LL2), 복수의 워드 라인들(WL0 내지 WL3), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)을 관통하도록 형성될 수 있다. 즉, 채널 구조체(PL)들은 기판(10) 상에 적층된 복수의 도전 패턴들을 관통할 수 있다. 이에 더하여, 채널 구조체(PL)들은 몸체부(PL_B) 및 몸체부(PL_B)의 일단 또는 양단에 형성되는 반도체 패드(즉, 불순물 영역들; PL_D)를 포함할 수 있다. 예를 들면, 반도체 패드(PL_D)는 채널 구조체(PL)의 상단(즉, 몸체부(PL_B)와 비트라인(BL) 사이)에 형성될 수 있다.
복수의 워드 라인들(WL0 내지 WL3)과 채널 구조체(PL)들 사이에는 데이터 저장막(DS)이 배치될 수 있다. 다만, 공통 소스 라인(CSL)과 채널 구조체(PL)들 사이에는 데이터 저장막(DS)이 배치되지 않고, 공통 소스 라인(CSL)과 채널 구조체(PL)들은 전기적으로 접속될 수 있다. 데이터 저장막(DS)은 전하 저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극, 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 어느 하나일 수 있다.
제1 및 제2 게이트 하부 라인(LL1, LL2)과 채널 구조체(PL)들 사이, 또는 제1 및 제2 게이트 상부 라인(UL1, UL2)과 채널 구조체(PL)들 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 MOSFET을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이러한 구조에서, 채널 구조체(PL)들은, 제1 및 제2 게이트 하부 라인(LL1, LL2), 복수의 워드 라인들(WL0 내지 WL3), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)과 함께, 채널 구조체(PL)를 채널 영역으로 사용하는 MOSFET을 구성할 수 있다. 이와 달리, 채널 구조체(PL)들은, 제1 및 제2 게이트 하부 라인(LL1, LL2), 복수의 워드 라인들(WL0 내지 WL3), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)과 함께, 모스 커패시터(MOS capacitor)를 구성할 수도 있다.
도 5는 반도체 장치의 셀 어레이 영역 및 연결 영역을 도시한 사시도이다.
도 5를 참조하면, 셀 어레이 영역(A) 및 연결 영역(B)이 정의된 기판(10) 상에, 도전 패턴으로 구성되는 워드 라인(WL) 구조체가 배치된다. 워드 라인(WL) 구조체를 관통하는 채널 구조체(PL)가 기판(10) 상에 2차원적으로 배열된다.
워드 라인(WL) 구조체와 채널 구조체(PL)의 사이에는, 데이터 저장막(DS)이 위치할 수 있다. NAND 플래시 메모리 장치의 경우에는, 데이터 저장막(DS)은 전하 저장막일 수 있다. 또는, 데이터 저장막(DS)은, 전하 저장막과 채널 구조체(PL) 사이에 형성되는 터널 절연막 및 전하 저장막과 도전 패턴 사이에 형성되는 블록킹 절연막을 더 포함할 수 있다.
셀 어레인 영역(A)에서 워드 라인(WL) 구조체와 기판(10)의 사이에는, 공통 소스 라인(CSL)이 위치할 수 있다. 일 예로, 공통 소스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 한편, 연결 영역(B)에서 워드 라인(WL) 구조체와 기판(10)의 사이에는, 절연층(11)이 위치할 수도 있다.
워드 라인(WL) 구조체의 상부에는, 제1 컨택 플러그(15), 비트 라인(BL), 제2 컨택 플러그(16) 및 연결 배선(18)을 포함하는 배선 구조체가 배치될 수 있다. 제1 컨택 플러그(15)를 통해 채널 구조체(PL)에 접속하는 비트 라인(BL)은 워드 라인(WL) 구조체를 가로지르도록 형성될 수 있다. 제2 컨택 플러그(16)를 통해 도전 패턴에 접 속하는 연결 배선(18)은, 기판(10)의 상부면으로부터 동일한 거리에 배치되는 도전 패턴들을 전기적으로 연결할 수 있다. 여기에서, 하나의 연결 배선(18)에 연결되는 도전 패턴들의 수는 디자인-룰, 제품 규격, 및 프로그램/이레이즈/읽기 동작들에서의 제품 특성들을 고려하여 다양하게 변경될 수 있다. 연결 배선(18) 상에는 연결 배선(18)을 주변 회로들과 전기적으로 연결하는 상부 배선(GWL)이 배치될 수 있다.
한편, 도전 패턴들 중의 일부(예를 들면, 최상부 도전 패턴들 및 최하부 도전 패턴들)는, 도 1을 참조하여 설명된 하부 트랜지스터(LT1, LT2) 및 상부 트랜지스터(UT1, UT2)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 최상부 도전 패턴들은 비트 라인(BL)과 채널 구조체(PL) 사이의 전기적 연결을 제어하는 상부 트랜지스터(UT1, UT2)의 게이트 전극으로 사용되고, 최하부 도전 패턴들은 공통 소스 라인(CSL)과 채널 구조체(PL) 사이의 전기적 연결을 제어하는 하부 트랜지스터(LT1, LT2)의 게이트 전극으로 사용될 수 있다.
이하에서, 도 6 및 도 7을 참조하여, 일 실시예에 따른 반도체 장치의 제조 방법에 사용되는 임프린트용 템플릿에 관하여 설명한다.
도 6은 일 실시예에 따른 반도체 장치의 제조 방법에 사용되는 임프린트용 템플릿의 단면도이다. 도 7은 일 실시예에 따른 반도체 장치의 제조 방법에 사용되는 임프린트용 템플릿의 저면도이다.
도 6 및 도 7을 참조하면, 템플릿(20)에는 계단형 패턴(SP)이 음각으로 형성된다.
템플릿(20)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 제1 표면(21), 및 제1 표면(21)과 제3 방향(z 방향)으로 마주보며 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 제2 표면(22)를 가질 수 있다.
일 예로, 제3 방향(z 방향)은 제1 표면(21)에 수직하는 방향일 수 있고, 제1 방향(x 방향)과 제2 방향(y 방향)은 서로 직교할 수 있다.
템플릿(20)은 제2 표면(22)으로부터 함몰된 제3 표면(23)을 가질 수 있다. 제3 표면(23)은 제2 표면(22)으로부터 연장되며, 제1 표면(21)과 제3 방향(z 방향)으로 마주보며 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장될 수 있다. 일 예로, 템플릿(20)의 제3 표면(23)은 제2 표면(22)으로부터 제1 표면(21)을 향하여 함몰됨에 따라, 제1 표면(21)으로부터 제3 표면(23)까지의 거리(예를 들어, 제3 방향(z 방향)에서 최단 거리)는 제1 표면(21)으로부터 제2 표면(22)까지의 거리(예를 들어, 제3 방향(z 방향)에서 최단 거리) 보다 작을 수 있다.
템플릿(20)은 제2 표면(22)과 제3 표면(23) 사이에 계단형 패턴(SP)를 가질 수 있다. 계단형 패턴(SP)은 제2 표면(22)으로부터 제3 표면(23)까지 단계적으로 높이가 낮아질 수 있다. 일 예로, 계단형 패턴(SP)은 제3 표면(23)으로부터 순차적으로 적층되며 제3 표면(23)으로부터 단계적으로 멀어지는 제1 내지 제n 템플릿 단차부들(SM)을 가질 수 있다. 여기서, n은 1 이상의 정수, 2 이상의 정수, 5 이상의 정수, 10 이상의 정수, 100 이상의 정수, 또는 1000 이상의 정수로서, NAND 플래쉬 메모리 장치에서 하나의 연결 배선(18)에 연결되는 도전 패턴들의 수에 따라 다양하게 변경될 수 있고, 본 개시에서 한정되는 것은 아니다. 일 예로, 도 6 및 도 7에서는 템플릿(20)이 제1 내지 제5 템플릿 단차부들(SM)을 가지는 것으로 도시된다.
제1 내지 제n 템플릿 단차부들(SM) 각각은 제3 방향(z 방향)으로 상승부와 제1 방향(x 방향)으로 유지부를 가질 수 있다. 일 예로, 제1 내지 제n 템플릿 단차부들(SM)의 상승부는 제2 표면(22) 또는 제3 표면(23)과 수직일 수 있고, 유지부는 제2 표면(22) 또는 제3 표면(23)과 수평할 수 있다. 또는 제1 내지 제n 템플릿 단차부들(SM)의 상승부는 나노 임프린팅 중에 후술하는 임프린트층(30_L)이 채워지는 것을 돕기 위해서 약간의 각도(예를 들어, 수직으로부터 10° 이하)로 배향될 수도 있다.
일 예로, 제1 내지 제n 템플릿 단차부들(SM)은 일정한 높이(h1)와 폭(w1)을 가질 수 있다. 또한, 제1 내지 제n 템플릿 단차부들(SM) 각각은 제3 방향(z 방향)으로 일정한 높이(h1)와 제1 방향(x 방향)으로 폭(w1)을 가지면서, 제2 방향(y 방향)으로 연장될 수 있다.
여기서, 제1 내지 제n 템플릿 단차부들(SM) 각각의 높이(h1)는 어느 하나의 단차부와 이와 인접하여 배치되는 다음 단차부 사이의 제3 방향(z 방향) 길이일 수 있고, 제1 내지 제n 템플릿 단차부들(SM) 각각의 폭(w1)은 어느 하나의 단차부와 이와 인접하여 배치되는 다음 단차부 사이의 제1 방향(x 방향) 길이일 수 있다. 제1 내지 제n 템플릿 단차부들(SM) 각각이 높이(h1)를 가짐에 따라 템플릿(20)의 계단형 패턴(SP)은 제2 표면(22)으로부터 제3 표면(23)까지 제1 방향(x 방향)으로 단계적으로 멀어지면서 제3 방향(z 방향)으로 단계적으로 높이가 낮아질 수 있다.
후술하는 바와 같이, 일 예로 나노-임프린트(nano-imprint) 공정을 이용하여 템플릿(20)으로 임프린트층(30_L)을 찍어 누르면, 임프린트층(30_L)이 템플릿(20)의 제2 표면(22)으로부터 제3 표면(23) 까지 함몰된 공간에 채워지며, 템플릿(20)의 계단형 패턴(SP)이 임프린트층(30_L)으로 전사되어 임프린트 패턴(30)을 형성할 수 있다.
템플릿(20)은 제3 표면(23)에 위치하는 더미 패턴부(DP)를 가질 수 있다.
일 예로, 템플릿(20)의 더미 패턴부(DP)는 복수의 개구들(DH)을 가질 수 있다. 복수의 개구들(DH)은 제3 표면(23)을 향하여 개구되며, 제3 방향(z 방향)으로 높이(h2)와 제1 방향(x 방향)으로 폭(w2)을 가질 수 있다. 복수의 개구들(DH)은 서로 제1 방향(x 방향) 및/또는 제2 방향(y 방향)으로 일정한 간격을 두고 이격되어 배치될 수 있다.
복수의 개구들(DH)은 기둥 또는 뿔 형상을 가질 수 있고, 기둥 또는 뿔 형상의 밑면은 제3 표면(23)을 향하여 개구될 수 있다. 여기서, 기둥 형상은 제3 방향(z 방향)으로 마주보는 윗면과 밑면의 모양과 넓이가 실질적으로 동일하여, 복수의 개구들(DH)의 폭(w2)이 제3 방향(z 방향)으로 일정한 경우일 수 있고, 뿔 형상은 밑면으로부터 제3 방향(z 방향)으로 폭(w2)이 좁아지는 경우일 수 있다. 후술하는 바와 같이, 모세관 힘(capillary force)에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위해서는 기둥 형상일 수 있다.
복수의 개구들(DH)의 밑면 형상은 예를 들어, 원, 타원, 또는 다각형 형상을 가질 수 있으나, 복수의 개구들(DH)의 밑면 형상은 다양할 수 있고, 이에 한정되지 않는다. 일 예로, 다각형 형상은 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형, 또는 이들의 조합일 수 있다.
후술하는 바와 같이, 일 예로 나노 임프린트(nano-imprint) 공정을 이용하여 템플릿(20)으로 임프린트층(30_L)을 찍어 누르면, 임프린트층(30_L)이 템플릿(20)의 제2 표면(22)으로부터 제3 표면(23) 까지 함몰된 공간에 채워지며, 템플릿(20)의 계단형 패턴(SP)이 임프린트층(30_L)으로 전사되어 임프린트 패턴(30)을 형성할 수 있다. 즉, 나노 임프린트 공정은 도장(stamp)과 같이 패턴이 형성된 템플릿(20) 또는 몰드(mold)로 낮은 점도(low viscosity)를 가지는 임프린트층(30_L), 예를 들어 포토레지스트(photoresist)를 포함하는 임프린트층(30_L)을 찍어 눌러 패턴을 전사시키는 방식이다.
다만, 나노 임프린트 공정을 대형 패턴 사이즈(large pattern size)에 적용시 패턴을 전사시키는 과정 중에 패턴 가운데 부분이 임프린트층(30_L)에 포함된 용매의 표면장력에 의해 템플릿(20)과 접하는 부분의 높이가 가운데 부분의 높이보다 높은 매니스커스(meniscus)가 형성될 수 있다. 임프린트층(30_L)의 매니스커스 형상은 식각(etch) 공정 이후 기판 구조물에 그대로 전사될 수 있다.
한편, 추가 층을 임프린트층(30_L) 위에 형성하거나, 임프린트층(30_L)을 템플릿(20) 내에 가득 채움으로써 매니스커스의 형성을 방지할 수 있는데, 추가 층을 형성하더라도 추가 층 가운데 부분에도 매니스커스가 형성되어 패턴 전사시 문제될 수 있고, 임프린트층(30_L)을 템플릿(20) 내에 가득 채우는 경우 임프린트층(30_L)이 넘쳐 원하지 않는 곳에 잔류층(residual layer)이 형성될 수 있다.
이러한 문제점들로 인해 대형 패턴 사이즈(large pattern size) 구현을 요구하는 낸드(NAND) 플래시 메모리 장치의 제조시 나노 임프린트 공정을 적용하기 어렵다.
일 실시예에 따른 반도체 장치의 제조 방법은 템플릿(20)의 대형 패턴(large pattern)에 해당하는 제3 표면(23)에 상대적으로 폭이 좁고 깊이가 깊은, 즉 높이가 높은 기둥 형상 또는 뿔 형상의 복수의 개구들(DH)을 가지는 템플릿(20)의 더미 패턴부(DP)를 형성하여, 모세관 힘(capillary force)에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하여, 빠르고 충분하게 임프린트층(30_L)의 용매가 템플릿(20) 내에 채워질 수 있도록 함으로써, 매니스커스가 형성되거나 잔류층이 형성되는 것을 방지할 수 있다. 즉, 매니스커스가 형성되더라도 매니스커스를 복수의 개구들(DH) 각각으로 분산시킴으로써, 매니스커스가 형성됨에 따른 문제를 해소할 수 있고, 매니스커스로 인하여 임프린트 패턴(30)의 가운데 부분이 기판 구조물로 불완전하게 전사되는 문제를 해결할 수 있다. 또한, 임프린트층(30_L)을 템플릿(20) 내에 가득 채우는 경우에도 템플릿(20)의 더미 패턴부(DP)가 버퍼(buffer) 역할을 함으로써, 잔류층의 형성을 방지할 수 있으며, 잔류층이 없음에 따라 잔류층을 제거하기 위한 추가적인 식각 공정도 불필요하다.
모세관 힘에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위하여, 복수의 개구들(DH)은 높이(h2)가 폭(w2) 보다 클 수 있다. 일 예로, 복수의 개구들(DH)은 높이(h2)가 폭(w2) 보다 1.1 배 이상, 1.2 배 이상, 1.3 배 이상, 1.4 배 이상, 1.5 배 이상, 2 배 이상, 3 배 이상, 4 배 이상, 5 배 이상, 10 배 이상, 20 배 이상, 30 배 이상, 40 배 이상, 50 배 이상, 또는 100 배 이상 클 수 있다.
또한, 모세관 힘에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위하여, 복수의 개구들(DH)의 폭(w2)은 템플릿(20)의 계단형 패턴(SP)의 한 층의 폭, 즉 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 폭(w1) 보다 작을 수 있다. 일 예로, 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 폭(w1)은 복수의 개구들(DH)의 폭(w2) 보다 1.1 배 이상, 1.2 배 이상, 1.3 배 이상, 1.4 배 이상, 1.5 배 이상, 2 배 이상, 3 배 이상, 4 배 이상, 5 배 이상, 10 배 이상, 20 배 이상, 30 배 이상, 40 배 이상, 50 배 이상, 또는 100 배 이상 클 수 있다.
또한, 모세관 힘에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위하여, 복수의 개구들(DH)의 높이(h2)는 템플릿(20)의 계단형 패턴(SP)의 한 층의 높이, 즉 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 높이(h1) 보다 클 수 있다. 일 예로, 복수의 개구들(DH)의 높이(h1)는 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 높이(h2) 보다 1.1 배 이상, 1.2 배 이상, 1.3 배 이상, 1.4 배 이상, 1.5 배 이상, 2 배 이상, 3 배 이상, 4 배 이상, 5 배 이상, 10 배 이상, 20 배 이상, 30 배 이상, 40 배 이상, 50 배 이상, 또는 100 배 이상 클 수 있다.
또한, 모세관 힘에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위하여, 복수의 개구들(DH) 사이의 간격은 템플릿(20)의 계단형 패턴(SP)의 한 층의 폭, 즉 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 폭(w1) 보다 작을 수 있다. 일 예로, 제1 내지 제n 템플릿 단차부들(SM) 중 어느 하나의 폭(w1)은 복수의 개구들(DH) 사이의 간격 보다 1.1 배 이상, 1.2 배 이상, 1.3 배 이상, 1.4 배 이상, 1.5 배 이상, 2 배 이상, 3 배 이상, 4 배 이상, 5 배 이상, 10 배 이상, 20 배 이상, 30 배 이상, 40 배 이상, 50 배 이상, 또는 100 배 이상 클 수 있다.
또한, 모세관 힘에 의해 템플릿(20)의 더미 패턴부(DP)의 복수의 개구들(DH) 내부로 임프린트층(30_L)의 용매가 보다 쉽게 들어갈 수 있도록 하기 위하여, 복수의 개구들(DH) 사이의 간격은 템플릿(20)의 계단형 패턴(SP)과 가까워질수록 작아질 수 있다. 즉, 제3 표면(23)의 중앙 영역에서 복수의 개구들(DH) 사이의 간격은 제3 표면(23)의 가장자리 영역, 예를 들어 템플릿(20)의 계단형 패턴(SP)과 가까운 영역에서 복수의 개구들(DH) 사이의 간격은 보다 클 수 있고, 템플릿(20)의 계단형 패턴(SP)과 가까워질수록 복수의 개구들(DH) 사이의 간격은 점진적으로 작아질 수 있다.
템플릿(20)은, 자외선(UV) 투과가 가능한 유리(glass)나 석영(quartz) 기판을 이용하여 형성할 수 있다. 일 예로, 템플릿(20)의 베이스가 되는 기판 상에 몰드용 폴리머를 코팅한 후, 계단형 패턴이 양각으로 형성된 스탬프를 가압한다. 스탬프를 가압한 후, 자외선(UV)을 조사한다. 이 경우, 몰드용 폴리머는 자외선(UV)에 의해 경화되는 고분자 수지를 이용할 수 있다. 따라서, 자외선(UV)을 조사하는 경우, 스탬프를 투과한 자외선(UV)이 몰드용 폴리머에 도달하여, 몰드용 폴리머는 경화된다. 스탬프를 제거하고 나면, 계단형 패턴(SP)이 음각으로 형성된 템플릿(20)을 제조할 수 있다.
이하에서, 도 8 내지 도 20을 참조하여, 일 실시예에 따른 반도체 장치의 제조 방법에 관하여 설명한다. 일 예로, 도 8 내지 도 20은 도 6 및 도 7에서 설명한 임프린트용 템플릿을 이용한 반도체 장치의 제조 방법이다.
도 8 내지 도 20은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 각 중간 단계들을 나타낸 단면도들이다.
도 8을 참조하면, 계단형 패턴(SP)이 음각된 템플릿(20)을 준비한다.
상술한 바와 같이, 템플릿(20)은 제1 표면(21), 제1 표면(21)과 마주보는 제2 표면(22), 제2 표면(22)으로부터 함몰된 제3 표면(23), 제2 표면(22)으로부터 제3 표면(23)까지 단계적으로 높이가 낮아지는 계단형 패턴(SP), 및 제3 표면(23)에 위치하며 복수의 개구들(DH)을 가지는 더미 패턴부(DP)를 가진다.
또한, 기판 구조물 위에 임프린트층(30_L)을 형성한다.
일 예로, 기판 구조물은 기판(10) 위에 교대로 적층된 제1 내지 제5 절연막(110, 130, 150, 170, 190)과 제1 내지 제5 도전막(120, 140, 160, 180, 200)을 포함할 수 있다. 다만, 기판 구조물은 교대로 적층된 절연막 및 도전막을 10 층 이상, 100 층 이상, 또는 1000 층 이상으로 포함할 수 있고, NAND 플래쉬 메모리 장치에서 하나의 연결 배선(18)에 연결되는 도전 패턴들의 수에 따라 다양하게 변경될 수 있고, 본 개시에서 한정되는 것은 아니다. 임프린트층(30_L)은 기판 구조물의 최상부에 위치하는 제5 도전막(200) 위에 형성될 수 있다. 일 예로, 임프린트층(30_L)은 포토레지스트 막일 수 있다.
도 9를 참조하면, 기판 구조물 위에 임프린트층(30_L)을 형성하고, 템플릿(20)을 이용하여 임프린트층(30_L)에 계단형 패턴(SP)을 전사시켜 임프린트 패턴(30)을 형성한다.
일 예로, 템플릿(20)을 이용하여 계단형 패턴(SP)을 임프린트층(30_L)에 전사시키는 것은, 나노 임프린트 공정을 이용할 수 있다. 즉, 계단형 패턴(SP)이 형성된 제3 표면(23)이 임프린트층(30_L)을 마주 보도록 템플릿(20)을 배치한 후, 템플릿(20)으로 임프린트층(30_L)을 찍어 누르면, 임프린트층(30_L)이 템플릿(20)의 제2 표면(22)으로부터 제3 표면(23) 까지 함몰된 공간에 채워지며, 템플릿(20)에 음극된 계단형 패턴(SP)이 임프린트층(30_L)으로 전사되어 임프린트 패턴(30)을 형성할 수 있다.
도 10을 참조하면, 임프린트 패턴(30)은 템플릿(20)의 계단형 패턴(SP)이 전사됨에 따라, 제1 내지 제n 임프린트 단차부들(31, 32, 33, 34, 35)을 가질 수 있다. 제1 내지 제n 임프린트 단차부들(31, 32, 33, 34, 35)은 기판 구조물의 표면으로부터 순차적으로 적층되며 기판 구조물의 일측으로부터 단계적으로 멀어질 수 있다.
여기서, n은 1 이상의 정수, 2 이상의 정수, 5 이상의 정수, 10 이상의 정수, 100 이상의 정수, 또는 1000 이상의 정수로서, NAND 플래쉬 메모리 장치에서 하나의 연결 배선(18)에 연결되는 도전 패턴들의 수에 따라 다양하게 변경될 수 있고, 본 개시에서 한정되는 것은 아니다. 일 예로, 도 10에서는 임프린트 패턴(30)이 제1 내지 제5 임프린트 단차부들(31, 32, 33, 34, 35)을 가지는 것으로 도시된다.
제1 내지 제n 임프린트 단차부들(31, 32, 33, 34, 35) 각각은 제3 방향(z 방향)으로 상승부와 제1 방향(x 방향)으로 유지부를 가질 수 있다. 일 예로, 제1 내지 제n 임프린트 단차부들(31, 32, 33, 34, 35)의 상승부는 기판 구조물의 상면과 수직일 수 있고, 유지부는 기판 구조물의 상면과 수평할 수 있다.
또한, 임프린트 패턴(30)은 템플릿(20)의 더미 패턴부(DP)가 전사됨에 따라, 제5 임프린트 단차부(35) 표면에 위치하는 양각 더미 패턴부(36)를 가질 수 있다.
일 예로, 양각 더미 패턴부(36)는 복수의 기둥 또는 뿔 형상을 가질 수 있다. 양각 더미 패턴부(36) 각각은 제1 방향(x 방향) 및/또는 제2 방향(y 방향)으로 일정한 간격을 두고 이격되어 배치될 수 있다.
양각 더미 패턴부(36) 각각의 밑면 형상은 예를 들어, 원, 타원, 또는 다각형 형상을 가질 수 있으나, 양각 더미 패턴부(36) 각각의 밑면 형상은 다양할 수 있고, 이에 한정되지 않는다. 일 예로, 다각형 형상은 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형, 또는 이들의 조합일 수 있다.
한편, 양각 더미 패턴부(36)의 상면은 오목부(36_M)를 가질 수 있다.
이는, 나노 임프린트 공정 중에 임프린트층(30_L)에 포함된 용매의 표면장력에 의해 템플릿(20)의 더미 패턴부(DP)와 접하는 부분의 높이가 가운데 부분의 높이보다 높은 매니스커스(meniscus)가 형성되기 때문이다. 일 실시예에 따른 반도체 장치의 제조 방법에서는 매니스커스가 형성되더라도 매니스커스를 복수의 개구들(DH) 각각으로 분산시킴으로써, 매니스커스가 형성됨에 따른 문제를 해소할 수 있다.
이어서, 임프린트 패턴(30)을 경화시킬 수 있다. 일 예로, 임프린트층(30_L)이 포토레지스트를 포함하는 경우, 임프린트 패턴(30)의 경화는 포토리소그래피 공정을 이용할 수 있고, 예를 들어 i-line(365 nm), KrF(248 nm), 또는 ArF(193 nm)의 광을 조사하여 이루어질 수 있다.
도 11 내지 도 20을 참조하면, 임프린트 패턴(30)을 이용하여, 기판 구조물에 계단형 패턴을 형성한다.
우선, 도 11에 도시된 바와 같이, 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여, 기판 구조물에 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-1 층(200-1, 190-1)을 형성한다.
임프린트 패턴(30)의 제1 임프린트 단차부(31)는 임프린트 패턴(30)의 최하단에 위치하며, 기판 구조물의 상부와 접할 수 있다. 제1 임프린트 단차부(31)는 제2 내지 제n 임프린트 단차부들(32, 33, 34, 35)에 비하여 기판 구조물의 일측과 가장 가까이 위치할 수 있다.
일 예로, 기판 구조물에 제1-1 층(200-1, 190-1)을 형성하는 것은 건식 식각(dry etching) 공정을 이용할 수 있고, 예를 들어 건식 식각 공정은 플라즈마 에칭(plasma etching) 공정일 수 있다. 임프린트 패턴(30)을 향하여 플라즈마 이온을 가속시키면, 기판 구조물의 제5 도전막(200) 및 제5 절연막(190)이 제1 임프린트 단차부(31)와 상응하는 형상을 가지도록 식각되어 제1-1 층(200-1, 190-1)이 형성된다. 이때, 제1-1 층(200-1, 190-1)은 절연막(190-1)과 도전막(200-1)을 포함할 수 있다.
도 12를 참조하면, 임프린트 패턴(30)의 각 단차부들을 각 단차부들 위에 적층된 다음 단차부와 상응하는 형상을 가지도록 처리한다. 일 예로, 임프린트 패턴(30)의 처리는 습식 식각과 같은 화학적 처리를 이용할 수 있다.
이에 의하여, 임프린트 패턴(30)의 제1 임프린트 단차부(31)는 제2 임프린트 단차부(32)에 상응하는 형상을 가지게 되고, 제2 임프린트 단차부(32)는 제3 임프린트 단차부(33)에 상응하는 형상을 가지게 되고, 제3 임프린트 단차부(33)는 제4 임프린트 단차부(34)에 상응하는 형상을 가지게 되고, 제4 임프린트 단차부(34)는 제5 임프린트 단차부(35)에 상응하는 형상을 가지게 된다. 즉, 각 단차부들의 기판 구조물의 일측과의 거리가 한 단계씩 멀어질 수 있다.
이 과정에서, 기판 구조물의 제1-1 층(200-1, 190-1)의 상면의 일부가 임프린트 패턴(30)으로 가려지지 않고 외부로 노출될 수 있다. 또한, 제5 임프린트 단차부(35)와 양각 더미 패턴부(36)는 제거될 수 있다. 선택적으로, 별도의 처리에 의하여 제5 임프린트 단차부(35)와 양각 더미 패턴부(36)를 제거할 수도 있고, 또는 기판 구조물에 계단형 패턴의 형성을 완료한 후 남아 있는 양각 더미 패턴부(36)의 흔적을 스트립(strip)하여 제거하는 공정을 더 포함할 수 있다.
도 13을 참조하면, 다시 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여, 기판 구조물에 제1-1 층(200-1, 190-1)과 상응하는 형상을 가지는 제2-1 층(180-1, 170-1)과, 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-2 층(200-2, 190-2)을 형성한다.
일 예로, 기판 구조물에 제2-1 층(180-1, 170-1) 및 제1-2 층(200-2, 190-2)을 형성하는 것은 건식 식각(dry etching) 공정을 이용할 수 있고, 예를 들어 건식 식각 공정은 플라즈마 에칭(plasma etching) 공정일 수 있다.
즉, 임프린트 패턴(30)을 마스크로 하여 기판 구조물을 식각하면, 기판 구조물의 제4 도전막(180) 및 제4 절연막(170)이 제1-1 층(200-1, 190-1)과 상응하는 형상을 가지도록 식각되어 제2-1 층(180-1, 170-1)이 형성된다. 이때, 제2-1 층(180-1, 170-1)은 절연막(170-1)과 도전막(180-1)을 포함할 수 있다.
또한, 기판 구조물의 제1-1 층(200-1, 190-1)이 제1 임프린트 단차부(31)와 상응하는 형상을 가지도록 식각되어 제1-2 층(200-2, 190-2)이 형성된다.
다음으로, 도 14 내지 도 19에서 설명하는 바와 같이, 임프린트 패턴(30)의 상기 각 단차부들을 다음 단차부와 상응하는 형상을 가지도록 처리하고 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여 기판 구조물에 계단형 패턴을 형성하는 과정을 반복하여, 기판 구조물에 제1-n 층 내지 제n-1층을 가지는 계단형 패턴을 형성할 수 있다.
도 14를 참조하면, 임프린트 패턴(30)의 각 단차부들을 각 단차부들 위에 적층된 다음 단차부와 상응하는 형상을 가지도록 처리한다.
이에 의하여, 임프린트 패턴(30)의 제1 임프린트 단차부(31)는 제2 임프린트 단차부(32)에 상응하는 형상을 가지게 되고, 제2 임프린트 단차부(32)는 제3 임프린트 단차부(33)에 상응하는 형상을 가지게 되고, 제3 임프린트 단차부(33)는 제4 임프린트 단차부(34)에 상응하는 형상을 가지게 된다. 즉, 각 단차부들의 기판 구조물의 일측과의 거리가 한 단계씩 멀어질 수 있다.
이 과정에서, 기판 구조물의 제1-2 층(200-2, 190-2)의 상면의 일부가 임프린트 패턴(30)으로 가려지지 않고 외부로 노출될 수 있다. 또한, 선택적으로 제4 임프린트 단차부(34)는 제거될 수 있다.
도 15를 참조하면, 다시 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여, 기판 구조물에 제2-1 층(180-1, 170-1)과 상응하는 형상을 가지는 제3-1 층(160-1, 150-1)과, 제1-2 층(200-2, 190-2)과 상응하는 형상을 가지는 제2-2 층(180-2, 170-2)과, 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-3 층(200-3, 190-3)을 형성한다.
즉, 임프린트 패턴(30)을 마스크로 하여 기판 구조물을 식각하면, 기판 구조물의 제3 도전막(160) 및 제3 절연막(150)이 제2-1 층(180-1, 170-1)과 상응하는 형상을 가지도록 식각되어 제3-1 층(160-1, 150-1)이 형성된다. 이때, 제3-1 층(160-1, 150-1)은 절연막(150-1)과 도전막(160-1)을 포함할 수 있다.
또한, 기판 구조물의 제2-1 층(180-1, 170-1)이 제1-2 층(200-2, 190-2)과 상응하는 형상을 가지도록 식각되어 제2-2 층(180-2, 170-2)이 형성되고, 기판 구조물의 제1-2 층(200-2, 190-2)이 제1 임프린트 단차부(31)와 상응하는 형상을 가지도록 식각되어 제1-3 층(200-3, 190-3)이 형성된다.
도 16을 참조하면, 임프린트 패턴(30)의 각 단차부들을 각 단차부들 위에 적층된 다음 단차부와 상응하는 형상을 가지도록 처리한다.
이에 의하여, 임프린트 패턴(30)의 제1 임프린트 단차부(31)는 제2 임프린트 단차부(32)에 상응하는 형상을 가지게 되고, 제2 임프린트 단차부(32)는 제3 임프린트 단차부(33)에 상응하는 형상을 가지게 된다. 즉, 각 단차부들의 기판 구조물의 일측과의 거리가 한 단계씩 멀어질 수 있다.
이 과정에서, 기판 구조물의 제1-3 층(200-3, 190-3)의 상면의 일부가 임프린트 패턴(30)으로 가려지지 않고 외부로 노출될 수 있다. 또한, 선택적으로 제3 임프린트 단차부(33)는 제거될 수 있다.
도 17을 참조하면, 다시 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여, 기판 구조물에 제3-1 층(160-1, 150-1)과 상응하는 형상을 가지는 제4-1 층(140-1, 130-1)과, 제2-2 층(180-2, 170-2)과 상응하는 형상을 가지는 제3-2 층(160-2, 150-2)과, 제1-3 층(200-3, 190-3)과 상응하는 형상을 가지는 제2-3 층(180-3, 170-3)과, 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-4 층(200-4, 190-4)을 형성한다.
즉, 임프린트 패턴(30)을 마스크로 하여 기판 구조물을 식각하면, 기판 구조물의 제4 도전막(140) 및 제4 절연막(130)이 제3-1 층(160-1, 150-1)과 상응하는 형상을 가지도록 식각되어 제4-1 층(140-1, 130-1)이 형성된다. 이때, 제4-1 층(140-1, 130-1)은 절연막(130-1)과 도전막(140-1)을 포함할 수 있다.
또한, 기판 구조물의 제3-1 층(160-1, 150-1)이 제2-2 층(180-2, 170-2)과 상응하는 형상을 가지도록 식각되어 제3-2 층(160-2, 150-2)이 형성되고, 기판 구조물의 제2-2 층(180-2, 170-2)이 제1-3 층(200-3, 190-3)과 상응하는 형상을 가지도록 식각되어 제2-3 층(180-3, 170-3)이 형성되고, 기판 구조물의 제1-3 층(200-3, 190-3)이 제1 임프린트 단차부(31)와 상응하는 형상을 가지도록 식각되어 제1-4 층(200-4, 190-4)이 형성된다.
도 18을 참조하면, 임프린트 패턴(30)의 각 단차부들을 각 단차부들 위에 적층된 다음 단차부와 상응하는 형상을 가지도록 처리한다.
이에 의하여, 임프린트 패턴(30)의 제1 임프린트 단차부(31)는 제2 임프린트 단차부(32)에 상응하는 형상을 가지게 된다. 즉, 각 단차부들의 기판 구조물의 일측과의 거리가 한 단계씩 멀어질 수 있다.
이 과정에서, 기판 구조물의 제1-4 층(200-4, 190-4)의 상면의 일부가 임프린트 패턴(30)으로 가려지지 않고 외부로 노출될 수 있다. 또한, 선택적으로 제2 임프린트 단차부(32)는 제거될 수 있다.
도 19를 참조하면, 다시 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여, 기판 구조물에 제4-1 층(140-1, 130-1)과 상응하는 형상을 가지는 제5-1 층(120-1, 110-1)과, 제3-2 층(160-2, 150-2)과 상응하는 형상을 가지는 제4-2 층(140-2, 130-2)과, 제2-3 층(180-3, 170-3)과 상응하는 형상을 가지는 제3-3 층(160-3, 150-3)과, 제1-4 층(200-4, 190-4)과 상응하는 형상을 가지는 제2-4 층(180-4, 170-4)과, 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-5 층(200-5, 190-5)을 형성한다.
즉, 임프린트 패턴(30)을 마스크로 하여 기판 구조물을 식각하면, 기판 구조물의 제5 도전막(120) 및 제5 절연막(110)이 제4-1 층(140-1, 130-1)과 상응하는 형상을 가지도록 식각되어 제5-1 층(120-1, 110-1)이 형성된다. 이때, 제5-1 층(120-1, 110-1)은 절연막(110-1)과 도전막(120-1)을 포함할 수 있다.
또한, 기판 구조물의 제4-1 층(140-1, 130-1)이 제3-2 층(160-2, 150-2)과 상응하는 형상을 가지도록 식각되어 제4-2 층(140-2, 130-2)이 형성되고, 기판 구조물의 제3-2 층(160-2, 150-2)이 제2-3 층(180-3, 170-3)과 상응하는 형상을 가지도록 식각되어 제3-3 층(160-3, 150-3)이 형성되고, 기판 구조물의 제2-3 층(180-3, 170-3)이 제1-4 층(200-4, 190-4)과 상응하는 형상을 가지도록 식각되어 제2-4 층(180-4, 170-4)이 형성되고, 기판 구조물의 제1-4 층(200-4, 190-4)이 제1 임프린트 단차부(31)와 상응하는 형상을 가지도록 식각되어 제1-5 층(200-5, 190-5)이 형성된다.
도 20을 참조하면, 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 제거하여, 계단형 패턴이 형성된 기판 구조물을 형성한다.
일 예로, 임프린트 패턴(30)의 제1 임프린트 단차부(31)의 제거는 습식 식각과 같은 화학적 처리를 이용할 수 있다.
계단형 패턴이 형성된 기판 구조물은 제1 내지 제n 층들을 가질 수 있다. 제1 내지 제n 층들은 기판(10)의 표면으로부터 순차적으로 적층되며 기판(10)의 일측으로부터 단계적으로 멀어질 수 있다.
여기서, n은 1 이상의 정수, 2 이상의 정수, 5 이상의 정수, 10 이상의 정수, 100 이상의 정수, 또는 1000 이상의 정수로서, NAND 플래쉬 메모리 장치에서 하나의 연결 배선(18)에 연결되는 도전 패턴들의 수에 따라 다양하게 변경될 수 있고, 본 개시에서 한정되는 것은 아니다.
제1 내지 제n 층들 각각은 제1 내지 제5 절연 패턴(111, 131, 151, 171, 191)과 제1 내지 제5 도전 패턴(121, 141, 161, 181, 201)을 포함할 수 있다.
한편, 도 8 내지 도 20에서는 임프린트 패턴(30)을 이용하여, 기판 구조물에 계단형 패턴을 형성하는 과정이, 임프린트 패턴(30)의 상기 각 단차부들을 다음 단차부와 상응하는 형상을 가지도록 처리하고 임프린트 패턴(30)의 제1 임프린트 단차부(31)를 마스크로 하여 기판 구조물에 계단형 패턴을 형성하는 과정을 반복하여 이루어지는 것으로 설명한다.
다만, 일 실시예에 따른 반도체 장치의 제조 방법이 이에 한정되는 것은 아니고, 한 번의 공정에 의하여 임프린트 패턴(30)의 계단형 패턴이 기판 구조물에 전사될 수도 있다.
일 예로, 임프린트 패턴(30)이 플라즈마 에칭과 같은 건식 식각에 의하여 식각 가능한 포토레지스트 막으로 이루어지는 경우, 임프린트 패턴(30)의 식각과 동시에 기판 구조물의 식각이 이루어질 수 있다.
이 경우, 임프린트 패턴(30)을 마스크로 하여 기판 구조물을 식각하면, 기판 구조물에 제1 임프린트 단차부(31)와 상응하는 형상을 가지는 제1-1 층(200-1, 190-1)이 형성되고, 계속하여 건식 식각을 진행하면 임프린트 패턴(30)의 제5 임프린트 단차부(35)가 제거됨과 동시에 기판 구조물에 제2-1 층(180-1, 170-1)과 제1-2 층(200-2, 190-2)이 형성되고, 계속하여 건식 식각을 진행하면 임프린트 패턴(30)의 제4 임프린트 단차부(34)가 제거됨과 동시에 기판 구조물에 제3-1 층(160-1, 150-1), 제2-2 층(180-2, 170-2), 및 제1-3 층(200-3, 190-3)이 형성되고, 계속하여 건식 식각을 진행하면 임프린트 패턴(30)의 제3 임프린트 단차부(33)가 제거됨과 동시에 기판 구조물에 제4-1 층(140-1, 130-1), 제3-2 층(160-2, 150-2), 제2-3 층(180-3, 170-3), 및 제1-4 층(200-4, 190-4)이 형성되고, 계속하여 건식 식각을 진행하면 임프린트 패턴(30)의 제2 임프린트 단차부(32)가 제거됨과 동시에 기판 구조물에 제5-1 층(120-1, 110-1), 제4-2 층(140-2, 130-2), 제3-3 층(160-3, 150-3), 제2-4 층(180-4, 170-4), 및 제1-5 층(200-5, 190-5)이 형성되고, 계속하여 건식 식각을 진행하면 임프린트 패턴(30)의 제1 임프린트 단차부(31)가 제거되어 계단형 패턴이 형성된 기판 구조물을 형성할 수 있다.
이상에서 본 개시의 실시예에 대하여 상세하게 설명하였지만 본 개시의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 개시의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 개시의 권리범위에 속하는 것이다.
10: 기판
110, 130, 150, 170, 190: 제1 내지 제5 절연막
120, 140, 160, 180, 200: 제1 내지 제5 도전막
111, 131, 151, 171, 191: 제1 내지 제5 절연 패턴
121, 141, 161, 181, 201: 제1 내지 제5 도전 패턴
20: 템플릿 21: 제1 표면
22: 제2 표면 23: 제3 표면
DP: 더미 패턴부 DH: 복수의 개구들
SP: 계단형 패턴 SM: 제1 내지 제n 템플릿 단차부들
30_L: 임프린트층 30: 임프린트 패턴
31, 32, 33, 34, 35: 제1 내지 제n 임프린트 단차부들
36: 양각 더미 패턴부 36_M: 오목부
제1-1 층: 200-1, 190-1 제1-2 층: 200-2, 190-2
제1-3 층: 200-3, 190-3 제1-4 층: 200-4, 190-4
제1-5 층: 200-5, 190-5 제2-1 층: 180-1, 170-1
제2-2 층: 180-2, 170-2 제2-3 층: 180-3, 170-3
제2-4 층: 180-4, 170-4 제3-1 층: 160-1, 150-1
제3-2 층: 160-2, 150-2 제3-3 층: 160-3, 150-3
제4-1 층: 140-1, 130-1 제4-2 층: 140-2, 130-2
제5-1 층: 120-1, 110-1

Claims (10)

  1. 계단형 패턴이 음각된 템플릿(template)을 준비하고,
    상기 템플릿을 이용하여 상기 계단형 패턴이 전사된 임프린트 패턴(imprint pattern)을 기판 구조물 위에 형성하고,
    상기 임프린트 패턴을 이용하여, 상기 기판 구조물에 계단형 패턴을 형성하며,
    상기 템플릿은,
    제1 표면,
    상기 제1 표면과 마주보는 제2 표면,
    상기 제2 표면으로부터 함몰된 제3 표면,
    상기 제2 표면으로부터 상기 제3 표면까지 단계적으로 높이가 낮아지는 상기 계단형 패턴, 및
    상기 제3 표면에 위치하며 복수의 개구들을 가지는 더미 패턴부를 가지는,
    반도체 장치의 제조 방법.
  2. 제1항에서,
    상기 복수의 개구들의 폭은 상기 계단형 패턴의 한 층의 폭 보다 작은,
    상기 복수의 개구들의 높이는 상기 계단형 패턴의 한 층의 높이 보다 큰,
    반도체 장치의 제조 방법.
  3. 제1항에서,
    상기 복수의 개구들 사이의 간격은 상기 계단형 패턴의 한 층의 폭 보다 작은,
    상기 복수의 개구들 사이의 간격은 상기 계단형 패턴과 가까워질수록 작아지는,
    반도체 장치의 제조 방법.
  4. 제1항에서,
    상기 복수의 개구들은 높이가 폭 보다 큰,
    상기 복수의 개구들은 기둥 또는 뿔 형상을 가지는,
    상기 복수의 개구들의 밑면 형상은 원, 타원, 또는 다각형 형상을 가지는,
    반도체 장치의 제조 방법.
  5. 제1항에서,
    상기 임프린트 패턴은,
    상기 기판 구조물 위에 임프린트층을 형성하고,
    상기 템플릿을 이용하여 상기 임프린트층에 상기 계단형 패턴를 전사시켜 임프린트 패턴을 형성하고,
    상기 임프린트 패턴을 경화시켜 형성하는,
    반도체 장치의 제조 방법.
  6. 제5항에서,
    상기 임프린트 패턴은 상기 기판 구조물의 표면으로부터 순차적으로 적층되며 상기 기판 구조물의 일측으로부터 단계적으로 멀어지는 제1 내지 제n 단차부들을 가지며,
    상기 기판 구조물에 상기 계단형 패턴을 형성하는 것은,
    상기 임프린트 패턴의 상기 제1 단차부를 마스크로 하여, 상기 기판 구조물에 상기 제1 단차부와 상응하는 형상을 가지는 제1-1 층을 형성하고,
    상기 임프린트 패턴의 상기 각 단차부들을 상기 각 단차부들 위에 적층된 다음 단차부와 상응하는 형상을 가지도록 처리하고,
    상기 임프린트 패턴의 상기 제1 단차부를 마스크로 하여, 상기 기판 구조물에 상기 제1-1 층과 상응하는 형상을 가지는 제2-1 층과, 상기 제1 단차부와 상응하는 형상을 가지는 제1-2 층을 형성하고,
    상기 임프린트 패턴의 상기 각 단차부들을 상기 다음 단차부와 상응하는 형상을 가지도록 처리하고 상기 임프린트 패턴의 상기 제1 단차부를 마스크로 하여 상기 기판 구조물에 계단형 패턴을 형성하는 과정을 반복하여, 상기 기판 구조물에 제1-n 층 내지 제n-1층을 가지는 계단형 패턴을 형성하는,
    반도체 장치의 제조 방법.
  7. 제1항에서,
    상기 템플릿을 이용하여 상기 계단형 패턴을 전사시키는 것은, 나노 임프린트(nano-imprint) 공정을 이용하는, 반도체 장치의 제조 방법.
  8. 제1항에서,
    상기 기판 구조물에 상기 계단형 패턴을 형성하는 것은, 건식 식각 공정을 이용하는,
    상기 건식 식각 공정은, 플라즈마 에칭(plasma etching) 공정인,
    반도체 장치의 제조 방법.
  9. 제1항에서,
    상기 기판 구조물은,
    기판, 및
    상기 기판 위에 교대로 적층된 절연막과 도전막을 포함하는,
    반도체 장치의 제조 방법.
  10. 제9항에서,
    상기 계단형 패턴의 한 층은 상기 절연막과 상기 도전막을 포함하는,
    반도체 장치의 제조 방법.
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