KR20230127519A - Electrode connection structure, method of manufacturing the same and digitizer including the same - Google Patents

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KR20230127519A
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김지연
박민혁
최병진
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Abstract

본 발명에 따른 실시예들은 전극 접속 구조를 제공한다. 전극 접속 구조는 기재층, 기재층의 상면 상에 배치된 하부 도전 라인, 기재층의 상면 상에 형성되고, 하부 도전 라인의 상면의 주변부를 덮는 제1 절연층, 기재층의 상면 상에 형성되고, 하부 도전 라인의 상면을 노출시키는 비아 홀을 포함하고, 제1 절연층을 전체적으로 덮는 제2 절연층, 및 제2 절연층 상에 배치되어 비아 홀을 통해 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함한다. 복층 절연 구조를 통해 도전 라인들 사이의 접속 신뢰성을 향상시킬 수 있다.Embodiments according to the present invention provide an electrode connection structure. The electrode connection structure is formed on the upper surface of the substrate layer, the lower conductive line disposed on the upper surface of the substrate layer, the first insulating layer formed on the upper surface of the substrate layer and covering the periphery of the upper surface of the lower conductive line, and , a second insulating layer including a via hole exposing a top surface of the lower conductive line and entirely covering the first insulating layer, and an upper conductive layer disposed on the second insulating layer and electrically connected to the lower conductive line through the via hole contains the line Connection reliability between conductive lines may be improved through the multi-layer insulation structure.

Description

전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저 {ELECTRODE CONNECTION STRUCTURE, METHOD OF MANUFACTURING THE SAME AND DIGITIZER INCLUDING THE SAME}Electrode connection structure, manufacturing method thereof, and digitizer including the same

본 발명은 전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저에 관한 것이다.The present invention relates to an electrode connection structure, a manufacturing method thereof, and a digitizer including the same. More specifically, it relates to an electrode connection structure including a multilayer conductive structure, a manufacturing method thereof, and a digitizer including the same.

최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined with an image display device, and implemented in the form of, for example, a smart phone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device and an information input function is implemented by selecting a menu displayed on a window surface are being developed.

또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent Registration No. 10-1750564, a digitizer for converting analog coordinate information into a digital signal by electromagnetic method is disposed on the rear side of the image display device,

상기 디지타이저는 절연층을 사이에 두고 서로 연결된 복층 구조의 도전 라인들을 포함할 수 있다. 저저항을 통한 충분한 전류 세기의 확보를 위해서는 도전 라인의 두께를 증가시키는 것이 바람직할 수 있다. 이 경우, 절연층의 두께도 함께 증가될 수 있다.The digitizer may include conductive lines having a multi-layer structure connected to each other with an insulating layer interposed therebetween. In order to ensure sufficient current intensity through low resistance, it may be desirable to increase the thickness of the conductive line. In this case, the thickness of the insulating layer may also be increased.

절연층의 두께가 증가되는 경우, 도전 라인들의 상호 접속을 위한 비아 홀 혹은 콘택 홀의 형성이 원하는 형상 및 신뢰성을 갖도록 형성되지 않을 수 있다. 또한, 디지타이저의 두께 증가에 따라 폴딩 특성 또는 유연성이 저하되며, 도전 라인의 접속 특성 역시 열화될 수 있다.When the thickness of the insulating layer is increased, formation of via holes or contact holes for interconnection of conductive lines may not be formed to have a desired shape and reliability. Also, as the thickness of the digitizer increases, folding characteristics or flexibility may deteriorate, and connection characteristics of the conductive lines may also deteriorate.

한국등록특허공보 제10-1750564호Korean Registered Patent Publication No. 10-1750564

본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조를 제공하는 것이다.One object of the present invention is to provide an electrode connection structure having improved mechanical and electrical reliability.

본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조의 제조 방법을 제공하는 것이다.One object of the present invention is to provide a method for manufacturing an electrode connection structure having improved mechanical and electrical reliability.

본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조를 포함하는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer including an electrode connection structure having improved mechanical and electrical reliability.

1. 기재층, 상기 기재층의 상면 상에 배치된 하부 도전 라인, 상기 기재층의 상기 상면 상에 형성되고, 상기 하부 도전 라인의 상면의 주변부를 덮는 제1 절연층, 상기 제1 절연층의 상면 상에 형성되고, 상기 하부 도전 라인의 상기 상면을 노출시키는 비아 홀을 포함하고, 상기 제1 절연층을 전체적으로 덮는 제2 절연층, 및 상기 제2 절연층 상에 배치되어 상기 비아 홀을 통해 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 전극 접속 구조.1. A base layer, a lower conductive line disposed on an upper surface of the base layer, a first insulating layer formed on the upper surface of the base layer and covering a periphery of the upper surface of the lower conductive line, of the first insulating layer A second insulating layer formed on an upper surface, including a via hole exposing the upper surface of the lower conductive line, and entirely covering the first insulating layer, and disposed on the second insulating layer through the via hole An electrode connection structure including an upper conductive line electrically connected to the lower conductive line.

2. 위 1에 있어서, 상기 제2 절연층은 상기 기재층, 상기 제1 절연층 및 상기 하부 도전 라인을 함께 덮는, 전극 접속 구조.2. The electrode connection structure according to 1 above, wherein the second insulating layer covers the base layer, the first insulating layer, and the lower conductive line together.

3. 위 1에 있어서, 상기 제1 절연층의 측면 및 상기 기재층의 상기 상면은 제1 테이퍼 각을 형성하고, 상기 제2 절연층의 측면 및 상기 기재층의 상기 상면은 제2 테이퍼 각을 형성하고, 상기 제1 테이퍼 각은 상기 제2 테이퍼 각보다 큰, 전극 접속 구조.3. In the above 1, the side surface of the first insulating layer and the top surface of the base layer form a first taper angle, the side surface of the second insulating layer and the top surface of the base layer form a second taper angle And, the first taper angle is larger than the second taper angle, the electrode connection structure.

4. 위 3에 있어서, 상기 제1 테이퍼 각은 75 내지 80°이고, 상기 제2 테이퍼 각은 40 내지 70°인, 전극 접속 구조.4. In the above 3, the first taper angle is 75 to 80 °, the second taper angle is 40 to 70 °, the electrode connection structure.

5. 위 1에 있어서, 상기 제1 절연층의 측면 및 상기 하부 도전 라인의 상기 상면은 제3 테이퍼 각을 형성하고, 상기 제2 절연층의 측면 및 상기 하부 도전 라인의 상기 상면은 제4 테이퍼 각을 형성하고, 상기 제3 테이퍼 각은 상기 제4 테이퍼 각보다 큰, 전극 접속 구조.5. In the above 1, the side surface of the first insulating layer and the upper surface of the lower conductive line form a third taper angle, and the side surface of the second insulating layer and the upper surface of the lower conductive line form a fourth taper forming an angle, wherein the third taper angle is larger than the fourth taper angle.

6. 위 1에 있어서, 상기 제2 절연층이 상기 기재층의 상기 상면과 접하는 부분의 길이는 상기 제1 절연층이 상기 기재층의 상면과 접하는 부분의 길이보다 큰, 전극 접속 구조.6. In the above 1, wherein the length of the portion of the second insulating layer in contact with the upper surface of the base layer is greater than the length of the portion of the first insulating layer in contact with the upper surface of the base layer, the electrode connection structure.

7. 위 1에 있어서, 상기 하부 도전 라인의 상기 상면으로부터 상기 제1 절연층의 상면까지의 수직 방향 길이는 상기 제1 절연층의 상기 상면으로부터 상기 제2 절연층의 상면까지의 수직 방향 길이보다 큰, 전극 접속 구조.7. In the above 1, the vertical length from the upper surface of the lower conductive line to the upper surface of the first insulating layer is greater than the vertical length from the upper surface of the first insulating layer to the upper surface of the second insulating layer. Large, electrode connection structure.

8. 위 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 전극 접속 구조.8. The electrode connection structure according to 1 above, wherein the thickness of the lower conductive line is greater than that of the upper conductive line.

9. 위 1에 있어서, 상기 하부 도전 라인의 두께는 10 ㎛ 이상인, 전극 접속 구조.9. The electrode connection structure according to 1 above, wherein the lower conductive line has a thickness of 10 μm or more.

10. 위 1에 있어서, 상기 하부 도전 라인 및 상기 상부 도전 라인은 서로 교차하는 방향으로 연장하는, 전극 접속 구조.10. The electrode connection structure according to 1 above, wherein the lower conductive line and the upper conductive line extend in directions crossing each other.

11. 상술한 전극 접속 구조를 포함하고, 상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하고, 상기 상부 도전 라인은 복수의 상부 도전 라인들을 포함하며, 상기 하부 도전 라인들 및 상기 상부 도전 라인들이 상기 비아 홀을 통해 서로 조합되어 복수의 도전 코일들을 형성하는, 디지타이저.11. Including the electrode connection structure described above, wherein the lower conductive line includes a plurality of lower conductive lines, the upper conductive line includes a plurality of upper conductive lines, and the lower conductive lines and the upper conductive lines A digitizer that is combined with each other through the via hole to form a plurality of conductive coils.

12. 위 11에 있어서, 상기 하부 도전 라인들은 열 방향으로 연장하는 제1 하부 도전 라인들 및 제2 하부 도전 라인들을 포함하고, 상기 상부 도전 라인들은 행 방향으로 연장하는 제1 상부 도전 라인들 및 제2 상부 도전 라인들을 포함하는, 디지타이저.12. The method of 11 above, wherein the lower conductive lines include first lower conductive lines and second lower conductive lines extending in a column direction, and the upper conductive lines include first upper conductive lines extending in a row direction and A digitizer comprising second upper conductive lines.

13. 위 12에 있어서, 상기 도전 코일들은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들이 서로 연결되어 형성된 제1 도전 코일; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들이 서로 연결되어 형성된 제2 도전 코일을 포함하는, 디지타이저.13. In the above 12, the conductive coils include a first conductive coil formed by connecting the first upper conductive lines and the second lower conductive lines to each other; and a second conductive coil formed by connecting the first lower conductive lines and the second upper conductive lines to each other.

14. 위 11에 있어서, 상기 기재층은 벤딩 영역을 포함하고, 상기 벤딩 영역의 벤딩 축은 상기 상부 도전 라인과 교차하며, 상기 하부 도전 라인과 평행한, 디지타이저.14. The digitizer of 11 above, wherein the base layer includes a bending area, and a bending axis of the bending area intersects the upper conductive line and is parallel to the lower conductive line.

본 발명의 실시예들에 따른 전극 접속 구조에 있어서, 하부 도전 라인을 부분적으로 덮는 절연 구조를 복층 구조로 형성할 수 있다. 이에 따라, 하부 도전 라인의 두께가 증가되는 경우에도 절연 구조를 통한 하부 도전 라인 및 상부 도전 라인의 접속 신뢰성을 확보할 수 있다.In the electrode connection structure according to the embodiments of the present invention, the insulating structure partially covering the lower conductive line may be formed in a multi-layer structure. Accordingly, even when the thickness of the lower conductive line is increased, connection reliability of the lower conductive line and the upper conductive line through the insulating structure may be secured.

일부 실시예들에 따르면, 상부 절연층의 제공되는 제2 절연층의 측면의 경사각이 하부 절연층으로 제공되는 제1 절연층의 측면의 경사각보다 작을 수 있다. 이에 따라, 상부 도전 라인의 단선 및/또는 손상을 방지하고 전극 접속 구조의 구동 신뢰성을 개선할 수 있다.According to some embodiments, an inclination angle of a side surface of a second insulating layer provided as an upper insulating layer may be smaller than an inclined angle of a side surface of a first insulating layer provided as a lower insulating layer. Accordingly, it is possible to prevent disconnection and/or damage of the upper conductive line and improve driving reliability of the electrode connection structure.

상기 절연 구조를 활용하여, 하부 도전 라인의 두께를 충분히 증가시켜 전류 통로를 증가시킬 수 있다. 이에 따라, 상기 전극 접속 구조를 디지타이저의 도전 코일에 채용하여 전자기 유도 현상의 증폭을 통한 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.Utilizing the insulating structure, a current passage may be increased by sufficiently increasing the thickness of the lower conductive line. Accordingly, a digitizer having high resolution and improved flexibility through amplification of an electromagnetic induction phenomenon may be provided by employing the electrode connection structure to a conductive coil of the digitizer.

도 1은 예시적인 실시예들에 따른 전극 접속 구조를 나타내는 개략적인 단면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 전극 접속 구조의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.1 is a schematic cross-sectional view illustrating an electrode connection structure according to exemplary embodiments.
2 to 4 are schematic cross-sectional views for explaining a manufacturing method of an electrode connection structure according to exemplary embodiments.
5 is a schematic cross-sectional view illustrating a digitizer according to example embodiments.
6 and 7 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
8 is a schematic plan view illustrating a digitizer according to example embodiments.

본 발명의 실시예들은 복층 구조의 도전 라인들 및 복수의 절연층을 포함하며 향상된 전기적 접속 신뢰성을 갖는 전극 접속 구조 및 이의 제조 방법을 제공한다. 또한, 본 발명의 실시예들은 상기 전극 접속 구조를 포함하는 디지타이저를 제공한다.Embodiments of the present invention provide an electrode connection structure including multi-layered conductive lines and a plurality of insulating layers and having improved electrical connection reliability and a manufacturing method thereof. In addition, embodiments of the present invention provide a digitizer including the electrode connection structure.

이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.With reference to the following drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to this specification illustrate preferred embodiments of the present invention, and serve to further understand the technical idea of the present invention together with the contents of the above-described invention, so the present invention is described in such drawings should not be construed as limited to

도 1은 예시적인 실시예들에 따른 전극 접속 구조를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating an electrode connection structure according to exemplary embodiments.

도 1을 참조하면, 상기 전극 접속 구조는 기재층(105) 상에 형성된 하부 도전 라인(110) 및 상부 도전 라인(130)을 포함할 수 있다. 하부 도전 라인(110) 및 상부 도전 라인(130)은 절연 구조(120)를 사이에 두고 서로 다른 층에 분리될 수 있다.Referring to FIG. 1 , the electrode connection structure may include a lower conductive line 110 and an upper conductive line 130 formed on a base layer 105 . The lower conductive line 110 and the upper conductive line 130 may be separated on different layers with the insulating structure 120 interposed therebetween.

예를 들면, 절연 구조(120)는 하부 도전 라인(110) 및 상부 도전 라인(130) 사이에 배치된 층간 절연 구조로 제공될 수 있다.For example, the insulating structure 120 may be provided as an interlayer insulating structure disposed between the lower conductive line 110 and the upper conductive line 130 .

기재층(105)은 도전 라인들(110, 130) 및 절연 구조(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The base layer 105 is used as a meaning encompassing a support layer or a film-type base material for forming the conductive lines 110 and 130 and the insulating structure 120 . For example, the base layer 105 may include a polymer applicable to a flexible display. Examples of the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA) etc. are mentioned.

바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the base layer 105 may include polyimide to secure stable bending properties.

하부 도전 라인(110) 및 상부 도전 라인(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전 라인(110) 및 상부 도전 라인(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. Each of the lower conductive line 110 and the upper conductive line 130 may include a low-resistance metal. For example, the lower conductive line 110 and the upper conductive line 130 may include silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chrome ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two or more of these.

바람직하게는, 하부 도전 라인(110) 및 상부 도전 라인(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower conductive line 110 and the upper conductive line 130 may include copper or a copper alloy to implement low resistance.

절연 구조(120)는 기재층(105) 상면 상에 형성되어 하부 도전 라인(110)을 부분적으로 덮을 수 있다. 절연 구조(120)는 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 절연 구조(120)는 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The insulating structure 120 may be formed on the upper surface of the base layer 105 to partially cover the lower conductive line 110 . The insulating structure 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the insulating structure 120 may be formed using an organic insulating material to improve flexibility.

예시적인 실시예들에 따르면, 절연 구조(120)는 제1 절연층(122) 및 제2 절연층(124)을 포함하는 복층 구조를 가질 수 있다.According to example embodiments, the insulating structure 120 may have a multi-layer structure including a first insulating layer 122 and a second insulating layer 124 .

제1 절연층(122)은 하부 절연층으로 제공될 수 있다. 제1 절연층(122)은 기재층(105) 상에 형성되어 하부 도전 라인(110)을 부분적으로 덮을 수 있다. 예를 들면, 제1 절연층(122)은 하부 도전 라인(110)의 측벽과 접촉하며, 하부 도전 라인(110)의 상면의 주변부를 덮을 수 있다.The first insulating layer 122 may serve as a lower insulating layer. The first insulating layer 122 may be formed on the base layer 105 to partially cover the lower conductive line 110 . For example, the first insulating layer 122 may contact a sidewall of the lower conductive line 110 and cover a peripheral portion of an upper surface of the lower conductive line 110 .

제1 절연층(122)의 측면은 기재층(105)의 상면에 대해 90° 미만의 각도로 경사질 수 있다. 예를 들면, 제1 절연층(122)의 측면 및 기재층(105)의 상면은 제1 테이퍼 각(θ1)을 형성할 수 있다.A side surface of the first insulating layer 122 may be inclined at an angle of less than 90° with respect to the top surface of the base layer 105 . For example, the side surface of the first insulating layer 122 and the top surface of the base layer 105 may form a first taper angle θ 1 .

일부 실시예들에 있어서, 제1 테이퍼 각(θ1)은 75 내지 80°일 수 있다. 상기 각도 범위에서, 후술할 제2 테이퍼 각(θ2)을 낮추어 상부 도전 라인(130)의 단선을 방지하고 하부 도전 라인(110) 및 상부 도전 라인(130)의 접속 신뢰성을 확보할 수 있다.In some embodiments, the first taper angle θ 1 may be 75 to 80°. Within the above angle range, the connection reliability of the lower conductive line 110 and the upper conductive line 130 may be secured by lowering the second taper angle θ 2 , which will be described later, to prevent disconnection of the upper conductive line 130 .

예시적인 실시예들에 있어서, 제2 절연층(124)은 상부 절연층으로 제공될 수 있다. 제2 절연층(124)은 기재층(105)의 상면 상에 형성되어 제1 절연층(122)을 전체적으로 덮을 수 있다. 예를 들면, 제2 절연층(124)은 기재층(105), 제1 절연층(122) 및 하부 도전 라인(110)을 함께 덮을 수 있다.In example embodiments, the second insulating layer 124 may serve as an upper insulating layer. The second insulating layer 124 may be formed on the upper surface of the base layer 105 to entirely cover the first insulating layer 122 . For example, the second insulating layer 124 may cover the base layer 105 , the first insulating layer 122 and the lower conductive line 110 together.

예시적인 실시예들에 있어서, 제2 절연층(124)은 비아 홀(125)을 포함할 수 있다. 비아 홀(125)을 통해 하부 도전 라인(110)의 상면이 적어도 부분적으로 노출될 수 있다. 일 실시예에 있어서, 비아 홀(125)을 통해 하부 도전 라인(110)의 상면이 부분적으로 노출될 수 있다.In example embodiments, the second insulating layer 124 may include a via hole 125 . A top surface of the lower conductive line 110 may be at least partially exposed through the via hole 125 . In one embodiment, a top surface of the lower conductive line 110 may be partially exposed through the via hole 125 .

제2 절연층(124)의 측면은 기재층(105)의 상면에 대해 90° 미만의 각도로 경사질 수 있다. 예를 들면, 제2 절연층(124)의 측면 및 기재층(105)의 상면은 제2 테이퍼 각(θ2)을 형성할 수 있다.A side surface of the second insulating layer 124 may be inclined at an angle of less than 90° with respect to the upper surface of the base layer 105 . For example, the side surface of the second insulating layer 124 and the top surface of the base layer 105 may form a second taper angle θ 2 .

일부 실시예들에 있어서, 제2 테이퍼 각(θ2)은 40 내지 70°일 수 있다. 상기 각도 범위에서, 상부 도전 라인(130)의 손상을 억제하면서 안정적인 공정 운영이 구현될 수 있다.In some embodiments, the second taper angle θ 2 may be 40 to 70°. In the above angle range, stable process operation can be implemented while suppressing damage to the upper conductive line 130 .

예를 들면, 제2 테이퍼 각(θ2)이 감소하여 상부 도전 라인(130)의 제2 절연층(124) 측면과 접하는 부분 및 상부 도전 라인(130)의 기재층(105) 상면과 접하는 부분 사이의 각도가 완화될 수 있다. 이에 따라, 상부 도전 라인(130)이 기재층(105)의 상면과 접촉하는 부분에서의 상부 도전 라인(130)의 손상 및/또는 크랙을 억제할 수 있다.For example, a portion of the upper conductive line 130 contacting the side surface of the second insulating layer 124 and a portion of the upper conductive line 130 contacting the upper surface of the base layer 105 as the second taper angle θ 2 decreases. The angle between them may be relaxed. Accordingly, damage and/or cracking of the upper conductive line 130 at a portion where the upper conductive line 130 contacts the upper surface of the base layer 105 may be suppressed.

일부 실시예들에 있어서, 제1 테이퍼 각(θ1)은 제2 테이퍼 각(θ2)보다 클 수 있다. 이 경우, 하부 도전 라인(110)의 두께가 증가해도 제2 테이퍼 각(θ2)이 완만하게 형성될 수 있다. 이에 따라, 상부 도전 라인(130) 및 하부 도전 라인(110)의 접속 신뢰성 및 구조적 안정성이 향상될 수 있다.In some embodiments, the first taper angle θ 1 may be greater than the second taper angle θ 2 . In this case, even if the thickness of the lower conductive line 110 increases, the second taper angle θ 2 can be formed gently. Accordingly, connection reliability and structural stability of the upper conductive line 130 and the lower conductive line 110 may be improved.

일부 실시예들에 있어서, 제1 절연층(122)의 측면 및 하부 도전 라인(110)의 상면은 제3 테이퍼 각(θ3)을 형성하고, 제2 절연층(124)의 측면 및 하부 도전 라인(110)의 상면은 제4 테이퍼 각(θ4)을 형성할 수 있다.In some embodiments, a side surface of the first insulating layer 122 and a top surface of the lower conductive line 110 form a third taper angle θ 3 , and a side surface of the second insulating layer 124 and a top surface of the lower conductive line 110 form a third taper angle θ 3 . An upper surface of the line 110 may form a fourth taper angle θ 4 .

예를 들면, 제3 테이퍼 각(θ3)은 제4 테이퍼 각(θ4)보다 클 수 있다. 이 경우, 제2 절연층(124)의 측면이 완만한 경사각을 가질 수 있다. 이에 따라, 제2 절연층(124)의 측면과 대응되는 각도로 패터닝되는 상부 도전 라인(130)의 신뢰성 및 안정성이 개선될 수 있다.For example, the third taper angle θ 3 may be greater than the fourth taper angle θ 4 . In this case, the side surface of the second insulating layer 124 may have a gentle inclination angle. Accordingly, reliability and stability of the upper conductive line 130 patterned at an angle corresponding to the side surface of the second insulating layer 124 may be improved.

일부 실시예들에 있어서, 제2 절연층(124)이 기재층(105)의 상면과 접하는 부분의 길이(W2)는 제1 절연층(122)이 기재층(105)의 상면과 접하는 부분의 길이(W1)보다 클 수 있다. 이 경우, 제2 테이퍼 각(θ2)이 제1 테이퍼 각(θ1)보다 감소하여 절연 구조(120)의 측벽의 경사가 완만하게 형성될 수 있다. 이에 따라, 상부 도전 라인(130)의 접속 신뢰성이 개선될 수 있다.In some embodiments, the length (W2) of the portion where the second insulating layer 124 contacts the top surface of the base layer 105 is the length of the portion where the first insulating layer 122 contacts the top surface of the base layer 105. It may be greater than the length W1. In this case, the second taper angle θ 2 is less than the first taper angle θ 1 , so that the sidewall of the insulating structure 120 may have a gentle slope. Accordingly, connection reliability of the upper conductive line 130 may be improved.

일부 실시예들에 있어서, 하부 도전 라인(110)의 상면으로부터 제1 절연층(122)의 상면까지의 수직 방향 길이(H1)는 제1 절연층(122)의 상면으로부터 제2 절연층(124)의 상면까지의 수직 방향 길이(H2)보다 클 수 있다. 이 경우, 제2 테이퍼 각(θ2)이 감소하여 제2 절연층(124)의 측벽이 더욱 완만하게 형성될 수 있다. 이에 따라, 전극 접속 구조의 구조적 안정성이 개선될 수 있다.In some embodiments, a vertical length H1 from the upper surface of the lower conductive line 110 to the upper surface of the first insulating layer 122 is from the upper surface of the first insulating layer 122 to the second insulating layer 124 ) may be greater than the vertical length (H2) to the upper surface. In this case, the second taper angle θ 2 decreases, so that the sidewall of the second insulating layer 124 can be formed more gently. Accordingly, structural stability of the electrode connection structure can be improved.

일 실시예에 따르면, 하부 도전 라인(110)의 상면으로부터 제1 절연층(122)의 상면까지의 수직 방향 길이(H1)는 7 내지 9 ㎛일 수 있고, 제1 절연층(122)의 상면으로부터 제2 절연층(124)의 상면까지의 수직 방향 길이(H2)는 5 내지 8 ㎛일 수 있다.According to an embodiment, a vertical length H1 from the top surface of the lower conductive line 110 to the top surface of the first insulating layer 122 may be 7 to 9 μm, and the top surface of the first insulating layer 122 A vertical length H2 from the top surface of the second insulating layer 124 may be 5 to 8 μm.

비아 홀(125) 내부에는 상술한 금속 또는 합금이 충진되어, 하부 도전 라인(110)과 전기적으로 연결되는 상부 도전 라인(130)이 형성될 수 있다. 상부 도전 라인(130)은 비아 홀(125)을 충분히 채우며 제2 절연층(124)의 상면을 적어도 부분적으로 덮을 수 있다.The above-described metal or alloy may be filled in the via hole 125 to form an upper conductive line 130 electrically connected to the lower conductive line 110 . The upper conductive line 130 may sufficiently fill the via hole 125 and at least partially cover the upper surface of the second insulating layer 124 .

비아 홀(125) 내부에는 콘택(135)이 형성될 수 있다. 콘택(135)은 비아 홀(125) 내부에 형성된 상부 도전 라인(130)의 부분일 수 있으며, 상부 도전 라인(130)과 실질적으로 일체의 부재로 형성될 수 있다.A contact 135 may be formed inside the via hole 125 . The contact 135 may be part of the upper conductive line 130 formed inside the via hole 125 and may be formed as a member substantially integral with the upper conductive line 130 .

일부 실시예들에 있어서, 하부 도전 라인(110)의 두께는 10㎛ 이상일 수 있다. 예를 들면, 하부 도전 라인(110)의 두께는 10 내지 20㎛, 또는 10 내지 15㎛일 수 있다.In some embodiments, the thickness of the lower conductive line 110 may be greater than or equal to 10 μm. For example, the thickness of the lower conductive line 110 may be 10 to 20 μm or 10 to 15 μm.

상술한 바와 같이, 상대적으로 두껍게 형성된 하부 도전 라인(110)의 전기적 접속을 위한 절연층의 두께도 증가될 수 있다. 상기 절연층을 예를 들면, 단일 코팅 공정으로 형성하는 경우 하부 도전 라인(110)의 측벽이 노출되거나, 절연층이 지나치게 얇아져 전극 층간 절연층으로서 제공되기 부적합할 수 있다.As described above, the thickness of the insulating layer for electrical connection of the relatively thick lower conductive line 110 may also be increased. When the insulating layer is formed by, for example, a single coating process, the sidewall of the lower conductive line 110 may be exposed or the insulating layer may be too thin to serve as an insulating layer between electrode layers.

그러나, 상술한 예시적인 실시예들에 따르면, 복층 구조의 절연 구조(120)를 형성하여 하부 도전 라인(110)의 절연을 위한 충분한 두께의 절연층을 형성할 수 있다. 또한, 상부 도전 라인(130)과의 접속을 위한 충분한 높이 및 너비의 비아 홀(125)을 형성할 수 있다.However, according to the exemplary embodiments described above, an insulating layer having a sufficient thickness for insulating the lower conductive line 110 may be formed by forming the multi-layer insulating structure 120 . In addition, the via hole 125 having a sufficient height and width for connection with the upper conductive line 130 may be formed.

또한, 절연 구조(120)는 높은 테이퍼 각을 갖는 제1 절연층(122) 상에 상대적으로 낮은 테이퍼 각을 갖는 제2 절연층(124)이 적층된 복층 구조를 포함할 수 있다. 이 경우, 상부 도전 라인(130) 또는 콘택(135)이 완만한 경사각으로 연장하여 하부 도전 라인(110)과 전기적으로 연결될 수 있다. 이에 따라, 상부 도전 라인(130) 및 하부 도전 라인(110)의 접촉부에서의 상부 도전 라인(130)의 단선을 방지하고 접속 신뢰성을 향상시킬 수 있다.In addition, the insulating structure 120 may include a multilayer structure in which a second insulating layer 124 having a relatively low taper angle is stacked on a first insulating layer 122 having a high taper angle. In this case, the upper conductive line 130 or the contact 135 may extend at a gentle inclination angle and be electrically connected to the lower conductive line 110 . Accordingly, disconnection of the upper conductive line 130 at the contact portion between the upper conductive line 130 and the lower conductive line 110 may be prevented and connection reliability may be improved.

일부 실시예들에 있어서, 상부 도전 라인(130)의 두께는 하부 도전 라인(110)의 두께보다 작을 수 있다. 예를 들면, 상부 도전 라인(130)의 두께는 약 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.In some embodiments, the thickness of the upper conductive line 130 may be smaller than that of the lower conductive line 110 . For example, the upper conductive line 130 may have a thickness of about 6 μm or less, preferably about 1 μm to about 6 μm.

상부 도전 라인(130)의 두께를 상대적으로 얇게 형성하여, 하부 도전 라인(110)으로부터 충분한 채널 전류 혹은 도전 코일 전류를 확보하면서, 폴딩 또는 벤딩 특성을 향상시킬 수 있다. 또한, 박막 형태의 상부 도전 라인(130)을 활용하여 상술한 비아 홀(125)에의 밀착 특성이 보다 증진될 수 있다.By forming the upper conductive line 130 relatively thin, it is possible to improve folding or bending characteristics while securing sufficient channel current or conductive coil current from the lower conductive line 110 . In addition, by utilizing the upper conductive line 130 in the form of a thin film, the above-described adhesion characteristics to the via hole 125 may be further improved.

절연 구조(120) 상에는 상부 도전 라인(130)을 덮는 패시베이션 층(140)이 형성될 수 있다. 예를 들면, 패시베이션 층은 절연 구조(120)와 실질적으로 동일하거나 유사한 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.A passivation layer 140 covering the upper conductive line 130 may be formed on the insulating structure 120 . For example, the passivation layer may include an organic insulating material or an inorganic insulating material substantially the same as or similar to that of the insulating structure 120 .

일 실시예에 따르면, 하부 도전 라인(110) 및 상부 도전 라인(130)은 서로 교차하는 방향으로 연장할 수 있다.According to an embodiment, the lower conductive line 110 and the upper conductive line 130 may extend in directions crossing each other.

도 2 내지 도 4는 예시적인 실시예들에 따른 전극 접속 구조의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 1을 참조로 설명한 구조 및 재질에 대한 상세한 설명은 생략된다.2 to 4 are schematic cross-sectional views for explaining a manufacturing method of an electrode connection structure according to exemplary embodiments. A detailed description of the structure and material described with reference to FIG. 1 will be omitted.

예를 들면, 기재층(105)의 상면 상에 상술한 금속 또는 합금을 포함하는 하부 도전막을 형성할 수 있다. 상기 하부 도전막을 소정의 너비로 패터닝하여 하부 도전 라인(110)을 형성할 수 있다.For example, a lower conductive layer including the above-described metal or alloy may be formed on the upper surface of the base layer 105 . The lower conductive line 110 may be formed by patterning the lower conductive layer to a predetermined width.

상술한 바와 같이, 하부 도전 라인(110)은 약 10 ㎛ 이상의 두께로 형성될 수 있다.As described above, the lower conductive line 110 may be formed to a thickness of about 10 μm or more.

도 3을 참조하면, 기재층(105) 상에 하부 도전 라인(110)의 상면의 주변부를 덮는 제1 절연층(122)을 형성할 수 있다.Referring to FIG. 3 , the first insulating layer 122 covering the periphery of the upper surface of the lower conductive line 110 may be formed on the base layer 105 .

예를 들면, 기재층(105) 상에 하부 도전 라인(110)을 전체적으로 덮도록 제1 코팅층을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 코팅층은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 이미드계 수지, 노볼락계 수지 등과 같은 감광성 수지를 포함하는 감광성 조성물을 사용하여 제1 스핀 코팅 공정을 통해 형성될 수 있다.For example, a first coating layer may be formed on the base layer 105 to entirely cover the lower conductive line 110 . According to exemplary embodiments, the first coating layer is formed by a first spin coating process using a photosensitive composition including a photosensitive resin such as an epoxy resin, an acrylic resin, a siloxane resin, an imide resin, a novolac resin, and the like. can be formed through

상기 제1 코팅층에 대해 예를 들면, 약 80 내지 110 ℃의 온도에서 프리-베이킹(pre-baking)(또는 소프트 베이킹) 공정을 수행할 수 있다. 이후, 하부 도전 라인(110)의 상면의 일부를 노출하기 위하여 마스크를 사용하여 노광 공정을 수행할 수 있다.A pre-baking (or soft baking) process may be performed on the first coating layer at, for example, about 80 to 110 °C. Thereafter, an exposure process may be performed using a mask to expose a portion of the upper surface of the lower conductive line 110 .

일부 실시예들에 있어서, 상기 노광 공정 이후 포스트-베이킹 공정을 예를 들면, 약 130 내지 160 ℃의 온도에서 수행할 수 있다.In some embodiments, a post-baking process after the exposure process may be performed at a temperature of, for example, about 130 to 160 °C.

이후, 예를 들면 알칼리 수용액을 사용한 현상 공정을 통해 상기 제1 코팅층을 부분적으로 제거하여 하부 도전 라인(110)의 상면의 일부를 노출시키는 제1 절연층(122)을 형성할 수 있다.Thereafter, the first insulating layer 122 exposing a portion of the upper surface of the lower conductive line 110 may be formed by partially removing the first coating layer through a developing process using, for example, an aqueous alkali solution.

일 실시예에 있어서, 상기 포스트-베이킹 공정은 상기 프리-베이킹 공정보다 긴 시간동안 수행될 수 있다. 예를 들면, 상기 프리-베이킹 공정은 약 3 내지 10분, 상기 포스트-베이킹 공정은 약 20 내지 30분간 수행될 수 있다.In one embodiment, the post-baking process may be performed for a longer time than the pre-baking process. For example, the pre-baking process may be performed for about 3 to 10 minutes, and the post-baking process may be performed for about 20 to 30 minutes.

상기 포스트-베이킹 공정을 충분한 시간 및 온도로 수행하여, 후술하는 제2 절연층(124) 혹은 비아 홀(125) 형성 시 제1 절연층(122)의 손상을 방지할 수 있다.By performing the post-baking process for a sufficient time and temperature, damage to the first insulating layer 122 may be prevented when the second insulating layer 124 or the via hole 125 is formed.

도 4를 참조하면, 제1 절연층(122) 상에 제2 절연층(124)을 형성할 수 있다.Referring to FIG. 4 , a second insulating layer 124 may be formed on the first insulating layer 122 .

예를 들면, 기재층(105) 및 제1 절연층(122) 상에 상술한 감광성 조성물을 제2 스핀 코팅 공정을 통해 형성하여 제2 코팅층을 형성할 수 있다. 상기 제2 코팅층은 제1 절연층(122) 형성 시 노출된 하부 도전 라인(110)의 상면을 채우도록 형성될 수 있다.For example, the photosensitive composition described above may be formed on the base layer 105 and the first insulating layer 122 through a second spin coating process to form a second coating layer. The second coating layer may be formed to fill the upper surface of the lower conductive line 110 exposed when the first insulating layer 122 is formed.

상기 제2 코팅층에 대해 예를 들면, 약 80 내지 110℃의 온도에서 프리-베이킹 공정을 수행할 수 있다. 이후, 비아 홀(125)의 형성을 위한 마스크를 사용하여 노광 공정을 수행할 수 있다.For the second coating layer, for example, a pre-baking process may be performed at a temperature of about 80 to 110 °C. After that, an exposure process may be performed using a mask for forming the via hole 125 .

일부 실시예들에 있어서, 상기 노광 공정 이후 포스트-베이킹 공정을 예를 들면, 약 180 내지 220℃의 온도에서 수행할 수 있다.In some embodiments, a post-baking process after the exposure process may be performed at a temperature of, for example, about 180 to 220°C.

이후, 예를 들면 알칼리 수용액을 사용한 현상 공정을 통해 상기 제2 코팅층을 부분적으로 제거하여 비아 홀(125)을 형성할 수 있다. 이에 따라, 제1 절연층(122)을 전체적으로 덮으며, 하부 도전 라인(110)의 상면을 부분적으로 노출시키는 제2 절연층(124)을 형성할 수 있다.Thereafter, the via hole 125 may be formed by partially removing the second coating layer through a developing process using an aqueous alkali solution, for example. Accordingly, the second insulating layer 124 may be formed to entirely cover the first insulating layer 122 and partially expose the upper surface of the lower conductive line 110 .

상기 현상 공정에서 노출된 하부 도전 라인(110)의 상면을 채우는 제2 코팅층 부분의 적어도 일부가 함께 제거되어 비아 홀(125)이 형성될 수 있다. 상술한 바와 같이, 제1 절연층(122)은 프리-베이킹 및 포스트-베이킹 공정을 통해 경화된 상태이므로 제1 절연층(122)의 손상 없이 비아 홀(125)을 형성할 수 있다.At least a portion of the portion of the second coating layer filling the upper surface of the lower conductive line 110 exposed in the developing process may be removed together to form the via hole 125 . As described above, since the first insulating layer 122 is cured through the pre-baking and post-baking processes, the via hole 125 may be formed without damaging the first insulating layer 122 .

제2 절연층(124) 형성 시에도 상기 포스트-베이킹 공정은 상기 프리-베이킹 공정보다 긴 시간동안 수행될 수 있다. 예를 들면, 상기 프리-베이킹 공정은 약 3 내지 10분, 상기 포스트-베이킹 공정은 약 20 내지 30분간 수행될 수 있다.Even when the second insulating layer 124 is formed, the post-baking process may be performed for a longer time than the pre-baking process. For example, the pre-baking process may be performed for about 3 to 10 minutes, and the post-baking process may be performed for about 20 to 30 minutes.

일부 실시예들에 있어서, 제1 절연층(122) 형성을 위한 제1 스핀 코팅 공정의 회전 속도 및 제2 절연층(124) 형성을 위한 제2 스핀 공정의 회전 속도는 각각 약 300 내지 500 rpm으로 조절될 수 있다. 이에 따라, 제1 절연층(122)의 높이를 충분히 증가시키고, 제2 절연층(124)의 완만한 테이퍼 각을 통해 도전 라인들(110, 130) 사이의 접속 신뢰성이 향상될 수 있다.In some embodiments, the rotation speed of the first spin coating process for forming the first insulating layer 122 and the rotation speed of the second spin process for forming the second insulating layer 124 are each about 300 to 500 rpm. can be adjusted with Accordingly, connection reliability between the conductive lines 110 and 130 may be improved through a sufficient increase in the height of the first insulating layer 122 and a gentle taper angle of the second insulating layer 124 .

상술한 공정에 따라 제조된 절연 구조(120)에 있어서, 제1 절연층(122)의 측면 및 기재층(105)의 상면이 형성하는 테이퍼 각은 제2 절연층(124)의 측면 및 기재층(105)의 상면이 형성하는 테이퍼 각보다 클 수 있다.In the insulating structure 120 manufactured according to the above process, the taper angle formed by the side surface of the first insulating layer 122 and the upper surface of the base layer 105 is the side surface of the second insulating layer 124 and the base layer It may be greater than the taper angle formed by the upper surface of (105).

예를 들면, 상술한 테이퍼 각들(θ1, θ2)은 절연층들(122, 124)의 형성 시의 노광 및 현상 조건을 변경하여 조절할 수 있다.For example, the aforementioned taper angles θ 1 and θ 2 may be adjusted by changing exposure and development conditions when the insulating layers 122 and 124 are formed.

예를 들면, 테이퍼 각들(θ1, θ2)은 절연층들(122, 124)의 형성을 위한 노광 시의 노광 시간, 노광기의 출력(power), 노광기와의 거리, 현상 시간 등의 조건들 중 적어도 하나를 변경하여 조절할 수 있다.For example, the taper angles θ 1 and θ 2 are determined by conditions such as exposure time, power of the exposure machine, distance from the exposure machine, development time, and the like during exposure for forming the insulating layers 122 and 124. It can be adjusted by changing at least one of them.

절연 구조(120)를 두 번에 걸쳐 연속 형성하여 절연층들(122, 124)의 두께 및 표면 평탄화도를 균일하게 조절할 수 있다.The thickness and surface planarity of the insulating layers 122 and 124 may be uniformly adjusted by continuously forming the insulating structure 120 twice.

다시, 도 1을 참조하면, 제2 절연층(124) 상에 비아 홀(125)을 채우는 상부 도전층을 형성할 수 있다. 이후, 상기 상부 도전층을 소정의 너비로 패터닝하여 비아 홀(125)을 통해 하부 도전 라인(110)과 접촉하는 콘택(135)을 포함하는 상부 도전 라인(130)을 형성할 수 있다.Referring again to FIG. 1 , an upper conductive layer filling the via hole 125 may be formed on the second insulating layer 124 . Thereafter, the upper conductive layer may be patterned to a predetermined width to form an upper conductive line 130 including a contact 135 contacting the lower conductive line 110 through the via hole 125 .

도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 5은 도 6에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다.5 is a schematic cross-sectional view illustrating a digitizer according to example embodiments. 6 and 7 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments. For example, FIG. 5 is a cross-sectional view taken in the thickness direction along line II' shown in FIG. 6 .

도 5 내지 도 7에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In FIGS. 5 to 7 , two directions that are parallel to the upper surface of the digitizer 100 or the base layer 105 and cross each other are defined as a first direction and a second direction. For example, the first direction and the second direction may perpendicularly cross each other.

상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 . The second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .

도 5 내지 도 7을 참조하면, 디지타이저(100)는 도 1을 참조로 설명한 예시적인 실시예들에 따른 전극 접속 구조를 포함할 수 있다. 예시적인 실시예들에 따르면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전 라인(110) 및 상부 도전 라인(130)을 포함할 수 있다. 하부 도전 라인(110) 및 상부 도전 라인(130)은 절연 구조(120)를 사이에 두고 서로 다른 층에 분리될 수 있다. Referring to FIGS. 5 to 7 , the digitizer 100 may include an electrode connection structure according to the exemplary embodiments described with reference to FIG. 1 . According to example embodiments, the digitizer 100 may include a lower conductive line 110 and an upper conductive line 130 formed on the base layer 105 . The lower conductive line 110 and the upper conductive line 130 may be separated on different layers with the insulating structure 120 interposed therebetween.

예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50)(도 6 참조) 및 제2 도전 코일(70)(도 7 참조)을 포함할 수 있다. Digitizer 100 according to example embodiments may include a first conductive coil 50 (see FIG. 6 ) and a second conductive coil 70 (see FIG. 7 ).

제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전 라인(110) 및 상부 도전 라인(130)이 콘택들(135)에 의해 조합되어 정의될 수 있다.The first conductive coil 50 and the second conductive coil 70 may be defined by combining the lower conductive line 110 and the upper conductive line 130 with contacts 135 .

하부 도전 라인(110)은 제1 하부 도전 라인(112)(도 7 참조) 및 제2 하부 도전 라인(114)(도 6 참조)을 포함할 수 있다. 상부 도전 라인(130)은 제1 상부 도전 라인(132)(도 6 참조) 및 제2 상부 도전 라인(134)(도 7 참조)을 포함할 수 있다. The lower conductive line 110 may include a first lower conductive line 112 (see FIG. 7 ) and a second lower conductive line 114 (see FIG. 6 ). The upper conductive line 130 may include a first upper conductive line 132 (see FIG. 6 ) and a second upper conductive line 134 (see FIG. 7 ).

제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction. The first upper conductive line 132 and the second upper conductive line 134 may extend in the first direction.

도 6에 도시된 바와 같이, 상부 도전 라인(130)의 제1 상부 도전 라인(132) 및 하부 도전 라인(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As shown in FIG. 6, the first upper conductive line 132 of the upper conductive line 130 and the second lower conductive line 114 of the lower conductive line 110 are coupled to each other to form a first conductive coil 50. can form

제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper conductive line 132 and the second lower conductive line 114 together form the first conductive coil 50 and may be provided together as a sensing line for an input pen through electromagnetic induction.

예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135a)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135a)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, the first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135a. The plurality of first upper conductive lines 132 and the plurality of second lower conductive lines 114 are electrically connected to each other through the plurality of first contacts 135a to form one first conductive coil 50. A plurality of conductive loops may be included. For example, four first conductive loops may be included in one first conductive coil 50 .

일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135a)은 절연 구조(120)를 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in a planar direction. The first contact 135a may pass through the insulating structure 120 and be formed substantially integrally with the first upper conductive line 132 .

상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.A first input line 113 and a first output line 115 may be connected to one of the first conductive loops. For example, the first input line 113 may be connected to an innermost first conductive loop among the first conductive loops. The first output line 115 may be connected to an outermost first conductive loop among the first conductive loops.

제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전 라인(110) 및 상부 도전 라인(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.The current input from the first input line 113 alternately circulates the lower conductive line 110 and the upper conductive line 130 through the first conductive loops, and may be discharged through the first output line 115. there is.

일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전 라인(110)에 포함될 수 있다. In some embodiments, the first input line 113 and the first output line 115 may be included in the lower conductive line 110 .

일부 실시예들에 있어서, 하부 도전 라인(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the lower conductive line 110 may include a first internal connection line 114a. For example, neighboring first conductive loops may be connected by a first inner connection line 114a.

도 7에 도시된 바와 같이, 하부 도전 라인(110)의 제1 하부 도전 라인(112) 및 상부 도전 라인(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.As shown in FIG. 7, the first lower conductive line 112 of the lower conductive line 110 and the second upper conductive line 134 of the upper conductive line 130 are coupled to each other to form a second conductive coil 70. can form

제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower conductive line 112 and the second upper conductive line 134 together form the second conductive coil 70 and may be provided together as a sensing line for an input pen through electromagnetic induction.

예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(135b)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(135b)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 135b. The plurality of first lower conductive lines 112 and the plurality of second upper conductive lines 134 are electrically connected to each other through the plurality of second contacts 135b to form one second conductive coil 70. A plurality of conductive loops may be included. For example, four second conductive loops may be included in one second conductive coil 70 .

일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(135b)은 절연 구조(120)를 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second conductive loops may have different sizes or areas in a planar direction. The second contact 135b may pass through the insulating structure 120 and be substantially integrally formed with the second upper conductive line 134 .

상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.A second input line 117 and a second output line 119 may be connected to any one of the second conductive loops. For example, the second input line 117 may be connected to an innermost second conductive loop among the second conductive loops. The second output line 119 may be connected to an outermost second conductive loop among the second conductive loops.

제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전 라인(110) 및 상부 도전 라인(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.The current input from the second input line 117 alternately circulates the lower conductive line 110 and the upper conductive line 130 through the second conductive loops, and may be discharged through the second output line 119. there is.

일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전 라인(110)에 포함될 수 있다.In some embodiments, the second input line 117 and the second output line 119 may be included in the lower conductive line 110 .

일부 실시예들에 있어서, 상부 도전 라인(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(135b)을 통해 연결될 수 있다. In some embodiments, the upper conductive line 130 may further include an external connection line 134a. For example, the second input line 117 and the second output line 119 may be connected to the second conductive loop through the second contact 135b by the external connection line 134a.

일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(117)에 연결될 수도 있다.In one embodiment, the external connection line 134a may be connected to two different second conductive coils. For example, the second output line 119 connected to one of the second conductive coils 70 may be connected to the second input line 117 of the other second conductive coil 70 through an external connection line 134a. may be

일부 실시예들에 있어서, 상부 도전 라인(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper conductive line 130 may further include a second internal connection line 134b. For example, neighboring second conductive loops within the second conductive coil 70 may be connected to each other by the second internal connection line 134b.

도 6 및 도 7에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.6 and 7 show that four conductive loops are included in one conductive coil, but the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.

도 6 및 도 7을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 6 and 7 , each of the first conductive coil 50 and the second conductive coil 70 may include a plurality of conductive loops having different sizes.

이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, by sufficiently increasing the strength of the magnetic field generated through the digitizer 100, energy transfer to an input pen contacting the window surface of the image display device can be efficiently improved.

또한, 하부 도전 라인(110) 및 상부 도전 라인(130)을 콘택(135)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since a conductive loop is formed by connecting the lower conductive line 110 and the upper conductive line 130 through the contact 135, the number of loops of the conductive coil in a limited space is effectively increased and the electromagnetic induction efficiency is improved. can make it

상술한 바와 같이, 하부 도전 라인(110)의 두께는 상부 도전 라인(130)의 두께보다 클 수 있다. 도 8을 참조로 후술하는 바와 같이, 상부 도전 라인(130)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 벤딩 축과 교차할 수 있다. 예를 들면, 상부 도전 라인(130)은 상기 벤딩 축과 수직할 수 있다. 하부 도전 라인(110)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 벤딩 축과 평행할 수 있다.As described above, the thickness of the lower conductive line 110 may be greater than that of the upper conductive line 130 . As described below with reference to FIG. 8 , the upper conductive line 130 may extend in a first direction (eg, a row direction or a width direction) and intersect the bending axis. For example, the upper conductive line 130 may be perpendicular to the bending axis. The lower conductive line 110 extends in the second direction (column direction or longitudinal direction) and may be substantially parallel to the bending axis.

예시적인 실시예들에 따르면, 상기 벤딩 축과 교차함에 따라 벤딩 스트레스가 쉽게 전달되는 상부 도전 라인(130)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 벤딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(110)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.According to example embodiments, crack prevention inside the conductive line may be reduced or suppressed by reducing the thickness of the upper conductive line 130 to which bending stress is easily transferred as it intersects the bending axis. As the first lower conductive line 110 that is parallel to the bending axis and relatively free from bending stress is formed with a large thickness, a sufficient electromagnetic induction effect can be realized by expanding a current path through the conductive coil.

또한, 도 1을 참조로 설명한 바와 같이, 콘택(135)은 비아 홀(125)을 포함하는 절연 구조(120) 내에 형성될 수 있다. 이에 따라, 하부 도전 라인(110)의 두께가 증가되는 경우에도 소정의 절연성을 유지하면서 상부 도전 라인(130)과의 안정적인 접속 신뢰성을 확보할 수 있다.Also, as described with reference to FIG. 1 , the contact 135 may be formed in the insulating structure 120 including the via hole 125 . Accordingly, even when the thickness of the lower conductive line 110 is increased, stable connection reliability with the upper conductive line 130 may be secured while maintaining a predetermined insulation property.

도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 8에서는 도전 코일의 상세 구조/구성의 도시는 생략되었다.8 is a schematic plan view illustrating a digitizer according to example embodiments. For convenience of description, illustration of the detailed structure/configuration of the conductive coil is omitted in FIG. 8 .

도 8을 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 8 , a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .

제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first conductive coil 50 may extend in the first direction or row direction. A plurality of first conductive coils 50 may be arranged along the second direction or column direction.

예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수).For example, n first conductive coils 50-1 to 50-n may be sequentially arranged along the second direction (n is a natural number).

제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second conductive coil 70 may extend in the second direction or column direction. A plurality of second conductive coils 70 may be arranged along the first direction or row direction.

예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다.For example, m second conductive coils 70-1 to 70-m may be sequentially arranged along the first direction.

기재층(105)의 중앙부에는 벤딩 영역(BA)이 포함될 수 있다. 벤딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 벤딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 벤딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.A bending area BA may be included in the central portion of the base layer 105 . A bending axis 80 extending in the second direction may be located in the bending area BA. Digitizer 100 according to example embodiments may be bent or folded around a bending axis 80 .

상술한 바와 같이, 일부 실시예들에 있어서, 벤딩 축(80)과 교차하는 상부 도전 라인(130)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전 라인(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. As described above, in some embodiments, the thickness of the upper conductive line 130 crossing the bending axis 80 may be relatively small. Accordingly, cracking of the upper conductive line 130 to which bending stress is directly applied may be prevented and flexibility may be increased.

벤딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 하부 도전 라인(110)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thickness of the lower conductive line 110 that is parallel to the bending axis 80 and has a relatively low bending stress may be increased to reduce resistance and improve magnetic field generation efficiency through the conductive coil.

또한, 도 1을 참조로 설명한 전극 접속 구조를 활용하여 상부 도전 라인(130)의 두께가 감소되는 경우에도 반복적인 폴딩 혹은 벤딩 시 안정적인 도전 코일(50, 70)의 전기적 연결이 유지되어 원하는 전자기 생성을 구현할 수 있다.In addition, even when the thickness of the upper conductive line 130 is reduced by utilizing the electrode connection structure described with reference to FIG. 1, a stable electrical connection between the conductive coils 50 and 70 is maintained during repetitive folding or bending, thereby generating desired electromagnetic fields. can be implemented.

50: 제1 도전 코일 70: 제2 도전 코일
100: 디지타이저 105: 기재층
110: 하부 도전 라인 120: 절연 구조
122: 제1 절연층 124: 제2 절연층
125: 비아 홀 130: 상부 도전 라인
135: 콘택 140: 패시베이션 층50: first conductive coil 70: second conductive coil
100: digitizer 105: substrate layer
110: lower conductive line 120: insulation structure
122: first insulating layer 124: second insulating layer
125: via hole 130: upper conductive line
135: contact 140: passivation layer

Claims (14)

기재층;
상기 기재층의 상면 상에 배치된 하부 도전 라인;
상기 기재층의 상기 상면 상에 형성되고, 상기 하부 도전 라인의 상면의 주변부를 덮는 제1 절연층;
상기 제1 절연층의 상면 상에 형성되고, 상기 하부 도전 라인의 상기 상면을 노출시키는 비아 홀을 포함하고, 상기 제1 절연층을 전체적으로 덮는 제2 절연층; 및
상기 제2 절연층 상에 배치되어 상기 비아 홀을 통해 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 전극 접속 구조.base layer;
a lower conductive line disposed on an upper surface of the base layer;
a first insulating layer formed on the upper surface of the base layer and covering a periphery of the upper surface of the lower conductive line;
a second insulating layer formed on an upper surface of the first insulating layer, including a via hole exposing the upper surface of the lower conductive line, and entirely covering the first insulating layer; and
An electrode connection structure comprising an upper conductive line disposed on the second insulating layer and electrically connected to the lower conductive line through the via hole. 청구항 1에 있어서, 상기 제2 절연층은 상기 기재층, 상기 제1 절연층 및 상기 하부 도전 라인을 함께 덮는, 전극 접속 구조.The electrode connection structure of claim 1, wherein the second insulating layer covers the base layer, the first insulating layer, and the lower conductive line together. 청구항 1에 있어서, 상기 제1 절연층의 측면 및 상기 기재층의 상기 상면은 제1 테이퍼 각을 형성하고, 상기 제2 절연층의 측면 및 상기 기재층의 상기 상면은 제2 테이퍼 각을 형성하고,
상기 제1 테이퍼 각은 상기 제2 테이퍼 각보다 큰, 전극 접속 구조.The method according to claim 1, wherein the side surface of the first insulating layer and the upper surface of the base layer form a first taper angle, the side surface of the second insulating layer and the upper surface of the base layer form a second taper angle, ,
The first taper angle is larger than the second taper angle, the electrode connection structure. 청구항 3에 있어서, 상기 제1 테이퍼 각은 75 내지 80°이고, 상기 제2 테이퍼 각은 40 내지 70°인, 전극 접속 구조.The electrode connection structure according to claim 3, wherein the first taper angle is 75 to 80° and the second taper angle is 40 to 70°. 청구항 1에 있어서, 상기 제1 절연층의 측면 및 상기 하부 도전 라인의 상기 상면은 제3 테이퍼 각을 형성하고, 상기 제2 절연층의 측면 및 상기 하부 도전 라인의 상기 상면은 제4 테이퍼 각을 형성하고,
상기 제3 테이퍼 각은 상기 제4 테이퍼 각보다 큰, 전극 접속 구조.The method according to claim 1, wherein the side surface of the first insulating layer and the upper surface of the lower conductive line form a third taper angle, and the side surface of the second insulating layer and the upper surface of the lower conductive line form a fourth taper angle. form,
The third taper angle is greater than the fourth taper angle, the electrode connection structure. 청구항 1에 있어서, 상기 제2 절연층이 상기 기재층의 상기 상면과 접하는 부분의 길이는 상기 제1 절연층이 상기 기재층의 상면과 접하는 부분의 길이보다 큰, 전극 접속 구조.The electrode connection structure according to claim 1, wherein a length of a portion of the second insulating layer in contact with the upper surface of the base layer is greater than a length of a portion of the first insulating layer in contact with the upper surface of the base layer. 청구항 1에 있어서, 상기 하부 도전 라인의 상기 상면으로부터 상기 제1 절연층의 상면까지의 수직 방향 길이는 상기 제1 절연층의 상기 상면으로부터 상기 제2 절연층의 상면까지의 수직 방향 길이보다 큰, 전극 접속 구조.The method according to claim 1, wherein the vertical length from the upper surface of the lower conductive line to the upper surface of the first insulating layer is greater than the vertical length from the upper surface of the first insulating layer to the upper surface of the second insulating layer, electrode connection structure. 청구항 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 전극 접속 구조.The electrode connection structure according to claim 1, wherein a thickness of the lower conductive line is greater than a thickness of the upper conductive line. 청구항 1에 있어서, 상기 하부 도전 라인의 두께는 10 ㎛ 이상인, 전극 접속 구조.The electrode connection structure according to claim 1, wherein the thickness of the lower conductive line is 10 μm or more. 청구항 1에 있어서, 상기 하부 도전 라인 및 상기 상부 도전 라인은 서로 교차하는 방향으로 연장하는, 전극 접속 구조.The electrode connection structure according to claim 1, wherein the lower conductive line and the upper conductive line extend in directions crossing each other. 청구항 1의 전극 접속 구조를 포함하고,
상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하고, 상기 상부 도전 라인은 복수의 상부 도전 라인들을 포함하며,
상기 하부 도전 라인들 및 상기 상부 도전 라인들이 상기 비아 홀을 통해 서로 조합되어 복수의 도전 코일들을 형성하는, 디지타이저.Including the electrode connection structure of claim 1,
The lower conductive line includes a plurality of lower conductive lines, the upper conductive line includes a plurality of upper conductive lines,
wherein the lower conductive lines and the upper conductive lines are combined with each other through the via hole to form a plurality of conductive coils. 청구항 11에 있어서, 상기 하부 도전 라인들은 열 방향으로 연장하는 제1 하부 도전 라인들 및 제2 하부 도전 라인들을 포함하고,
상기 상부 도전 라인들은 행 방향으로 연장하는 제1 상부 도전 라인들 및 제2 상부 도전 라인들을 포함하는, 디지타이저.The method according to claim 11, wherein the lower conductive lines include first lower conductive lines and second lower conductive lines extending in a column direction,
wherein the upper conductive lines include first upper conductive lines and second upper conductive lines extending in a row direction. 청구항 12에 있어서, 상기 도전 코일들은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들이 서로 연결되어 형성된 제1 도전 코일; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들이 서로 연결되어 형성된 제2 도전 코일을 포함하는, 디지타이저.The method according to claim 12, wherein the conductive coils include a first conductive coil formed by connecting the first upper conductive lines and the second lower conductive lines to each other; and a second conductive coil formed by connecting the first lower conductive lines and the second upper conductive lines to each other. 청구항 11에 있어서, 상기 기재층은 벤딩 영역을 포함하고,
상기 벤딩 영역의 벤딩 축은 상기 상부 도전 라인과 교차하며, 상기 하부 도전 라인과 평행한, 디지타이저.The method according to claim 11, wherein the base layer includes a bending area,
and a bend axis of the bend region intersects the upper conductive line and is parallel to the lower conductive line.
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