KR20220135158A - Digitizer, method of manufacturing the same and image display device including the same - Google Patents
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Abstract
Description
본 발명은 디지타이저, 이의 제조 방법 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저, 이의 제조 방법 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer, a method for manufacturing the same, and an image display apparatus including the same. More particularly, it relates to a digitizer including a multilayer conductive structure, a method for manufacturing the same, and an image display device including the same.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined in an image display device, and are implemented in the form of, for example, a smartphone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent No. 10-1750564, a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
최근 접히거나 구부릴 수 있는 유연성을 갖는 플렉시블 디스플레이가 개발되고 있으며, 이에 따라, 상기 디지타이저와 같은 센서 구조 역시 플렉시블 디스플레이에 적용될 수 있도록 적절한 물성, 설계, 구조를 갖도록 개발될 필요가 있다. Recently, a flexible display having flexibility that can be folded or bent is being developed, and accordingly, a sensor structure such as the digitizer needs to be developed to have appropriate physical properties, design, and structure so that it can also be applied to the flexible display.
예를 들면, 박형 디스플레이 장치에 적용되는 디지타이저의 경우, 폴딩부에서 배선 크랙 또는 배선 박리가 쉽게 발생할 수 있다. 이 경우, 손상된 배선에 의해 저항이 증가될 수 있다. 따라서, 폴딩의 반복에도 신뢰성을 유지할 수 있는 디지타이저 개발이 필요하다.For example, in the case of a digitizer applied to a thin display device, a wire crack or wire peeling may easily occur in a folding part. In this case, resistance may be increased by damaged wiring. Therefore, there is a need to develop a digitizer capable of maintaining reliability even after repeated folding.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer having improved mechanical and electrical reliability.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저의 제조 방법을 제공하는 것이다.One object of the present invention is to provide a method of manufacturing a digitizer having improved mechanical and electrical reliability.
본 발명의 일 과제는 향상된 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical reliability.
1. 폴딩부를 포함하는 기재층; 상기 기재층의 상면 상에 배치된 하부 도전층; 상기 기재층의 상기 상면 상에 형성되어 상기 하부 도전층을 덮고, 상기 폴딩부에서 개구부 혹은 리세스가 형성된 층간 절연층; 및 상기 층간 절연층 및 상기 기재층의 상기 상면 상에 배치되고 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.1. A base layer including a folding part; a lower conductive layer disposed on the upper surface of the base layer; an interlayer insulating layer formed on the upper surface of the base layer to cover the lower conductive layer and having an opening or a recess in the folding part; and an upper conductive layer disposed on the upper surface of the interlayer insulating layer and the base layer and electrically connected to the lower conductive layer.
2. 위 1에 있어서, 상기 개구부는 상기 폴딩부에서 상기 층간 절연층을 관통하며, 상기 개구부를 통해 상기 기재층의 상기 상면이 노출되는, 디지타이저.2. The digitizer according to the above 1, wherein the opening passes through the interlayer insulating layer in the folding part, and the upper surface of the base layer is exposed through the opening.
3. 위 2에 있어서, 상기 상부 도전층은 상기 폴딩부에서 상기 기재층의 상기 상면과 접촉하는, 디지타이저.3. The digitizer according to the above 2, wherein the upper conductive layer is in contact with the upper surface of the base layer in the folding part.
4. 위 1에 있어서, 상기 층간 절연층은 단일층 구조를 가지며, 상기 폴딩부에서 감소된 두께를 갖는, 디지타이저.4. The digitizer according to 1 above, wherein the interlayer insulating layer has a single-layer structure and has a reduced thickness in the folding portion.
5. 위 1에 있어서, 상기 층간 절연층은 상기 기재층으로부터 순차적으로 적층된 제1 층간 절연층 및 제2 층간 절연층을 포함하는 복층 구조를 갖는, 디지타이저.5. The digitizer according to 1 above, wherein the interlayer insulating layer has a multilayer structure including a first interlayer insulating layer and a second interlayer insulating layer sequentially stacked from the base layer.
6. 위 5에 있어서, 상기 층간 절연층은 상기 폴딩부에서 상기 리세스를 포함하며, 상기 리세스에서 상기 제1 층간 절연층의 상면이 노출되는, 디지타이저.6. The digitizer according to 5 above, wherein the interlayer insulating layer includes the recess in the folding portion, and the upper surface of the first interlayer insulating layer is exposed in the recess.
7. 위 1에 있어서, 상기 하부 도전층의 두께는 상기 상부 도전층의 두께보다 큰, 디지타이저.7. The digitizer according to 1 above, wherein the thickness of the lower conductive layer is greater than the thickness of the upper conductive layer.
8. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,8. The method of 1 above, wherein the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The upper conductive layer is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction, the digitizer.
9. 위 8에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 9. The method of 8 above, further comprising: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
10. 위 9에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고,10. The method of 9 above, wherein the first conductive coil extends in the first direction, and a plurality of the first conductive coils are arranged along the second direction,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged along the first direction.
11. 위 10에 있어서, 상기 제1 상부 도전 라인들은 상기 폴딩부의 폴딩 축과 교차하며, 상기 제1 하부 도전 라인들은 상기 폴딩부의 상기 폴딩 축과 평행한, 디지타이저.11. The digitizer according to 10 above, wherein the first upper conductive lines intersect a folding axis of the folding part, and the first lower conductive lines are parallel to the folding axis of the folding part.
12. 위 11에 있어서, 상기 제1 하부 도전 라인들은 상기 폴딩부에 배열되지 않은, 디지타이저.12. The digitizer according to 11 above, wherein the first lower conductive lines are not arranged in the folding part.
13. 위 11에 있어서, 상기 제1 하부 도전 라인들 중 적어도 하나의 제1 하부 도전 라인은 상기 폴딩부 내에 배열된, 디지타이저.13. The digitizer according to 11 above, wherein a first lower conductive line of at least one of the first lower conductive lines is arranged in the folding portion.
14. 위 10에 있어서, 상기 층간 절연층 및 상기 기재층 상에 형성되며 상기 제1 상부 도전 라인들 및 상기 제2 상부 도전 라인들을 덮는 패시베이션 층을 더 포함하는, 디지타이저.14. The digitizer according to the above 10, further comprising a passivation layer formed on the interlayer insulating layer and the base layer and covering the first upper conductive lines and the second upper conductive lines.
15. 위 14에 있어서, 상기 개구부 혹은 상기 리세스는 상기 폴딩부에서 상기 패시베이션 층을 관통하는, 디지타이저.15. The digitizer according to 14 above, wherein the opening or the recess penetrates the passivation layer in the folding portion.
16. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.16. Display panel; and a digitizer according to the above-described embodiments disposed under the display panel.
17. 위 16에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.17. The image display device according to 16 above, further comprising a touch sensor disposed on the display panel.
18. 위 17에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,18. The method of 17 above, further comprising a rear cover and a window substrate,
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
19. 기재층 상에 하부 도전 라인들을 형성하는 단계; 상기 기재층 상에 상기 하부 도전 라인들을 덮는 예비 층간 절연층을 형성하는 단계; 제1 마스크부, 하프톤 부로 제공되는 제2 마스크부 및 제3 마스크부를 포함하는 노광 마스크를 이용하여 상기 예비 층간 절연층을 노광하는 단계; 노광된 상기 예비 층간 절연층을 현상 공정을 통해 부분적으로 제거하여 층간 절연층을 형성하는 단계; 및 상기 층간 절연층 상에 상기 하부 도전 라인들과 전기적으로 연결되는 상부 도전 라인들을 형성하는 단계를 포함하는, 디지타이저의 제조 방법.19. forming lower conductive lines on the base layer; forming a preliminary interlayer insulating layer covering the lower conductive lines on the base layer; exposing the preliminary interlayer insulating layer using an exposure mask including a first mask portion, a second mask portion provided as a halftone portion, and a third mask portion; forming an interlayer insulating layer by partially removing the exposed preliminary interlayer insulating layer through a developing process; and forming upper conductive lines electrically connected to the lower conductive lines on the interlayer insulating layer.
20. 위 19에 있어서, 상기 층간 절연층을 형성하는 단계는 단일 현상 공정을 통해 상기 제2 마스크부에 중첩된 상기 예비 층간 절연층 영역을 부분적으로 제거하여 폴딩부를 형성하고, 상기 제3 마스크부에 중첩된 상기 예비 층간 절연층 부분을 제거하여 상기 하부 도전 라인들의 상면을 노출시키는 콘택 홀들을 형성하는 것을 포함하는, 디지타이저의 제조 방법.20. The method of 19 above, wherein in the forming of the interlayer insulating layer, a folding part is formed by partially removing the preliminary interlayer insulating layer region overlapping the second mask part through a single developing process, and the third mask part and forming contact holes exposing upper surfaces of the lower conductive lines by removing portions of the preliminary interlayer insulating layer overlapping the .
본 발명의 실시예들에 따르면, 디지타이저의 폴딩부에서 하부 도전 라인 및 상부 도전 라인의 절연을 위한 층간 절연층을 적어도 부분적으로 제거할 수 있다. 이에 따라, 상기 폴딩부에서의 폴딩 두께를 감소시켜 상부 도전 라인의 층간 박리 및 폴딩 크랙을 감소 또는 억제시킬 수 있다.According to embodiments of the present invention, an interlayer insulating layer for insulating the lower conductive line and the upper conductive line may be at least partially removed from the folding part of the digitizer. Accordingly, it is possible to reduce or suppress the delamination and folding cracks of the upper conductive line by reducing the folding thickness of the folding part.
일부 실시예들에 있어서, 상부 도전 라인을 덮는 패시베이션 층 역시 상기 폴딩부에서 적어도 부분적으로 제거될 수 있다. 이에 따라, 폴딩 특성을 보다 향상시킬 수 있다.In some embodiments, the passivation layer covering the upper conductive line may also be at least partially removed from the folding part. Accordingly, the folding characteristic can be further improved.
예시적인 실시예들에 따르면, 상기 상부 도전 라인은 폴딩 축과 교차하고, 상기 하부 도전 라인은 상기 폴딩 축과 평행할 수 있다, 상기 상부 도전 라인의 두께를 상기 하부 도전 라인의 두께보다 작게 형성하여 전극 크랙을 억제하며 폴딩 특성을 향상시킬 수 있다.In example embodiments, the upper conductive line may intersect a folding axis, and the lower conductive line may be parallel to the folding axis. By forming the thickness of the upper conductive line smaller than the thickness of the lower conductive line It is possible to suppress electrode cracks and improve folding characteristics.
상기 디지타이저는 복수의 제1 도전 코일들 및 제2 도전 코일들을 포함하며, 상기 제1 도전 코일 및 제2 도전 코일은 복수의 도전 루프들을 포함할 수 있다. 이에 따라, 전자기 유도 현상을 촉진하며 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.The digitizer may include a plurality of first conductive coils and second conductive coils, and the first conductive coil and the second conductive coil may include a plurality of conductive loops. Accordingly, a digitizer that promotes the electromagnetic induction phenomenon and has high resolution and improved flexible characteristics can be provided.
도 1 및 도 2는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.
도 3 및 도 4는 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 6은 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7 및 도 8은 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.
도 9 및 도 10은 일부 예시적인 실시예들에 따른 디지타이저의 활성 영역을 나타내는 개략적인 부분 확대 평면도이다.
도 11은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 12 및 도 13은 예시적인 실시예들에 따른 디지타이저의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 14는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.1 and 2 are schematic cross-sectional views illustrating a digitizer according to exemplary embodiments.
3 and 4 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
5 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
6 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
7 and 8 are schematic cross-sectional views illustrating a digitizer according to some exemplary embodiments.
9 and 10 are schematic partial enlarged plan views illustrating an active area of a digitizer according to some exemplary embodiments.
11 is a schematic cross-sectional view illustrating a digitizer according to exemplary embodiments.
12 and 13 are schematic cross-sectional views for explaining a method of manufacturing a digitizer according to example embodiments.
14 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 폴딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 상기 디지타이저를 포함하는 화상 표시 장치를 제공한다.SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved folding reliability. In addition, there is provided an image display device including the digitizer.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.Hereinafter, with reference to the drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to the present specification illustrate preferred embodiments of the present invention, and serve to further understand the technical spirit of the present invention together with the above-described content of the present invention, so the present invention is described in such drawings It should not be construed as being limited only to the matters.
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the drawings below, two directions parallel to and intersecting with the upper surface of the
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the
본 출원에 사용된 용어 "행 방향", "열 방향" 등은 절대적인 방향을 지칭하는 것이 아니며, 서로 다른 방향을 지정하는 상대적인 의미로 이해되어야 한다.The terms "row direction", "column direction", etc. used in the present application do not refer to absolute directions, and should be understood as relative meanings designating different directions.
도 1 및 도 2는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다. 예를 들면, 도 1은 도 3의 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다. 도 2는 도 3의 II-II' 라인을 따라 절단한 단면도이다.1 and 2 are schematic cross-sectional views illustrating a digitizer according to exemplary embodiments. For example, FIG. 1 is a cross-sectional view taken along the line I-I' of FIG. 3 in the thickness direction. FIG. 2 is a cross-sectional view taken along line II-II' of FIG. 3 .
도 1 및 도 2를 참조하면, 예시적인 실시예들에 따른 디지타이저는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 분리될 수 있다. 1 and 2 , a digitizer according to example embodiments may include a lower
하부 도전층(110)은 제1 하부 도전 라인(112)(도 4 참조) 및 제2 하부 도전 라인(114)(도 3 참조)을 포함할 수 있다. 상부 도전층(130)은 제1 상부 도전 라인(132)(도 3 참조) 및 제2 상부 도전 라인(134)(도 4 참조)을 포함할 수 있다.The lower
기재층(105)은 도전 층들(110, 130) 및 층간 절연층(120)의 형성을 위한 기판 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The
바람직하게는, 기재층(105)은 안정적인 폴딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the
하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. The lower
바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating
일부 실시예들에 있어서, 층간 절연층(120)은 복층 구조로 형성될 수 있다. 예를 들면, 층간 절연층(120)은 기재층(105)으로부터 순차적으로 적층된 제1 층간 절연층(122) 및 제2 층간 절연층(124)을 포함할 수 있다.In some embodiments, the
따라서, 하부 도전층(110)의 두께가 증가되는 경우에도 콘택(135, 137)(도 3, 도 4 참조) 형성을 위한 충분한 두께의 층간 절연층(120)을 형성할 수 있다. 또한, 후술하는 바와 같이 도전층들(110, 130)에 인접하도록 중립 면 형성이 층간 절연층(120) 내에서 용이하게 형성될 수 있다.Accordingly, even when the thickness of the lower
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The upper
층간 절연층(120) 및 패시베이션 층(140) 각각은 폴딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.Each of the interlayer insulating
도 2에 도시된 바와 같이, 기재층(105) 또는 디지타이저(100)는 폴딩부(FA)를 포함할 수 있으며, 폴딩부(FA)를 통해 디지타이저(100)가 굴곡되거나 접힐 수 있다.As shown in FIG. 2 , the
예시적인 실시예들에 따르면, 폴딩부(FA)에서 층간 절연층(120)은 적어도 부분적으로 제거될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120)이 제거된 영역에 의해 폴딩부(FA)가 정의될 수 있다.In example embodiments, the
예를 들면, 폴딩부(FA)에는 층간 절연층(120)이 제거되어 개구부(145)가 형성될 수 있다. 예를 들면, 개구부(145)는 층간 절연층(120)의 서로 마주보는 측벽들 및 기재층(105)의 상면에 의해 정의될 수 있다.For example, the
상부 도전층(130)(예를 들면, 제1 상부 도전 라인(132))은 층간 절연층(120)의 상면 및 개구부(145)을 따라 컨포멀하게 상기 제1 방향으로 연장할 수 있다. The upper conductive layer 130 (eg, the first upper conductive line 132 ) may conformally extend along the upper surface of the interlayer insulating
일부 실시예들에 있어서, 제1 상부 도전 라인(132)은 폴딩부(FA)에서 기재층(105)의 상기 상면과 직접 접촉할 수 있다. In some embodiments, the first upper
상술한 바와 같이, 폴딩부(FA)에서 층간 절연층(120)을 제거함에 따라, 폴딩부(FA)에서의 디지타이저(100)의 두께를 감소시킬 수 있다. 따라서, 폴딩부(FA)에서의 신율이 증가되어 향상된 폴딩 특성 및 유연성을 확보할 수 있다.As described above, as the
이에 따라, 폴딩부(FA)에 발생하는 스트레스 전파에 따른 상부 도전층(130)의 크랙 또는 파단을 방지할 수 있다. Accordingly, it is possible to prevent cracks or breakage of the upper
폴딩부(FA)이외의 영역에서는 충분한 두께를 갖는 층간 절연층(120)을 형성할 수 있다. 예를 들면, 제1 층간 절연층(122) 및 제2 층간 절연층(124)을 포함하는 복층 구조의 층간 절연층(120)을 활용하여 상대적으로 큰 두께 및 저저항을 갖는 하부 도전층(110)을 충분히 커버할 수 있다.In an area other than the folding part FA, the
또한, 폴딩부(FA)에서는 층간 절연층(120)을 제거하여 폴딩 시 발생하는 상부 도전층(130)의 들뜸 및 박리 현상을 방지할 수 있다. 상부 도전층(130)은 개구부(145)의 표면을 따라 연장하므로 상부 도전층(130)의 접촉 면적이 증가될 수 있다. 따라서, 상부 도전층(130)의 밀착력이 추가적으로 증가될 수 있다.Also, in the folding part FA, the
패시베이션 층(140)도 폴딩부(FA) 상에서 컨포멀하게 연장하며 상부 도전층(130)을 덮을 수 있다.The
도 3 및 도 4는 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 3 and 4 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
도 3 및 도 4를 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다.3 and 4 , the
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.The first
하부 도전층(110)은 제1 하부 도전 라인(112)(도 4 참조) 및 제2 하부 도전 라인(114)(도 3 참조)을 포함할 수 있다. 예를 들면, 제2 하부 도전 라인(114)은 제1 하부 도전 라인(112) 보다 짧을 수 있다.The lower
상부 도전층(130)은 제1 상부 도전 라인(132)(도 3 참조) 및 제2 상부 도전 라인(134)(도 4 참조)을 포함할 수 있다. 예를 들면, 제2 상부 도전 라인(134)은 제1 상부 도전 라인(132) 보다 짧을 수 있다.The upper
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)는 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower
도 3에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As shown in FIG. 3 , the first upper
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, the first upper
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in a planar direction. The
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.A
제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.The current input from the
일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전층(110)에 포함될 수 있다. In some embodiments, the
일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the lower
도 4에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.As shown in FIG. 4 , the first lower
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second conductive loops may have different sizes or areas in a planar direction. The
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.A
제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.The current input from the
일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다. In some embodiments, the upper
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 입력 라인(117)에 연결될 수도 있다.In an embodiment, the
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper
도 3 및 도 4에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.3 and 4 show that four conductive loops are included in one conductive coil, but the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
도 3 및 도 4를 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 3 and 4 , the first
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, it is possible to sufficiently increase the magnetic field strength generated by the
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since the conductive loop is formed by connecting the lower
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 폴딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.In example embodiments, both the lower
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 폴딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the bottom surface of the
예시적인 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.In example embodiments, the thickness of the lower
도 5를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 폴딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 폴딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 폴딩 축과 평행할 수 있다.As will be described later with reference to FIG. 5 , the first upper
일부 실시예들에 있어서, 상기 폴딩 축과 교차함에 따라 폴딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 또한, 도 2를 참조로 설명한 바와 같이, 폴딩부(FA)에서 층간 절연층(120)이 제거될 수 있다. 이에 따라, 폴딩 스트레스를 추가적으로 감소시키며 제1 상부 도전 라인(132)의 박리, 크랙을 보다 효과적으로 억제할 수 있다.In some embodiments, by reducing the thickness of the first upper
상기 폴딩 축과 평행하여 폴딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.The first lower
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In an embodiment, the second lower
일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer 110 (the first lower conductive line or the second lower conductive line) may be about 5 to 20 μm, preferably 10 to 20 μm. The thickness of the upper conductive layer 130 (the first upper conductive line or the second upper conductive line) may be 6 μm or less, preferably about 1 to 6 μm.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.5 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
도 5를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 5 , a plurality of first
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수).For example, n first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다.For example, m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.
제1 및 제2 도전 코일들(50, 70)이 중첩되며 배열되는 영역이 전자기 유도에 의한 센싱이 수행되는 활성 영역(AA)으로 제공될 수 있다.An area in which the first and second
예를 들면, 기재층(105)의 중앙부에는 폴딩부(FA)가 포함될 수 있다. 폴딩부(FA) 내에는 상기 제2 방향으로 연장하는 폴딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 폴딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.For example, the central portion of the
일부 실시예들에 있어서, 폴딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 폴딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. 또한, 도 2를 참조로 설명한 바와 같이, 폴딩부(FA)에서는 층간 절연층(120)이 적어도 부분적으로 제거되어 급격한 폴딩 또는 접힘에도 상부 도전층(130)의 박리를 억제할 수 있다.In some embodiments, the thickness of the first upper
폴딩 축(80)과 평행하며 폴딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thicknesses of the first lower
도 6은 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 6은 도 3의 II-II' 라인을 따라 절단한 단면도이다.6 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments. 6 is a cross-sectional view taken along line II-II' of FIG. 3 .
도 6을 참조하면, 층간 절연층(120)은 폴딩부(FA)에서 리세스(146)를 포함할 수 있다. 예를 들면, 층간 절연층(120)은 폴딩부(FA)에서 부분적으로 식각 혹은 제거될 수 있다. 이에 따라, 층간 절연층(120)은 폴딩부(FA)에서 두께가 감소되어 리세스(146)가 형성될 수 있다.Referring to FIG. 6 , the
일부 실시예들에 있어서, 도 6에 도시된 바와 같이, 폴딩부(FA)에서 제2 층간 절연층(124) 부분이 제거될 수 있다. 이에 따라, 폴딩부(FA)에서는 리세스(146)를 통해 제1 층간 절연층(122) 상면이 노출될 수 있다.In some embodiments, as shown in FIG. 6 , a portion of the second
도 7 및 도 8은 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다. 예를 들면, 도 7 및 도 8은 도 3의 III-III' 라인을 따라 절단한 단면도들이다.7 and 8 are schematic cross-sectional views illustrating a digitizer according to some exemplary embodiments. For example, FIGS. 7 and 8 are cross-sectional views taken along line III-III′ of FIG. 3 .
도 7을 참조하면, 폴딩부(FA)에서 패시베이션 층(140) 역시 적어도 부분적으로 제거될 수 있다. 이에 따라, 폴딩부(FA)에서의 폴딩 특성 및 유연성이 보다 향상될 수 있다.Referring to FIG. 7 , the
일부 실시예들에 있어서, 패시베이션 층(140)은 기재층(105)의 상면 상에 형성되어 상부 도전층(130)(예를 들면, 제1 상부 도전 라인(132))을 각각 덮을 수 있다.In some embodiments, the
상술한 바와 같이, 폴딩부(FA)에서는 층간 절연층(120)이 제거되면서, 패시베이션 층(140) 역시 부분적으로 제거되어 개구부(145)가 정의될 수 있다. 예를 들면, 개구부(145)를 통해 기재층(105)의 상면이 노출될 수 있다.As described above, while the
도 8을 참조하면, 패시베이션 층(140)은 인접한 한 쌍의 제1 상부 도전 라인들(132)을 함께 덮을 수 있다. 폴딩부(FA)에서는 인접한 제2 방향으로 마주보는 패시베이션 층(140)들 사이에서 기재층(105)의 상면이 노출되는 개구부(145)가 형성될 수 있다.Referring to FIG. 8 , the
일부 실시예들에 있어서, 예를 들면 도 12를 참조로 후술하는 바와 같이, 하프톤 부를 포함하는 노광 마스크를 이용하여 폴딩부(FA)에서의 패시베이션 층(140)의 두께를 선택적으로 감소시킬 수 있다. 이에 따라, 패시베이션 층(140)이 디지타이저 전체적으로 형성되면서, 폴딩부(FA)에서는 두께가 감소되어 디지타이저의 폴딩 특성이 향상될 수 있다. 예를 들면, 도 9에 표시된 개구부(145)에서는 패시베이션 층(140)이 두께가 감소된 박막 형태로 형성될 수 있다.In some embodiments, for example, as described later with reference to FIG. 12 , the thickness of the
도 9 및 도 10은 일부 예시적인 실시예들에 따른 디지타이저의 활성 영역을 나타내는 개략적인 부분 확대 평면도이다. 설명의 편의를 위해 도 8 및 도 9에서는 층간 절연층 및 패시베이션 층의 도시는 생략되었다.9 and 10 are schematic partial enlarged plan views illustrating an active area of a digitizer according to some exemplary embodiments. For convenience of description, the illustration of the interlayer insulating layer and the passivation layer is omitted in FIGS. 8 and 9 .
도 5를 참조로 설명 바와 같이, 평면 방향에서 도전 코일들(50, 70)이 서로 교차하며 배열될 수 있다. 이에 따라, 제1 도전 코일(50)에 포함된 제1 상부 도전 라인들(132) 및 제2 도전 코일(70)에 포함된 제1 하부 도전 라인들(112)이 평면 방향에서 서로 중첩되며 연장할 수 있다.As described with reference to FIG. 5 , the
도 9를 참조하면, 폴딩부(FA)에서는 하부 도전층(110)에 포함된 제1 하부 도전 라인(112)이 배제될 수 있다. 예를 들면, 폴딩부(FA)에서는 상대적으로 두께가 얇은 상부 도전층(130)에 포함된 상부 도전 라인들(132, 134) 만이 배열될 수 있다.Referring to FIG. 9 , the first lower
도 7 및 도 8을 참조로 설명한 바와 같이, 폴딩부(FA) 내부에는 점선 사각형으로 표시된 바와 같이 개구부(145)가 형성될 수 있다. 개구부(145)는 층간 절연층(120)이 제거되고, 패시베이션 층(140)이 부분적으로 제거되어 형성될 수 있다. 폴딩부(FA)에서 실질적으로 하부 도전 라인(112, 114)을 배제함으로써, 개구부(145)의 면적을 충분히 증가시킬 수 있으며, 폴딩 특성 및 폴딩 신뢰성을 증진할 수 있다.As described with reference to FIGS. 7 and 8 , an
도 10을 참조하면, 폴딩부(FA) 상에는 하부 도전층(110)에 포함된 제1 하부 도전 라인(112)이 배열될 수도 있다. 이 경우, 폴딩부(FA)에서는 층간 절연층(120)이 부분적으로 제거되어 개구부(145)가 형성될 수 있다.Referring to FIG. 10 , the first lower
하부 도전 라인(112, 114)은 폴딩 축에 실질적으로 평행하므로, 폴딩에 의한 불량을 야기하지 않으면서 충분한 도전 라인 밀도를 확보할 수 있다. Since the lower
도 11은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 예를 들면, 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 구조 및 구성들에 대한 상세한 설명은 생략된다.11 is a schematic cross-sectional view illustrating a digitizer according to exemplary embodiments. For example, detailed descriptions of structures and configurations substantially the same as or similar to those described with reference to FIGS. 1 to 4 will be omitted.
도 11을 참조하면, 층간 절연층(120)은 폴딩부(FA)에서 상대적으로 감소된 두께를 가질 수 있다. 예를 들면, 폴딩부(FA)에서의 층간 절연층(120)의 두께는 폴딩부(FA)의 주변 영역에서의 층간 절연층(120)의 두께보다 작을 수 있다.Referring to FIG. 11 , the
일 실시예에 있어서, 폴딩부(FA)에서 층간 절연층(120)의 두께는 하부 도전층(110)(예를 들면, 제2 하부 도전 라인(114))이 형성되지 않은 기재층(105)의 상면으로부터 층간 절연층(120)의 상면까지의 최소 두께(Ha) 보다 작을 수 있다. In one embodiment, the thickness of the interlayer insulating
일 실시예에 있어서, 폴딩부(FA)에서 층간 절연층(120)의 두께는 하부 도전층(110)(예를 들면, 제2 하부 도전 라인(114))의 상면으로부터 층간 절연층(120)의 상면까지의 최대 두께(Hb)보다 작을 수 있다.In an embodiment, the thickness of the interlayer insulating
예시적인 실시예들에 따르면, 층간 절연층(120)은 단일층 구조를 가질 수 있다. 이에 따라, 도 1 및 도 2에 도시된 바와 같이 층간 절연층(120)이 복층 구조를 갖는 경우 제1 층간 절연층(122) 및 제2 층간 절연층(124)의 경계에서 발생할 수 있는 단차를 방지할 수 있다. According to example embodiments, the
또한, 폴딩부(FA)를 통한 디지타이저(100)의 벤딩/폴딩 반복 시 복층 절연층에서 발생할 수 있는 층간 박리를 제거하며, 폴딩 특성을 보다 향상시킬 수 있다.In addition, delamination that may occur in the multilayer insulating layer when the
폴딩부(FA)에 층간 절연층(120)의 두께가 선택적으로 감소됨에 따라, 층간 절연층(120)은 폴딩부(FA)에 형성된 리세스를 포함할 수 있다. 예를 들면, 층간 절연층(120)은 폴딩부(FA)에서 상기 제2 방향으로 연장하는 트렌치를 포함할 수 있다.As the thickness of the interlayer insulating
상부 도전층(130)(예를 들면, 제1 상부 도전 라인(132))은 층간 절연층(120) 상면의 프로파일을 따라 컨포멀하게 형성되며, 폴딩부(FA)에서의 상기 트렌치를 가로지르며 연장할 수 있다.The upper conductive layer 130 (eg, the first upper conductive line 132 ) is conformally formed along the profile of the upper surface of the interlayer insulating
도 12 및 도 13은 예시적인 실시예들에 따른 디지타이저의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 예를 들면, 도 12 및 도 13은 도 11을 참조로 설명한 디지타이저의 제조 방법을 설명하기 위한 단면도들이다.12 and 13 are schematic cross-sectional views for explaining a method of manufacturing a digitizer according to example embodiments. For example, FIGS. 12 and 13 are cross-sectional views illustrating a method of manufacturing the digitizer described with reference to FIG. 11 .
도 12를 참조하면, 기재층(105) 상에 하부 도전 라인들(112, 114)를 형성할 수 있다. 이후, 하부 도전 라인들(112, 114)을 덮는 예비 층간 절연층(120a)을 형성할 수 있다.Referring to FIG. 12 , lower
예비 층간 절연층(120a)은 감광성을 갖는 알칼리 가용성 수지 조성물을 사용하여 형성될 수 있다. 예를 들면, 예비 층간 절연층(120a)은 네거티브 감광성 수지 조성물 혹은 포지티브 감광성 수지 조성물을 사용하여 형성될 수 있다. The preliminary
이후, 예비 층간 절연층(120a) 상에 노광 마스크(90)를 배치한 후 노광 공정을 수행할 수 있다. 예시적인 실시예들에 따르면, 노광 마스크(90)는 하프톤(Half-tone) 노광 마스크를 포함할 수 있다.Thereafter, an exposure process may be performed after the
일부 실시예들에 있어서, 노광 마스크(90)는 제1 마스크부(92), 제2 마스크부(94) 및 제3 마스크부(96)를 포함할 수 있다. 제1 마스크부(92), 제2 마스크부(94) 및 제3 마스크부(96)의 투과도는 순차적으로 감소하거나, 순차적으로 증가할 수 있다.In some embodiments, the
일 실시예에 있어서, 예비 층간 절연층(120a)이 네거티브 감광성 수지 조성물로 형성된 경우, 제1 마스크부(92)는 실질적으로 투과부로 제공될 수 있다. 이에 따라, 제1 마스크부(92)와 중첩된 예비 층간 절연층(120a) 영역은 경화될 수 있다.In an embodiment, when the preliminary
제2 마스크부(94)는 폴딩부(FA)와 실질적으로 중첩될 수 있다. 제2 마스크부(94)는 하프톤 부로 제공되며, 폴딩부(FA)에 포함된 예비 층간 절연층(120a) 부분이 부분 경화될 수 있다.The
제3 마스크부(96)는 하부 도전 라인(112, 114)과 중첩되도록 배치될 수 있다. 제3 마스크부(96)는 실질적으로 차광부로 제공될 수 있다. 이에 따라, 제1 마스크부(92), 제2 마스크부(94) 및 제3 마스크부(96)의 투과도는 순차적으로 감소할 수 있다.The
일 실시예에 있어서, 예비 층간 절연층(120a)이 포지티브 감광성 수지 조성물로 형성된 경우, 제1 마스크부(92)는 실질적으로 차광부로 제공될 수 있다. 제2 마스크부(94)는 폴딩부(FA)와 실질적으로 중첩되며, 하프톤 부로 제공되고, 폴딩부(FA)에 포함된 예비 층간 절연층(120a) 부분의 수지 구조가 부분적으로 변성되어 현상액 용해도가 증가할 수 있다.In an embodiment, when the preliminary
제3 마스크부(96)는 하부 도전 라인(112, 114)과 중첩되도록 배치될 수 있다. 제3 마스크부(96)는 실질적으로 투과부로 제공될 수 있다. 이에 따라, 제1 마스크부(92), 제2 마스크부(94) 및 제3 마스크부(96)의 투과도는 순차적으로 증가할 수 있다. The
도 13을 참조하면, 노광 공정 이후, 알칼리 현상액을 이용한 현상 공정을 통해 예비 층간 절연층(120a)을 부분적으로 제거하여 층간 절연층(120)이 형성될 수 있다.Referring to FIG. 13 , after the exposure process, the
제3 마스크부(96)와 중첩된 예비 층간 절연층(120a) 부분은 실질적으로 완전히 제거될 수 있다. 이에 따라, 하부 도전 라인(112, 114)의 상면을 노출시키는 콘택 홀(121)이 형성될 수 있다.A portion of the preliminary
제2 마스크부(94)와 중첩된 폴딩부(FA)에서는 예비 층간 절연층(120a)이 부분적으로 제거될 수 있다. 이에 따라, 폴딩부(FA)에서 선택적으로 두께가 감소된 층간 절연층(120)이 수득될 수 있다.In the folding part FA overlapping the
현상 공정 이후, 열경화 공정(예를 들면, 포스트 베이킹)이 더 수행될 수 있다.After the developing process, a thermal curing process (eg, post-baking) may be further performed.
다시 도 11을 참조하면, 층간 절연층(120) 상에 상부 도전층(130) 또는 상부 도전 라인(132, 134)을 형성할 수 있다. 상부 도전 라인(132, 134)은 콘택 홀(121)을 채울 수 있다. 이에 따라, 콘택들(135, 137)을 통해 상부 도전 라인들(132, 134) 및 하부 도전 라인들(112, 114)이 서로 연결되어, 도 3 및 도 4를 참조로 설명한 바와 같이 도전 코일들을 형성할 수 있다.Referring back to FIG. 11 , the upper
층간 절연층(120) 상에는 상부 도전층(130)을 덮는 패시베이션 층(140)을 형성할 수 있다.A
상술한 바와 같이, 단일 노광 마스크 및 단일 현상 공정을 사용하는 단일 패터닝 공정을 통해, 콘택 홀들(121) 및 폴딩부(FA)를 함께 형성할 수 있다. 이에 따라, 디지타이저(100)의 전체 두께 및 공정 수를 감소시키면서 충분한 폴딩 신뢰성을 확보할 수 있다.As described above, the contact holes 121 and the folding part FA may be formed together through a single patterning process using a single exposure mask and a single development process. Accordingly, it is possible to secure sufficient folding reliability while reducing the overall thickness and the number of processes of the
도 14는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.14 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
도 14를 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 14 , the image display apparatus may include the
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The
상술한 바와 같이, 예시적인 실시예들에 따른 디지타이저(100) 구조를 활용하여 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 기판(230)에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.As described above, by using the structure of the
예시적인 실시예들에 따르면, 디지타이저(100)는 화상 표시 장치의 배면부, 또는 표시 패널(360) 아래에 배치될 수 있다. 따라서, 디지타이저(100)에 포함된 도전 라인들은 사용자에게 시인되지 않을 수 있다. 이에 따라, 디지타이저(100)에 포함된 도전 라인들 각각은 투과율 향상을 위해 메쉬 구조를 채용하지 않고, 상술한 금속을 포함하는 속이 찬(solid) 라인으로 형성될 수 있다.According to example embodiments, the
따라서, 충분한 전류 통로가 상기 도전 라인에 의해 확보되어 전자기 유도 효율을 증진할 수 있다.Accordingly, a sufficient current path can be secured by the conductive line to enhance electromagnetic induction efficiency.
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) may be formed on the
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.The
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하 일 수 있다.The
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.The
도 11에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in FIG. 11 , the
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In an embodiment, the
50: 제1 도전 코일
70: 제2 도전 코일
100: 디지타이저
105: 기재층
110: 하부 도전층
112: 제1 하부 도전 라인
114: 제2 하부 도전 라인
120: 층간 절연층
130: 제2 도전층
132: 제1 상부 도전 라인
134: 제2 상부 도전 라인
135: 제1 콘택
137: 제2 콘택
140: 패시베이션 층
145: 개구부50: first conductive coil 70: second conductive coil
100: digitizer 105: base layer
110: lower conductive layer 112: first lower conductive line
114: second lower conductive line 120: interlayer insulating layer
130: second conductive layer 132: first upper conductive line
134: second upper conductive line 135: first contact
137: second contact 140: passivation layer
145: opening
Claims (20)
상기 기재층의 상면 상에 배치된 하부 도전층;
상기 기재층의 상기 상면 상에 형성되어 상기 하부 도전층을 덮고, 상기 폴딩부에서 개구부 혹은 리세스가 형성된 층간 절연층; 및
상기 층간 절연층 및 상기 기재층의 상기 상면 상에 배치되고 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.a base layer including a folding part;
a lower conductive layer disposed on the upper surface of the base layer;
an interlayer insulating layer formed on the upper surface of the base layer to cover the lower conductive layer and having an opening or a recess in the folding part; and
and an upper conductive layer disposed on the upper surface of the interlayer insulating layer and the base layer and electrically connected to the lower conductive layer.
상기 리세스에서 상기 제1 층간 절연층의 상면이 노출되는, 디지타이저.The method according to claim 5, wherein the interlayer insulating layer comprises the recess in the folding part,
and an upper surface of the first interlayer insulating layer is exposed in the recess.
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The method according to claim 1, wherein the lower conductive layer comprises a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
The upper conductive layer is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction, the digitizer.
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.The apparatus of claim 8 , further comprising: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and
and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The method according to claim 9, wherein the first conductive coil extends in the first direction, a plurality of the first conductive coils are arranged along the second direction,
The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged along the first direction.
상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.display panel; and
An image display device comprising the digitizer according to claim 1 disposed below the display panel.
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The method according to claim 17, further comprising a rear cover and a window substrate,
The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
상기 기재층 상에 상기 하부 도전 라인들을 덮는 예비 층간 절연층을 형성하는 단계;
제1 마스크부, 하프톤 부로 제공되는 제2 마스크부 및 제3 마스크부를 포함하는 노광 마스크를 이용하여 상기 예비 층간 절연층을 노광하는 단계;
노광된 상기 예비 층간 절연층을 현상 공정을 통해 부분적으로 제거하여 층간 절연층을 형성하는 단계; 및
상기 층간 절연층 상에 상기 하부 도전 라인들과 전기적으로 연결되는 상부 도전 라인들을 형성하는 단계를 포함하는, 디지타이저의 제조 방법.forming lower conductive lines on the base layer;
forming a preliminary interlayer insulating layer covering the lower conductive lines on the base layer;
exposing the preliminary interlayer insulating layer using an exposure mask including a first mask portion, a second mask portion provided as a halftone portion, and a third mask portion;
forming an interlayer insulating layer by partially removing the exposed preliminary interlayer insulating layer through a developing process; and
and forming upper conductive lines electrically connected to the lower conductive lines on the interlayer insulating layer.
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