KR20220135872A - Digitizer and image display device including the same - Google Patents

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KR20220135872A
KR20220135872A KR1020210042115A KR20210042115A KR20220135872A KR 20220135872 A KR20220135872 A KR 20220135872A KR 1020210042115 A KR1020210042115 A KR 1020210042115A KR 20210042115 A KR20210042115 A KR 20210042115A KR 20220135872 A KR20220135872 A KR 20220135872A
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digitizer
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lower conductive
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오근태
유성우
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동우 화인켐 주식회사
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Abstract

A digitizer comprises: a base layer; a lower part conductive line disposed on an upper surface of the base layer; a buffer layer formed on the upper surface of the base layer and having a thickness smaller than that of the lower part conductive line; an interlayer insulating layer formed on the buffer layer and covering the lower part conductive line; and an upper part conductive line disposed on the interlayer insulating layer and the buffer layer and electrically connected to the lower part conductive line. A bending reliability of the upper part conductive line may be improved through the buffer layer. Therefore, the present invention is capable of providing the digitizer having electrical reliability.

Description

디지타이저 및 이를 포함하는 화상 표시 장치{DIGITIZER AND IMAGE DISPLAY DEVICE INCLUDING THE SAME}Digitizer and image display device including same

본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer and an image display device including the same. More particularly, it relates to a digitizer including a multilayer conductive structure and an image display device including the same.

최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined in an image display device, and are implemented in the form of, for example, a smartphone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.

또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent No. 10-1750564, a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.

최근 접히거나 구부릴 수 있는 유연성을 갖는 플렉시블 디스플레이가 개발되고 있으며, 이에 따라, 상기 디지타이저와 같은 센서 구조 역시 플렉시블 디스플레이에 적용될 수 있도록 적절한 물성, 설계, 구조를 갖도록 개발될 필요가 있다. Recently, a flexible display having flexibility that can be folded or bent is being developed, and accordingly, a sensor structure such as the digitizer needs to be developed to have appropriate physical properties, design, and structure so that it can also be applied to the flexible display.

예를 들면, 박형 디스플레이 장치에 적용되는 디지타이저의 경우, 폴딩부에서 배선 크랙 또는 배선 박리가 쉽게 발생할 수 있다. 이 경우, 손상된 배선에 의해 저항이 증가될 수 있다. 따라서, 벤딩/폴딩의 반복에도 신뢰성을 유지할 수 있는 디지타이저 개발이 필요하다.For example, in the case of a digitizer applied to a thin display device, a wire crack or wire peeling may easily occur in a folding part. In this case, resistance may be increased by damaged wiring. Therefore, there is a need to develop a digitizer capable of maintaining reliability even when bending/folding is repeated.

한국등록특허공보 제10-1750564호Korean Patent Publication No. 10-1750564

본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer having improved mechanical and electrical reliability.

본 발명의 일 과제는 향상된 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical reliability.

1. 기재층; 상기 기재층의 상면 상에 배치된 하부 도전 라인; 상기 기재층의 상기 상면 상에 형성되며 상기 하부 도전 라인 보다 작은 두께를 갖는 버퍼층; 상기 버퍼층 상에 형성되어 상기 하부 도전 라인을 덮은 층간 절연층; 및 상기 층간 절연층 및 상기 버퍼층 상에 배치되고 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 디지타이저.1. base layer; a lower conductive line disposed on the upper surface of the base layer; a buffer layer formed on the upper surface of the base layer and having a thickness smaller than that of the lower conductive line; an interlayer insulating layer formed on the buffer layer and covering the lower conductive line; and an upper conductive line disposed on the interlayer insulating layer and the buffer layer and electrically connected to the lower conductive line.

2. 위 1에 있어서, 상기 하부 도전 라인은 상기 버퍼층의 상면으로부터 돌출된, 디지타이저.2. The digitizer according to the above 1, wherein the lower conductive line protrudes from the upper surface of the buffer layer.

3. 위 1에 있어서, 상기 상부 도전 라인은 상기 버퍼층의 상면과 접촉하는, 디지타이저.3. The digitizer according to 1 above, wherein the upper conductive line is in contact with a top surface of the buffer layer.

4. 위 1에 있어서, 상기 버퍼층의 표면 조도는 상기 기재층의 표면 조도 보다 작은, 디지타이저.4. The digitizer according to the above 1, wherein the surface roughness of the buffer layer is smaller than the surface roughness of the base layer.

5. 위 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 디지타이저.5. The digitizer according to 1 above, wherein a thickness of the lower conductive line is greater than a thickness of the upper conductive line.

6. 위 1에 있어서, 상기 기재층은 폴딩부를 포함하는, 디지타이저.6. The digitizer according to the above 1, wherein the base layer includes a folding part.

7. 위 6에 있어서, 상기 폴딩부에서 상기 층간 절연층이 제거되어 상기 버퍼층의 상면을 노출시키는 개구부를 더 포함하는, 디지타이저7. The digitizer according to the above 6, further comprising an opening through which the interlayer insulating layer is removed from the folding part to expose an upper surface of the buffer layer.

8. 위 7에 있어서, 상기 개구부에서 상기 상부 도전 라인은 상기 버퍼층의 상기 상면과 접촉하는, 디지타이저.8. The digitizer according to the above 7, wherein the upper conductive line in the opening is in contact with the upper surface of the buffer layer.

9. 위 6에 있어서, 상기 상부 도전 라인은 상기 폴딩부의 폴딩 축과 교차하며, 상기 하부 도전 라인은 상기 폴딩부의 상기 폴딩 축과 평행한, 디지타이저.9. The digitizer according to the above 6, wherein the upper conductive line intersects the folding axis of the folding part, and the lower conductive line is parallel to the folding axis of the folding part.

10. 위 1에 있어서, 상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하며, 상기 층간 절연층은 상기 하부 도전 라인들 각각을 덮는 라인 패턴들을 포함하는, 디지타이저.10. The digitizer of 1 above, wherein the lower conductive line includes a plurality of lower conductive lines, and the interlayer insulating layer includes line patterns covering each of the lower conductive lines.

11. 위 10에 있어서, 상기 상부 도전 라인은 상기 층간 절연층의 이웃하는 상기 라인 패턴들 사이에서 상기 버퍼층의 상면과 접촉하는, 디지타이저.11. The digitizer according to the above 10, wherein the upper conductive line is in contact with the upper surface of the buffer layer between the line patterns adjacent to the interlayer insulating layer.

12. 위 1에 있어서, 상기 하부 도전 라인은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,12. The method of 1 above, wherein the lower conductive line includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,

상기 상부 도전 라인은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The upper conductive line is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction.

13. 위 12에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 13. The method of 12 above, further comprising: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and

상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.

14. 위 13에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고,14. The method of 13 above, wherein the first conductive coil extends in the first direction, and a plurality of the first conductive coils are arranged along the second direction,

상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged along the first direction.

15. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.15. Display panel; and a digitizer according to the above-described embodiments disposed under the display panel.

16. 위 15에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.16. The image display device according to 15 above, further comprising a touch sensor disposed on the display panel.

17. 위 16에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고, 상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.17. The image display according to 16 above, further comprising a rear cover and a window substrate, wherein the touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover. Device.

본 발명의 실시예들에 따르면, 기재층 상에 버퍼층을 형성하고, 디지타이저의 폴딩부에서 하부 도전 라인 및 상부 도전 라인의 절연을 위한 층간 절연층을 적어도 부분적으로 제거할 수 있다. 이에 따라, 상부 도전 라인은 기재층보다 향상된 밀착 특성을 갖는 버퍼층과 접촉할 수 있다.According to embodiments of the present invention, the buffer layer may be formed on the base layer, and the interlayer insulating layer for insulating the lower conductive line and the upper conductive line may be at least partially removed from the folding part of the digitizer. Accordingly, the upper conductive line may be in contact with the buffer layer having improved adhesion properties than the base layer.

따라서, 폴딩부에서 발생하는 상부 도전 라인의 층간 박리 및 폴딩 크랙을 감소 또는 억제시킬 수 있다. 또한, 상기 폴딩부에서의 폴딩 두께가 감소되어 유연성 및 폴딩 신뢰성이 보다 향상될 수 있다.Accordingly, it is possible to reduce or suppress delamination and folding cracks of the upper conductive line occurring in the folding part. In addition, since the folding thickness of the folding part is reduced, flexibility and folding reliability may be further improved.

예시적인 실시예들에 따르면, 상기 상부 도전 라인은 폴딩 축과 교차하고, 상기 하부 도전 라인은 상기 폴딩 축과 평행할 수 있다, 상기 상부 도전 라인의 두께를 상기 하부 도전 라인의 두께보다 작게 형성하여 전극 크랙을 억제하며 폴딩 특성을 향상시킬 수 있다.In example embodiments, the upper conductive line may intersect a folding axis, and the lower conductive line may be parallel to the folding axis. By forming the thickness of the upper conductive line smaller than the thickness of the lower conductive line It is possible to suppress electrode cracks and improve folding characteristics.

상기 디지타이저는 복수의 제1 도전 코일들 및 제2 도전 코일들을 포함하며, 상기 제1 도전 코일 및 제2 도전 코일은 복수의 도전 루프들을 포함할 수 있다. 이에 따라, 전자기 유도 현상을 촉진하며 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.The digitizer may include a plurality of first conductive coils and second conductive coils, and the first conductive coil and the second conductive coil may include a plurality of conductive loops. Accordingly, a digitizer that promotes the electromagnetic induction phenomenon and has high resolution and improved flexible characteristics can be provided.

도 1 및 도 2는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.
도 3 및 도 4는 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 6 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
1 and 2 are schematic cross-sectional views illustrating a digitizer according to exemplary embodiments.
3 and 4 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
5 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
6 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.

본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 폴딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 상기 디지타이저를 포함하는 화상 표시 장치를 제공한다.SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved folding reliability. In addition, there is provided an image display device including the digitizer.

이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.Hereinafter, with reference to the drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to the present specification illustrate preferred embodiments of the present invention, and serve to further understand the technical spirit of the present invention together with the above-described content of the present invention, so the present invention is described in such drawings It should not be construed as being limited only to the matters.

이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the drawings below, two directions parallel to and intersecting with the upper surface of the digitizer 100 or the base layer 105 are defined as a first direction and a second direction. For example, the first direction and the second direction may cross each other perpendicularly.

상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 . The second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .

본 출원에 사용된 용어 "행 방향", "열 방향" 등은 절대적인 방향을 지칭하는 것이 아니며, 서로 다른 방향을 지정하는 상대적인 의미로 이해되어야 한다.The terms "row direction", "column direction", etc. used in the present application do not refer to absolute directions, and should be understood as relative meanings designating different directions.

도 1 및 도 2는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다. 예를 들면, 도 1은 도 3의 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다. 도 2는 도 3의 II-II' 라인을 따라 절단한 단면도이다.1 and 2 are schematic cross-sectional views illustrating a digitizer according to exemplary embodiments. For example, FIG. 1 is a cross-sectional view taken along the line I-I' of FIG. 3 in the thickness direction. FIG. 2 is a cross-sectional view taken along line II-II' of FIG. 3 .

도 1 및 도 2를 참조하면, 예시적인 실시예들에 따른 디지타이저는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(125)을 사이에 두고 서로 다른 층에 분리될 수 있다. 1 and 2 , a digitizer according to example embodiments may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 . The lower conductive layer 110 and the upper conductive layer 130 may be separated from each other with the interlayer insulating layer 125 interposed therebetween.

하부 도전층(110)은 제1 하부 도전 라인(112)(도 4 참조) 및 제2 하부 도전 라인(114)(도 3 참조)을 포함할 수 있다. 상부 도전층(130)은 제1 상부 도전 라인(132)(도 3 참조) 및 제2 상부 도전 라인(134)(도 4 참조)을 포함할 수 있다.The lower conductive layer 110 may include a first lower conductive line 112 (see FIG. 4 ) and a second lower conductive line 114 (see FIG. 3 ). The upper conductive layer 130 may include a first upper conductive line 132 (see FIG. 3 ) and a second upper conductive line 134 (see FIG. 4 ).

기재층(105)은 도전 층들(110, 130) 및 층간 절연층(125)의 형성을 위한 기판 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The substrate layer 105 is used to encompass a substrate or a film type substrate for forming the conductive layers 110 and 130 and the interlayer insulating layer 125 . For example, the base layer 105 may include a polymer applicable to a flexible display. Examples of the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA), etc. are mentioned.

바람직하게는, 기재층(105)은 안정적인 폴딩 특성 확보를 위해 폴리이미드를 포함할 수 있다. 기재층(105)의 두께는 복층 구조의 도전 라인의 안정적인 지지를 고려하여 약 10 내지 50㎛, 바람직하게는 약 20 내지 30㎛일 수 있다.Preferably, the base layer 105 may include polyimide to secure stable folding characteristics. The thickness of the base layer 105 may be about 10 to 50 μm, preferably about 20 to 30 μm in consideration of the stable support of the conductive line of the multilayer structure.

하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. The lower conductive layer 110 and the upper conductive layer 130 may each include a low-resistance metal. For example, the lower conductive layer 110 and the upper conductive layer 130 are silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two of them.

바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower conductive layer 110 and the upper conductive layer 130 may include copper or a copper alloy to realize low resistance.

예시적인 실시예들에 따르면, 기재층(105)의 상면 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기재층(105)의 상기 상면과 집적 접촉할 수 있다.According to exemplary embodiments, the buffer layer 120 may be formed on the upper surface of the base layer 105 . The buffer layer 120 may be in integrated contact with the upper surface of the base layer 105 .

버퍼층(120)의 두께는 하부 도전층(110)의 두께보다 작을 수 있다. 이에 따라, 하부 도전층(110) 또는 하부 도전 라인들(112, 114)은 버퍼층(120)의 상면으로부터 돌출될 수 있다. The thickness of the buffer layer 120 may be smaller than the thickness of the lower conductive layer 110 . Accordingly, the lower conductive layer 110 or the lower conductive lines 112 and 114 may protrude from the upper surface of the buffer layer 120 .

버퍼층(120)의 두께는 기재층(105) 두께보다 작을 수 있다. 일부 실시예들에 있어서, 버퍼층(120)의 두께는 약 1 내지 5㎛, 바람직하게는 약 1 내지 3㎛, 보다 바람직하게는 약 1 내지 2㎛일 수 있다.The thickness of the buffer layer 120 may be smaller than the thickness of the base layer 105 . In some embodiments, the thickness of the buffer layer 120 may be about 1 to 5 μm, preferably about 1 to 3 μm, and more preferably about 1 to 2 μm.

버퍼층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 버퍼층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The buffer layer 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the buffer layer 120 may be formed using an organic insulating material to improve flexible properties.

층간 절연층(125)은 버퍼층(120) 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(125)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(125)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating layer 125 may be formed on the buffer layer 120 to cover the lower conductive layer 110 . The interlayer insulating layer 125 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the interlayer insulating layer 125 may be formed using an organic insulating material to improve flexible properties.

상술한 바와 같이, 층간 절연층(125) 형성 전에 버퍼층(120)이 기재층(105) 상에 형성될 수 있다. 따라서, 층간 절연층(125)의 형성 높이 또는 두께를 낮출 수 있다. 따라서, 하부 도전층(110)의 두께가 증가되는 경우에도 콘택(135, 137)(도 3, 도 4 참조) 형성을 위한 충분한 두께의 절연 구조를 용이하게 형성할 수 있다. As described above, the buffer layer 120 may be formed on the base layer 105 before the interlayer insulating layer 125 is formed. Accordingly, the formation height or thickness of the interlayer insulating layer 125 may be reduced. Accordingly, even when the thickness of the lower conductive layer 110 is increased, an insulating structure having a sufficient thickness for forming the contacts 135 and 137 (refer to FIGS. 3 and 4 ) can be easily formed.

상부 도전층(130)은 층간 절연층(125) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(125) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The upper conductive layer 130 may be formed on the interlayer insulating layer 125 . In some embodiments, the passivation layer 140 may be formed on the interlayer insulating layer 125 to cover the upper conductive layer 130 . The passivation layer 140 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the passivation layer 140 may be formed using an organic insulating material to improve flexible properties.

층간 절연층(125) 및 패시베이션 층(140) 각각은 폴딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.Each of the interlayer insulating layer 125 and the passivation layer 140 may have a thickness in the range of about 1.5 to 20 μm to improve folding characteristics.

일부 실시예들에 있어서, 층간 절연층(125)의 두께는 버퍼층(120)의 두께보다 클 수 있다.In some embodiments, the thickness of the interlayer insulating layer 125 may be greater than the thickness of the buffer layer 120 .

도 2에 도시된 바와 같이, 기재층(105) 또는 디지타이저(100)는 폴딩부(FA)를 포함할 수 있으며, 폴딩부(FA)를 통해 디지타이저(100)가 굴곡되거나 접힐 수 있다.As shown in FIG. 2 , the base layer 105 or the digitizer 100 may include a folding part FA, and the digitizer 100 may be bent or folded through the folding part FA.

예시적인 실시예들에 따르면, 폴딩부(FA)에서 층간 절연층(125)은 적어도 부분적으로 제거될 수 있다. 일부 실시예들에 있어서, 층간 절연층(125)이 제거된 영역에 의해 폴딩부(FA)가 정의될 수 있다.In example embodiments, the interlayer insulating layer 125 may be at least partially removed from the folding part FA. In some embodiments, the folding part FA may be defined by a region from which the interlayer insulating layer 125 is removed.

예를 들면, 폴딩부(FA)에는 층간 절연층(125)이 제거되어 개구부(145)가 형성될 수 있다. 예시적인 실시예들에 따르면, 개구부(145)에 의해 버퍼층(120)의 상면이 노출될 수 있다.For example, the opening 145 may be formed in the folding part FA by removing the insulating interlayer 125 . In example embodiments, the upper surface of the buffer layer 120 may be exposed through the opening 145 .

예를 들면, 개구부(145)는 층간 절연층(125)의 서로 마주보는 측벽들 및 버퍼층(120)의 상면에 의해 정의될 수 있다.For example, the opening 145 may be defined by opposing sidewalls of the interlayer insulating layer 125 and a top surface of the buffer layer 120 .

상부 도전층(130)(예를 들면, 제1 상부 도전 라인(132))은 층간 절연층(125)의 상면 및 개구부(145)에 의해 노출된 버퍼층(120)의 상면과 접촉하며 상기 제1 방향으로 연장할 수 있다. 패시베이션 층(140)도 폴딩부(FA) 상에서 컨포멀하게 연장하며 상부 도전층(130)을 덮을 수 있다.The upper conductive layer 130 (eg, the first upper conductive line 132 ) is in contact with the upper surface of the interlayer insulating layer 125 and the upper surface of the buffer layer 120 exposed by the opening 145 , and the first direction can be extended. The passivation layer 140 may also conformally extend on the folding part FA and cover the upper conductive layer 130 .

상술한 바와 같이, 폴딩부(FA)에서 층간 절연층(125)을 제거함에 따라, 폴딩부(FA)에서의 디지타이저(100)의 두께를 감소시킬 수 있다. 따라서, 폴딩부(FA)에서의 신율이 증가되어 향상된 벤딩 특성 및 유연성을 확보할 수 있다.As described above, as the interlayer insulating layer 125 is removed from the folding part FA, the thickness of the digitizer 100 in the folding part FA may be reduced. Accordingly, the elongation in the folding part FA is increased to secure improved bending characteristics and flexibility.

이에 따라, 폴딩부(FA)에 발생하는 스트레스 전파에 따른 상부 도전층(130)의 크랙 또는 파단을 방지할 수 있다. Accordingly, it is possible to prevent cracks or breakage of the upper conductive layer 130 due to stress propagation occurring in the folding part FA.

폴딩부(FA)이외의 영역에서는 충분한 두께를 갖는 층간 절연층(125)을 형성할 수 있다. 또한, 버퍼층(120)이 추가되어 복층 구조의 절연 구조가 형성될 수 있다. 이에 따라, 상대적으로 큰 두께 및 저저항을 갖는 하부 도전층(110)을 충분히 커버할 수 있다.In an area other than the folding part FA, the interlayer insulating layer 125 having a sufficient thickness may be formed. In addition, the buffer layer 120 may be added to form a multi-layered insulating structure. Accordingly, it is possible to sufficiently cover the lower conductive layer 110 having a relatively large thickness and low resistance.

폴딩부(FA)에서는 층간 절연층(125)을 제거하여 폴딩 시 발생하는 상부 도전층(130)의 들뜸 및 박리 현상을 방지할 수 있다. 상부 도전층(130)은 개구부(145)의 표면을 따라 연장하므로 상부 도전층(130)의 접촉 면적이 증가될 수 있다. 따라서, 상부 도전층(130)의 밀착력이 추가적으로 증가될 수 있다.In the folding part FA, the interlayer insulating layer 125 may be removed to prevent lifting and peeling of the upper conductive layer 130 occurring during folding. Since the upper conductive layer 130 extends along the surface of the opening 145 , a contact area of the upper conductive layer 130 may be increased. Accordingly, the adhesion of the upper conductive layer 130 may be additionally increased.

예시적인 실시예들에 따르면, 버퍼층(120)이 기재층(105) 상에 형성되며, 이에 따라 상부 도전층(130)은 버퍼층(120)과 접촉하며 기재층(105)과 직접 접촉하지 않을 수 있다.According to exemplary embodiments, the buffer layer 120 is formed on the base layer 105 , and thus the upper conductive layer 130 may contact the buffer layer 120 and not directly contact the base layer 105 . have.

기재층(105) 및 하부 도전층(110)은 동박 적층판(copper clad laminate: CCL)로부터 제조될 수 있다. 예를 들면, 상기 동박 적층판에 포함된 기재층(105)은 하부 도전층(110)의 안정적인 접합을 위해 표면 조도 처리된 기판(예를 들면, 조도 처리된 폴리이미드 기판)이 사용될 수 있다. 하부 도전층(110)은 동박 적층판에 포함된 동박을 패터닝하여 형성될 수 있다. 이에 따라, 하부 도전 라인 형성을 위한 식각 공정에 의해 기재층(105)의 표면 조도가 추가적으로 증가될 수 있다.The base layer 105 and the lower conductive layer 110 may be manufactured from a copper clad laminate (CCL). For example, the substrate layer 105 included in the copper clad laminate may be a surface roughened substrate (eg, roughened polyimide substrate) for stable bonding of the lower conductive layer 110 . The lower conductive layer 110 may be formed by patterning the copper foil included in the copper-clad laminate. Accordingly, the surface roughness of the base layer 105 may be additionally increased by the etching process for forming the lower conductive line.

따라서, 상대적으로 얇은 상부 도전층(130)이 기재층(105) 상에 직접 접촉하는 경우 기재층(105)의 표면 조도에 의해 기계적으로 손상될 수 있으며, 폴딩 스트레스가 인가되는 경우 박리가 초래될 수 있다.Therefore, when the relatively thin upper conductive layer 130 is in direct contact with the substrate layer 105, it may be mechanically damaged by the surface roughness of the substrate layer 105, and peeling may be caused when a folding stress is applied. can

그러나, 예시적인 실시예들에 따르면 층간 절연층(125)을 형성하기 전에 버퍼층(120)을 먼저 형성함에 따라 기재층(105)이 실질적으로 평탄화되어 조도가 감소될 수 있다. 또한, 금속과 밀착력이 우수한 유기 절연 물질을 사용하여 상부 도전층(130)의 밀착력을 추가적으로 향상시킬 수 있다.However, according to exemplary embodiments, since the buffer layer 120 is first formed before the interlayer insulating layer 125 is formed, the base layer 105 may be substantially planarized to reduce the illuminance. In addition, the adhesion of the upper conductive layer 130 may be further improved by using an organic insulating material having excellent adhesion to the metal.

도 3 및 도 4는 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 3 and 4 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.

도 3 및 도 4를 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다.3 and 4 , the digitizer 100 according to example embodiments may include a first conductive coil 50 and a second conductive coil 70 .

제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.The first conductive coil 50 and the second conductive coil 70 may be defined by combining the lower conductive layer 110 and the upper conductive layer 130 by the contacts 135 and 137 .

하부 도전층(110)은 제1 하부 도전 라인(112)(도 4 참조) 및 제2 하부 도전 라인(114)(도 3 참조)을 포함할 수 있다. 예를 들면, 제2 하부 도전 라인(114)은 제1 하부 도전 라인(112) 보다 짧을 수 있다.The lower conductive layer 110 may include a first lower conductive line 112 (see FIG. 4 ) and a second lower conductive line 114 (see FIG. 3 ). For example, the second lower conductive line 114 may be shorter than the first lower conductive line 112 .

상부 도전층(130)은 제1 상부 도전 라인(132)(도 3 참조) 및 제2 상부 도전 라인(134)(도 4 참조)을 포함할 수 있다. 예를 들면, 제2 상부 도전 라인(134)은 제1 상부 도전 라인(132) 보다 짧을 수 있다.The upper conductive layer 130 may include a first upper conductive line 132 (see FIG. 3 ) and a second upper conductive line 134 (see FIG. 4 ). For example, the second upper conductive line 134 may be shorter than the first upper conductive line 132 .

제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)는 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction. The first upper conductive line 132 and the second upper conductive line 134 may extend in a first direction.

도 3에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As shown in FIG. 3 , the first upper conductive line 132 of the upper conductive layer 130 and the second lower conductive line 114 of the lower conductive layer 110 are coupled to each other to form a first conductive coil 50 . can form.

제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper conductive line 132 and the second lower conductive line 114 may together form a first conductive coil 50 to serve as a sensing line for an input pen through electromagnetic induction.

예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, the first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135 . A plurality of first upper conductive lines 132 and a plurality of second lower conductive lines 114 are electrically connected to each other through a plurality of first contacts 135 to form a single first conductive coil 50 . A plurality of conductive loops may be included. For example, four first conductive loops may be included in one first conductive coil 50 .

일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(125)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in a planar direction. The first contact 135 may be formed substantially integrally with the first upper conductive line 132 through the interlayer insulating layer 125 .

상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.A first input line 113 and a first output line 115 may be connected to any one of the first conductive loops. For example, the first input line 113 may be connected to an innermost first conductive loop among the first conductive loops. The first output line 115 may be connected to an outermost first conductive loop among the first conductive loops.

제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.The current input from the first input line 113 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the first conductive loops, and may be discharged through the first output line 115 . have.

일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전층(110)에 포함될 수 있다. In some embodiments, the first input line 113 and the first output line 115 may be included in the lower conductive layer 110 .

일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the lower conductive layer 110 may include a first internal connection line 114a. For example, adjacent first conductive loops may be connected by a first internal connection line 114a.

도 4에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.As shown in FIG. 4 , the first lower conductive line 112 of the lower conductive layer 110 and the second upper conductive line 134 of the upper conductive layer 130 are coupled to each other to form a second conductive coil 70 . can form.

제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower conductive line 112 and the second upper conductive line 134 may be provided together as a sensing line for an input pen through electromagnetic induction by forming a second conductive coil 70 together.

예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 137 . A plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 137 to form a single second conductive coil 70 . A plurality of conductive loops may be included. For example, four second conductive loops may be included in one second conductive coil 70 .

일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second conductive loops may have different sizes or areas in a planar direction. The second contact 137 may be formed substantially integrally with the second upper conductive line 134 through the interlayer insulating layer 120 .

상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.A second input line 117 and a second output line 119 may be connected to any one of the second conductive loops. For example, the second input line 117 may be connected to an innermost second conductive loop among the second conductive loops. The second output line 119 may be connected to an outermost second conductive loop among the second conductive loops.

제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.The current input from the second input line 117 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the second conductive loops, and may be discharged through the second output line 119 . have.

일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the second input line 117 and the second output line 119 may be included in the lower conductive layer 110 .

일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다. In some embodiments, the upper conductive layer 130 may further include an external connection line 134a. For example, the second input line 117 and the second output line 119 may be connected through the second conductive loop and the second contact 137 by the external connection line 134a.

일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 입력 라인(117)에 연결될 수도 있다.In an embodiment, the external connection line 134a may be connected to two different second conductive coils. For example, the output line 119 connected to one of the second conductive coils 70 may be connected to the input line 117 of the other second conductive coil 70 through an external connection line 134a.

일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper conductive layer 130 may further include a second internal connection line 134b. For example, adjacent second conductive loops in the second conductive coil 70 may be connected to each other by the second internal connection line 134b.

도 3 및 도 4에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.3 and 4 show that four conductive loops are included in one conductive coil, but the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.

도 3 및 도 4를 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 3 and 4 , the first conductive coil 50 and the second conductive coil 70 may each include a plurality of conductive loops having different sizes.

이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, it is possible to sufficiently increase the magnetic field strength generated by the digitizer 100 , so that, for example, energy transfer to the input pen in contact with the window surface of the image display apparatus can be efficiently enhanced.

또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since the conductive loop is formed by connecting the lower conductive layer 110 and the upper conductive layer 130 through the contacts 135 and 137 , the number of loops of the conductive coil in a limited space is efficiently increased and electromagnetic induction efficiency is achieved. can improve

예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.In example embodiments, both the lower conductive layer 110 and the upper conductive layer 130 may be disposed on the upper surface of the base layer 105 . Accordingly, when bending or folding through the base layer 105 , the stress direction for the lower conductive layer 110 and the upper conductive layer 130 may be adjusted in the same manner.

예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 폴딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the bottom surface of the base layer 105 , compressive stress may be applied to the lower conductive layer 110 and the upper conductive layer 130 . Accordingly, a neutral plane in which stress is canceled may be easily generated to be adjacent to the conductive layers 110 and 130 . Accordingly, stress applied to the conductive layers 110 and 130 may be relieved, thereby reducing or preventing electrode cracking due to folding.

예시적인 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.In example embodiments, the thickness of the lower conductive layer 110 may be greater than the thickness of the upper conductive layer 130 . For example, the thickness of the first lower conductive line 112 may be greater than the thickness of the first upper conductive line 132 .

도 5를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 폴딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 폴딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 폴딩 축과 평행할 수 있다.As will be described later with reference to FIG. 5 , the first upper conductive line 132 may extend in a first direction (eg, a row direction or a width direction) and intersect the folding axis. For example, the first upper conductive line 132 may be perpendicular to the folding axis. The first lower conductive line 112 may extend in a second direction (a column direction or a length direction) and may be substantially parallel to the folding axis.

일부 실시예들에 있어서, 상기 폴딩 축과 교차함에 따라 폴딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 또한, 도 2를 참조로 설명한 바와 같이, 폴딩부(FA)에서 층간 절연층(125)이 제거될 수 있다. 이에 따라, 폴딩 스트레스를 추가적으로 감소시키며 제1 상부 도전 라인(132)의 박리, 크랙을 보다 효과적으로 억제할 수 있다.In some embodiments, by reducing the thickness of the first upper conductive line 132 through which the folding stress is easily transmitted as it intersects the folding axis, prevention of cracks in the conductive line may be reduced or suppressed. Also, as described with reference to FIG. 2 , the interlayer insulating layer 125 may be removed from the folding part FA. Accordingly, it is possible to further reduce folding stress and more effectively suppress peeling and cracking of the first upper conductive line 132 .

상기 폴딩 축과 평행하여 폴딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.The first lower conductive line 112 that is parallel to the folding axis and is relatively free from folding stress is formed to have a large thickness, so that a sufficient electromagnetic induction effect can be realized by expanding a current path through the conductive coil.

일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In an embodiment, the second lower conductive line 114 may also have a greater thickness than the second upper conductive line 134 .

일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer 110 (the first lower conductive line or the second lower conductive line) may be about 5 to 20 μm, preferably 10 to 20 μm. The thickness of the upper conductive layer 130 (the first upper conductive line or the second upper conductive line) may be 6 μm or less, preferably about 1 to 6 μm.

도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.5 is a schematic plan view illustrating a digitizer according to exemplary embodiments.

도 5를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 5 , a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .

제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first conductive coil 50 may extend in the first direction or the row direction. The plurality of first conductive coils 50 may be arranged along the second direction or the column direction.

예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수).For example, n first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).

제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second conductive coil 70 may extend in the second direction or the column direction. The plurality of second conductive coils 70 may be arranged along the first direction or the row direction.

예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다.For example, m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.

제1 및 제2 도전 코일들(50, 70)이 중첩되며 배열되는 영역이 전자기 유도에 의한 센싱이 수행되는 활성 영역(AA)으로 제공될 수 있다.An area in which the first and second conductive coils 50 and 70 overlap and are arranged may be provided as an active area AA in which sensing by electromagnetic induction is performed.

예를 들면, 기재층(105)의 중앙부에는 폴딩부(FA)가 포함될 수 있다. 폴딩부(FA) 내에는 상기 제2 방향으로 연장하는 폴딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 폴딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.For example, the central portion of the base layer 105 may include a folding portion FA. A folding shaft 80 extending in the second direction may be positioned in the folding part FA. The digitizer 100 according to example embodiments may be bent or folded around the folding axis 80 .

일부 실시예들에 있어서, 폴딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 폴딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. 또한, 도 2를 참조로 설명한 바와 같이, 폴딩부(FA)에서는 층간 절연층(125)이 적어도 부분적으로 제거되어 급격한 폴딩 또는 접힘에도 상부 도전층(130)의 박리를 억제할 수 있다. In some embodiments, the thickness of the first upper conductive line 132 or the second upper conductive line 134 crossing the folding axis 80 may be relatively small. Accordingly, it is possible to prevent cracking of the upper conductive layer 130 to which the folding stress is directly applied and to increase flexibility. In addition, as described with reference to FIG. 2 , the interlayer insulating layer 125 is at least partially removed from the folding part FA, so that peeling of the upper conductive layer 130 can be suppressed even when abruptly folded or folded.

상술한 바와 같이, 폴딩부(FA)에서는 제1 상부 도전 라인(132)이 버퍼층(120)과 향상된 밀착력으로 접촉할 수 있다. 이에 따라, 반복적인 폴딩 또는 접힘에도 제1 상부 도전 라인(132)의 박리, 크랙이 억제될 수 있다.As described above, in the folding part FA, the first upper conductive line 132 may contact the buffer layer 120 with improved adhesion. Accordingly, peeling and cracking of the first upper conductive line 132 may be suppressed even when repeatedly folded or folded.

폴딩 축(80)과 평행하며 폴딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thicknesses of the first lower conductive line 112 and the second lower conductive line 114 that are parallel to the folding axis 80 and have relatively small folding stress are increased to reduce resistance and improve the efficiency of generating a magnetic field through the conductive coil. can do it

도 6 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.6 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.

도 6을 참조하면, 상술한 바와 같이, 동박 적층판으로부터 기재층(105) 및 제1 하부 도전 라인(112)을 포함하는 하부 도전층(110)을 형성할 수 있다. 예를 들면, 동박 적층판에 포함된 동박을 식각하여 하부 도전 라인들(112, 114)를 형성할 수 있다. 상기 식각 공정에 의해 기재층(105) 상면의 표면 조도가 증가될 수 있다.Referring to FIG. 6 , as described above, the lower conductive layer 110 including the base layer 105 and the first lower conductive line 112 may be formed from the copper clad laminate. For example, the lower conductive lines 112 and 114 may be formed by etching the copper foil included in the copper foil laminate. The surface roughness of the upper surface of the base layer 105 may be increased by the etching process.

이후, 버퍼층(120)을 기재층(105)의 상면 상에 형성할 수 있다. 버퍼층(120)은 하부 도전층(110)의 상면을 덮지 않도록 유기 절연 물질을 포함하는 조성물을 스핀 코팅 공정을 통해 도포한 후, 열 경화시켜 형성될 수 있다.Thereafter, the buffer layer 120 may be formed on the upper surface of the base layer 105 . The buffer layer 120 may be formed by applying a composition including an organic insulating material through a spin coating process so as not to cover the upper surface of the lower conductive layer 110 and then thermally curing the composition.

예를 들면, 상기 스핀 코팅 공정에서 회전 속도는 약 300 내지 600rpm, 열 경화 온도는 100 내지 200℃일 수 있다.For example, in the spin coating process, the rotation speed may be about 300 to 600 rpm, and the thermal curing temperature may be 100 to 200 °C.

버퍼층(120)의 표면 조도는 기재층(105)의 표면 조도 보다 작을 수 있다. 이에 따라, 버퍼층(120)을 통해 기재층(105)의 상면이 실질적으로 평탄화될 수 있다.The surface roughness of the buffer layer 120 may be smaller than the surface roughness of the base layer 105 . Accordingly, the upper surface of the base layer 105 may be substantially planarized through the buffer layer 120 .

버퍼층(120) 형성 후, 하부 도전층(110)을 덮도록 층간 절연층(125)을 형성할 수 있다. 일부 실시예들에 있어서, 층간 절연층(125)은 각 하부 도전 라인(112, 114)을 덮는 라인 패턴으로 형성될 수 있다.After the buffer layer 120 is formed, an interlayer insulating layer 125 may be formed to cover the lower conductive layer 110 . In some embodiments, the interlayer insulating layer 125 may be formed in a line pattern covering each of the lower conductive lines 112 and 114 .

이 경우, 상기 제1 방향으로 이웃하는 층간 절연층(125) 사이에 버퍼층(120)의 상면이 노출될 수 있다.In this case, the upper surface of the buffer layer 120 may be exposed between the interlayer insulating layers 125 adjacent in the first direction.

상부 도전층(130) 또는 제1 상부 도전 라인(132)은 버퍼층(120) 및 층간 절연층(125) 상에 형성될 수 있다. 상부 도전층(130) 또는 제1 상부 도전 라인(132)은 라인 패턴 형상의 이웃하는 층간 절연층들(125) 사이의 공간을 채우며, 버퍼층(120)의 상면과 접촉할 수 있다.The upper conductive layer 130 or the first upper conductive line 132 may be formed on the buffer layer 120 and the interlayer insulating layer 125 . The upper conductive layer 130 or the first upper conductive line 132 may fill a space between the adjacent interlayer insulating layers 125 having a line pattern shape and may contact the upper surface of the buffer layer 120 .

도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.

도 7을 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 7 , the image display apparatus may include the display panel 360 , the touch sensor 200 , and the digitizer 100 according to the above-described exemplary embodiments.

디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The digitizer 100 may be disposed under the display panel 360 . For example, the digitizer 100 may be disposed between the display panel 360 and the rear cover 380 .

디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The digitizer 100 includes relatively thick conductive lines for efficiency in generating a magnetic field using electromagnetic induction, and may include a plurality of conductive coils. Accordingly, the digitizer 100 may be disposed under the display panel 360 so as not to be recognized by a user of the image display apparatus.

상술한 바와 같이, 예시적인 실시예들에 따른 디지타이저(100) 구조를 활용하여 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 기판(230)에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.As described above, by using the structure of the digitizer 100 according to the exemplary embodiments to sufficiently increase the magnetic field strength, for example, energy transfer to the input pen in contact with the window substrate 230 of the image display device can be efficiently performed. can be promoted to

표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The display panel 360 may include a pixel electrode 310 , a pixel defining layer 320 , a display layer 330 , a counter electrode 340 , and an encapsulation layer 350 disposed on the panel substrate 300 . can

패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) may be formed on the panel substrate 300 , and an insulating layer covering the pixel circuit may be formed. The pixel electrode 310 may be electrically connected to, for example, a drain electrode of a TFT on the insulating layer.

화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.The pixel defining layer 320 may be formed on the insulating layer to expose the pixel electrode 310 to define a pixel area. A display layer 330 is formed on the pixel electrode 310 , and the display layer 330 may include, for example, a liquid crystal layer or an organic light emitting layer.

화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A counter electrode 340 may be disposed on the pixel defining layer 320 and the display layer 330 . The opposing electrode 340 may be provided as a common electrode or a cathode of the image display device, for example. An encapsulation layer 350 for protecting the display panel 360 may be stacked on the opposite electrode 340 .

터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하 일 수 있다.The touch sensor 200 may be stacked on the display panel 360 and disposed toward the window substrate 230 . The touch sensor 200 may generate capacitance by a user's touch input through the surface of the window substrate 230 . Accordingly, the touch sensor 200 may include a sensing electrode or sensing channels having a thickness smaller than that of the conductive layer included in the digitizer 100 so as not to be recognized by the user. For example, the thickness of the sensing electrode or the sensing channel may be less than 1 μm or less than 0.5 μm.

상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.

터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The touch sensor 200 may be coupled to the display panel 360 through the adhesive layer 260 .

윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The window substrate 230 includes, for example, a hard coating film and thin glass, and in an embodiment, a light blocking pattern 235 may be formed on a periphery of one surface of the window substrate 230 . The light blocking pattern 235 may include, for example, a color printing pattern. A bezel part or a non-display area of the image display device may be defined by the light blocking pattern 235 .

윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A polarization layer 210 may be disposed between the window substrate 230 and the touch sensor 200 . The polarizing layer 210 may include a coated polarizer or a polarizing plate.

편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.The polarization layer 210 may be directly bonded to the one surface of the window substrate 230 or may be attached through the first adhesive layer 220 . The touch sensor 200 may be coupled to the polarization layer 210 through the second adhesive layer 225 .

도 7에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in FIG. 7 , the window substrate 230 , the polarization layer 210 , and the touch sensor 200 may be sequentially disposed from the user's viewing side. In this case, since the sensing electrodes of the touch sensor 200 are disposed under the polarization layer 210 , it is possible to more effectively prevent the sensing electrode from being viewed.

일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In an embodiment, the touch sensor 200 may be directly transferred onto the window substrate 230 or the polarization layer 210 . In an embodiment, the window substrate 230 , the touch sensor 200 , and the polarization layer 210 may be disposed in the order from the user's viewing side.

이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이들 실시예는 본 발명을 예시하는 것일 뿐 첨부된 특허청구범위를 제한하는 것이 아니며, 본 발명의 범주 및 기술사상 범위 내에서 실시예에 대한 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.Hereinafter, preferred embodiments are presented to help the understanding of the present invention, but these examples are merely illustrative of the present invention and do not limit the appended claims, and are within the scope and spirit of the present invention. It is obvious to those skilled in the art that various changes and modifications are possible, and it is natural that such variations and modifications fall within the scope of the appended claims.

실시예Example

도 6에 도시된 구조를 갖는 디지타이저를 형성하였다. 구체적으로, 10㎛의 두께의 폴리이미드 기판 상에 12㎛의 두께의 Cu 하부 도전 라인이 형성된 동박 적층판 상에 1.6㎛ 두께의 버퍼층을 형성하였다.A digitizer having the structure shown in FIG. 6 was formed. Specifically, a buffer layer having a thickness of 1.6 µm was formed on a copper clad laminate on which a Cu lower conductive line having a thickness of 12 µm was formed on a polyimide substrate having a thickness of 10 µm.

구체적으로, 아크릴계 유기 감광성 조성물을 500 rpm의 회전 속도로 기재층 상에 스핀 코팅한 후, 150℃로 24분간 열처리하여 버퍼층을 형성하였다.Specifically, the acrylic organic photosensitive composition was spin-coated on the base layer at a rotation speed of 500 rpm, and then heat-treated at 150° C. for 24 minutes to form a buffer layer.

이후, 버퍼층과 동일한 유기 조성물을 사용하여 하부 도전 라인을 각각 덮는 층간 절연층을 형성하였다. 상기 층간 절연층 및 버퍼층 상에 하부 도전 라인과 수직하게 연장하며 5㎛ 두께의 상부 도전 라인을 형성하였다.Thereafter, using the same organic composition as the buffer layer, interlayer insulating layers covering the lower conductive lines, respectively, were formed. An upper conductive line extending perpendicular to the lower conductive line and having a thickness of 5 μm was formed on the interlayer insulating layer and the buffer layer.

비교예comparative example

버퍼층을 생략한 것을 제외하고는 실시예와 동일한 방법으로 디지타이저를 형성하였다.A digitizer was formed in the same manner as in Example except that the buffer layer was omitted.

굴곡 평가/밀착력 평가Flexural evaluation/adhesion evaluation

실시예 및 비교예의 디지타이저를 굴곡 평가 지그를 사용하여 곡률 1R의 굴곡테스트를 5000회 및 10,000회 수행하면서 상부 도전 라인의 들뜸 또는 크랙의 발생여부를 관찰하였다. 들뜸 또는 크랙이 발생하는 경우 NG, 미발생하는 경우 OK로 표 1에 표시하였다.Using the bending evaluation jig of the digitizer of Examples and Comparative Examples, the bending test of the curvature 1R was performed 5000 times and 10,000 times, and whether the upper conductive line was lifted or cracked was observed. In case of lifting or cracking, it was indicated in Table 1 as NG, if not, as OK.

한편, 밀착력 측정 Cross cut test를 이용하여 상부 도전 라인의 버퍼층 또는 기재층과 밀착력을 측정하였다. On the other hand, adhesion force measurement was measured using a cross cut test to the buffer layer or the base layer of the upper conductive line.

구체적으로, Cross hatch cut 방법을 이용하여 감압 테이프를 상부 도전 라인 상에 눌러 붙인 후, 떨어져 나오는 지점에 따라 0B~5B까지 점착력 등급을 확인하였다.Specifically, the pressure-sensitive tape was pressed on the upper conductive line by using the cross hatch cut method, and the adhesive strength rating was checked from 0B to 5B depending on the point where it came off.

측정결과는 하기 표 1과 같다.The measurement results are shown in Table 1 below.

굴곡 평가flexion evaluation 밀착력adhesion 5000회5000 times 10,000회10,000 times 실시예Example OKOK OKOK 4B4B 비교예comparative example NGNG -- 2B2B

표 2를 참조하면, 버퍼층이 형성된 실시예에서 상부 도전 라인의 밀착력이 증가되며 10,000회의 굴곡 인가에도 들뜸, 박리가 발생하지 않았다.Referring to Table 2, in the embodiment in which the buffer layer was formed, the adhesion of the upper conductive line was increased, and no lifting or peeling occurred even when bending was applied 10,000 times.

50: 제1 도전 코일 70: 제2 도전 코일
100: 디지타이저 105: 기재층
110: 하부 도전층 112: 제1 하부 도전 라인
114: 제2 하부 도전 라인 120: 버퍼층
125: 층간 절연층 130: 제2 도전층
132: 제1 상부 도전 라인 134: 제2 상부 도전 라인
135: 제1 콘택 137: 제2 콘택
140: 패시베이션 층 145: 개구부
50: first conductive coil 70: second conductive coil
100: digitizer 105: base layer
110: lower conductive layer 112: first lower conductive line
114: second lower conductive line 120: buffer layer
125: interlayer insulating layer 130: second conductive layer
132: first upper conductive line 134: second upper conductive line
135: first contact 137: second contact
140: passivation layer 145: opening

Claims (17)

기재층;
상기 기재층의 상면 상에 배치된 하부 도전 라인;
상기 기재층의 상기 상면 상에 형성되며 상기 하부 도전 라인 보다 작은 두께를 갖는 버퍼층;
상기 버퍼층 상에 형성되어 상기 하부 도전 라인을 덮은 층간 절연층; 및
상기 층간 절연층 및 상기 버퍼층 상에 배치되고 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 디지타이저.
base layer;
a lower conductive line disposed on the upper surface of the base layer;
a buffer layer formed on the upper surface of the base layer and having a thickness smaller than that of the lower conductive line;
an interlayer insulating layer formed on the buffer layer and covering the lower conductive line; and
and an upper conductive line disposed on the interlayer insulating layer and the buffer layer and electrically connected to the lower conductive line.
청구항 1에 있어서, 상기 하부 도전 라인은 상기 버퍼층의 상면으로부터 돌출된, 디지타이저.The digitizer according to claim 1, wherein the lower conductive line protrudes from an upper surface of the buffer layer. 청구항 1에 있어서, 상기 상부 도전 라인은 상기 버퍼층의 상면과 접촉하는, 디지타이저.The digitizer of claim 1 , wherein the upper conductive line is in contact with a top surface of the buffer layer. 청구항 1에 있어서, 상기 버퍼층의 표면 조도는 상기 기재층의 표면 조도 보다 작은, 디지타이저.The digitizer according to claim 1, wherein the surface roughness of the buffer layer is smaller than the surface roughness of the base layer. 청구항 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 디지타이저.The digitizer of claim 1 , wherein a thickness of the lower conductive line is greater than a thickness of the upper conductive line. 청구항 1에 있어서, 상기 기재층은 폴딩부를 포함하는, 디지타이저.The digitizer of claim 1, wherein the base layer includes a folding part. 청구항 6에 있어서, 상기 폴딩부에서 상기 층간 절연층이 제거되어 상기 버퍼층의 상면을 노출시키는 개구부를 더 포함하는, 디지타이저The digitizer of claim 6 , further comprising an opening through which the interlayer insulating layer is removed from the folding part to expose a top surface of the buffer layer. 청구항 7에 있어서, 상기 개구부에서 상기 상부 도전 라인은 상기 버퍼층의 상기 상면과 접촉하는, 디지타이저.The digitizer of claim 7, wherein the upper conductive line in the opening is in contact with the upper surface of the buffer layer. 청구항 6에 있어서, 상기 상부 도전 라인은 상기 폴딩부의 폴딩 축과 교차하며, 상기 하부 도전 라인은 상기 폴딩부의 상기 폴딩 축과 평행한, 디지타이저.The digitizer according to claim 6, wherein the upper conductive line intersects a folding axis of the folding part, and the lower conductive line is parallel to the folding axis of the folding part. 청구항 1에 있어서, 상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하며,
상기 층간 절연층은 상기 하부 도전 라인들 각각을 덮는 라인 패턴들을 포함하는, 디지타이저.
The method according to claim 1, wherein the lower conductive line comprises a plurality of lower conductive lines,
The interlayer insulating layer includes line patterns covering each of the lower conductive lines.
청구항 10에 있어서, 상기 상부 도전 라인은 상기 층간 절연층의 이웃하는 상기 라인 패턴들 사이에서 상기 버퍼층의 상면과 접촉하는, 디지타이저.The digitizer of claim 10 , wherein the upper conductive line is in contact with an upper surface of the buffer layer between the line patterns adjacent to the interlayer insulating layer. 청구항 1에 있어서, 상기 하부 도전 라인은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
상기 상부 도전 라인은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
The method according to claim 1, wherein the lower conductive line comprises a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
The upper conductive line is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction.
청구항 12에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.
The apparatus of claim 12 , further comprising: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and
and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
청구항 13에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.
The method according to claim 13, wherein the first conductive coil extends in the first direction, a plurality of the first conductive coils are arranged along the second direction,
The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged along the first direction.
표시 패널; 및
상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.
display panel; and
An image display device comprising the digitizer according to claim 1 disposed below the display panel.
청구항 15에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.The image display device of claim 15 , further comprising a touch sensor disposed on the display panel. 청구항 16에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.
The method according to claim 16, further comprising a rear cover and a window substrate,
The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
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