KR20220121360A - Digitizer and image display device including the same - Google Patents
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Abstract
Description
본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer and an image display device including the same. More particularly, it relates to a digitizer including a multilayer conductive structure and an image display device including the same.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined in an image display device, and are implemented in the form of, for example, a smartphone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent No. 10-1750564, a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
디지타이저는 전자기 유도 현상을 이용하여 도전 라인에 흐르는 전류를 자기장으로 변환하여 입력 펜으로 주파수를 전송할 수 있다. 따라서, 충분한 자기장 생성을 위해 도전 라인의 두께를 증가시키는 것이 바람직하다.The digitizer can use electromagnetic induction to convert the current flowing through the conductive line into a magnetic field to transmit the frequency to the input pen. Therefore, it is desirable to increase the thickness of the conductive line to generate a sufficient magnetic field.
또한, 상기 디지타이저를 구동 집적 회로 칩과 연결시키기 위해 연성 인쇄 회로 기판이 및 디지타이저의 패드들 상에 접합될 수 있다. 이에 따라, 디지타이저를 포함하는 구조체의 두께가 추가적으로 증가될 수 있다. 이 경우, 디지타이저의 폴더블, 벤딩 특성이 저하되며 화상 표시 장치의 플렉시블 특성도 저하될 수 있다.Also, a flexible printed circuit board may be bonded onto the pads of the digitizer and to connect the digitizer with a driving integrated circuit chip. Accordingly, the thickness of the structure including the digitizer may be further increased. In this case, the foldable and bending characteristics of the digitizer may be deteriorated, and the flexible characteristics of the image display device may also be deteriorated.
또한, 연성 인쇄 회로기판 및 디지타이저 사이에서 저항이 발생하여 전자기 유도 효율 역시 저하될 수 있다.In addition, resistance may be generated between the flexible printed circuit board and the digitizer, so that electromagnetic induction efficiency may also be reduced.
본 발명의 일 과제는 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer having improved mechanical and electrical efficiency.
본 발명의 일 과제는 향상된 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical efficiency.
1. 메인 부 및 상기 메인 부의 일 단으로부터 돌출된 연장부를 포함하는 기재층; 상기 기재층의 상면 상에 배치된 하부 도전층; 상기 기재층의 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층; 상기 층간 절연층 상에 배치되는 상부 도전층; 상기 층간 절연층을 관통하며 상기 하부 도전층 및 상기 상부 도전층을 전기적으로 연결시키는 콘택; 상기 기재층의 상기 상면 상에 상기 하부 도전층과 함께 배치되며 상기 하부 도전층 또는 상기 상부 도전층과 전기적으로 연결되는 패드; 및 상기 기재층의 상기 연장부 상에서 상기 패드와 직접 연결되는 회로 연결 패턴을 포함하는, 디지타이저.1. A base layer comprising a main part and an extension part protruding from one end of the main part; a lower conductive layer disposed on the upper surface of the base layer; an interlayer insulating layer formed on the upper surface of the base layer and covering the lower conductive layer; an upper conductive layer disposed on the interlayer insulating layer; a contact penetrating the interlayer insulating layer and electrically connecting the lower conductive layer and the upper conductive layer; a pad disposed on the upper surface of the base layer together with the lower conductive layer and electrically connected to the lower conductive layer or the upper conductive layer; and a circuit connection pattern directly connected to the pad on the extension portion of the base layer.
2. 위 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴은 동일 레벨에 배치되는, 디지타이저.2. The digitizer according to the above 1, wherein the lower conductive layer, the pad, and the circuit connection pattern are disposed at the same level.
3. 위 1에 있어서, 상기 패드는 상기 연장부와 인접한 상기 기재층의 상기 일 단에 배치된, 디지타이저.3. The digitizer according to the above 1, wherein the pad is disposed on the one end of the base layer adjacent to the extension part.
4. 위 1에 있어서, 상기 층간 절연층은 상기 패드를 덮고, 상기 회로 연결 패턴은 상기 층간 절연층으로부터 노출된, 디지타이저.4. The digitizer according to 1 above, wherein the interlayer insulating layer covers the pad, and the circuit connection pattern is exposed from the interlayer insulating layer.
5. 위 4에 있어서, 상기 층간 절연층 상에 형성되어 상기 상부 도전층을 덮는 패시베이션 층을 더 포함하며, 상기 회로 연결 패턴은 상기 패시베이션 층으로부터 노출된, 디지타이저.5. The digitizer according to 4 above, further comprising a passivation layer formed on the interlayer insulating layer to cover the upper conductive layer, wherein the circuit connection pattern is exposed from the passivation layer.
6. 위 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 상기 상부 도전층의 두께보다 큰, 디지타이저.6. The digitizer according to 1 above, wherein the thickness of each of the lower conductive layer, the pad, and the circuit connection pattern is greater than a thickness of the upper conductive layer.
7. 위 6에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 10㎛ 이상인, 디지타이저.7. The digitizer according to the above 6, wherein the thickness of each of the lower conductive layer, the pad, and the circuit connection pattern is 10 μm or more.
8. 위 1에 있어서, 상기 회로 연결 패턴은 상기 연장부 상에서 상기 패드와 직접 연결되는 제1 회로 연결 패턴; 및 상기 층간 절연층 상에 배치되며 상기 제1 회로 연결 패턴과 전기적으로 연결되는 제2 회로 연결 패턴을 포함하는, 디지타이저.8. The method of 1 above, wherein the circuit connection pattern comprises: a first circuit connection pattern directly connected to the pad on the extension part; and a second circuit connection pattern disposed on the interlayer insulating layer and electrically connected to the first circuit connection pattern.
9. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,9. The method of 1 above, wherein the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The upper conductive layer is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction, the digitizer.
10. 위 9에 있어서, 상기 콘택은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.10. The method of 9 above, wherein the contact includes: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
11. 위 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제1 도전 코일들이 배열되고,11. The first conductive coil extends in the first direction, and a plurality of the first conductive coils are arranged on the main portion of the base layer along the second direction,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged on the main portion of the base layer along the first direction.
12. 위 11에 있어서, 상기 제1 도전 코일들 및 상기 제2 도전 코일들로부터 연장하는 트레이스들을 더 포함하며, 상기 패드는 상기 트레이스들의 말단들과 각각 연결된 복수의 패드들을 포함하는, 디지타이저.12. The digitizer of 11 above, further comprising traces extending from the first conductive coils and the second conductive coils, the pad including a plurality of pads each connected to the ends of the traces.
13. 위 12에 있어서, 상기 회로 연결 패턴은 상기 복수의 패드들 각각과 직접 연결되어 상기 연장부 상에서 어레이를 형성하는 복수의 회로 연결 패턴들을 포함하는, 디지타이저.13. The digitizer according to the above 12, wherein the circuit connection pattern includes a plurality of circuit connection patterns that are directly connected to each of the plurality of pads to form an array on the extension part.
14. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.14. Display panel; and a digitizer according to the above-described embodiments disposed under the display panel.
15. 위 14에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.15. The image display device according to 14 above, further comprising a touch sensor disposed on the display panel.
16. 위 15에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,16. The method according to 15 above, further comprising a rear cover and a window substrate,
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
17. 위 16에 있어서, 상기 디지타이저 및 상기 리어 커버 사이에 배치된 메인 보드를 더 포함하며, 상기 디지타이저의 상기 연장부가 직접 벤딩되어 상기 회로 연결 패턴이 상기 메인 보드로 연결되는, 화상 표시 장치.17. The image display apparatus according to 16 above, further comprising a main board disposed between the digitizer and the rear cover, wherein the extension portion of the digitizer is directly bent to connect the circuit connection pattern to the main board.
본 발명의 실시예들에 따르면, 기재층의 상면 상에 하부 도전층에 포함되는 패드를 회로 연결용 패턴과 직접 연결되도록 형성할 수 있다. 상기 하부 도전층은 상부 도전층보다 두껍게 형성되며, 도전 코일을 형성할 수 있다.According to embodiments of the present invention, the pad included in the lower conductive layer may be formed on the upper surface of the base layer to be directly connected to the circuit connection pattern. The lower conductive layer may be formed to be thicker than the upper conductive layer, and may form a conductive coil.
이에 따라, 저저항 특성을 갖는 하부 도전층을 사용하여 별도의 회로 기판을 생략하면서 직접 회로 연결용 패턴을 디지타이저의 패드에 연결시킬 수 있다. 따라서, 디지타이저로의 전력 공급, 전류 크기를 추가적으로 증가시키며 전자기 유도 효율을 향상시킬 수 있다.Accordingly, the pattern for direct circuit connection can be connected to the pad of the digitizer while omitting a separate circuit board by using the lower conductive layer having a low resistance characteristic. Accordingly, it is possible to further increase the power supply to the digitizer and the current magnitude, and improve the electromagnetic induction efficiency.
또한, 회로 기판의 생략을 통해 디지타이저를 포함하는 구조체의 두께 증가를 억제할 수 있다. 따라서, 디지타이저 및 이를 포함하는 화상 표시 장치의 유연성, 벤딩 특성도 향상될 수 있다.In addition, it is possible to suppress an increase in the thickness of the structure including the digitizer through the omission of the circuit board. Accordingly, flexibility and bending characteristics of a digitizer and an image display device including the same may be improved.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a digitizer according to exemplary embodiments.
2 and 3 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
4 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
5 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
6 is a schematic cross-sectional view illustrating a digitizer according to a comparative example.
7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 전기적 특성 및 벤딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved electrical characteristics and bending reliability. Also provided is an image display device including a digitizer.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.Hereinafter, with reference to the drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to the present specification illustrate preferred embodiments of the present invention, and serve to further understand the technical spirit of the present invention together with the above-described content of the present invention, so the present invention is described in such drawings It should not be construed as being limited only to the matters.
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the drawings below, two directions parallel to and intersecting with the upper surface of the
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 1은 도 2에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면 및 회로 연결부(CC)에서의 단면을 함께 포함한다.1 is a schematic cross-sectional view showing a digitizer according to exemplary embodiments. 2 and 3 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments. For example, FIG. 1 includes a cross-section cut in the thickness direction along the line I-I' shown in FIG. 2 and a cross-section at the circuit connection part CC.
도 1을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 분리될 수 있다. Referring to FIG. 1 , the
기재층(105)은 도전 층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the
하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. The lower
바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The upper
층간 절연층(120) 및 패시베이션 층(140) 각각은 벤딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.Each of the interlayer insulating
예시적인 실시예들에 따르면, 기재층(105)의 일 단부에는 회로 연결 부(CC)가 배치될 수 있다. 회로 연결부(CC) 내에는 패드(150)가 배치될 수 있다. 패드(150)는 회로 연결 패턴(160)과 연결될 수 있다.In example embodiments, a circuit connection part CC may be disposed at one end of the
일부 실시예들에 있어서, 회로 연결 패턴(160) 및 패드(150)는 직접 접촉할 수 있다. 일부 실시예들에 있어서, 회로 연결 패턴(160) 및 패드(150)는 실질적으로 일체로 연결된 단일 부재일 수 있다.In some embodiments, the
회로 연결 패턴(160) 및 패드(150)는 동일 층 또는 동일 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 회로 연결 패턴(160) 및 패드(150)는 하부 도전층(110)과 함께 기재층(105)의 상면 상에서 동일 층 또는 동일 레벨에 위치할 수 있다.The
도 1에 도시된 바와 같이, 패드(150)는 층간 절연층(120)에 의해 적어도 부분적으로 덮일 수 있으며, 패시베이션 층(140)에 의해서도 적어도 부분적으로 덮일 수 있다. 회로 연결 패턴(160)의 상면은 층간 절연층(120) 및 패시베이션 층(140)으로부터 노출될 수 있다.1 , the
예를 들면, 패드(150) 및 회로 연결 패턴(160)이 실질적으로 일체의 도전 패턴을 형성하는 경우, 상기 도전 패턴 중 층간 절연층(120) 및 패시베이션 층(140)에 의해 덮이지 않은 부분이 회로 연결 패턴(160)으로 제공될 수 있다.For example, when the
패드(150) 및 회로 연결 패턴(160)은 상술한 금속 또는 합금을 포함할 수 있다. 패드(150) 및 회로 연결 패턴(160)의 배열에 대해서는 도 4를 참조로 보다 상세히 후술한다.The
도 2 및 도 3을 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다. 2 and 3 , the
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.The first
하부 도전층(110)은 제1 하부 도전 라인(112)(도 3 참조) 및 제2 하부 도전 라인(114)(도 2 참조)을 포함할 수 있다. 제2 도전층(130)은 제1 상부 도전 라인(132)(도 2 참조) 및 제2 상부 도전 라인(134)(도 3 참조)을 포함할 수 있다. The lower
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제2 하부 도전 라인(114)의 길이는 제1 하부 도전 라인(112)의 길이보다 작을 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다. 제2 상부 도전 라인(134)의 길이는 제1 상부 도전 라인(112)의 길이보다 작을 수 있다.The first lower
도 2에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As shown in FIG. 2 , the first upper
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, the first upper
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in a planar direction. The
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 트레이스(60)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 트레이스(60)는 제1 입력 라인(62) 및 제1 출력 라인(64)을 포함할 수 있다. 제1 트레이스(60)는 예를 들면, 상기 제2 방향으로 연장할 수 있다.A
제1 입력 라인(62)은 상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에 연결되며, 제1 출력 라인(64)은 상기 제1 도전 루프들 중 다른 하나의 제1 도전 루프에 연결될 수 있다.A
예를 들면, 제1 입력 라인(62)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(64)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.For example, the
제1 입력 라인(62)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(64)을 통해 배출될 수 있다.The current input from the
일부 실시예들에 있어서, 제1 입력 라인(62) 및 제1 출력 라인(64)은 하부 도전층(110)에 포함될 수 있다. In some embodiments, the
일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 더 포함할 수 있다. 예를 들면, 제1 내부 연결 라인(114a)은 이웃하는 제1 도전 루프들을 서로 연결시킬 수 있다.In some embodiments, the lower
도 3에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.As shown in FIG. 3 , the first lower
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second conductive loops may have different sizes or areas in a planar direction. The
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 트레이스(80)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 트레이스(80)는 제2 입력 라인(82) 및 제2 출력 라인(84)을 포함할 수 있다. 예를 들면, 제2 트레이스(80)는 상기 제2 방향으로 연장할 수 있다.A
예를 들면, 제2 입력 라인(82)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(84)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.For example, the
제2 입력 라인(82)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(84)을 통해 배출될 수 있다.The current input from the
일부 실시예들에 있어서, 제2 입력 라인(82) 및 제2 출력 라인(84)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(82) 및 제2 출력 라인(84)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다. In some embodiments, the upper
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(84)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(82)에 연결될 수도 있다.In an embodiment, the
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper
도 2 및 도 3에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.Although it is illustrated that four conductive loops are included in one conductive coil in FIGS. 2 and 3 , the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
도 2 및 도 3을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 2 and 3 , the first
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, it is possible to sufficiently increase the magnetic field strength generated by the
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since the conductive loop is formed by connecting the lower
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.In example embodiments, both the lower
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the bottom surface of the
예시적인 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.In example embodiments, the thickness of the lower
도 4를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 벤딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 벤딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 벤딩 축과 평행할 수 있다.As will be described later with reference to FIG. 4 , the first upper
예시적인 실시예들에 따르면, 상기 벤딩 축과 교차함에 따라 벤딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 벤딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.According to example embodiments, by reducing the thickness of the first upper
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In an embodiment, the second lower conductive line 114 may also have a greater thickness than the second upper
일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10㎛ 이상, 예를 들면 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer 110 (the first lower conductive line or the second lower conductive line) may be about 5 to 20 μm, preferably 10 μm or more, for example 10 to 10 μm. It may be 20 μm. The thickness of the upper conductive layer 130 (the first upper conductive line or the second upper conductive line) may be 6 μm or less, preferably about 1 to 6 μm.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 4에서는 도전 코일의 상세 구조/구성, 및 트레이스들(60, 80)의 도시는 생략되었다.4 is a schematic plan view illustrating a digitizer according to exemplary embodiments. For convenience of description, the detailed structure/configuration of the conductive coil and the illustration of the
도 4를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 4 , a plurality of first
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수). 일 실시예에 있어서, 제1 도전 코일들(50)은 서로 부분적으로 중첩되며 상기 제2 방향을 따라 배열될 수 있다.For example, n first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number). In an embodiment, the first
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)(m은 자연수)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다. 일 실시예에 있어서, 제2 도전 코일들(70)은 서로 부분적으로 중첩되며 상기 제1 방향을 따라 배열될 수 있다.For example, m second conductive coils 70 - 1 to 70 - m (m is a natural number) may be sequentially arranged in the first direction. In an embodiment, the second
기재층(105)은 메인 부(main portion)(102)을 포함하며, 도전 코일들(50, 70)은 기재층(105)의 메인 부(102) 상에 배열될 수 있다. 메인 부(102)는 입력 펜에 대한 센싱이 실질적으로 수행되는 활성 영역을 포함할 수 있다.The
상술한 바와 같이, 기재층(105)의 일 단부에 회로 연결부(CC)가 배치될 수 있다. 예를 들면, 회로 연결부(CC)는 메인 부(102)의 일 단부로부터 돌출된 연장부(107)를 포함할 수 있다.As described above, the circuit connection unit CC may be disposed at one end of the
도 1을 참조로 설명한 바와 같이, 연장부(107) 상에는 회로 연결 패턴(160)이 배치될 수 있다. 회로 연결 패턴(160)은 패드(150)와 직접 접촉하며 연결될 수 있다.As described with reference to FIG. 1 , a
패드(150)는 도 2 및 도 3을 참조로 설명한 트레이스들(60, 80)과 연결될 수 있다. 예를 들면, 복수의 패드들(150)이 각각 트레이스들(60, 80)과 연결될 수 있다. 이에 따라, 연장부(107) 상에는 복수의 패드들(150) 각각과 연결된 회로 연결 패턴들(160)의 어레이(array)가 형성될 수 있다.The
회로 연결부(CC)는 화상 표시 장치에 포함된 집적 회로(IC) 칩과 디지타이저(100)를 연결하기 위한 중개 구조로 제공될 수 있다. 예를 들면, 회로 연결부(CC)를 벤딩시켜 화상 표시 장치 내에 포함된 메인 보드 혹은 리지드(rigid) 회로 기판 상에 실장된 디지타이저 IC 칩과의 전기적 연결을 구현할 수 있다.The circuit connection unit CC may be provided as an intermediary structure for connecting an integrated circuit (IC) chip included in the image display device and the
디지타이저(100)에 일체화된 회로 연결부(CC)를 사용하여 디지타이저 IC 칩과의 전기적 연결이 구현되므로, 구동 신호 및 전력 손실을 감소시켜 도전 코일들(50, 70)로의 전류량을 더욱 증가시킬 수 있다. 따라서, 디지타이저(100)를 통한 자기장 유도가 증폭, 강화되어 센싱 감도가 보다 증진될 수 있다.Since the electrical connection with the digitizer IC chip is implemented using the circuit connection unit CC integrated into the
또한, 도 1에 도시된 바와 같이, 회로 연결 패턴(160)은 하부 도전층(110)과 동일 층 또는 동일 레벨에 배치되므로, 추가적인 두께 증가 없이 외부 회로와의 전기적 연결을 구현할 수 있다.In addition, as shown in FIG. 1 , since the
일부 실시예들에 있어서, 기재층(105)의 중앙부에는 벤딩 영역(BA)이 포함될 수 있다. 벤딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 벤딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 벤딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.In some embodiments, a bending area BA may be included in the central portion of the
상술한 바와 같이, 벤딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. As described above, the thickness of the first upper
벤딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thicknesses of the first lower
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.5 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
도 5를 참조하면, 회로 연결 패턴(160)은 하부 회로 연결 패턴(163) 및 상부 회로 연결 패턴(165)를 포함할 수 있다.Referring to FIG. 5 , the
하부 회로 연결 패턴(163)은 하부 도전층(110)과 동일 층 또는 동일 레벨에 위치하며, 상부 회로 연결 패턴(165)는 상부 도전층(130)과 동일 층 또는 동일 레벨에 위치할 수 있다.The lower
예를 들면, 층간 절연층(120)은 회로 연결부(CC)로 연장되어 하부 회로 연결 패턴(163)을 덮을 수 있다. 상부 회로 연결 패턴(165)은 층간 절연층(120) 상에 배치되며, 층간 절연층(120)을 관통하는 비아 구조(167)를 통해 하부 회로 연결 패턴(163)과 전기적으로 연결될 수 있다. 비아 구조(167)는 상부 회로 연결 패턴(165)과 실질적으로 일체의 부재로서 형성될 수 있다.For example, the
상술한 바와 같이, 회로 연결 패턴(160)을 복층 구조로 형성하여 회로 연결 패턴(160)과 연결되는 외부 회로 구조/IC 칩의 배선 구조, 배열 구조에 따라 회로 연결 용이성을 증진시킬 수 있다.As described above, by forming the
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.6 is a schematic cross-sectional view illustrating a digitizer according to a comparative example.
도 6을 참조하면, 비교예의 디지타이저는 패드(155)가 상부 도전층(130)과 동일 층에 배치되며, 회로 연결 구조로서 연성 인쇄 회로 기판(FPCB)(190)을 이방성 도전 필름(180)을 통해 패드(155)와 접합시킬 수 있다.Referring to FIG. 6 , in the digitizer of the comparative example, the
이 경우, 연성 인쇄 회로 기판(190)의 가열 압착 공정을 포함하는 본딩 공정이 추가된다. 또한, 두께가 상대적으로 얇은 상부 도전층(130)과 함께 형성되는 패드(155)에 본딩 공정에 의한 기계적 손상(예를 들면, 전극 크랙)이 발생할 수 있다.In this case, a bonding process including a hot pressing process of the flexible printed
또한, 이방성 도전 필름(180) 추가에 따른 두께 증가, 접촉 저항 증가 등이 초래될 수 있다.In addition, thickness increase, contact resistance increase, etc. may be caused by the addition of the anisotropic
그러나, 상술한 예시적인 실시예들에 따르면, 연성 인쇄 회로 기판(190) 및 이방성 도전 필름(180)을 생략하고, 회로 연결 패턴(160)을 디지타이저(100)에 포함된 패드(150)에 직접 일체로 연결시킬 수 있다.However, according to the above-described exemplary embodiments, the flexible printed
상대적으로 두꺼운 하부 도전층(110)과 함께 형성된 패드(150)를 활용하므로 별도의 이방성 도전 필름(180)과 같은 중개 구조를 생략하고 회로 연결 패턴(160)을 일체로 패드(150)에 연결시킬 수 있다.Since the
따라서, 외부 회로 구조/IC 칩과의 연결 경로가 감소되며, 디지타이저(100)에 포함된 도전 코일들(50, 70)의 전력/전류 공급량을 효율적으로 증가시킬 수 있다. 또한, 연성 인쇄 회로 기판(190)도 함께 생략되므로 박형 플렉시블 디지타이저를 용이하게 구현할 수 있다.Accordingly, a connection path with an external circuit structure/IC chip is reduced, and power/current supply amount of the
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
도 7을 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 7 , the image display apparatus may include the
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The
일부 실시예들에 있어서, 디지타이저(100) 및 리어 커버(380) 사이에는 메인 보드(370)가 배치될 수 있다. 메인 보드(370) 상에는 디지타이저 구동 IC 칩(375)이 실장될 수 있다.In some embodiments, the
상술한 바와 같이, 디지타이저(100)에 일체로 형성된 회로 연결부(CC)를 통해 회로 연결 패턴(160)을 메인 보드(370)에 바로 연결시켜 디지타이저 구동 IC 칩(375)으로부터 디지타이저(100)로의 전류 공급 및 신호 제어가 수행될 수 있다.As described above, the
일부 실시예들에 있어서, 메인 보드(370) 상에는 터치 센서 IC 칩(374)이 실장될 수 있다. 예를 들면, 후술하는 터치 센서(200)는 연성 인쇄 회로 기판을 통해 메인 보드(370)와 연결되어 터치 센서 IC 칩(374)과 전기적으로 연결될 수 있다.In some embodiments, the touch
일 실시예에 있어서, 메인 보드(370) 상에는 AP(Application Processor) 칩(372)이 실장되어 표시 패널(360)의 동작 제어가 수행될 수 있다.In an embodiment, an application processor (AP)
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) may be formed on the
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.The
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하일 수 있다.The
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.The
도 7에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in FIG. 7 , the
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In an embodiment, the
50: 제1 도전 코일
60: 제1 트레이스
70: 제2 도전 코일
80: 제2 트레이스
100: 디지타이저
105: 기재층
110: 하부 도전층
112: 제1 하부 도전 라인
114: 제2 하부 도전 라인
120: 층간 절연층
130: 상부 도전층
132: 제1 상부 도전 라인
134: 제2 상부 도전 라인
135: 제1 콘택
137: 제2 콘택
140: 패시베이션 층
150: 패드
160: 회로 연결 패턴50: first conductive coil 60: first trace
70: second conductive coil 80: second trace
100: digitizer 105: base layer
110: lower conductive layer 112: first lower conductive line
114: second lower conductive line 120: interlayer insulating layer
130: upper conductive layer 132: first upper conductive line
134: second upper conductive line 135: first contact
137: second contact 140: passivation layer
150: pad 160: circuit connection pattern
Claims (17)
상기 기재층의 상면 상에 배치된 하부 도전층;
상기 기재층의 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층;
상기 층간 절연층 상에 배치되는 상부 도전층;
상기 층간 절연층을 관통하며 상기 하부 도전층 및 상기 상부 도전층을 전기적으로 연결시키는 콘택;
상기 기재층의 상기 상면 상에 상기 하부 도전층과 함께 배치되며 상기 하부 도전층 또는 상기 상부 도전층과 전기적으로 연결되는 패드; 및
상기 기재층의 상기 연장부 상에서 상기 패드와 직접 연결되는 회로 연결 패턴을 포함하는, 디지타이저.a base layer including a main part and an extension part protruding from one end of the main part;
a lower conductive layer disposed on the upper surface of the base layer;
an interlayer insulating layer formed on the upper surface of the base layer and covering the lower conductive layer;
an upper conductive layer disposed on the interlayer insulating layer;
a contact penetrating the interlayer insulating layer and electrically connecting the lower conductive layer and the upper conductive layer;
a pad disposed on the upper surface of the base layer together with the lower conductive layer and electrically connected to the lower conductive layer or the upper conductive layer; and
A digitizer comprising a circuit connection pattern directly connected to the pad on the extension portion of the base layer.
상기 회로 연결 패턴은 상기 패시베이션 층으로부터 노출된, 디지타이저.The method according to claim 4, further comprising a passivation layer formed on the insulating interlayer covering the upper conductive layer,
and the circuit connection pattern is exposed from the passivation layer.
상기 연장부 상에서 상기 패드와 직접 연결되는 제1 회로 연결 패턴; 및
상기 층간 절연층 상에 배치되며, 상기 제1 회로 연결 패턴과 전기적으로 연결되는 제2 회로 연결 패턴을 포함하는, 디지타이저.The method according to claim 1, The circuit connection pattern,
a first circuit connection pattern directly connected to the pad on the extension part; and
and a second circuit connection pattern disposed on the interlayer insulating layer and electrically connected to the first circuit connection pattern.
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The method according to claim 1, wherein the lower conductive layer comprises a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
The upper conductive layer is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction, the digitizer.
상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.The method according to claim 9, wherein the contact,
first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and
and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The method according to claim 10, wherein the first conductive coil extends in the first direction, a plurality of the first conductive coils are arranged on the main portion of the base layer along the second direction,
The second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged on the main portion of the base layer along the first direction.
상기 패드는 상기 트레이스들의 말단들과 각각 연결된 복수의 패드들을 포함하는, 디지타이저.12. The method of claim 11, further comprising traces extending from the first conductive coils and the second conductive coils;
wherein the pad comprises a plurality of pads each connected to the ends of the traces.
상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.display panel; and
An image display device comprising the digitizer according to claim 1 disposed below the display panel.
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The method according to claim 15, further comprising a rear cover and a window substrate,
The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
상기 디지타이저의 상기 연장부가 직접 벤딩되어 상기 회로 연결 패턴이 상기 메인 보드로 연결되는, 화상 표시 장치.The method according to claim 16, further comprising a main board disposed between the digitizer and the rear cover,
The extended portion of the digitizer is directly bent so that the circuit connection pattern is connected to the main board.
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Legal Events
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| A201 | Request for examination |