KR20230126384A - 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법 - Google Patents

산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230126384A
KR20230126384A KR1020220023468A KR20220023468A KR20230126384A KR 20230126384 A KR20230126384 A KR 20230126384A KR 1020220023468 A KR1020220023468 A KR 1020220023468A KR 20220023468 A KR20220023468 A KR 20220023468A KR 20230126384 A KR20230126384 A KR 20230126384A
Authority
KR
South Korea
Prior art keywords
ferroelectric
layer
electronic device
oxide film
collection
Prior art date
Application number
KR1020220023468A
Other languages
English (en)
Other versions
KR102591190B1 (ko
Inventor
김상현
김봉호
국송현
금대명
김성광
김준표
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020220023468A priority Critical patent/KR102591190B1/ko
Publication of KR20230126384A publication Critical patent/KR20230126384A/ko
Application granted granted Critical
Publication of KR102591190B1 publication Critical patent/KR102591190B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/516Insulating materials associated therewith with at least one ferroelectric layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

다양한 실시예들은 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법을 제공하며, 강유전체 전자 소자는, 기판의 표면에 생성되는 산화막 상에 강유전체층을 형성하고, 강유전체층 상에 포집(scavenging)층을 형성하고, 포집층이 산화막의 산소를 포집하도록 열처리를 적용함으로써, 제조될 수 있다. 다양한 실시예들에 따르면, 산화막의 두께는, 포집층이 산화막의 산소를 포집함에 따라, 감소되며, 따라서, 강유전체 전자 소자의 동작 전압이 CMOS의 전압 수준까지 저감될 수 있다.

Description

산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법{FERROELECTRIC DEVICE IMPLEMENTED BY USING OXYGEN SCAVENGING, AND FABRICATION METHOD OF THE SAME}
다양한 실시예들은 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법에 관한 것이다.
최근 매우 잘 알려진 비휘발성 메모리인 플래시 메모리를 대체하기 위한 메모리 소자로서, 강유전체 전자 소자에 대한 연구가 진행되고 있다. 강유전체 전자 소자는, 플래시 메모리보다 훨씬 빠른 속도, 우수한 비휘발성 특성, CMOS(complementary metal-oxide semiconductor)와의 높은 정합성을 바탕으로, 최근에 PIM(processing in memory) 기술의 주요 소자 기술로 매우 활발히 연구되고 있다. 이러한 강유전체 전자 소자는 동작 전압에 따른 분극(polarization) 상태의 변화에 기반하여, 작동한다.
그런데, 강유전체 전자 소자의 동작 전압은 다소 높다. 이에, 강유전체 전자 소자의 동작 전압을 CMOS 전압 수준까지 낮추기 위해, 강유전체 전자 소자 내에서 강유전체 박막의 두께를 감소시키는 방안이 제안되고 있다. 그러나, 강유전체 박막의 두께를 감소시키는 것은 공정 온도를 크게 높여야 하는 등의 공정 복잡도의 증가 또는 강유전체 전자 소자의 특성 열화와 같은 문제점을 유발한다.
다양한 실시예들은 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법을 제공한다.
다양한 실시예들에 따른 강유전체 전자 소자의 제조 방법은, 기판의 표면에 생성되는 산화막 상에, 강유전체층을 형성하는 단계, 상기 강유전체층 상에, 포집층을 형성하는 단계, 및 상기 포집층이 상기 산화막의 산소를 포집하도록, 열처리를 적용하는 단계를 포함하고, 상기 산화막의 두께는, 상기 포집층이 상기 산화막의 상기 산소를 포집함에 따라, 감소될 수 있다.
다양한 실시예들에 따른 강유전체 전자 소자는, 표면에 산화막이 생성된 기판, 상기 산화막 상에 배치되는 강유전체층, 및 상기 강유전체층 상에 배치되는 포집층을 포함하고, 상기 산화막의 두께는, 열처리에 의해, 상기 포집층이 상기 산화막의 산소를 포집함에 따라, 감소될 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자에서 포집층에 의해 산화막의 두께가 감소됨에 따라, 강유전체 전자 소자가 감소된 동작 전압을 가질 수 있다. 이 때, 강유전체층을 결정화하기 위한 열처리 적용 시, 포집층이 산화막의 산소를 포집함으로써 산화막의 두께를 감소시킬 수 있다. 즉, 열처리 온도를 강유전체층을 결정화하기 위한 온도보다 높게 높이지 않고도, 산화막의 두께가 감소될 수 있다. 따라서, 강유전체 전자 소자가 우수한 분극 특성을 갖게 되어, 저전압에서 더 많은 전기장이 인가되며, 이로써, 강유전체 전자 소자의 비휘발성 특성이 향상될 수 있다.
도 1은 다양한 실시예들에 따른 강유전체 전자 소자를 도시하는 도면이다.
도 2는 일 실시예에 따른 강유전체 전자 소자를 도시하는 도면이다.
도 3은 다양한 실시예들에 따른 강유전체 전자 소자의 성능을 설명하기 위한 도면들이다.
도 4는 다양한 실시예들에 따른 강유전체 전자 소자의 제조 방법을 도시하는 도면이다.
도 5는 일 실시예에 따른 강유전체 전자 소자의 제조 방법을 도시하는 도면이다.
도 6은 다양한 실시예들에 따른 강유전체 전자 소자에서 장벽층의 역할을 설명하기 위한 도면들이다.
도 7은 다양한 실시예들에 따른 강유전체 전자 소자에서 포집층의 역할을 설명하기 위한 도면들이다.
이하, 본 개시의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
도 1은 다양한 실시예들에 따른 강유전체 전자 소자(100)를 도시하는 도면이다.
도 1을 참조하면, 강유전체 전자 소자(100)는 기판(110), 산화막(120), 강유전체층(130), 장벽(barrier)층(140), 포집(scavenging)층(150), 및 보호(capping)층(160)을 포함할 수 있다.
기판(110)은 강유전체층(130), 장벽층(140), 포집층(150), 및 보호층(160)을 지지하도록 제공될 수 있다. 이 때, 기판(110)은 실리콘(Si)을 기반으로 제조될 수 있다. 일부 실시예들에서, 기판(110)은 CMOS로 구현될 수 있다.
산화막(120)은 기판(110)의 표면에 배치될 수 있다. 이 때, 산화막(120)은, 기판(110)이 공기 중에 노출됨에 따라 생성되는 자연 산화막(native oxide)일 수 있다. 자연 산화막은, 기판(110)이 공기 중의 산소와 반응함에 따라, 기판(110)의 표면에 생성될 수 있다. 여기서, 산화막(120)은 일정 두께로 생성될 수 있으며, 산화막(120)의 두께는, 강유전체 전자 소자(100)의 제조 시, 감소될 수 있다.
강유전체층(130)은 산화막(120) 상에 배치될 수 있다. 강유전체층(130)은 강유전체 전자 소자(100)의 실질적인 동작을 위해 제공되며, 자발적인 분극 특성을 갖는 강유전성(ferroelectricity)을 가질 수 있다. 이러한 강유전체층(130)은 열처리에 의해 결정화됨에 따라, 분극 특성을 가질 수 있다. 이 때, 강유전체층(130)의 분극 상태는, 전기장이 인가됨에 따라, 바뀔 수 있다. 일부 실시예들에서, 강유전체층(130)은 HZO(HfxZr1-xOy)로 이루어질 수 있다.
장벽층(140)은 강유전체층(130) 상에 배치될 수 있다. 장벽층(140)은 강유전체층(130)과 포집층(150) 간의 화학적 반응을 조절하기 위해 제공될 수 있다. 즉, 장벽층(140)은, 강유전체 전자 소자(100)의 제조 시, 강유전체층(130)과 포집층(150)의 과도한 화학적 반응을 억제하여, 포집층(150)의 과도한 산화를 방지할 수 있다. 여기서, 장벽층(140)은 금속으로 이루어질 수 있다. 예를 들어, 장벽층(140)의 금속은 질화티탄(TiN), 질화탄탈(TaN), 질화텅스텐(WN), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
포집층(150)은 장벽층(150) 상에 배치될 수 있다. 포집층(150)은 산화막(120)의 두께를 감소시키기 위해 제공될 수 있다. 즉, 포집층(150)은, 강유전체 전자 소자(100)의 제조 시, 산화막(120)의 산소를 포집하며, 이에 따라, 산화막(120)의 두께가 감소될 수 있다. 이를 위해, 포집층(150)은 높은 환원 반응성을 갖는 금속으로 이루어질 수 있다. 예를 들어, 포집층(150)의 금속은 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함할 수 있다.
보호층(160)은 포집층(150) 상에 배치될 수 있다. 보호층(160)은 외부로부터 포집층(150)을 보호하기 위해 제공될 수 있다. 이 때, 보호층(160)은, 외부의 산소가 포집층(150)으로 유입되는 것을 방지할 수 있다. 여기서, 보호층(160)은 금속으로 이루어질 수 있다. 예를 들어, 보호층(160)의 금속은 금(Au), 백금(Pt), 또는 팔라듐(Pd) 중 적어도 하나를 포함할 수 있다.
도 2는 일 실시예에 따른 강유전체 전자 소자(200)를 도시하는 도면이다. 일 실시예에 따르면, 강유전체 전자 소자(200)는 강유전체 게이트 전계효과 트랜지스터(ferroelectric field effect transistor; FeFET)로 구현될 수 있다.
도 2를 참조하면, 강유전체 전자 소자(200)는 기판(210), 게이트 전극(220), 및 소스 및 드레인 전극들(270)을 포함할 수 있다.
기판(210)은 기판(210), 게이트 전극(220), 및 소스 및 드레인 전극들(230)을 지지하도록 제공될 수 있다. 이러한 기판(210)은 전술된 기판(110)과 동일하므로, 상세한 설명은 생략된다. 다만, 기판(210)은 이온 도핑 영역들(211)을 포함할 수 있다. 이온 도핑 영역들(211)에는, 기판(210)의 표면을 통해, 미리 정해진 원소의 이온(ion)이 주입(implantation)되어 있을 수 있다.
게이트 전극(215)은 기판(210) 상에 배치될 수 있다. 게이트 전극(215)은 산화막(220), 강유전체층(230), 장벽층(240), 포집층(250), 및 보호층(260)을 포함하는 구조체일 수 있다. 이러한 게이트 전극(215)에서의 산화막(220), 강유전체층(230), 장벽층(240), 포집층(250), 및 보호층(260)은 전술된 산화막(120), 강유전체층(130), 장벽층(140), 포집층(150), 및 보호층(160)과 동일하므로, 상세한 설명은 생략된다.
소스 및 드레인 전극들(270)은 기판(210) 상에 배치될 수 있다. 소스 및 드레인 전극들(270)은 서로로부터 이격되어 배치되며, 게이트 전극(215)과도 이격되어 배치될 수 있다. 이 때, 기판(210)의 이온 도핑 영역(211) 상에서 산화막(120)이 제거되고, 소스 및 드레인 전극들(270)은 이온 도핑 영역(211)들에 각각 배치될 수 있다. 여기서, 소스 및 드레인 전극들(270)은 금속으로 이루어질 수 있다.
도 3은 다양한 실시예들에 따른 강유전체 전자 소자(100, 200)의 성능을 설명하기 위한 도면들이다.
도 3을 참조하면, 강유전체 전자 소자(100, 200)는 미리 정해진 동작 전압을 갖도록 구현된다. 즉, 강유전체 전자 소자(100, 200)의 제조 시, 산화막(120)의 두께가 감소됨에 따라, 강유전체 전자 소자(100, 200)의 동작 전압이 감소된다. 구체적으로, 도 3의 (a)에 도시된 바와 같이, 강유전체 전자 소자(100, 200)의 피크(peak) 전압은 기존의 강유전체 전자 소자의 피크 전압보다 낮다. 이는, 강유전체 전자 소자(100, 200)의 동작 전압이 기존의 강유전체 전자 소자의 동작 전압보다 낮음을 나타낸다. 그리고, 도 3의 (b)에 도시된 바와 같이, 동일한 전압 하에서, 강유전체 전자 소자(100, 200)가 기존의 강유전체 전자 소자에 비해, 우수한 분극 특성을 나타낸다. 따라서, 강유전체 전자 소자(100, 200)의 동작 전압 하에서, 강유전체층(120, 220)에 더 많은 전기장이 인가되며, 이로써, 강유전체 전자 소자(100, 200)의 비휘발성 특성이 향상될 수 있다.
도 4는 다양한 실시예들에 따른 강유전체 전자 소자(100)의 제조 방법을 도시하는 도면이다.
도 1과 함께, 도 4를 참조하면, 410 단계에서, 기판(110)이 준비될 수 있다. 이 때, 기판(110)은 실리콘(Si)을 기반으로 제조될 수 있다. 일부 실시예들에서, 기판(110)은 CMOS로 구현될 수 있다. 이러한 기판(110)의 표면에, 산화막(120)이 형성될 수 있다. 이 때, 산화막(120)은, 기판(110)이 공기 중에 노출됨에 따라 생성되는 자연 산화막일 수 있다. 자연 산화막은, 기판(110)이 공기 중의 산소와 반응함에 따라, 기판(110)의 표면에 생성될 수 있다. 여기서, 산화막(120)은 일정 두께로 생성될 수 있다.
다음으로, 420 단계에서, 기판(110)의 산화막(120) 상에, 강유전체층(130)이 형성될 수 있다. 강유전체층(130)은 강유전체 전자 소자(100)의 실질적인 동작을 위해 제공되며, 자발적인 분극 특성을 갖는 강유전성을 가질 수 있다. 일부 실시예들에서, 강유전체층(130)은 HZO(HfxZr1-xOy)로 이루어질 수 있다. 그리고, 430 단계에서, 강유전체층(130) 상에, 장벽층(140)이 형성될 수 있다. 여기서, 장벽층(140)은 금속으로 이루어질 수 있다. 또한, 440 단계에서, 장벽층(140) 상에, 포집층(150)이 형성될 수 있다. 포집층(150)은 높은 환원 반응성을 갖는 금속으로 이루어질 수 있다. 예를 들어, 포집층(150)은 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함할 수 있다. 이 후, 450 단계에서, 포집층(150) 상에, 보호층(160)이 형성될 수 있다. 보호층(160)은 외부로부터 포집층(150)을 보호하기 위해 제공될 수 있다. 여기서, 보호층(160)은 금속으로 이루어질 수 있다.
다음으로, 460 단계에서, 열처리가 적용될 수 있다. 열처리 온도는 강유전체층(130)을 결정화하기 위한 온도로 결정될 수 있다. 여기서, 강유전체층(130)은 열처리에 의해 결정화됨에 따라, 분극 특성을 가질 수 있다. 열처리 중에, 포집층(150)이 산화막(120)의 산소를 포집하며, 이에 따라, 산화막(120)의 두께가 감소될 수 있다. 이 때, 보호층(160)이 외부의 산소가 포집층(150)으로 유입되는 것을 방지할 수 있다. 즉, 강유전체층(130)이 열처리되면서, 포집층(150)이 산화막(120)의 산소를 포집할 수 있다. 그리고, 열처리 중에, 장벽층(140)이 강유전체층(130)과 포집층(150)의 과도한 화학적 반응을 억제하여, 포집층(150)의 과도한 산화를 방지하며, 이로써, 공정 안정성이 확보될 수 있다. 따라서, 열처리 온도를 강유전체층(130)을 결정화하기 위한 온도보다 높게 높이지 않고도, 산화막(120)의 두께가 안정적으로 감소될 수 있다.
도 5는 일 실시예에 따른 강유전체 전자 소자(200)의 제조 방법을 도시하는 도면이다. 일 실시예에 따르면, 강유전체 전자 소자(200)는 강유전체 게이트 전계효과 트랜지스터(FeFET)로 구현될 수 있다.
도 2와 함께, 도 5를 참조하면, 510 단계에서, 기판(210)이 준비될 수 있다. 이 때, 기판(210)은 실리콘(Si)을 기반으로 제조될 수 있다. 일부 실시예들에서, 기판(210)은 CMOS로 구현될 수 있다. 그리고, 기판(210)에는, 이온 도핑 영역들(211)이 마련될 수 있다. 구체적으로, 기판(210)의 표면을 통해, 미리 정해진 원소를 주입함으로써, 이온 도핑 영역들(211)이 형성될 수 있다. 이 후, 기판(210)에 어닐링(annealing)을 적용할 수 있다. 이를 통해, 기판(210)의 전기적 또는 기계적 특성이 개선되고, 기판(210)이 안정화될 수 있다. 이러한 기판(210)의 표면에, 산화막(220)이 형성될 수 있다. 이 때, 산화막(220)은, 기판(210)이 공기 중에 노출됨에 따라 생성되는 자연 산화막일 수 있다. 자연 산화막은, 기판(210)이 공기 중의 산소와 반응함에 따라, 기판(210)의 표면에 생성될 수 있다. 여기서, 산화막(220)은 일정 두께로 생성될 수 있다.
다음으로, 520 단계에서, 기판(210) 상에, 게이트 전극(215)이 형성될 수 있다. 구체적으로, 게이트 전극(215)은 산화막(220), 강유전체층(230), 장벽층(240), 포집층(250), 및 보호층(260)을 포함하는 구조체일 수 있다. 이 때, 게이트 전극(215)을 형성하는 절차는 전술된 도 4의 420 단계, 430 단계, 440 단계, 및 450 단계와 동일하게 진행되므로, 상세한 설명은 생략된다.
다음으로, 530 단계에서, 기판(210) 상에, 소스 및 드레인 전극들(270)이 형성될 수 있다. 소스 및 드레인 전극들(270)은 서로로부터 이격되어 배치되며, 게이트 전극(215)과도 이격되어 배치될 수 있다. 구체적으로, 기판(210)의 이온 도핑 영역(211) 상에서 산화막(120)이 제거된 후에, 소스 및 드레인 전극들(270)은 이온 도핑 영역(211)들에 각각 형성될 수 있다. 여기서, 소스 및 드레인 전극들(270)은 금속으로 이루어질 수 있다.
다음으로, 540 단계에서, 열처리가 적용될 수 있다. 열처리 온도는 강유전체층(230)을 결정화하기 위한 온도로 결정될 수 있다. 여기서, 강유전체층(230)은 열처리에 의해 결정화됨에 따라, 분극 특성을 가질 수 있다. 열처리 중에, 포집층(250)이 산화막(220)의 산소를 포집하며, 이에 따라, 산화막(220)의 두께가 감소될 수 있다. 이 때, 보호층(260)이 외부의 산소가 포집층(250)으로 유입되는 것을 방지할 수 있다. 즉, 강유전체층(230)이 열처리되면서, 포집층(250)이 산화막(220)의 산소를 포집할 수 있다. 그리고, 열처리 중에, 장벽층(240)이 강유전체층(230)과 포집층(250)의 과도한 화학적 반응을 억제하여 포집층(250)의 과도한 산화를 방지하며, 이로써, 공정 안정성이 확보될 수 있다. 따라서, 열처리 온도를 강유전체층(230)을 결정화하기 위한 온도보다 높게 높이지 않고도, 산화막(220)의 두께가 안정적으로 감소될 수 있다.
도 6은 다양한 실시예들에 따른 강유전체 전자 소자(100, 200)에서 장벽층(140, 240)의 역할을 설명하기 위한 도면들이다.
도 6을 참조하면, 장벽층(140, 240)이 강유전체층(130, 230)과 포집층(150, 250)의 과도한 화학적 반응을 억제할 수 있다. 장벽층(140, 240) 없이 포집층(150, 250)이 강유전체층(130, 230) 상에 직접 형성되는 경우, 열처리 중에 강유전체층(130, 230)과 포집층(150, 250)의 과도한 화학적 반응이 발생되며, 이로 인해, 도 6의 (a)에 도시된 바와 같이, 포집층(150, 250)이 과도하게 산화되어 파괴될 수 있다. 반면에, 장벽층(140, 240)을 사이에 두고 포집층(150, 250)이 강유전체층(130, 230) 상에 형성되는 경우, 열처리 중에 강유전체층(130, 230)과 포집층(150, 250)의 과도한 화학적 반응이 억제되며, 이로 인해, 도 6의 (b)에 도시된 바와 같이, 포집층(150, 250)이 파괴되지 않고 유지될 수 있다.
도 7은 다양한 실시예들에 따른 강유전체 전자 소자(100, 200)에서 포집층(150, 250)의 역할을 설명하기 위한 도면들이다.
도 7을 참조하면, 포집층(150, 250)이 산화막(120, 220)의 두께를 효과적으로 감소시킬 수 있다. 강유전체 전자 소자(100, 200)가 포집층(150, 250) 없이 구현되는 경우, 도 7의 (a)에 도시된 바와 같이, 강유전체 전자 소자(100, 200) 내에서 산화막(120, 220)이 비교적 두껍게 유지될 수 있다. 예를 들어, 강유전체층(120, 230)의 두께는 0.307 nm이며, 산화막(120, 220)의 두께는 1 nm일 수 있다. 반면에, 강유전체 전자 소자(100, 200)가 포집층(150, 250)을 가지고 구현되는 경우, 도 7의 (b)에 도시된 바와 같이, 강유전체 전자 소자(100, 200) 내에서 산화막(120, 220)의 두께가 감소될 수 있다. 이 때, 강유전체층(130, 230)의 두께는 유지되면서, 산화막(120, 220)의 두께만이 감소될 수 있다. 여기서, 강유전체층(120, 230)의 두께는 0.307 nm이며, 산화막(120, 220)의 두께는 0.26 nm일 수 있다. 즉, 포집층(150, 250)은 강유전체층(130, 230)에 대해 영향을 주지 않으면서, 산화막(120, 220)의 두께를 감소시킬 수 있다.
따라서, 강유전체 전자 소자(100, 200)는 미리 정해진 동작 전압을 갖도록 구현된다. 즉, 강유전체 전자 소자(100, 200)의 제조 시, 산화막(120)의 두께가 감소됨에 따라, 강유전체 전자 소자(100, 200)의 동작 전압이 감소된다. 구체적으로, 도 3의 (a)에 도시된 바와 같이, 강유전체 전자 소자(100, 200)의 피크 전압은 기존의 강유전체 전자 소자의 피크 전압보다 낮다. 이는, 강유전체 전자 소자(100, 200)의 동작 전압이 기존의 강유전체 전자 소자의 동작 전압보다 낮음을 나타낸다. 그리고, 도 3의 (b)에 도시된 바와 같이, 동일한 전압 하에서, 강유전체 전자 소자(100, 200)가 기존의 강유전체 전자 소자에 비해, 우수한 분극 특성을 나타낸다. 따라서, 강유전체 전자 소자(100, 200)의 동작 전압 하에서, 강유전체층(120, 220)에 더 많은 전기장이 인가되며, 이로써, 강유전체 전자 소자(100, 200)의 비휘발성 특성이 향상될 수 있다.
요컨대, 다양한 실시예들은 산소 포집을 이용한 강유전체 전자 소자(100, 200) 및 그의 제조 방법을 제공한다.
다양한 실시예들에 따른 강유전체 전자 소자(100, 200)의 제조 방법은, 기판(110, 210)의 표면에 생성되는 산화막(120, 220) 상에, 강유전체층(130, 330)을 형성하는 단계(420 단계), 강유전체층(130, 230) 상에, 포집층(150, 250)을 형성하는 단계(440 단계), 및 포집층(150, 250)이 산화막(120, 220)의 산소를 포집하도록, 열처리를 적용하는 단계(460 단계, 540 단계)를 포함할 수 있다.
다양한 실시예들에 따르면, 산화막(120, 220)의 두께는, 포집층(150, 250)이 산화막(120, 220)의 산소를 포집함에 따라, 감소될 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자(100, 200)의 제조 방법은, 열처리를 적용하는 단계(460 단계, 540 단계) 전에, 포집층(150, 250) 상에, 외부의 산소가 유입되는 것을 방지하기 위한 보호층(160, 260)을 형성하는 단계(450 단계)를 더 포함할 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자(100, 200)의 제조 방법은, 강유전체층(130, 230) 상에, 강유전체층(130, 230)과 포집층(150, 250) 간의 화학적 반응을 조절하기 위한 장벽층(140, 240)을 형성하는 단계(430 단계)를 더 포함할 수 있다.
다양한 실시예들에 따르면, 포집층(150, 250)은, 높은 환원 반응성을 갖는 금속으로 이루어질 수 있다.
다양한 실시예들에 따르면, 포집층(150, 250)은, 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 강유전체층(130, 230)은, HZO로 이루어질 수 있다.
다양한 실시예들에 따르면, 기판(110, 210)은, CMOS로 구현될 수 있다.
다양한 실시예들에 따르면, 열처리의 온도는 강유전체층(130, 230)을 결정화하기 위한 온도로 결정될 수 있다.
다양한 실시예들에 따른 강유전체 전자 소자(100, 200)는, 표면에 산화막(120, 220)이 생성된 기판(110, 210), 산화막(120, 220) 상에 배치되는 강유전체층(130, 230), 및 강유전체층(130, 230) 상에 배치되는 포집층(150, 250)을 포함할 수 있다.
다양한 실시예들에 따르면, 산화막(120, 220)의 두께는, 열처리에 의해, 포집층(150, 250)이 산화막의 산소를 포집함에 따라, 감소될 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자(100, 200)는, 포집층(150, 250) 상에 배치되고, 외부의 산소가 유입되는 것을 방지하기 위한 보호층(160, 260)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자(100, 200)는, 강유전체층(130, 230)과 포집층(150, 250) 사이에 배치되고, 강유전체층(130, 230)과 포집층(150, 250) 간의 화학적 반응을 조절하기 위한 장벽층(140, 240)을 더 포함할 수 있다.
다양한 실시예들에 따르면, 포집층(150, 250)은, 높은 환원 반응성을 갖는 금속으로 이루어질 수 있다.
다양한 실시예들에 따르면, 포집층(150, 250)은, 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함할 수 있다.
다양한 실시예들에 따르면, 강유전체층(130, 230)은, HZO로 이루어질 수 있다.
다양한 실시예들에 따르면, 기판(110, 210)은, CMOS로 구현될 수 있다.
다양한 실시예들에 따르면, 열처리의 온도는 강유전체층(130, 230)을 결정화하기 위한 온도로 결정될 수 있다.
다양한 실시예들에 따르면, 강유전체 전자 소자(100, 200)에서 포집층(150, 250)에 의해 산화막(120, 220)의 두께가 감소됨에 따라, 강유전체 전자 소자(100, 200)가 감소된 동작 전압을 가질 수 있다. 여기서, 강유전체 전자 소자(100, 200)의 동작 전압은 CMOS의 전압 수준까지 감소될 수 있다. 이 때, 강유전체층(130, 230)을 결정화하기 위한 열처리 적용 시, 포집층(150 250)이 산화막(120, 220)의 산소를 포집함으로써 산화막(120, 220)의 두께를 감소시킬 수 있다. 즉, 열처리 온도를 강유전체층(130, 230)을 결정화하기 위한 온도보다 높게 높이지 않고도, 산화막(120, 220)의 두께가 감소될 수 있다. 따라서, 강유전체 전자 소자(100, 200)가 우수한 분극 특성을 갖게 되어, 저전압에서 더 많은 전기장이 인가되며, 이로써, 강유전체 전자 소자(100, 200)의 비휘발성 특성이 향상될 수 있다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(물리적으로 또는 기능적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
다양한 실시예들에 따르면, 기술한 구성요소들의 각각의 구성요소는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 통합 이전에 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다.

Claims (16)

  1. 강유전체 전자 소자의 제조 방법에 있어서,
    기판의 표면에 생성되는 산화막 상에, 강유전체층을 형성하는 단계;
    상기 강유전체층 상에, 포집층을 형성하는 단계; 및
    상기 포집층이 상기 산화막의 산소를 포집하도록, 열처리를 적용하는 단계
    를 포함하고,
    상기 산화막의 두께는,
    상기 포집층이 상기 산화막의 상기 산소를 포집함에 따라, 감소되는,
    강유전체 전자 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 열처리를 적용하는 단계 전에,
    상기 포집층 상에, 외부의 산소가 유입되는 것을 방지하기 위한 보호층을 형성하는 단계
    를 더 포함하는,
    강유전체 전자 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 강유전체층 상에, 상기 강유전체층과 상기 포집층 간의 화학적 반응을 조절하기 위한 장벽층을 형성하는 단계
    를 더 포함하는,
    강유전체 전자 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 포집층은,
    높은 환원 반응성을 갖는 금속으로 이루어지는,
    강유전체 전자 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 포집층은,
    알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함하는,
    강유전체 전자 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 강유전체층은,
    HZO로 이루어지는,
    강유전체 전자 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 기판은,
    CMOS로 구현되는,
    강유전체 전자 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 열처리의 온도는,
    상기 강유전체층을 결정화하기 위한 온도로 결정되는,
    강유전체 전자 소자의 제조 방법.
  9. 강유전체 전자 소자에 있어서,
    표면에 산화막이 생성된 기판;
    상기 산화막 상에 배치되는 강유전체층; 및
    상기 강유전체층 상에 배치되는 포집층
    을 포함하고,
    상기 산화막의 두께는,
    열처리에 의해, 상기 포집층이 상기 산화막의 산소를 포집함에 따라, 감소된,
    강유전체 전자 소자.
  10. 제 9 항에 있어서,
    상기 포집층 상에 배치되고, 외부의 산소가 유입되는 것을 방지하기 위한 보호층
    을 더 포함하는,
    강유전체 전자 소자.
  11. 제 9 항에 있어서,
    상기 강유전체층과 상기 포집층 사이에 배치되고, 상기 강유전체층과 상기 포집층 간의 화학적 반응을 조절하기 위한 장벽층
    을 더 포함하는,
    강유전체 전자 소자.
  12. 제 9 항에 있어서,
    상기 포집층은,
    높은 환원 반응성을 갖는 금속으로 이루어지는,
    강유전체 전자 소자.
  13. 제 9 항에 있어서,
    상기 포집층은,
    알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 하프늄(Hf), 아연(Zr), 지르코늄(Zn), 갈륨(Ga), 인듐(In), 크롬(Cr), 니켈(Ni), 탄탈럼(Ta), 또는 란탄(La) 중 적어도 하나를 포함하는,
    강유전체 전자 소자.
  14. 제 9 항에 있어서,
    상기 강유전체층은,
    HZO로 이루어지는,
    강유전체 전자 소자.
  15. 제 9 항에 있어서,
    상기 기판은,
    CMOS로 구현되는,
    강유전체 전자 소자.
  16. 제 9 항에 있어서,
    상기 열처리의 온도는,
    상기 강유전체층을 결정화하기 위한 온도로 결정되는,
    강유전체 전자 소자.
KR1020220023468A 2022-02-23 2022-02-23 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법 KR102591190B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220023468A KR102591190B1 (ko) 2022-02-23 2022-02-23 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220023468A KR102591190B1 (ko) 2022-02-23 2022-02-23 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20230126384A true KR20230126384A (ko) 2023-08-30
KR102591190B1 KR102591190B1 (ko) 2023-10-20

Family

ID=87846317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220023468A KR102591190B1 (ko) 2022-02-23 2022-02-23 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR102591190B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210750A (ja) * 2010-03-26 2011-10-20 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
KR20150026610A (ko) * 2013-09-03 2015-03-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20190008050A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20190008047A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20210010438A (ko) * 2018-03-14 2021-01-27 엠베리온 오와이 표면 mesfet

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210750A (ja) * 2010-03-26 2011-10-20 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
KR20150026610A (ko) * 2013-09-03 2015-03-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20190008050A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20190008047A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20210010438A (ko) * 2018-03-14 2021-01-27 엠베리온 오와이 표면 mesfet

Also Published As

Publication number Publication date
KR102591190B1 (ko) 2023-10-20

Similar Documents

Publication Publication Date Title
US6020024A (en) Method for forming high dielectric constant metal oxides
US9530862B2 (en) Semiconductor device having metal gate and manufacturing method thereof
US7098496B2 (en) Ferroelectric transistor gate stack with resistance-modified conductive oxide
KR100644114B1 (ko) 금속 게이트 스택 제어에 의한 mosfet 임계 전압 동조
US8722484B2 (en) High-K dielectric stack and method of fabricating same
US7928502B2 (en) Transistor devices with nano-crystal gate structures
KR100647318B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
US20070272960A1 (en) Ferroelectric memory transistor with conductive oxide gate structure
KR100721469B1 (ko) 반도체 장치 및 그 제조 방법
JP4521327B2 (ja) 半導体装置の製造方法
US10847541B2 (en) Ferroelectric memory device and a method of manufacturing the same
DE102015210492A1 (de) Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst, und Verfahren zu ihrer Herstellung
US8941169B2 (en) Floating gate device with oxygen scavenging element
EP0055558A2 (en) Method of manufacturing a semiconductor device
US20040164362A1 (en) Reactive gate electrode conductive barrier
TW201015624A (en) Method for fabricating a semiconductor device and semiconductor device therefrom
US20090001477A1 (en) Hybrid Fully-Silicided (FUSI)/Partially-Silicided (PASI) Structures
US20080211039A1 (en) Nonvolatile memory devices having metal silicide nanocrystals, methods of forming metal silicide nanocrystals, and methods of forming nonvolatile memory devices having metal silicide nanocrystals
KR102591190B1 (ko) 산소 포집을 이용한 강유전체 전자 소자 및 그의 제조 방법
US6991989B2 (en) Process of forming high-k gate dielectric layer for metal oxide semiconductor transistor
JP2005183422A (ja) 高誘電率誘電体膜、mos型電界効果トランジスタ、及び半導体装置
JP5057957B2 (ja) 半導体装置及びその製造方法
US7642609B2 (en) Metal-oxide-semiconductor device with a doped titanate body
US11778814B2 (en) One-time programmable memory device
US20240113222A1 (en) Threshold voltage modulation for thin film transistors

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant