KR20230126382A - Ferroelectric transistor for memory window and endurance enhancement, and fabrication method of the same - Google Patents

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Abstract

다양한 실시예들은 메모리 윈도우 및 내구성 향상을 위한 강유전 메모리 소자 및 그의 제조 방법을 제공하며, 강유전체 메모리 소자는, 바디 전극을 갖는 기판, 기판 상에 배치되고, 강유전체층을 갖는 게이트 전극, 및 기판 상에 배치되고, 게이트 전극으로부터 각각 이격되어 배치되는 소스 및 드레인 전극들을 포함할 수 있다. 다양한 실시예들에 따르면, 바디 전극에는, 강유전체 메모리 소자의 동작 시, 네거티브 바이어스가 인가되며, 이에 따라, 강유전체 메모리 소자에서 정공 트래핑(hole trapping)이 억제될 수 있다. Various embodiments provide a ferroelectric memory device and a method of manufacturing the same for improving memory window and durability, and the ferroelectric memory device includes a substrate having a body electrode, a gate electrode disposed on the substrate and having a ferroelectric layer, and a substrate on the substrate. and may include source and drain electrodes disposed spaced apart from the gate electrode. According to various embodiments, a negative bias is applied to the body electrode during operation of the ferroelectric memory device, and thus hole trapping can be suppressed in the ferroelectric memory device.

Description

메모리 윈도우 및 내구성 향상을 위한 강유전 메모리 소자 및 그의 제조 방법{FERROELECTRIC TRANSISTOR FOR MEMORY WINDOW AND ENDURANCE ENHANCEMENT, AND FABRICATION METHOD OF THE SAME}Ferroelectric memory device for improving memory window and durability and manufacturing method thereof

다양한 실시예들은 메모리 윈도우(memory window; MW) 및 내구성 향상을 위한 강유전 메모리 소자 및 그의 제조 방법에 관한 것이다. Various embodiments relate to a ferroelectric memory device for improving a memory window (MW) and durability, and a manufacturing method thereof.

최근 매우 잘 알려진 비휘발성 메모리인 플래시 메모리를 대체하기 위한 메모리 소자로서, 강유전체 메모리 소자에 대한 연구가 진행되고 있다. 강유전체 메모리 소자는, 플래시 메모리보다 훨씬 빠른 속도, 우수한 비휘발성 특성, CMOS(complementary metal-oxide semiconductor)와의 높은 정합성을 바탕으로, 최근에 PIM(processing in memory) 기술의 주요 소자 기술로 매우 활발히 연구되고 있다. 이러한 강유전체 메모리 소자는 인가되는 바이어스에 따른 분극(polarization) 상태의 변화에 기반하여, 작동한다. 그런데, 강유전체 메모리 소자의 내구성이 기대 수준에 미치지 못하는 문제점이 있다. 그러나, 이러한 문제점에 대한 물성적 원인이 명확하게 밝혀지지 않았으며, 이로 인해, 개선 방향이 제시되지 못하고 있다. Recently, as a memory device to replace flash memory, which is a very well-known non-volatile memory, research on a ferroelectric memory device is being conducted. Ferroelectric memory devices have recently been actively studied as a major device technology for processing in memory (PIM) technology, based on their much faster speed than flash memory, excellent non-volatile characteristics, and high compatibility with CMOS (complementary metal-oxide semiconductor). there is. Such a ferroelectric memory device operates based on a change in polarization state according to an applied bias. However, there is a problem in that the durability of the ferroelectric memory device does not reach the expected level. However, the cause of the physical properties of these problems has not been clearly identified, and thus, improvement directions have not been suggested.

다양한 실시예들은 메모리 윈도우 및 내구성 향상을 위한 강유전 메모리 소자 및 그의 제조 방법을 제공한다. Various embodiments provide a ferroelectric memory device for improving a memory window and durability and a manufacturing method thereof.

다양한 실시예들에 따른 강유전체 메모리 소자는, 바디 전극을 갖는 기판, 상기 기판 상에 배치되고, 강유전체층을 갖는 게이트 전극, 및 상기 기판 상에 배치되고, 상기 게이트 전극으로부터 각각 이격되어 배치되는 소스 및 드레인 전극들을 포함하고, 상기 바디 전극에는, 상기 강유전체 메모리 소자의 동작 시, 네거티브 바이어스가 인가될 수 있다.A ferroelectric memory device according to various embodiments includes a substrate having a body electrode, a gate electrode disposed on the substrate and having a ferroelectric layer, and a source disposed on the substrate and spaced apart from the gate electrode, and Drain electrodes may be included, and a negative bias may be applied to the body electrode during operation of the ferroelectric memory device.

다양한 실시예들에 따른 강유전체 메모리 소자의 제조 방법은, 바디 전극이 형성될 기판을 준비하는 단계, 상기 기판 상에, 강유전체층을 갖는 게이트 전극을 형성하는 단계, 및 상기 기판 상에, 상기 게이트 전극으로부터 각각 이격되는 상기 바디 전극과 소스 및 드레인 전극들을 형성하는 단계를 포함하고, 상기 바디 전극에는, 상기 강유전체 메모리 소자의 동작 시, 네거티브 바이어스가 인가될 수 있다.A method of manufacturing a ferroelectric memory device according to various embodiments includes preparing a substrate on which a body electrode is to be formed, forming a gate electrode having a ferroelectric layer on the substrate, and forming the gate electrode on the substrate. and forming the body electrode and source and drain electrodes spaced apart from each other, and a negative bias may be applied to the body electrode during operation of the ferroelectric memory device.

다양한 실시예들에 따르면, 강유전체 메모리 소자가 정공 트래핑이 억제되도록 구현될 수 있다. 즉, 강유전체 메모리 소자의 동작 시 바디 전극에 네거티브 바이어스가 인가되도록, 강유전체 메모리 소자가 구현될 수 있다. 이를 통해, 강유전체 메모리 소자는 전자 트래핑 및 전자 디트래핑만으로, 프로그램 동작 및 이레이즈 동작을 수행할 수 있다. 이는, 강유전체 메모리 소자의 메모리 윈도우를 확장시키고, 강유전체 메모리의 내구성을 향상시킬 수 있다.According to various embodiments, a ferroelectric memory device may be implemented such that hole trapping is suppressed. That is, the ferroelectric memory device may be implemented such that a negative bias is applied to the body electrode during operation of the ferroelectric memory device. Through this, the ferroelectric memory device can perform a program operation and an erase operation only by electron trapping and electron detrapping. This can expand the memory window of the ferroelectric memory device and improve durability of the ferroelectric memory device.

도 1및 도 2는 일반적인 강유전체 메모리 소자의 극성에 따른 특성을 나타내는 도면들이다.
도 3은 다양한 실시예들에 따른 강유전체 메모리 소자를 개략적으로 도시하는 도면이다.
도 4 및 도 5는 다양한 실시예들에 따른 강유전체 메모리 소자의 동작 특징을 설명하기 위한 도면들이다.
도 6 및 도 7은 다양한 실시예들에 따른 강유전체 메모리 소자의 특성을 설명하기 위한 도면들이다.
도 8 및 도 9는 다양한 실시예들에 따른 강유전체 메모리 소자의 성능을 설명하기 위한 도면이다.
도 10은 다양한 실시예들에 따른 강유전체 메모리 소자의 제조 방법을 도시하는 도면이다. 1 and 2 are diagrams showing characteristics according to polarity of a general ferroelectric memory device.
3 is a diagram schematically illustrating a ferroelectric memory device according to various embodiments.
4 and 5 are diagrams for describing operational characteristics of a ferroelectric memory device according to various embodiments.
6 and 7 are diagrams for describing characteristics of a ferroelectric memory device according to various embodiments.
8 and 9 are diagrams for explaining performance of a ferroelectric memory device according to various embodiments.
10 is a diagram illustrating a method of manufacturing a ferroelectric memory device according to various embodiments.

이하, 본 개시의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다. Hereinafter, various embodiments of the present disclosure will be described with reference to the accompanying drawings.

도 1및 도 2는 일반적인 강유전체 메모리 소자의 극성에 따른 특성을 나타내는 도면들이다. 도 1의 (a)는 p형 강유전체 메모리 소자의 특성을 나타내고, 도 1의 (b)는 n형 강유전체 메모리 소자의 특성을 나타낸다. 도 2는 n형 강유전체 메모리 소자 및 p형 강유전체 메모리 소자의 내구성을 나타낸다.1 and 2 are diagrams showing characteristics according to polarity of a general ferroelectric memory device. FIG. 1 (a) shows the characteristics of a p-type ferroelectric memory device, and FIG. 1 (b) shows the characteristics of an n-type ferroelectric memory device. 2 shows durability of an n-type ferroelectric memory device and a p-type ferroelectric memory device.

도 1및 도 2를 참조하면, 일반적인 강유전체 메모리 소자는 극성에 따라, 상이한 특성을 갖는다. 바꿔 말하면, n형 강유전체 메모리 소자와 p형 강유전체 메모리 소자는 동일한 구조를 갖더라도, 그 극성에 따라 상이한 특성들을 갖는다. 구체적으로, 도 1에 도시된 바와 같이, n형 강유전체 메모리 소자의 메모리 윈도우가 p형 강유전체 메모리 소자의 메모리 윈도우보다 크다. 그리고, 도 2에 도시된 바와 같이, n형 강유전체 메모리 소자의 내구성이 p형 강유전체 메모리 소자의 내구성보다 우수하다. 이는, 강유전체 메모리 소자의 동작 시, 트래핑(trapping)되는 전하(charge)의 종류가 강유전체 메모리 소자의 특성에 영향을 준다는 것을 시사한다. Referring to FIGS. 1 and 2 , a typical ferroelectric memory device has different characteristics depending on its polarity. In other words, even if the n-type ferroelectric memory element and the p-type ferroelectric memory element have the same structure, they have different characteristics according to their polarities. Specifically, as shown in FIG. 1, the memory window of the n-type ferroelectric memory device is larger than that of the p-type ferroelectric memory device. And, as shown in FIG. 2, the durability of the n-type ferroelectric memory device is superior to that of the p-type ferroelectric memory device. This suggests that during the operation of the ferroelectric memory device, the type of trapped charge affects the characteristics of the ferroelectric memory device.

도 3은 다양한 실시예들에 따른 강유전체 메모리 소자(100)를 개략적으로 도시하는 도면이다.3 is a diagram schematically illustrating a ferroelectric memory device 100 according to various embodiments.

도 3을 참조하면, 강유전체 메모리 소자(100)는 기판(110), 게이트 전극(120), 소스 전극(130), 및 드레인 전극(140)을 포함할 수 있다. 일 실시예에 따르면, 강유전체 메모리 소자(100)는 강유전체 게이트 전계효과 트랜지스터(ferroelectric field effect transistor; FeFET)로 구현될 수 있다. 이 때, 강유전체 메모리 소자(100)는 n형 강유전체 메모리 소자, 예컨대 n형 FeFET, 또는 p형 강유전체 메모리 소자, 예컨대 n형 FeFET로 구현될 수 있다. Referring to FIG. 3 , a ferroelectric memory device 100 may include a substrate 110 , a gate electrode 120 , a source electrode 130 , and a drain electrode 140 . According to an embodiment, the ferroelectric memory device 100 may be implemented as a ferroelectric field effect transistor (FeFET). In this case, the ferroelectric memory device 100 may be implemented as an n-type ferroelectric memory device, for example, an n-type FeFET, or a p-type ferroelectric memory device, for example, an n-type FeFET.

기판(110)은 게이트 전극(120), 소스 전극(130), 및 드레인 전극(140)을 지지하도록 제공될 수 있다. 이 때, 기판(110)은 실리콘(Si)을 기반으로 제조될 수 있다. 일부 실시예들에서, 기판(110)은 CMOS로 구현될 수 있다. 기판(110)은 바디 전극(111) 및 이온 도핑 영역(113, 114)들을 포함할 수 있다. 바디 전극(111)은 금속으로 이루어질 수 있다. 이온 도핑 영역(113, 114)들에는, 기판(110)의 표면을 통해, 미리 정해진 원소의 이온(ion)이 주입(implantation)되어 있을 수 있다. 이 때, 원소의 종류에 따라, 강유전체 메모리 소자(100)가 n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 하나로 결정될 수 있다.The substrate 110 may be provided to support the gate electrode 120 , the source electrode 130 , and the drain electrode 140 . At this time, the substrate 110 may be manufactured based on silicon (Si). In some embodiments, substrate 110 may be implemented in CMOS. The substrate 110 may include a body electrode 111 and ion doped regions 113 and 114 . The body electrode 111 may be made of metal. Ions of a predetermined element may be implanted into the ion doped regions 113 and 114 through the surface of the substrate 110 . At this time, depending on the type of element, the ferroelectric memory device 100 may be determined as either an n-type ferroelectric memory device or a p-type ferroelectric memory device.

게이트 전극(120)은 기판(110) 상에 배치될 수 있다. 게이트 전극(120)은 계면층(interface layer; IL)(121), 강유전체층(123), 및 전극층(125)을 포함할 수 있다. 계면층(121)은 기판(110)의 표면에 배치될 수 있다. 이 때, 계면층(121)은 산화막을 포함할 수 있다. 여기서, 산화막은 기판(110)이 공기 중에 노출됨에 따라 생성되는 자연 산화막(native oxide)일 수 있다. 자연 산화막은, 기판(110)이 공기 중의 산소와 반응함에 따라, 기판(110)의 표면에 생성될 수 있다. 강유전체층(123)은 계면층(121) 상에 배치될 수 있다. 강유전체층(123)은 강유전체 메모리 소자(100)의 실질적인 동작을 위해 제공되며, 자발적인 분극 특성을 갖는 강유전성(ferroelectricity)을 가질 수 있다. 이러한 강유전체층(123)은 열처리에 의해 결정화됨에 따라, 분극 특성을 가질 수 있다. 이 때, 강유전체층(123)의 분극 상태는, 전기장이 인가됨에 따라, 바뀔 수 있다. 일부 실시예들에서, 강유전체층(123)은 HZO(HfxZr1-xOy)로 이루어질 수 있다. 전극층(125)은 강유전체층(123) 상에 배치될 수 있다. 여기서, 전극층(125)은 금속으로 이루어질 수 있다. The gate electrode 120 may be disposed on the substrate 110 . The gate electrode 120 may include an interface layer (IL) 121 , a ferroelectric layer 123 , and an electrode layer 125 . The interface layer 121 may be disposed on the surface of the substrate 110 . At this time, the interfacial layer 121 may include an oxide film. Here, the oxide film may be a native oxide formed as the substrate 110 is exposed to air. A natural oxide film may be formed on the surface of the substrate 110 as the substrate 110 reacts with oxygen in the air. The ferroelectric layer 123 may be disposed on the interface layer 121 . The ferroelectric layer 123 is provided for actual operation of the ferroelectric memory device 100 and may have ferroelectricity having spontaneous polarization characteristics. As the ferroelectric layer 123 is crystallized by heat treatment, it may have polarization characteristics. At this time, the polarization state of the ferroelectric layer 123 may change as an electric field is applied. In some embodiments, the ferroelectric layer 123 may be made of HZO (Hf x Zr 1-x O y ). The electrode layer 125 may be disposed on the ferroelectric layer 123 . Here, the electrode layer 125 may be made of metal.

소스 전극(130) 및 드레인 전극(140)은 기판(210) 상에 각각 배치될 수 있다. 소스 전극(130) 및 드레인 전극(140)은 서로로부터 이격되어 배치되며, 게이트 전극(120)과도 이격되어 배치될 수 있다. 이 때, 소스 전극(130) 및 드레인 전극(140)은 기판(110)의 이온 도핑 영역(113, 114)들에 각각 배치될 수 있다. 여기서, 소스 전극(130) 및 드레인 전극(140)은 금속으로 이루어질 수 있다. The source electrode 130 and the drain electrode 140 may be respectively disposed on the substrate 210 . The source electrode 130 and the drain electrode 140 are spaced apart from each other and may also be spaced apart from the gate electrode 120 . In this case, the source electrode 130 and the drain electrode 140 may be respectively disposed on the ion-doped regions 113 and 114 of the substrate 110 . Here, the source electrode 130 and the drain electrode 140 may be made of metal.

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)의 동작 시, 바디 전극(111)에는, 네거티브 바이어스(negative bias)가 인가될 수 있다. 이를 통해, 바디 전극(111)으로 네거티브 바이어스가 인가됨에 따라, 강유전체 메모리 소자(100)에서 정공 트래핑(hole trapping)이 억제될 수 있다. 이러한 강유전체 메모리 소자(100)는 전자 트래핑(electron trapping) 및 전자 디트래핑(electron detrapping)만으로, 프로그램(program) 동작 및 이레이즈(erase) 동작을 수행할 수 있다. 이는, 강유전체 메모리 소자(100)의 메모리 윈도우를 확장시키고, 강유전체 메모리(100)의 내구성을 향상시킬 수 있다.According to various embodiments, a negative bias may be applied to the body electrode 111 during operation of the ferroelectric memory device 100 . Through this, as a negative bias is applied to the body electrode 111, hole trapping in the ferroelectric memory device 100 may be suppressed. The ferroelectric memory device 100 may perform a program operation and an erase operation only by electron trapping and electron detrapping. This can expand a memory window of the ferroelectric memory device 100 and improve durability of the ferroelectric memory device 100 .

도 4 및 도 5는 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 동작 특징을 설명하기 위한 도면들이다. 4 and 5 are diagrams for explaining operational characteristics of the ferroelectric memory device 100 according to various embodiments.

도 4의 (a)에 도시된 바와 같이, 바디 전극(111)에 대한 연결 없이 게이트 전극(120), 소스 전극(130), 및 드레인 전극(140)에 대한 연결들로 측정이 수행되었다. 바꿔 말하면, 바디 전극(111)이 플로팅된 상태에서, 측정이 수행되었다. 이러한 경우, 도 4의 (b)에 도시된 바와 같이, n형 강유전체 메모리 소자는 정공 트래핑 없이도 동작하였다. 즉, n형 강유전체 메모리 소자는 전자 트래핑을 통해, 프로그램 동작을 수행하고, 전자 디트래핑을 통해, 이레이즈 동작을 수행하였다. 그리고, 도 4의 (c)에 도시된 바와 같이, p형 강유전체 메모리 소자는 전자 없이는 동작하지 못하였다. 즉, p형 강유전체 메모리 소자는 전자 없이, 프로그램 동작을 수행할 뿐, 이레이즈 동작을 수행하지 못하였다. As shown in (a) of FIG. 4 , measurement was performed with connections to the gate electrode 120 , the source electrode 130 , and the drain electrode 140 without connection to the body electrode 111 . In other words, the measurement was performed with the body electrode 111 floating. In this case, as shown in (b) of FIG. 4, the n-type ferroelectric memory device operated without hole trapping. That is, the n-type ferroelectric memory device performs a program operation through electron trapping and an erase operation through electron detrapping. And, as shown in (c) of FIG. 4, the p-type ferroelectric memory device could not operate without electrons. That is, the p-type ferroelectric memory device only performs a program operation without electrons and cannot perform an erase operation.

한편, 도 5의 (a)에 도시된 바와 같이, 소스 전극(130) 및 드레인 전극(140)에 대한 연결들 없이 바디 전극(111) 및 게이트 전극(120)에 대한 연결들로 측정이 수행되었다. 바꿔 말하면, 소스 전극(130) 및 드레인 전극(140)이 플로팅된 상태에서, 측정이 수행되었다. 이러한 경우, 도 5의 (b)에 도시된 바와 같이, n형 강유전체 메모리 소자에서는 분극 상태가 바뀌지 않았다. 즉, 정공은 n형 강유전체 메모리 소자를 동작시키지 못하였다. 그리고, 도 5의 (c)에 도시된 바와 같이, p형 강유전체 메모리 소자는 전자만으로 조금 동작하였다. Meanwhile, as shown in (a) of FIG. 5 , measurements were performed with connections to the body electrode 111 and the gate electrode 120 without connections to the source electrode 130 and the drain electrode 140. . In other words, the measurement was performed with the source electrode 130 and the drain electrode 140 floating. In this case, as shown in (b) of FIG. 5, the polarization state did not change in the n-type ferroelectric memory device. That is, holes could not operate the n-type ferroelectric memory device. And, as shown in (c) of FIG. 5, the p-type ferroelectric memory device operates only slightly with electrons.

요컨대, n형 강유전체 메모리 소자는 정공 트래핑 없이, 전자 트래핑 및 전자 디트래핑만으로도 동작 가능하다. 그리고, p형 강유전체 메모리는 전자 없이는 동작하지 못한다. 이로부터, 정공 트래핑이 강유전체 메모리 소자(100)의 메모리 윈도우 및 내구성 저하의 원인으로 예측된다. 따라서, 다양한 실시예들에서는, 강유전체 메모리 소자(100)에서 정공 트래핑을 억제하기 위해, 강유전체 메모리 소자(100)가 구현될 수 있다. 구체적으로, 바디 전극(111)에 네거티브 바이어스가 인가되도록, 강유전체 메모리 소자(100)가 구현될 수 있다. In short, the n-type ferroelectric memory device can operate only with electron trapping and electron detrapping without hole trapping. And, p-type ferroelectric memory cannot operate without electrons. From this, hole trapping is predicted to be a cause of degradation of the memory window and durability of the ferroelectric memory device 100 . Accordingly, in various embodiments, the ferroelectric memory device 100 may be implemented to suppress hole trapping in the ferroelectric memory device 100 . Specifically, the ferroelectric memory device 100 may be implemented such that a negative bias is applied to the body electrode 111 .

도 6 및 도 7은 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 특성을 설명하기 위한 도면들이다. 도 6은 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 메모리 윈도우를 나타내고, 도 7은 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 내구성을 나타낸다. 여기서, 도 6 및 도 7은 n형 강유전체 메모리 소자에 대해 측정된 결과를 나타낸다. 6 and 7 are diagrams for explaining characteristics of the ferroelectric memory device 100 according to various embodiments. 6 shows a memory window of the ferroelectric memory device 100 according to various embodiments, and FIG. 7 shows durability of the ferroelectric memory device 100 according to various embodiments. Here, FIGS. 6 and 7 show results measured for an n-type ferroelectric memory device.

도 6 및 도 7을 참조하면, 강유전체 메모리 소자(100)에서 정공 트래핑이 억제됨에 따라, 강유전체 메모리 소자(100)의 특성은 향상된다. 즉, 정공 트래핑을 억제됨에 따라, 강유전체 메모리 소자(100)의 메모리 윈도우이 확장되고, 강유전체 메모리(100)의 내구성이 향상된다. 구체적으로, 도 6에 도시된 바와 같이, 정공 트래핑이 억제되지 않은 경우(with hole trapping)의 메모리 윈도우(MW1)와 비교하여, 정공 트래픽이 억제되는 경우(without hole trapping)의 메모리 윈도우(MW2)가 더 크다. 그리고, 도 7에 도시된 바와 같이, 정공 트래핑이 억제되지 않은 경우의 내구성과 비교하여, 정공 트래픽이 억제되는 경우의 내구성이 더 우수하다. 이 때, 네거티브 바이어스의 크기를 조절함으로써, 강유전체 메모리 소자(100)의 내구성은 사용화 가능 수준인 1010까지도 증대될 수 있다. Referring to FIGS. 6 and 7 , as hole trapping is suppressed in the ferroelectric memory device 100 , characteristics of the ferroelectric memory device 100 are improved. That is, as hole trapping is suppressed, a memory window of the ferroelectric memory device 100 is expanded and durability of the ferroelectric memory device 100 is improved. Specifically, as shown in FIG. 6, compared to the memory window MW1 when hole trapping is not suppressed (with hole trapping), the memory window MW2 when hole traffic is suppressed (without hole trapping) is bigger And, as shown in Fig. 7, compared with durability when hole trapping is not suppressed, durability when hole traffic is suppressed is more excellent. At this time, by adjusting the size of the negative bias, the durability of the ferroelectric memory device 100 can be increased to 10 10 , which is a usable level.

도 8 및 도 9는 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 성능을 설명하기 위한 도면이다. 여기서, 도 8 및 도 9는 n형 강유전체 메모리 소자에 대해 측정된 결과를 나타낸다. 8 and 9 are diagrams for explaining performance of the ferroelectric memory device 100 according to various embodiments. 8 and 9 show results measured for the n-type ferroelectric memory device.

도 8 및 도 9를 참조하면, 강유전체 메모리 소자(100)에서 정공 트래핑이 억제됨에 따라, 강유전체 메모리 소자(100)의 성능이 향상된다. 즉, 강유전체 메모리 소자(100)는 전자 트래핑 및 전자 디트래핑만으로, 프로그램 동작 및 이레이즈 동작을 효과적으로 수행한다. 구체적으로, 도 8에 도시된 바와 같이, 정공 트래핑이 억제되지 않은 경우의 분극 특성과 비교하여, 정공 트래픽이 억제되는 경우의 분극 특성이 더 강하게 나타난다. 이 때, 도 9에 도시된 바와 같이, 네거티브 바이어스의 크기가 클수록, 분극 특성은 더 강하게 나타난다. 즉, 네거티브 바이어스의 크기가 클수록, 정공 트래핑이 더 강하게 억제되며, 이로써, 분극 특성이 더 강하게 나타난다. Referring to FIGS. 8 and 9 , as hole trapping is suppressed in the ferroelectric memory device 100 , performance of the ferroelectric memory device 100 is improved. That is, the ferroelectric memory device 100 effectively performs a program operation and an erase operation only by electron trapping and electron detrapping. Specifically, as shown in FIG. 8 , polarization characteristics appear stronger when hole traffic is suppressed compared to polarization characteristics when hole trapping is not suppressed. At this time, as shown in FIG. 9 , the larger the negative bias, the stronger the polarization characteristic. That is, the larger the magnitude of the negative bias, the stronger the hole trapping is suppressed, and thereby the stronger the polarization characteristics appear.

도 10은 다양한 실시예들에 따른 강유전체 메모리 소자(100)의 제조 방법을 도시하는 도면이다. 10 is a diagram illustrating a method of manufacturing a ferroelectric memory device 100 according to various embodiments.

도 10을 참조하면, 210 단계에서, 바디 전극(111)이 형성될 기판(110)이 준비될 수 있다. 이 때, 기판(110)은 실리콘(Si)을 기반으로 제조될 수 있다. 일부 실시예들에서, 기판(110)은 CMOS로 구현될 수 있다. 기판(110)은 이온 도핑 영역(113, 114)들을 포함할 수 있다. 기판(110)의 표면을 통해, 미리 정해진 원소를 주입함으로써, 이온 도핑 영역들(113, 114)이 형성될 수 있다. 이 후, 기판(110)에 어닐링(annealing)을 적용할 수 있다. 이를 통해, 기판(110)의 전기적 또는 기계적 특성이 개선되고, 기판(110)이 안정화될 수 있다. 이 때, 원소의 종류에 따라, 강유전체 메모리 소자(100)가 n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 하나로 결정될 수 있다.Referring to FIG. 10 , in step 210, the substrate 110 on which the body electrode 111 is to be formed may be prepared. At this time, the substrate 110 may be manufactured based on silicon (Si). In some embodiments, substrate 110 may be implemented in CMOS. The substrate 110 may include ion-doped regions 113 and 114 . Ion-doped regions 113 and 114 may be formed by implanting a predetermined element through the surface of the substrate 110 . After that, annealing may be applied to the substrate 110 . Through this, electrical or mechanical properties of the substrate 110 may be improved and the substrate 110 may be stabilized. At this time, depending on the type of element, the ferroelectric memory device 100 may be determined as either an n-type ferroelectric memory device or a p-type ferroelectric memory device.

다음으로, 220 단계에서, 기판(110) 상에, 게이트 전극(120)이 형성될 수 있다. 게이트 전극(120)은 계면층(121), 강유전체층(123), 및 전극층(125)을 포함할 수 있다. 구체적으로, 계면층(121)은 기판(110)의 표면에 배치될 수 있다. 이 때, 계면층(121)은 산화막을 포함할 수 있다. 여기서, 산화막은 기판(110)이 공기 중에 노출됨에 따라 생성되는 자연 산화막일 수 있다. 자연 산화막은, 기판(110)이 공기 중의 산소와 반응함에 따라, 기판(110)의 표면에 생성될 수 있다. 이러한 계면층(121) 상에, 강유전체층(123)이 형성될 수 있다. 강유전체층(123)은 강유전체 메모리 소자(100)의 실질적인 동작을 위해 제공되며, 자발적인 분극 특성을 갖는 강유전성을 가질 수 있다. 일부 실시예들에서, 강유전체층(123)은 HZO(HfxZr1-xOy)로 이루어질 수 있다. 이 후, 강유전체층(123) 상에, 전극층(125)이 형성될 수 있다. 여기서, 전극층(125)은 금속으로 이루어질 수 있다. Next, in step 220 , a gate electrode 120 may be formed on the substrate 110 . The gate electrode 120 may include an interface layer 121 , a ferroelectric layer 123 , and an electrode layer 125 . Specifically, the interface layer 121 may be disposed on the surface of the substrate 110 . At this time, the interfacial layer 121 may include an oxide film. Here, the oxide film may be a natural oxide film formed as the substrate 110 is exposed to air. A natural oxide film may be formed on the surface of the substrate 110 as the substrate 110 reacts with oxygen in the air. A ferroelectric layer 123 may be formed on the interface layer 121 . The ferroelectric layer 123 is provided for actual operation of the ferroelectric memory device 100 and may have ferroelectricity having spontaneous polarization characteristics. In some embodiments, the ferroelectric layer 123 may be made of HZO (Hf x Zr 1-x O y ). After that, an electrode layer 125 may be formed on the ferroelectric layer 123 . Here, the electrode layer 125 may be made of metal.

다음으로, 230 단계에서, 기판(110) 상에, 바디 전극(111), 소스 전극(130) 및 드레인 전극(140)이 형성될 수 있다. 바디 전극(111), 소스 전극(130) 및 드레인 전극(140)은 서로로부터 이격되어 배치되며, 게이트 전극(120)과도 이격되어 배치될 수 있다. 이 때, 소스 전극(130) 및 드레인 전극(140)은 기판(110)의 이온 도핑 영역(113, 114)들에 각각 배치될 수 있다. 여기서, 바디 전극(111), 소스 전극(130) 및 드레인 전극(140)은 금속으로 이루어질 수 있다.Next, in step 230 , the body electrode 111 , the source electrode 130 , and the drain electrode 140 may be formed on the substrate 110 . The body electrode 111 , the source electrode 130 , and the drain electrode 140 are spaced apart from each other and may be spaced apart from the gate electrode 120 . In this case, the source electrode 130 and the drain electrode 140 may be respectively disposed on the ion-doped regions 113 and 114 of the substrate 110 . Here, the body electrode 111, the source electrode 130, and the drain electrode 140 may be made of metal.

다음으로, 240 단계에서, 열처리가 적용될 수 있다. 열처리 온도는 강유전체층(123)을 결정화하기 위한 온도로 결정될 수 있다. 여기서, 강유전체층(123)은 열처리에 의해 결정화됨에 따라, 분극 특성을 가질 수 있다.Next, in step 240, heat treatment may be applied. The heat treatment temperature may be determined as a temperature for crystallizing the ferroelectric layer 123 . Here, as the ferroelectric layer 123 is crystallized by heat treatment, it may have polarization characteristics.

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)의 동작 시 바디 전극(111)에 네거티브 바이어스가 인가되도록, 강유전체 메모리 소자(100)가 구현될 수 있다. 이를 통해, 바디 전극(111)으로 네거티브 바이어스가 인가됨에 따라, 강유전체 메모리 소자(100)에서 정공 트래핑이 억제될 수 있다. 이러한 강유전체 메모리 소자(100)는 전자 트래핑 및 전자 디트래핑만으로, 프로그램 동작 및 이레이즈 동작을 수행할 수 있다. 이는, 강유전체 메모리 소자(100)의 메모리 윈도우를 확장시키고, 강유전체 메모리(100)의 내구성을 향상시킬 수 있다.According to various embodiments, the ferroelectric memory device 100 may be implemented such that a negative bias is applied to the body electrode 111 during operation of the ferroelectric memory device 100 . Through this, hole trapping in the ferroelectric memory device 100 may be suppressed as a negative bias is applied to the body electrode 111 . The ferroelectric memory device 100 may perform a program operation and an erase operation only by electron trapping and electron detrapping. This can expand a memory window of the ferroelectric memory device 100 and improve durability of the ferroelectric memory device 100 .

다양한 실시예들은 메모리 윈도우 및 내구성 향상을 위한 강유전 메모리 소자(100) 및 그의 제조 방법을 제공한다. Various embodiments provide a ferroelectric memory device 100 for improving a memory window and durability and a manufacturing method thereof.

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)는, 바디 전극(111)을 갖는 기판(110), 기판(110) 상에 배치되고, 강유전체층(123)을 포함하는 게이트 전극(120), 및 기판(110) 상에 배치되고, 게이트 전극(120)으로부터 각각 이격되어 배치되는 소스 및 드레인 전극들(130, 140)을 포함할 수 있다. According to various embodiments, the ferroelectric memory device 100 includes a substrate 110 having a body electrode 111, a gate electrode 120 disposed on the substrate 110 and including a ferroelectric layer 123, and source and drain electrodes 130 and 140 disposed on the substrate 110 and spaced apart from the gate electrode 120 .

다양한 실시예들에 따르면, 바디 전극(111)에는, 강유전체 메모리 소자(100)의 동작 시, 네거티브 바이어스가 인가될 수 있다. According to various embodiments, a negative bias may be applied to the body electrode 111 during operation of the ferroelectric memory device 100 .

다양한 실시예들에 따르면, 바디 전극(111)으로 네거티브 바이어스가 인가됨에 따라, 강유전체 메모리 소자(100)에서 정공 트래핑이 억제될 수 있다.According to various embodiments, hole trapping may be suppressed in the ferroelectric memory device 100 as a negative bias is applied to the body electrode 111 .

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)는, 전자 트래핑 및 전자 디트래핑을 통해, 프로그램 동작 및 이레이즈 동작을 수행할 수 있다.According to various embodiments, the ferroelectric memory device 100 may perform a program operation and an erase operation through electron trapping and electron detrapping.

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)는, n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 적어도 하나를 포함할 수 있다. According to various embodiments, the ferroelectric memory device 100 may include at least one of an n-type ferroelectric memory device and a p-type ferroelectric memory device.

다양한 실시예들에 따르면, 게이트 전극(120)은, 기판(110)의 표면에 형성되고, 기판(110)과 강유전체층(123) 사이에 배치되는 계면층(121), 및 강유전체층 상에 배치되는 전극층(125)을 더 포함할 수 있다.According to various embodiments, the gate electrode 120 is formed on the surface of the substrate 110 and disposed on the interface layer 121 disposed between the substrate 110 and the ferroelectric layer 123, and the ferroelectric layer. An electrode layer 125 may be further included.

다양한 실시예들에 따르면, 기판(110)은, 소스 및 드레인 전극들(130, 140)이 각각 배치되고, 서로로부터 이격되어 배치되는 이온 도핑 영역(113, 114)들을 가질 수 있다.According to various embodiments, the substrate 110 may have ion-doped regions 113 and 114 on which the source and drain electrodes 130 and 140 are respectively disposed and spaced apart from each other.

다양한 실시예들에 따른 강유전체 메모리 소자(100)의 제조 방법은, 바디 전극(111)이 형성될 기판(110)을 준비하는 단계, 기판(100) 상에, 강유전체층을 포함하는 게이트 전극(120)을 형성하는 단계, 및 기판(110) 상에, 게이트 전극(120)으로부터 각각 이격되는 바디 전극(111)과 소스 및 드레인 전극들(130, 140)을 형성하는 단계를 포함할 수 있다.A method of manufacturing a ferroelectric memory device 100 according to various embodiments includes preparing a substrate 110 on which a body electrode 111 is to be formed, and a gate electrode 120 including a ferroelectric layer on the substrate 100. ), and forming the body electrode 111 and the source and drain electrodes 130 and 140 spaced apart from the gate electrode 120 , respectively, on the substrate 110 .

다양한 실시예들에 따르면, 바디 전극(111)에는, 강유전체 메모리 소자(100)의 동작 시, 네거티브 바이어스가 인가될 수 있다.According to various embodiments, a negative bias may be applied to the body electrode 111 during operation of the ferroelectric memory device 100 .

다양한 실시예들에 따르면, 바디 전극(111)으로 네거티브 바이어스가 인가됨에 따라, 강유전체 메모리 소자(100)에서 정공 트래핑이 억제될 수 있다.According to various embodiments, hole trapping may be suppressed in the ferroelectric memory device 100 as a negative bias is applied to the body electrode 111 .

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)는, 전자 트래핑 및 전자 디트래핑을 통해, 프로그램 동작 및 이레이즈 동작을 수행할 수 있다.According to various embodiments, the ferroelectric memory device 100 may perform a program operation and an erase operation through electron trapping and electron detrapping.

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)는, n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 적어도 하나를 포함할 수 있다.According to various embodiments, the ferroelectric memory device 100 may include at least one of an n-type ferroelectric memory device and a p-type ferroelectric memory device.

다양한 실시예들에 따르면, 게이트 전극(120)을 형성하는 단계는, 기판(110)의 표면에 형성되는 계면층(121) 상에, 강유전체 층(123)을 형성하는 단계, 및 강유전체층(123) 상에, 전극층(125)을 형성하는 단계를 포함할 수 있다.According to various embodiments, the forming of the gate electrode 120 includes forming the ferroelectric layer 123 on the interface layer 121 formed on the surface of the substrate 110, and the ferroelectric layer 123. ), the step of forming the electrode layer 125 may be included.

다양한 실시예들에 따르면, 기판(110)을 준비하는 단계는, 기판(110)의 표면을 통해 이온을 주입하여, 기판(110)에서 서로로부터 이격되어 배치되는 이온 도핑 영역(113, 114)들을 형성하는 단계를 포함할 수 있다.According to various embodiments, the preparing of the substrate 110 may include implanting ions through the surface of the substrate 110 to form ion-doped regions 113 and 114 spaced apart from each other in the substrate 110 . Formation may be included.

다양한 실시예들에 따르면, 소스 및 드레인 전극들(130, 140)은, 이온 도핑 영역(113, 114)들에 각각 배치될 수 있다.According to various embodiments, the source and drain electrodes 130 and 140 may be respectively disposed on the ion doped regions 113 and 114 .

다양한 실시예들에 따르면, 강유전체 메모리 소자(100)의 제조 방법은, 강유전체층(123)이 결정화되도록, 열처리를 적용하는 단계를 더 포함할 수 있다. According to various embodiments, the method of manufacturing the ferroelectric memory device 100 may further include applying heat treatment so that the ferroelectric layer 123 is crystallized.

본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(물리적으로 또는 기능적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.Various embodiments of this document and terms used therein are not intended to limit the technology described in this document to a specific embodiment, and should be understood to include various modifications, equivalents, and/or substitutes of the embodiment. In connection with the description of the drawings, like reference numerals may be used for like elements. Singular expressions may include plural expressions unless the context clearly dictates otherwise. In this document, expressions such as "A or B", "at least one of A and/or B", "A, B or C" or "at least one of A, B and/or C" refer to all of the items listed together. Possible combinations may be included. Expressions such as "first", "second", "first" or "second" may modify the elements in any order or importance, and are used only to distinguish one element from another. The components are not limited. When a (e.g., first) element is referred to as being “(physically or functionally) connected” or “connected” to another (e.g., second) element, the certain element refers to the other (e.g., second) element. It may be directly connected to the element or connected through another component (eg, a third component).

다양한 실시예들에 따르면, 기술한 구성요소들의 각각의 구성요소는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 통합 이전에 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. According to various embodiments, each of the components described above may include a single entity or a plurality of entities. According to various embodiments, one or more components or operations among the aforementioned corresponding components may be omitted, or one or more other components or operations may be added. Alternatively or additionally, a plurality of components may be integrated into one component. In this case, the integrated component may perform one or more functions of each of the plurality of components identically or similarly to those performed by the corresponding component among the plurality of components prior to integration.

Claims (13)

메모리 윈도우 및 내구성 향상을 위한 강유전체 메모리 소자에 있어서,
바디 전극을 갖는 기판;
상기 기판 상에 배치되고, 강유전체층을 포함하는 게이트 전극; 및
상기 기판 상에 배치되고, 상기 게이트 전극으로부터 각각 이격되어 배치되는 소스 및 드레인 전극들
을 포함하고,
상기 바디 전극에는,
상기 강유전체 메모리 소자의 동작 시, 네거티브 바이어스가 인가되는,
강유전체 메모리 소자.
In the ferroelectric memory device for memory window and durability improvement,
a substrate having a body electrode;
a gate electrode disposed on the substrate and including a ferroelectric layer; and
Source and drain electrodes disposed on the substrate and spaced apart from the gate electrode.
including,
In the body electrode,
When the ferroelectric memory device operates, a negative bias is applied,
ferroelectric memory device.
 제 1 항에 있어서,
상기 바디 전극으로 상기 네거티브 바이어스가 인가됨에 따라, 상기 강유전체 메모리 소자에서 정공 트래핑(hole trapping)이 억제되는,
강유전체 메모리 소자.
According to claim 1,
As the negative bias is applied to the body electrode, hole trapping is suppressed in the ferroelectric memory device.
ferroelectric memory device.
 제 1 항에 있어서,
상기 강유전체 메모리 소자는,
전자 트래핑(electron trapping) 및 전자 디트래핑(electron detrapping)을 통해, 프로그램 동작 및 이레이즈 동작을 수행하는,
강유전체 메모리 소자.
According to claim 1,
The ferroelectric memory device,
Performing a program operation and an erase operation through electron trapping and electron detrapping,
ferroelectric memory device.
 제 1 항에 있어서,
상기 강유전체 메모리 소자는,
n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 적어도 하나를 포함하는,
강유전체 메모리 소자.
According to claim 1,
The ferroelectric memory device,
Including at least one of an n-type ferroelectric memory element or a p-type ferroelectric memory element,
ferroelectric memory device.
 제 1 항에 있어서,
상기 게이트 전극은,
상기 기판의 표면에 형성되고, 상기 기판과 상기 강유전체층 사이에 배치되는 계면층; 및
상기 강유전체층 상에 배치되는 전극층
을 더 포함하는,
강유전체 메모리 소자.
According to claim 1,
The gate electrode is
an interface layer formed on a surface of the substrate and disposed between the substrate and the ferroelectric layer; and
An electrode layer disposed on the ferroelectric layer
Including more,
ferroelectric memory device.
 제 1 항에 있어서,
상기 기판은,
상기 소스 및 드레인 전극들이 각각 배치되고, 서로로부터 이격되어 배치되는 이온 도핑 영역들을 갖는,
강유전체 메모리 소자.
According to claim 1,
the substrate,
The source and drain electrodes are respectively disposed and have ion doped regions disposed spaced apart from each other,
ferroelectric memory device.
 메모리 윈도우 및 내구성 향상을 위한 강유전체 메모리 소자의 제조 방법에 있어서,
바디 전극이 형성될 기판을 준비하는 단계;
상기 기판 상에, 강유전체층을 포함하는 게이트 전극을 형성하는 단계; 및
상기 기판 상에, 상기 게이트 전극으로부터 각각 이격되는 상기 바디 전극과 소스 및 드레인 전극들을 형성하는 단계
를 포함하고,
상기 바디 전극에는,
상기 강유전체 메모리 소자의 동작 시, 네거티브 바이어스가 인가되는,
강유전체 메모리 소자의 제조 방법.
In the method of manufacturing a ferroelectric memory device for memory window and durability improvement,
Preparing a substrate on which a body electrode is to be formed;
forming a gate electrode including a ferroelectric layer on the substrate; and
Forming the body electrode and source and drain electrodes spaced apart from the gate electrode, respectively, on the substrate.
including,
In the body electrode,
When the ferroelectric memory device operates, a negative bias is applied,
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 바디 전극으로 상기 네거티브 바이어스가 인가됨에 따라, 상기 강유전체 메모리 소자에서 정공 트래핑이 억제되는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
As the negative bias is applied to the body electrode, hole trapping is suppressed in the ferroelectric memory device.
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 강유전체 메모리 소자는,
전자 트래핑 및 전자 디트래핑을 통해, 프로그램 동작 및 이레이즈 동작을 수행하는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
The ferroelectric memory device,
Through electron trapping and electron detrapping, program operation and erase operation are performed,
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 강유전체 메모리 소자는,
n형 강유전체 메모리 소자 또는 p형 강유전체 메모리 소자 중 적어도 하나를 포함하는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
The ferroelectric memory device,
Including at least one of an n-type ferroelectric memory element or a p-type ferroelectric memory element,
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 게이트 전극을 형성하는 단계는,
상기 기판의 표면에 형성되는 계면층 상에, 상기 강유전체 층을 형성하는 단계; 및
상기 강유전체층 상에, 전극층을 형성하는 단계
를 포함하는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
Forming the gate electrode,
forming the ferroelectric layer on an interface layer formed on a surface of the substrate; and
Forming an electrode layer on the ferroelectric layer
including,
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 기판을 준비하는 단계는,
상기 기판의 표면을 통해 이온을 주입하여, 상기 기판에서 서로로부터 이격되어 배치되는 이온 도핑 영역들을 형성하는 단계
를 포함하고,
상기 소스 및 드레인 전극들은,
상기 이온 도핑 영역들에 각각 배치되는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
Preparing the substrate,
implanting ions through the surface of the substrate to form ion-doped regions in the substrate disposed spaced apart from each other;
including,
The source and drain electrodes,
Disposed in each of the ion doped regions,
Manufacturing method of ferroelectric memory device.
 제 7 항에 있어서,
상기 강유전체층이 결정화되도록, 열처리를 적용하는 단계
를 더 포함하는,
강유전체 메모리 소자의 제조 방법. According to claim 7,
applying heat treatment so that the ferroelectric layer is crystallized;
Including more,
Manufacturing method of ferroelectric memory device.
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