KR100641991B1 - Method for forming SONOS device - Google Patents
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Abstract
소노스(SONOS) 트랜지스터 제조 방법 제시한다. 본 발명에 따르면, 반도체 기판에 문턱 전압 조절용 이온 주입을 수행하고, 반도체 기판 상에 터널 유전층을 고온 산화물(HTO) 증착으로 형성한다. 터널 유전층 상에 전하포획층, 전하차단층 및 게이트층을 순차적으로 형성하여 소노스(SONOS) 소자를 제조한다. A method of manufacturing a SONOS transistor is provided. According to the present invention, ion implantation for adjusting the threshold voltage is performed on a semiconductor substrate, and a tunnel dielectric layer is formed on the semiconductor substrate by high temperature oxide (HTO) deposition. A SONOS device is manufactured by sequentially forming a charge trapping layer, a charge blocking layer, and a gate layer on the tunnel dielectric layer.
SONOS, 터널 유전층, HTO, 초기 문턱 전압, 실리콘 소모SONOS, Tunnel Dielectric Layer, HTO, Initial Threshold Voltage, Silicon Consumption
Description
도 1 내지 도 3은 본 발명의 실시예에 의한 소노스(SONOS) 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 3 are cross-sectional views schematically illustrating a method of manufacturing a SONOS device according to an embodiment of the present invention.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 초기 문턱 전압(Vth) 안정화를 구현할 수 있는 소노스(Silicon-Oxide-Nitride-Oxide-Silicon, 이하 'SONOS'라 한다) 소자 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of manufacturing a silicon-oxide-nitride-oxide-silicon (hereinafter referred to as 'SONOS') device capable of implementing initial threshold voltage (V th ) stabilization. It is about.
현재 비휘발성 메모리(non-volatile memory) 소자로 SONOS 소자가 중요하게 인식되고 있다. 비휘발성 소자로 사용되는 SONOS 트랜지스터에서 문턱 전압의 안정화가 중요하게 인식되고 있다. 문턱 전압은 초기 문턱 전압, 쓰기 과정 후에 형성되는 쓰기 문턱 전압, 지우기 과정 후의 지우기 문턱 전압이 있다. Currently, SONOS devices are recognized as non-volatile memory devices. In SONOS transistors used as nonvolatile devices, stabilization of the threshold voltage is important. The threshold voltage includes an initial threshold voltage, a write threshold voltage formed after the write process, and an erase threshold voltage after the erase process.
초기 문턱 전압은 일반적으로 쓰기 문턱 전압과 지우기 문턱 전압의 대략 중간 범위에서 정해지게 된다. 이는 초기 문턱 전압이 쓰기와 지우기 문턱 전압 어느 한쪽에 치우치게 될 경우 상대적으로 한쪽의 문턱 전압을 인식해 내는데 취약하 게 되기 때문이다. 쓰기 문턱 전압이 양(+), 지우기 문턱 전압이 음(-)의 값이 되는 것이 일반적이며, 따라서 쓰기/지우기 전의 초기 문턱 전압은 0V 근처가 된다. The initial threshold voltage is generally set at about halfway between the write threshold voltage and the erase threshold voltage. This is because when the initial threshold voltage is biased to either the write or erase threshold voltage, it is vulnerable to the recognition of the threshold voltage on one side. It is common for the write threshold voltage to be positive and the erase threshold voltage to be negative, so the initial threshold voltage before write / erase is near 0V.
이때, 0V 부근으로 초기 문턱 전압을 맞추기 위해서는 채널(channel)에 형성된 웰(well)과 반대 형태(type)의 불순물을 이온 주입하는 것, 예컨대, 문턱 전압 조절용 이온 주입이 필요하다. 또한, 주입된 이온이 후속 공정의 추가에 의해서도 안정적으로 보전될 수 있어야 공정 마진(process margin)이 있다고 할 수 있다. In this case, in order to set the initial threshold voltage near 0V, ion implantation of impurities of a type opposite to a well formed in a channel, for example, ion implantation for adjusting the threshold voltage is required. In addition, it can be said that there is a process margin when the implanted ions can be stably maintained even by the addition of a subsequent process.
종래 SONOS 트랜지스터의 문턱 전압을 0V 근처로 맞추기 위해서는, 웰과 반대 도전 형태의 불순물을 주입하는 이온 주입 공정이 반드시 필요하며, 이러한 문턱 전압 조절용 이온 주입 공정 이후에 ONO(Oxide-Nitride-Oxide) 적층 구조의 적층 공정을 수행한다. 일반적으로 ONO층의 적층에 있어 최저층의 실리콘 산화층, 즉, 터널(tunnel) 유전층은 산화를 통하여 형성하게 된다. 그리고, 후속 실리콘 질화층은 인-시튜(in-situ) 공정을 이용하여 증착하게 된다. In order to adjust the threshold voltage of the conventional SONOS transistor to near 0 V, an ion implantation process for implanting impurities of the opposite conductivity type with the well is necessary, and after the threshold voltage adjustment ion implantation process, an oxide-nitride-oxide (ONO) stacked structure Perform the lamination process. In general, in the stacking of the ONO layer, the lowest silicon oxide layer, that is, the tunnel dielectric layer, is formed through oxidation. Subsequently, the silicon nitride layer is deposited using an in-situ process.
그런데, 최저층의 산화층 형성 시 산화 과정 중에 채널 영역의 실리콘 일부가 소모되게 된다. 예컨대, 산화층 두께의 50% 정도의 실리콘층이 소모된다. 이때, 실리콘 층은 전단계의 이온 주입이 이루어져 있는 상태이므로, 산화 과정에 의한 실리콘 층의 소모는 전단계에서 주입된 불순물 이온의 소모로 이어진다. 따라서, 이러한 현상은 문턱 전압을 0V로 맞추기 위해 더 많은 양의 이온 주입을 필요로 하게 된다. 더욱이, 이러한 산화 과정의 조건에 따라서 산화에 소모되는 실리콘층, 다시 말해 주입되어진 이온의 소모되는 양이 변동하게 되고, 이는 바로 초기 문턱 전압의 비균일성을 유발하게 된다.However, when forming the oxide layer of the lowest layer, part of the silicon of the channel region is consumed during the oxidation process. For example, about 50% of the thickness of the oxide layer is consumed. At this time, since the silicon layer is in the ion implantation of the previous stage, the consumption of the silicon layer by the oxidation process leads to the consumption of the impurity ions implanted in the previous stage. Therefore, this phenomenon requires a larger amount of ion implantation to set the threshold voltage to 0V. Moreover, according to the conditions of the oxidation process, the consumed amount of the silicon layer consumed for oxidation, that is, the implanted ions is varied, which causes non-uniformity of the initial threshold voltage.
본 발명이 이루고자 하는 기술적 과제는, 초기 문턱 전압의 안정성을 확보할 수 있는 소노스(SONOS) 소자 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a method for manufacturing a sonos (SONOS) device that can ensure the stability of the initial threshold voltage.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,One embodiment of the present invention for the above technical problem,
반도체 기판에 문턱 전압 조절용 이온 주입을 수행하는 단계;Performing ion implantation for adjusting the threshold voltage on the semiconductor substrate;
상기 반도체 기판 상에 고온 산화물(HTO)을 증착하여 터널 유전층을 형성하는 단계; 및Depositing a high temperature oxide (HTO) on the semiconductor substrate to form a tunnel dielectric layer; And
상기 터널 유전층 상에 전하포획층, 전하차단층 및 게이트층을 순차적으로 형성하는 단계를 포함하는 소노스(SONOS) 소자 제조 방법을 제시한다. A method of manufacturing a SONOS device including sequentially forming a charge trapping layer, a charge blocking layer, and a gate layer on the tunnel dielectric layer is provided.
상기 이온 주입 단계는 상기 반도체 기판의 웰의 도전형과 반대되는 도전형의 불순물을 상기 반도체 기판 상에 이온 주입하는 단계를 포함할 수 있다. The ion implantation step may include implanting an impurity of a conductivity type opposite to that of the well of the semiconductor substrate onto the semiconductor substrate.
본 발명에 따르면, 초기 문턱 전압의 안정성을 확보할 수 있는 소노스(SONOS) 소자 제조 방법을 제시할 수 있다. According to the present invention, it is possible to provide a method for manufacturing a sonos (SONOS) device that can ensure the stability of the initial threshold voltage.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예에서는 소노스(SONOS) 소자에서 전하포획층 구조로 이용될 ONO 적층 구조의 최저층인 실리콘 산화층, 즉, 터널 유전층을 위한 산화 공정 시, 원하지 않게 소모되는 실리콘 층을 최소화하거나 없애 줌으로써, 이로 인한 반대도전 형태의 불순물이 이온 주입된 양이 변동되는 것을 억제하거나 또는 최소화하여, 균일한 초기 문턱 전압을 얻는 제조 방법을 제시한다. In the embodiment of the present invention, by minimizing or eliminating the silicon oxide layer that is the lowest layer of the ONO stack structure to be used as the charge trapping layer structure in the SONOS device, that is, the silicon layer that is undesirably consumed during the oxidation process for the tunnel dielectric layer In addition, the present invention provides a method of manufacturing a method for obtaining a uniform initial threshold voltage by suppressing or minimizing a variation in the amount of ion implantation of impurities in the form of an anticonductive material.
구체적으로, 종래의 산화 과정을 통해 최저층인 터널 유전층을 형성하던 단계를 배제하고, ONO 최저층의 산화 공정 대신에 HTO(High Temperature Oxide)와 같은 실리콘 산화물층을 증착하는 방법으로 터널 유전층을 형성한다. 이 경우 증착된 산화물층은 하부의 기판의 실리콘층의 소모 없이 단지 실리콘 산화물이 증착되는 공정이다. 따라서, 하부의 기판의 실리콘이 소모될 우려는 없다. 따라서, 이러한 공정 도입 시, 안정된 초기 문턱 전압을 확보 할 수 있다. 또한, 웨이퍼 간, 로트(lot) 간 초기 문턱 전압의 변화의 폭을 크게 효과적으로 개선시킬 수 있다. 이에 따라, 공정 마진이 획기적인 개선될 수 있다. Specifically, the tunnel dielectric layer is formed by a method of depositing a silicon oxide layer such as HTO (High Temperature Oxide) in place of the step of forming a tunnel dielectric layer, which is the lowest layer through a conventional oxidation process, instead of the oxidation process of the ONO minimum layer. In this case, the deposited oxide layer is a process in which only silicon oxide is deposited without exhausting the silicon layer of the underlying substrate. Therefore, there is no fear that silicon in the lower substrate is consumed. Therefore, when the process is introduced, it is possible to secure a stable initial threshold voltage. In addition, the width of the change in the initial threshold voltage between the wafers and the lots can be greatly improved. As a result, process margins can be dramatically improved.
도 1 내지 도 3은 본 발명의 실시예에 의한 소노스(SONOS) 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 3 are cross-sectional views schematically illustrating a method of manufacturing a SONOS device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100), 예컨대, 실리콘 기판 상에 전하포획층 구조의 최저층인 터널 유전층을 형성하기 이전에, SONOS 소자의 채널의 초기 문턱 전압을 조절하기 위한 문턱 전압 조절용 이온 주입을 수행한다. 예컨대, 실리콘 기판에 형성되어 있는 웰, 예컨대, p-웰과 반대 도전 형태의 불순물을 이온 주입하여 문턱 전압 조절용 불순물층(200)을 형성한다. Referring to FIG. 1, before forming the tunnel dielectric layer, which is the lowest layer of the charge trapping layer structure, on the
도 2를 참조하면, 이러한 이온 주입 공정이 수행된 반도체 기판(100) 상에 터널 유전층(310)을 증착한다. 터널 유전층(310)은 전하, 예컨대, 전자의 터널링을 위해 도입되는 층으로, 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 종래와 달리 증착 방법을 이용하여 실리콘 산화물층, 예컨대, 고온 산화물층(HTO layer)을 증착함으로써, 터널 유전층(310)의 형성에 따른 문턱 전압 조절용 불순물층(200)의 열화 또는 소모를 효과적으로 방지한다. Referring to FIG. 2, a tunnel
도 3을 참조하면, 터널 유전층(310) 상에 전하포획층(320)으로 실리콘 질화물층을 형성하고, 그 상에 전하차단층(330)으로 이용될 실리콘 산화물층을 형성하여 ONO 적층 구조(300)를 형성한다. 실리콘 질화물층은 트랩된 음전하(321) 등을 위해 도입된다. Referring to FIG. 3, a silicon nitride layer is formed as a
이후에, 전하차단층(330) 상에 게이트 전극(400)을 위한 도전성 폴리실리콘층을 형성한 후 패터닝하여, 패터닝된 ONO 적층 구조(300) 및 게이트 전극(400)의 적층 구조를 형성한다. 연후에, 게이트 전극(400)에 인근하는 반도체 기판(100)에 불순물을 이온 주입하고 활성화시켜 소스(source: 510) 및 드레인(drain: 550)을 형성하여 트랜지스터 구조를 형성한다. Thereafter, a conductive polysilicon layer for the
상술한 본 발명에 따르면, 전하포획층 구조로서의 ONO 적층 구조의 최저층인 터널 유전층을 HTO 증착 공정을 이용하여 형성함으로써, ONO층의 산화 공정에 의한 기판의 실리콘층의 소모를 방지할 수 있다. 이에 따라, 기판의 실리콘층의 소모에 따른 문턱 전압의 변화를 효과적으로 억제할 수 있다. 따라서, SONOS 소자의 초기 문턱 전압을 효과적으로 안정화시킬 수 있다. According to the present invention described above, by forming the tunnel dielectric layer, which is the lowest layer of the ONO stacking structure, as the charge trapping layer structure by using an HTO deposition process, it is possible to prevent the silicon layer of the substrate from being consumed by the oxidation process of the ONO layer. Accordingly, it is possible to effectively suppress the change in the threshold voltage due to the consumption of the silicon layer of the substrate. Therefore, the initial threshold voltage of the SONOS device can be effectively stabilized.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다. Although the present invention has been described through specific embodiments, the present invention may be modified in various forms by those skilled in the art within the technical spirit of the present invention.
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Legal Events
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110920 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |