KR20230124492A - 실리콘 마이크로폰에서의 디지털 비선형성 보상 - Google Patents

실리콘 마이크로폰에서의 디지털 비선형성 보상 Download PDF

Info

Publication number
KR20230124492A
KR20230124492A KR1020230020145A KR20230020145A KR20230124492A KR 20230124492 A KR20230124492 A KR 20230124492A KR 1020230020145 A KR1020230020145 A KR 1020230020145A KR 20230020145 A KR20230020145 A KR 20230020145A KR 20230124492 A KR20230124492 A KR 20230124492A
Authority
KR
South Korea
Prior art keywords
digital
coupled
output
input
signal
Prior art date
Application number
KR1020230020145A
Other languages
English (en)
Inventor
디트마르 스트라우스니크
니콜로 드 밀레리
훙 천
안드레아스 비스바우어
시몬 그륀베르거
Original Assignee
인피니온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니온 테크놀로지스 아게 filed Critical 인피니온 테크놀로지스 아게
Publication of KR20230124492A publication Critical patent/KR20230124492A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H04R3/04—Circuits for transducers, loudspeakers or microphones for correcting frequency response
    • H04R3/06—Circuits for transducers, loudspeakers or microphones for correcting frequency response of electrostatic transducers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R1/00—Details of transducers, loudspeakers or microphones
    • H04R1/08—Mouthpieces; Microphones; Attachments therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/04—Microphones
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/38—Calibration
    • H03M3/386—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M3/388—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/005—Electrostatic transducers using semiconductor materials
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H04R3/02—Circuits for transducers, loudspeakers or microphones for preventing acoustic reaction, i.e. acoustic oscillatory feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R2201/00—Details of transducers, loudspeakers or microphones covered by H04R1/00 but not provided for in any of its subgroups
    • H04R2201/003—Mems transducers or their use

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Otolaryngology (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Amplifiers (AREA)

Abstract

실리콘 마이크로폰 상의 제어 루프를 이용한 디지털 비선형성 보상
실시예에 따르면, 디지털 마이크로폰은 아날로그 입력 신호를 수신하기 위한 아날로그-디지털 변환기(ADC); ADC에 커플링된 DC 차단기 구성요소; DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및 디지털 출력 신호를 제공하기 위해 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소를 포함한다.

Description

실리콘 마이크로폰에서의 디지털 비선형성 보상{DIGITAL NON-LINEARITY COMPENSATION IN A SILICON MICROPHONE}
본 발명은 일반적으로 실리콘 마이크로폰에서의 디지털 비선형성 보상 및 대응하는 시스템에 관한 것이다.
일반적으로, 실리콘 마이크로폰들("디지털 마이크로폰들"로 또한 지칭됨)은 마이크로 전자 기계 시스템(micro-electro-mechanical system)(MEMS) 디바이스로부터의 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(ADC)를 포함한다. 디지털 신호는 또한 ADC에 의해 생성되는 잡음을 포함하고, 이는 디지털 마이크로폰의 신호 대 잡음비(SNR)에 영향을 미친다. 디지털 신호는 또한 ADC와 MEMS 디바이스 둘 모두에 의해 야기되는 비선형성들을 포함하고, 이는 디지털 마이크로폰의 왜곡에 영향을 미친다.
디지털 마이크로폰들에 관한 시장 트렌드들은 더 높은 SNR들 및 더 낮은 왜곡 레벨들을 강요한다. 전통적인 마이크로폰 시스템들의 설계에서, 이러한 2개의 사양 중 어느 하나를 개선하기 위한 솔루션들은 일반적으로 역으로 상관된다. 이는 SNR의 개선과 왜곡의 개선 사이의 절충으로 이어진다. 따라서, 마이크로폰의 SNR을 개선하는 것은 일반적으로 왜곡 레벨들을 증가시키는 반면, 마이크로폰의 선형성을 개선하는 것은 일반적으로 SNR을 낮출 것이다.
실시예에 따르면, 디지털 마이크로폰은 아날로그 입력 신호를 수신하기 위한 아날로그-디지털 변환기(ADC); ADC에 커플링된 DC 차단기 구성요소; DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및 디지털 출력 신호를 제공하기 위해 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소를 포함한다.
실시예에 따르면, 마이크로폰은 아날로그 입력 신호를 수신하기 위한 시그마-델타 아날로그-디지털 변환기(ADC); ADC에 커플링된 DC 차단기 구성요소; DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및 선형화된 디지털 출력 신호를 제공하기 위해 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소를 포함하고, 비선형 보상 구성요소는 루프 필터 또는 에러 피드백 구조를 갖는 적어도 하나의 피드백 루프에 있다.
실시예에 따르면, 방법은 아날로그 신호를 제1 디지털 신호로 변환하는 단계 ― 아날로그 신호는 비선형성들을 포함함 ―; 제2 디지털 신호를 제공하기 위해 제1 디지털 신호로부터 오프셋을 제거하는 단계; 제3 디지털 신호를 제공하기 위해 제2 디지털 신호를 저역 통과 필터링하는 단계; 및 제4 디지털 신호를 제공하기 위해 아날로그 신호 내의 비선형성들에 피팅된 비선형 전달 함수를 사용하여 제3 디지털 신호를 보상하는 단계를 포함한다.
본 발명 및 그의 이점들의 더 완전한 이해를 위해, 첨부 도면들과 함께 이루어지는 다음의 설명들이 이제 참조된다.
도 1은 이상적인 선형 성능과 비교하여 마이크로폰 시스템의 비선형성을 도시하는 입력 전압/출력 전압도의 예이다.
도 2는 예시적인 디지털 마이크로폰의 블록도이다.
도 3은 실시예에 따른, 디지털 비선형 보상 기능성을 포함하는 디지털 마이크로폰의 블록도이다.
도 4는 도 3의 블록도에 도시된 비선형 보상 구성요소의 개략도이다.
도 5는 실시예에 따른, 제어 루프를 포함하는 도 3의 블록도에 도시된 비선형 보상 구성요소의 블록도이다.
도 6은 실시예에 따른, 제어 루프 및 에러 피드백 구조를 포함하는 도 3의 블록도에 도시된 비선형 보상 구성요소의 블록도이다.
도 7은 실시예에 따른, 도 6의 블록도에 도시된 비선형 보상 구성요소의 블록도이고, 여기서, 에러 피드백 구조는 적분기를 포함한다.
도 8은 실시예에 따른, 도 6의 블록도에 도시된 비선형 보상 구성요소의 블록도이고, 여기서, 에러 피드백 구조는 직렬로 커플링된 적분기들을 포함한다.
도 9는 강한 2차 고조파를 도시하는 시그마-델타 ADC 출력의 FFT의 도면이다.
도 10은 실시예에 따른, 보상되지 않은 디지털 마이크로폰과 제어 루프를 통해 보상된 디지털 마이크로폰 사이의 FFT 비교의 도면이다.
도 11은 실시예에 따른, 보상되지 않은 디지털 마이크로폰과 다항식 비선형 보상 구성요소로 보상된 디지털 마이크로폰 사이의 FFT 비교의 도면이다.
도 12는 실시예에 따른, 제어 루프로 보상된 디지털 마이크로폰과 다항식 비선형 보상 구성요소로 보상된 디지털 마이크로폰 사이의 입력 레벨에 대한 신호 대 잡음 왜곡비(SNDR) 비교의 도면이다.
도 13은 실시예에 따른, 디지털 마이크로폰에 대한 비선형성 보상 방법의 흐름도이다. 그리고
도 14는 실시예에 따른, 보상된 디지털 마이크로폰 시스템의 블록도이다.
본 바람직한 실시예들의 제조 및 사용이 아래에서 상세히 논의된다. 그러나, 본 발명은 매우 다양한 특정 맥락들에서 구현될 수 있는 다수의 적용가능한 발명 개념들을 제공한다는 것을 인식해야 한다. 논의되는 특정 실시예들은 단지 본 발명을 제조 및 사용하는 특정 방식들의 예일 뿐이고, 본 발명의 범위를 제한하지 않는다.
다음의 상세한 설명에서, 첨부 도면들이 참조되고, 첨부 도면들은 본 발명의 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예들이 예시로서 첨부 도면들에 도시된다. 다른 실시예들이 활용될 수 있고, 본 발명의 범위로부터 벗어나지 않으면서 구조적 또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 예컨대, 일 실시예에 대해 예시 또는 설명되는 피처들은 다른 추가의 실시예를 산출하기 위해 다른 실시예들과 함께 또는 다른 실시예들에 대해 사용될 수 있다. 본 발명은 그러한 수정들 및 변형들을 포함하는 것으로 의도된다. 예들은 첨부 청구항들의 범위를 제한하는 것으로 해석되지 않아야 하는 특정 언어를 사용하여 설명된다. 도면들은 실척대로 도시된 것이 아니고 예시적인 목적들만을 위해 도시된 것이다. 명확성을 위해, 달리 언급하지 않는 한, 상이한 도면들에서 대응하는 참조부호들로 동일한 또는 유사한 요소들이 지정되었다.
실시예들에 따르면, 디지털 마이크로폰과 같은 디지털 시스템들을 위한 장치 및 방법은 시스템의 SNR에 영향을 미치지 않으면서 왜곡을 낮추는 것을 허용한다. 따라서, 시스템 SNR의 개선들은 왜곡 사양들과 독립적으로 이루어질 수 있고, 시스템 성능의 전체적인 향상으로 이어진다. MEMS 디바이스와 판독 회로 둘 모두로부터 시스템에 의해 생성되는 비선형성은 아래에서 더 상세히 설명되는 비선형 보상 구성요소를 통해 디지털 신호 프로세싱 경로에서 보상된다. 개방 루프 실시예들 및 폐쇄 루프 실시예들을 포함하는 비선형 보상 구성요소의 다양한 실시예들이 설명된다. 예컨대, 개방 루프 실시예에서, 다항식 함수와 같은 비선형 보정 함수가 신호를 선형화하기 위해 MEMS 디바이스의 디지털화된 출력 및 판독 신호에 적용될 수 있다. 폐쇄 루프 실시예들에서, 선형성 보정은 제어 루프의 피드백 경로에서 시스템의 비선형 모델을 사용함으로써 달성될 수 있다.
디지털 마이크로폰과 같은 시스템의 비선형성은 상이한 입력 음파 압력들에서 MEMS 디바이스 및 판독 회로의 응답을 모델링하는 정확한 시뮬레이션들을 통해 모델링될 수 있다. 디지털 시스템의 전달 함수의 비이상성을 알고 있다면, 보정되지 않은 디지털 시스템에 비해 개선된 선형성을 갖는 출력 신호를 획득하기 위해 비선형 보상 구성요소로 디지털 도메인에서 보정을 적용하는 것이 가능하다.
명확성을 위해, 일반화된 디지털 시스템 전달 함수가 도 1에 도시되고, 여기서, 디지털 시스템에 대한 입력 전압(VIN)은 X축 상에 표현되고, 디지털 시스템의 출력 전압(VOUT)은 Y축 상에 표현된다. 직선 점선(102)은 이상적인 선형 전달 함수를 표현하고, 여기서, 전체 시스템은 어떠한 비선형성들도 생성하지 않는다. 디지털 마이크로폰과 같은 실제 디지털 시스템에서, 이상적인 전달 함수를 표현하는 점선(102) 위로(트레이스(104)) 및/또는 아래로(트레이스(106)) 전달 함수를 푸시하는 비선형성들이 존재한다. 비선형성들은 비선형 보상 구성요소에 의해 디지털적으로 보상될 수 있고, 이는 비선형 함수를 입력 신호에 적용하도록 구성된다. 실시예에서, 비선형 함수는 개방 루프 피팅 다항식을 포함할 수 있다. 다항식의 전달 함수는 디지털 시스템의 비이상적인 전달 함수와 역으로 관련되고, 그에 따라, 2개의 전달 함수의 곱은 선형이다. 2차 및 3차 다항식들이 아래에서 설명된다.
실시예의 비선형 보상 구성요소의 경우, 3차 다항식이 방정식: VOUT = VIN + k1*VIN2 + k2*VIN3에 의해 설명될 수 있고, 여기서, 계수들(k1 및 k2)은 출력 총 고조파 왜곡(THD0)을 측정함으로써 결정되고, 여기서, THD0는 디지털 시스템의 출력에서 측정된 보상되지 않은 총 고조파 왜곡(THD)이다. THD0의 특성들이 측정되면, 계수들(k1 및 k2)은 디지털 시스템의 전달 함수가 선형이고 THD가 THD0에 비해 개선되도록 조정될 수 있다. 실시예에서, THD0 측정들 및 계수들(k1 및 k2)의 조정은 디지털 시스템을 포함하는 제품에 대해 시스템 테스트 동안 그리고 제품이 고객에게 배송되기 전에 수행될 수 있다.
다른 실시예의 비선형 보상 구성요소의 경우, 2차 다항식이 방정식: VOUT = VIN + k1*VIN2에 의해 설명될 수 있고, 여기서, 계수(k2)는 THD0를 측정함으로써 유사하게 결정되고, 여기서, THD0는 디지털 시스템의 출력에서 측정된 보상되지 않은 THD이다. THD0의 특성들이 측정되면, 계수(k1)는 디지털 시스템의 전달 함수가 선형이고 THD가 THD0에 비해 개선되도록 조정될 수 있다. 실시예에서, THD0 측정들 및 계수(k1)의 조정은 디지털 시스템을 포함하는 제품에 대해 제작 동안 그리고 제품이 고객에게 배송되기 전에 수행될 수 있다.
따라서, 디지털 비선형 보상 구성요소는, 각각의 입력 전압 값에서, 디지털 시스템의 이상적인 선형의 원하는 거동을 추적하는 대응하는 보정된 출력을 연관시킨다. 디지털 보정 함수는 2차 또는 3차일 수 있는 피팅 다항식으로 획득되고, 시스템 복잡도를 감소시키기 위해 가능한 한 차수가 낮게 형성된다. 일부 실시예들에서, 원하는 경우, 더 높은 차수의 다항식들이 또한 사용될 수 있다.
디지털 시스템의 비선형성이 프로세스에 강하게 의존하기 때문에, 프로세스 변동들을 커버하도록 다항식을 조정 또는 최적화하는 것이 바람직하다. 상이한 계수들 및 상이한 차수의 다항식들이 상이한 디지털 시스템들에 대해 사용될 수 있다. 적절한 보정 함수의 선택은 디지털 마이크로폰과 같은 디지털 시스템의 교정에서 수행되고, 보상이 적용되지 않은 시스템 THD0의 측정에 기초한다. 보정 함수들을 구축할 때 시스템의 매우 정확한 모델링이 요구되는데, 그 이유는 방법이 디지털 특정 시스템에 의해 도입되는 왜곡의 예측에 의존하기 때문이다. 실시예들에서, 기존의 디지털 시스템 제품에 대한 측정된 효과는 대략 20 dB 정도의 THD 감소를 발생시킬 수 있다.
도 2는 수신된 음파들에 응답하여 아날로그 전압을 생성하는 용량성 MEMS 디바이스일 수 있는 MEMS 디바이스(202)를 포함하는 예시적인 보상되지 않은 디지털 마이크로폰(200)의 블록도를 도시한다. 아날로그 전압(203)은 주문형 집적 회로(ASIC)(204)에 의해 수신되고, 주문형 집적 회로(ASIC)(204)는 ADC(206), 디지털 필터(208), 및 디지털 변조기(210)를 포함한다. ADC(206)는 아날로그 전압을 디지털 출력 신호(207)로 변환하고, 그 후, 디지털 출력 신호(207)는 디지털 필터(208)에 의해 필터링된다. ADC(206)는 시그마-델타 ADC 또는 다른 타입의 ADC일 수 있다. 디지털 필터(208)는 적분기 및 잡음 정형 회로부와 같은 다른 필터링 회로부를 포함할 수 있다. 디지털 필터(208)의 출력은 디지털 변조기(210)에 커플링되고, 디지털 변조기(210)는 디지털 필터(208)의 디지털 출력 신호를 1비트 디지털 신호로 변환한다. 1비트 디지털 신호는 1비트 출력 버스(214)에서의 출력 신호이다.
도 3은 실시예에 따른, 비선형 디지털 보상 기능성을 포함하는 보상된 디지털 마이크로폰(300)의 블록도를 도시한다. 디지털 마이크로폰(300)은 이전에 도시 및 설명된 MEMS 디바이스(202), ADC(206), 디지털 필터(208), 및 디지털 변조기(210)를 포함한다. 출력 버스(314)에서의 출력 신호는 비선형성들에 대해 보상된 디지털 출력 신호이다. 출력 버스(314) 상의 출력 신호는 예시적인 보상되지 않은 디지털 마이크로폰(200)의 왜곡 특성들과 비교할 때 더 낮은 왜곡을 갖는다. 비선형성들은 MEMS 디바이스(202) 및/또는 ADC(206)를 포함할 수 있는 ASIC(304)의 판독 회로부에 의해 생성된다. 추가하여, 보상된 디지털 마이크로폰(300)의 ASIC(304)는 ADC(206)와 디지털 필터(208) 사이에 개재된 비선형 보상 구성요소(310)를 포함한다. 비선형 보상 구성요소(310)는 개방 루프 비선형 보상 구성요소 또는 폐쇄 루프 비선형 보상 구성요소를 포함할 수 있고, 그들 둘 모두는 시스템 비선형성들을 보상하는 데 사용되고 아래에서 더 상세히 설명된다. 추가하여, 디지털 마이크로폰(300)은 ADC(206)와 비선형 보상 구성요소(310) 사이에 개재된 DC 제거 구성요소(306) 및 디지털 저역 통과 필터(308)를 포함한다. 실시예에서, DC 제거 구성요소(306)는 재귀 디지털 필터를 포함할 수 있다. 실시예에서, 디지털 저역 통과 필터(308)는 ADC(206)에 의해 생성된 오디오 대역 디지털 신호들을 통과시키지만 ADC(206)에 의해 생성될 수 있는 고주파수 아티팩트들을 차단하도록 조정된 차단 주파수를 갖는 디지털 필터를 포함할 수 있다. 실시예에서, 비선형 보상 구성요소(310)는 DC 제거 구성요소(306) 후에 위치되는데, 그 이유는 디지털 신호들의 효율적인 비선형성 보상을 획득하기 위해 오프셋(ADC(206)의 아날로그 회로부에 의해 야기됨)이 제거되기 때문이다. 유사하게, 디지털 저역 통과 필터(308)는 실시예에서 사용되는 시그마-델타 ADC(206)에 의해 생성되는 아티팩트들로 인해 비선형 보상 구성요소(310) 전에 배치된다. 시그마-델타 ADC 출력 스트림을 (일부 실시예들에서, 신호들이 더 높은 차수의 다항식으로 프로세싱되는) 비선형 보상 구성요소(310)에 직접 적용하는 것은 ADC 고주파수 잡음의 폴딩으로 인해 대역내 잡음을 증가시킬 것이다. 유리하게, 비선형 보상 구성요소(310) 전에 배치된 디지털 저역 통과 필터(308)는 ADC(206)의 고주파수 잡음을 감소시킴으로써 이 문제를 극복한다.
도 4에서, 개방 루프 비선형 보상 구성요소(310A)의 블록도가 도시된다. 입력(x[k])은 입력 노드(402)에서 수신되고, 보상된 출력(y[k])은 출력 노드(414)에서 생성된다. 도시된 바와 같이, 비선형 보상 구성요소(310A)는 위에서 설명된 3차 다항식 전달 함수를 구현한다. 비선형 보상 구성요소(310A)는 곱셈기들(404 및 406), 이득 스테이지들(408 및 410), 및 가산기(412)를 포함한다. 실시예에서, 곱셈기(404)의 제1 및 제2 입력들은 입력 노드(402)에 커플링된다. 곱셈기(406)의 제1 입력은 입력 노드에 커플링되고, 곱셈기(406)의 제2 입력은 곱셈기(404)의 출력에 커플링된다. 이득 스테이지(408)는 계수(k1)를 구현하고, 곱셈기(404)의 출력에 커플링된 입력을 갖는다. 이득 스테이지(410)는 계수(k2)를 구현하고, 곱셈기(406)의 출력에 커플링된 입력을 갖는다. 가산기(412)의 제1 입력은 이득 스테이지(410)의 출력에 커플링되고, 가산기(412)의 제2 입력은 이득 스테이지(408)의 출력에 커플링되고, 가산기(412)의 제3 입력은 입력 노드(402)에 커플링된다. 가산기(412)의 출력은 출력 노드(414)에 커플링된다.
비선형 보상 구성요소(310A)에서 2차 전달 함수를 구현하기 위해, 곱셈기(406), 이득 스테이지(410), 및 가산기(412)의 입력들 중 하나가 생략될 수 있다.
2차 다항식 또는 3차 다항식 중 어느 하나가 비선형 보상 구성요소(310A)에서 구현되고, 여기서, 계수들(k1 및 k2)은 어떠한 추가적인 성능 절충들도 없이 디지털 시스템(300)의 THD 성능을 개선하기 위해 교정될 수 있다. 구체적으로, 더 낮은 THD는 왜곡에 대한 어떠한 영향도 없이 디지털 시스템(300)의 SNR의 개선을 허용한다. 디지털 마이크로폰들과 같은 전통적인 디지털 시스템들에서, MEMS 디바이스(202)에 의해 ASIC(304)로 전달되는 신호의 레벨("MEMS 다이어프램 컴플라이언스(MEMS diaphragm compliance)"로 지칭됨)은 ASIC SNDR에 직접적인 영향을 미친다. MEMS 다이어프램 컴플라이언스는 MEMS 디바이스(202) 내의 가요성 다이어프램에 의해 생성되는 왜곡에 의해 제한된다. 더 높은 감도를 갖는 MEMS 디바이스는 주어진 신호에 대해 더 많은 왜곡을 생성할 수 있다. 감도는 MEMS 디바이스(202)를 제작하는 데 사용되는 프로세스 및 MEMS 디바이스(202)의 특정 설계에 크게 의존한다. 실시예들에서, 디지털 마이크로폰(300)은 MEMS 디바이스(202)의 비선형 전달 함수를 보상하고, 그에 따라, MEMS 디바이스(202)에 의해 전달되는 신호는 임의로 증가될 수 있다. 이는, 차례로, 디지털 시스템(300)에서의 ASIC 잡음의 영향을 상당히 감소시킨다. 또한, MEMS SNR은 MEMS 잡음 성능의 팩터인 MEMS 디바이스(202)의 고정된 고정자와 가요성 다이어프램 사이의 컴플라이언스 비의 증가로 인해, 실시예의 선형화 방법들로부터 유리하게 이익을 얻는다.
요약하면, 실시예의 개방 루프 디지털 마이크로폰, 시스템, 및 방법은 디지털 비선형성 보상을 구현하고, 이는 보상되지 않은 디지털 마이크로폰들 및 디지털 시스템들과 비교할 때 감소된 왜곡 및 더 높은 SNR을 발생시킨다. 위의 개방 루프 실시예들은 보상되지 않은 디지털 마이크로폰들 및 시스템들과 비교할 때 상당한 이익들을 제공하지만, 개방 루프 실시예는 일부 구현들에서 그룹 지연을 추가할 수 있고 이차 잡음 효과들을 생성할 수 있다. 이러한 문제들을 해결하는 폐쇄 루프 디지털 보상 방법이 도 5, 도 6, 도 7, 및 도 8과 관련하여 아래에서 상세히 설명된다.
실시예에서, MEMS 디바이스(202) 및 판독 회로(ADC(206)를 포함함)를 포함하는 디지털 시스템(300)에 의해 생성되는 비선형성은 제어 루프 구성에서 비선형 보상 신호를 생성함으로써 디지털 신호 프로세싱 경로에서 보상된다.
도 5는 실시예에 따른 폐쇄 루프 디지털 비선형 보상 구성요소(310B)를 도시한다. 디지털 비선형 보상 신호는 제어 루프에서 생성되고, 그 제어 루프는 루프 필터(506) 및 디지털 시스템 비선형성의 비선형 보상 하위 구성요소(508)(비선형 모델)를 포함한다. 실시예에서, 루프 필터(506)는 적분기뿐만 아니라 (저역 통과 필터링과 같은) 다른 디지털 필터링 및 신호 프로세싱 구성요소들을 포함할 수 있다. 비선형 보상 하위 구성요소(508)는 2차 또는 3차 다항식 전달 함수, 또는 MEMS 디바이스(202) 및/또는 ADC(206)에 의해 생성되는 디지털 시스템의 비선형성들에 피팅되기 위한 구분적 선형 전달 함수와 같은 다른 전달 함수들을 포함할 수 있다. 전달 함수의 계수들의 값은 교정 동안 결정된 상이한 값들이 도 4에 도시된 개방 루프 실시예의 교정 동안 결정된 것들과 상이할 수 있는 것으로 가정할 수 있다.
폐쇄 루프 디지털 비선형 보상 구성요소(310B)는 또한, ADC(206)로부터 비선형 디지털 신호를 수신하기 위해 입력 노드(502)에 커플링된 양의 입력을 갖는 합산기(504)를 포함한다. 루프 필터(506)의 입력은 합산기(504)의 출력에 커플링되고, 출력 노드(510)에서 디지털 선형화된 출력 신호를 제공한다. 비선형 보상 하위 구성요소(508)는 출력 노드(510)에 커플링된 입력 및 합산기(504)의 음의 입력에 커플링된 출력을 갖는다. 합산기(504)가 폐쇄 루프 실시예에서 합산기의 출력에서의 신호를 감소시키도록 동작하기 때문에 그리고 합산기(504) 및 루프 필터만이 입력 노드(502)와 출력 노드(510) 사이에 개재되기 때문에, 도 4에 도시된 비선형 보상 구성요소(310A)의 개방 루프 실시예와 비교할 때 그룹 지연 및 이차 잡음 효과들이 감소될 수 있다. 폐쇄 루프의 작용에 의해, 합산기(504)의 양 및 음의 입력들에서의 신호들은 실질적으로 동일하고 동일한 비선형 특성들을 갖는다. 따라서, 그 후 출력 노드(510)에서의 신호는 비선형 보상 하위 구성요소(508)의 피팅된 비선형 모델에 대한 입력에서 생성되는 것으로서 선형화된다.
도 6에서, 대안적인 실시예의 비선형 보상 구성요소(310C)의 블록도가 에러 피드백 구조(606)를 사용하여 도시된다. 비선형 보상 구성요소(310C)에서, 비선형 보상 하위 구성요소(608)(비선형 모델)는 선형화된 출력 신호를 입력으로서 수신하고, 그에 따라, 위에서 설명된 개방 루프 보상 접근법에 비해 더 적은 고조파들을 생성한다.
비선형 보상 구성요소(310C)는 제1 합산기(604), 에러 피드백 구조(606), 비선형 보상 하위 구성요소(608), 및 제2 합산기(614)를 포함한다. 제1 합산기(604)의 양의 입력은 ADC(206)로부터 필터링된 출력 신호를 수신하기 위해 입력 노드(602)에 커플링된다. 합산기의 출력은 출력 노드(610)에 커플링되고, 이는 디지털 선형화된 출력 신호를 제공한다. 비선형 보상 하위 구성요소(608)는 출력 노드(610)에 커플링된 입력 및 제2 합산기(614)의 음의 입력에 커플링된 출력을 갖는다. 제2 합산기의 양의 입력은 출력 노드(610)에 커플링된다. 에러 피드백 구조는 제2 합산기(614)의 출력에 커플링된 입력 및 제1 합산기(604)의 음의 입력에 커플링된 출력을 갖는다. 에러 피드백 구조(606)는 도 7 및 도 8의 실시예들을 참조하여 아래에서 도시 및 설명되는 바와 같이 하나 이상의 적분기를 포함할 수 있다.
도 7의 블록도는 비선형 보상 구성요소(310D)를 도시하고, 비선형 보상 구성요소(310D)는 제1 합산기(604), 비선형 보상 하위 구성요소(608), 및 입력 노드(602)와 출력 노드(610) 사이에 커플링된 제2 합산기(614)를 포함하고, 그들 모두는 이전에 설명되었다. 실시예에서, 에러 피드백 구조(606)는 역 Z 변환 심볼에 의해 표현되는 적분기(706)로서 도시된다. 적분기(706)의 입력은 제2 합산기(614)의 출력에 커플링되고, 적분기(706)의 출력은 제1 합산기(604)의 음의 입력에 커플링된다.
도 7의 블록도는 비선형 보상 구성요소(310D)를 도시하고, 비선형 보상 구성요소(310D)는 제1 합산기(604), 비선형 보상 하위 구성요소(608), 및 입력 노드(602)와 출력 노드(610) 사이에 커플링된 제2 합산기(614)를 포함하고, 그들 모두는 이전에 설명되었다. 실시예에서, 에러 피드백 구조(606)는 제2 적분기(806B)와 직렬로 커플링된 제1 적분기(806A)로서 도시된다. 제1 적분기(806A)의 입력은 제2 합산기(614)의 출력에 커플링되고, 제1 적분기(806A)의 출력은 제2 적분기(806B)의 입력에 커플링된다. 제2 적분기(806B)의 출력은 제3 합산기(806D)의 음의 입력에 커플링되고, 제3 합산기(806D)의 출력은 제1 합산기(604)의 음의 입력에 커플링된다. 2의 이득을 갖는 이득 스테이지(806C)는 제1 적분기(806A)의 출력과 제3 합산기(806D)의 양의 입력 사이에 커플링된다.
도 9는 데시벨(dB) 단위의 시그마-델타 ADC 출력 신호 크기 대 주파수의 고속 푸리에 변환(FFT) 플롯(900)을 도시하고, 이는 기본 주파수 성분(902) 및 강한 2차 고조파 주파수 성분(904)을 도시한다.
도 10은, 예컨대, 도 5에 도시된 폐쇄 루프 실시예를 사용하는 dB 대 주파수의 선형화된 출력 신호의 FFT 플롯(1000)을 도시한다. 제어 루프를 사용하는 디지털 비선형 보상의 영향은 2차 고조파 주파수 성분의 감쇠에 의해 볼 수 있다. 도 10에서, 2차 고조파 주파수 성분(1004)뿐만 아니라 기본 주파수 성분(1002)이 도시된다. 2차 고조파 주파수 성분은 보상되지 않은 값(1004A)으로부터 폐쇄 루프 보상된 값(1004B)으로 거의 40 dB만큼 감쇠된다. 3차 고조파 주파수 성분은 도 10의 FFT 플롯(1000)에서 보이지 않는다.
도 11은 도 4에 도시된 비선형 보상 구성요소를 사용하는 개방 루프 실시예를 사용하는 dB 대 주파수의 출력 신호의 FFT 플롯(1100)을 도시한다. FFT 플롯(1100)은 기본 주파수 성분(1102), 2차 주파수 성분(1104), 및 3차 주파수 성분(1106)을 도시한다. 2차 주파수 성분(1104)은 보상되지 않은 값(1104A)으로부터 개방 루프 보상된 값(1104B)으로 거의 40 db만큼 감쇠된다. 3차 고조파 주파수 성분이 도 11에 도시되지만, 유리하게, 보상된 디지털 시스템의 총 고조파 왜곡은 여전히 보상되지 않은 디지털 시스템보다 훨씬 더 작다.
이제 도 12를 참조하면, 개방 루프 보상 방법(1202) 및 폐쇄 루프 보상 방법(1204)의 신호 대 잡음 왜곡비(SNDR)의 플롯(1200)이 동일한 디지털 시스템, 예컨대, 실시예들에 따라 도시된 디지털 마이크로폰에 대해, 풀 스케일에 대한 데시벨(dBFS)에 대해 도시된다. 폐쇄 루프 보상 방법은 개방 루프 보상 방법과 비교할 때 더 적은 고조파들을 생성하기 때문에, 성능이 -30 dBFS로부터 0 dBFS로 다소 개선된다. 보상 방법들 둘 모두는 -120 dBFS 내지 -30 dBFS 사이의 개선된 선형 성능을 제공한다.
디지털 마이크로폰에 대한 비선형 보상 방법(1300)에 대한 흐름도가 도 13에 도시된다. 방법은 아날로그 신호를 제1 디지털 신호로 변환하는 단계(단계(1302)) ― 아날로그 신호는 비선형성들을 포함함 ―; 제2 디지털 신호를 제공하기 위해 제1 디지털 신호로부터 오프셋을 제거하는 단계(1304); 제3 디지털 신호를 제공하기 위해 제2 디지털 신호를 저역 통과 필터링하는 단계(1306); 및 제4 디지털 신호를 제공하기 위해 아날로그 신호 내의 비선형성들에 피팅된 비선형 전달 함수를 사용하여 제3 디지털 신호를 보상하는 단계(단계(1308))를 포함한다.
도 14는 위에서 설명된 개방 루프 또는 폐쇄 루프 보상 방법들 및 구성요소들을 사용하는 비선형 보상 구성요소를 포함하는 디지털 시스템(1400)에 대한 블록도이다. 디지털 시스템(1400)은 이전에 설명된 MEMS 디바이스(202) 및 ASIC(304)를 포함하고, 그들은 양방향 버스(1410)를 통해 통신한다. MEMS(202) 및 ASIC(304)는 함께 패키징되어 디지털 마이크로폰과 같은 단일 디지털 제품을 형성할 수 있다. 일부 실시예들에서, 디지털 시스템(1400)은 또한, 추가적인 필터들, 증폭기들, 및 다른 유사한 구성요소들과 같은 다른 디지털 및 아날로그 구성요소들(1406)을 포함할 수 있다. 다른 디지털 및 아날로그 구성요소들(1406)은 양방향 버스(1412)를 통해 MEMS 디바이스와 통신할 수 있다. 일부 실시예들에서, 디지털 시스템(1400)은 또한 마이크로프로세서(1408)를 포함할 수 있고, 마이크로프로세서(1408)는 양방향 버스(1414) 및 양방향 버스(1416)를 통해 ASIC(304) 및 다른 디지털 및 아날로그 구성요소들(1406)과 통신할 수 있다. 예컨대, 마이크로프로세서(1408)는 클록 신호들을 생성하고 ASIC(304)으로부터 데이터를 수신할 수 있다. 다른 실시예들에서, 마이크로프로세서(1408)는 디지털 또는 소프트웨어 구성요소들의 기능성을 제공할 수 있고, 그들은 그렇지 않으면 ASIC(304) 상에 상주할 것이다.
일부 실시예들에서, ASIC(304)는 단일 집적 회로, 2개 이상의 집적 회로, 개별 디지털 및 아날로그 구성요소들, 프로세서들, 또는 그들의 조합을 포함할 수 있다. 일부 실시예들에서, MEMS 디바이스(202)는 실리콘으로 제작되고 하나 이상의 가요성 멤브레인 및 하나 이상의 고정된 멤브레인을 갖는 용량성 MEMS 디바이스를 포함할 수 있다.
본 발명의 예시적인 실시예들이 여기서 요약된다. 다른 실시예들이 본원에서 제출된 명세서 및 청구항들 전체로부터 또한 이해될 수 있다.
예 1. 실시예에 따르면, 디지털 마이크로폰은 아날로그 입력 신호를 수신하기 위한 아날로그-디지털 변환기(ADC); ADC에 커플링된 DC 차단기 구성요소; DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및 디지털 출력 신호를 제공하기 위해 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소를 포함한다.
예 2. 예 1의 디지털 마이크로폰에서, 비선형 보상 구성요소의 전달 함수는 2차 다항식을 포함한다.
예 3. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 비선형 보상 구성요소는 비선형 보상 구성요소의 입력에 커플링된 곱셈기; 곱셈기의 출력에 커플링된 이득 스테이지; 및 이득 스테이지의 출력에 커플링되고, 비선형 보상 구성요소의 입력에 커플링된 가산기를 포함한다.
예 4. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 비선형 보상 구성요소의 전달 함수는 3차 다항식을 포함한다.
예 5. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 비선형 보상 구성요소는 비선형 보상 구성요소의 입력에 커플링된 제1 곱셈기; 제1 곱셈기의 출력에 커플링된 제1 이득 스테이지; 비선형 보상 구성요소의 입력에 커플링되고, 제1 곱셈기의 출력에 커플링된 제2 곱셈기; 제2 곱셈기의 출력에 커플링된 제2 이득 스테이지; 및 제1 이득 스테이지의 출력에 커플링되고, 제2 이득 스테이지의 출력에 커플링되고, 비선형 보상 구성요소의 입력에 커플링된 가산기를 포함한다.
예 6. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 비선형 보상 구성요소는 비선형 보상 구성요소의 입력에 커플링된 제1 입력을 갖는 합산기; 합산기의 출력에 커플링된 루프 필터, 및 선형화된 출력 신호를 제공하도록 구성된 출력; 및 루프 필터의 출력에 커플링된 비선형 보상 하위 구성요소, 및 합산기의 제2 입력에 커플링된 출력을 포함한다.
예 7. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 비선형 보상 구성요소는 비선형 보상 구성요소의 입력에 커플링된 제1 입력 및 선형화된 출력 신호를 제공하도록 구성된 출력을 갖는 제1 합산기; 제1 합산기의 출력에 커플링된 제1 입력을 갖는 제2 합산기; 제1 합산기의 출력에 커플링된 비선형 보상 하위 구성요소, 및 제2 합산기의 제2 입력에 커플링된 출력; 및 제2 합산기의 출력과 제1 합산기의 입력 사이에 커플링된 에러 피드백 구조를 포함한다.
예 8. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 에러 피드백 구조는 적분기를 포함한다.
예 9. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 에러 피드백 구조는 제2 적분기와 직렬인 제1 적분기를 포함한다.
예 10. 위의 예들 중 임의의 예의 디지털 마이크로폰은 제2 적분기에 커플링된 제1 입력을 갖는 제3 합산기; 및 제1 적분기의 출력과 제3 합산기의 제2 입력 사이에 커플링된 제3 이득 스테이지를 더 포함한다.
예 11. 위의 예들 중 임의의 예의 디지털 마이크로폰은 ADC의 입력에 커플링된 마이크로 전자 기계 시스템(MEMS) 디바이스를 더 포함한다.
예 12. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, MEMS 디바이스는 용량성 MEMS 마이크로폰 디바이스를 포함한다.
예 13. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, ADC는 시그마-델타 ADC를 포함한다.
예 14. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 디지털 마이크로폰은 주문형 집적 회로(ASIC)로 제작된다.
예 15. 위의 예들 중 임의의 예의 디지털 마이크로폰은 비선형 보상 구성요소와 디지털 마이크로폰의 출력 사이에 개재된 다른 디지털 필터 및 디지털 변조기를 더 포함한다.
예 16. 위의 예들 중 임의의 예의 디지털 마이크로폰에서, 디지털 변조기는 단일 비트 디지털 변조기를 포함한다.
예 17. 실시예에 따르면, 마이크로폰은 아날로그 입력 신호를 수신하기 위한 시그마-델타 아날로그-디지털 변환기(ADC); ADC에 커플링된 DC 차단기 구성요소; DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및 선형화된 디지털 출력 신호를 제공하기 위해 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소를 포함하고, 비선형 보상 구성요소는 루프 필터 또는 에러 피드백 구조를 갖는 적어도 하나의 피드백 루프에 있다.
예 18. 실시예에 따르면, 방법은 아날로그 신호를 제1 디지털 신호로 변환하는 단계 ― 아날로그 신호는 비선형성들을 포함함 ―; 제2 디지털 신호를 제공하기 위해 제1 디지털 신호로부터 오프셋을 제거하는 단계; 제3 디지털 신호를 제공하기 위해 제2 디지털 신호를 저역 통과 필터링하는 단계; 및 제4 디지털 신호를 제공하기 위해 아날로그 신호 내의 비선형성들에 피팅된 비선형 전달 함수를 사용하여 제3 디지털 신호를 보상하는 단계를 포함한다.
예 19. 예 18의 방법에서, 비선형 전달 함수는 루프 필터를 갖는 피드백 루프에 있다.
예 20. 위의 예들 중 임의의 예의 방법에서, 비선형 전달 함수는 제2 피드백 루프에 커플링된 제1 피드백 루프에 있고, 에러 피드백 구조는 제2 피드백 루프에 있다.
본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되는 것으로 의도되지 않는다. 예시적인 실시예들뿐만 아니라 본 발명의 다른 실시예들의 다양한 수정들 및 조합들은 설명을 참조할 시에 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 첨부된 청구항들은 임의의 그러한 수정들 또는 실시예들을 포함하는 것으로 의도된다.

Claims (20)

  1. 디지털 마이크로폰으로서,
    아날로그 입력 신호를 수신하기 위한 아날로그-디지털 변환기(ADC);
    상기 ADC에 커플링된 DC 차단기 구성요소;
    상기 DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및
    디지털 출력 신호를 제공하기 위해 상기 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소
    를 포함하는, 디지털 마이크로폰.
  2. 제1항에 있어서,
    상기 비선형 보상 구성요소의 전달 함수는 2차 다항식을 포함하는, 디지털 마이크로폰.
  3. 제2항에 있어서,
    상기 비선형 보상 구성요소는,
    상기 비선형 보상 구성요소의 입력에 커플링된 곱셈기;
    상기 곱셈기의 출력에 커플링된 이득 스테이지; 및
    상기 이득 스테이지의 출력에 커플링되고, 상기 비선형 보상 구성요소의 입력에 커플링된 가산기
    를 포함하는, 디지털 마이크로폰.
  4. 제1항에 있어서,
    상기 비선형 보상 구성요소의 전달 함수는 3차 다항식을 포함하는, 디지털 마이크로폰.
  5. 제4항에 있어서,
    상기 비선형 보상 구성요소는,
    상기 비선형 보상 구성요소의 입력에 커플링된 제1 곱셈기;
    상기 제1 곱셈기의 출력에 커플링된 제1 이득 스테이지;
    상기 비선형 보상 구성요소의 입력에 커플링되고, 상기 제1 곱셈기의 출력에 커플링된 제2 곱셈기;
    상기 제2 곱셈기의 출력에 커플링된 제2 이득 스테이지; 및
    상기 제1 이득 스테이지의 출력에 커플링되고, 상기 제2 이득 스테이지의 출력에 커플링되고, 상기 비선형 보상 구성요소의 입력에 커플링된 가산기
    를 포함하는, 디지털 마이크로폰.
  6. 제1항에 있어서,
    상기 비선형 보상 구성요소는,
    상기 비선형 보상 구성요소의 입력에 커플링된 제1 입력을 갖는 합산기;
    상기 합산기의 출력에 커플링된 루프 필터, 및 선형화된 출력 신호를 제공하도록 구성된 출력; 및
    상기 루프 필터의 출력에 커플링된 비선형 보상 하위 구성요소, 및 상기 합산기의 제2 입력에 커플링된 출력
    을 포함하는, 디지털 마이크로폰.
  7. 제1항에 있어서,
    상기 비선형 보상 구성요소는,
    상기 비선형 보상 구성요소의 입력에 커플링된 제1 입력 및 선형화된 출력 신호를 제공하도록 구성된 출력을 갖는 제1 합산기;
    상기 제1 합산기의 출력에 커플링된 제1 입력을 갖는 제2 합산기;
    상기 제1 합산기의 출력에 커플링된 비선형 보상 하위 구성요소, 및 상기 제2 합산기의 제2 입력에 커플링된 출력; 및
    상기 제2 합산기의 출력과 상기 제1 합산기의 입력 사이에 커플링된 에러 피드백 구조
    를 포함하는, 디지털 마이크로폰.
  8. 제7항에 있어서,
    상기 에러 피드백 구조는 적분기를 포함하는, 디지털 마이크로폰.
  9. 제7항에 있어서,
    상기 에러 피드백 구조는 제2 적분기와 직렬인 제1 적분기를 포함하는, 디지털 마이크로폰.
  10. 제9항에 있어서,
    상기 제2 적분기에 커플링된 제1 입력을 갖는 제3 합산기; 및
    상기 제1 적분기의 출력과 상기 제3 합산기의 제2 입력 사이에 커플링된 제3 이득 스테이지
    를 더 포함하는, 디지털 마이크로폰.
  11. 제1항에 있어서,
    상기 ADC의 입력에 커플링된 마이크로 전자 기계 시스템(MEMS) 디바이스를 더 포함하는, 디지털 마이크로폰.
  12. 제11항에 있어서,
    상기 MEMS 디바이스는 용량성 MEMS 마이크로폰 디바이스를 포함하는, 디지털 마이크로폰.
  13. 제1항에 있어서,
    상기 ADC는 시그마-델타 ADC를 포함하는, 디지털 마이크로폰.
  14. 제1항에 있어서,
    상기 디지털 마이크로폰은 주문형 집적 회로(ASIC)로 제작되는, 디지털 마이크로폰.
  15. 제1항에 있어서,
    상기 비선형 보상 구성요소와 상기 디지털 마이크로폰의 출력 사이에 개재된 다른 디지털 필터 및 디지털 변조기를 더 포함하는, 디지털 마이크로폰.
  16. 제15항에 있어서,
    상기 디지털 변조기는 단일 비트 디지털 변조기를 포함하는, 디지털 마이크로폰.
  17. 마이크로폰으로서,
    아날로그 입력 신호를 수신하기 위한 시그마-델타 아날로그-디지털 변환기(ADC);
    상기 ADC에 커플링된 DC 차단기 구성요소;
    상기 DC 차단 구성요소에 커플링된 디지털 저역 통과 필터; 및
    선형화된 디지털 출력 신호를 제공하기 위해 상기 디지털 저역 통과 필터에 커플링된 비선형 보상 구성요소
    를 포함하고,
    상기 비선형 보상 구성요소는 루프 필터 또는 에러 피드백 구조를 갖는 적어도 하나의 피드백 루프에 있는, 마이크로폰.
  18. 방법으로서,
    아날로그 신호를 제1 디지털 신호로 변환하는 단계 ― 상기 아날로그 신호는 비선형성들을 포함함 ―;
    제2 디지털 신호를 제공하기 위해 상기 제1 디지털 신호로부터 오프셋을 제거하는 단계;
    제3 디지털 신호를 제공하기 위해 상기 제2 디지털 신호를 저역 통과 필터링하는 단계; 및
    제4 디지털 신호를 제공하기 위해, 상기 아날로그 신호 내의 상기 비선형성들에 피팅된 비선형 전달 함수를 사용하여 상기 제3 디지털 신호를 보상하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 비선형 전달 함수는 루프 필터를 갖는 피드백 루프에 있는, 방법.
  20. 제18항에 있어서,
    상기 비선형 전달 함수는 제2 피드백 루프에 커플링된 제1 피드백 루프에 있고, 에러 피드백 구조는 상기 제2 피드백 루프에 있는, 방법.
KR1020230020145A 2022-02-18 2023-02-15 실리콘 마이크로폰에서의 디지털 비선형성 보상 KR20230124492A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/675,801 2022-02-18
US17/675,801 US20230269534A1 (en) 2022-02-18 2022-02-18 Digital Non-Linearity Compensation in a Silicon Microphone

Publications (1)

Publication Number Publication Date
KR20230124492A true KR20230124492A (ko) 2023-08-25

Family

ID=84901351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230020145A KR20230124492A (ko) 2022-02-18 2023-02-15 실리콘 마이크로폰에서의 디지털 비선형성 보상

Country Status (4)

Country Link
US (1) US20230269534A1 (ko)
EP (1) EP4231531A1 (ko)
KR (1) KR20230124492A (ko)
CN (1) CN116634320A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5505082B2 (ja) * 2010-05-25 2014-05-28 富士通株式会社 受信装置、リニアライザおよび歪み補償方法
US9716933B2 (en) * 2015-05-22 2017-07-25 Invensense, Inc. Method and apparatus for improving performance of digital microelectromechanical systems microphones

Also Published As

Publication number Publication date
EP4231531A1 (en) 2023-08-23
CN116634320A (zh) 2023-08-22
US20230269534A1 (en) 2023-08-24

Similar Documents

Publication Publication Date Title
US9564876B2 (en) Digital compensation for a non-linear analog receiver
US9461660B2 (en) Digitally-corrected analog-to-digital converters
US7365669B1 (en) Low-delay signal processing based on highly oversampled digital processing
JP2505328B2 (ja) Ｄ／ａコンバ―タの位相応答線形化方法とｄ／ａコンバ―タ
US9716933B2 (en) Method and apparatus for improving performance of digital microelectromechanical systems microphones
US7460613B2 (en) Digital linearization circuit
JP3495737B2 (ja) スピーカひずみを適応事前補償する装置及び方法
US9780800B1 (en) Matching paths in a multiple path analog-to-digital converter
JPH08204559A (ja) アナログ−ディジタル変換器及びアナログ−ディジタル変換器によって生成されたディジタル信号の補償方法
WO2012094188A1 (en) Digital compensation of a nonlinear system
JP2016504871A (ja) シグマ−デルタアナログ−デジタルコンバータ
US10034089B2 (en) Sensor arrangement having an optimized group delay and signal processing method
US11726108B2 (en) Signal conditioning system for improving low-frequency measurement performance of acceleration sensor
JP4660778B2 (ja) Ｐｗｍ信号生成器、ｐｗｍ信号生成装置およびデジタルアンプ
KR100861920B1 (ko) 비대칭형 펄스폭 변조 신호 발생기 및 그 방법
EP4231531A1 (en) Digital non-linearity compensation in a silicon microphone
JPH1070787A (ja) 信号補正装置、信号補正方法、信号補正装置の係数調整装置および係数調整方法
US7436255B2 (en) Power supply feed forward analog input filter component mismatch correction
CN104734713A (zh) 将模拟输入信号转换成数字输出信号的方法和转换器装置
JP5430444B2 (ja) オーディオ再生装置
US20230292057A1 (en) Adaptive digital non-linearity compensation on a silicon microphone
US10863117B2 (en) Apparatus for dynamic range enhancement
US9218816B2 (en) DAC device and audio system
GB2565856A (en) Multi-Path Analog System with Multi-Mode High-Pass Filter
JPH0472904A (ja) ケーブル伝送信号の補正装置