KR20230122969A - Multilayer ceramic capacitor and method for manufacturing multilayer ceramic capacitor - Google Patents

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Abstract

수분이 용량 소자에 침입하는 것이 억제된 적층 세라믹 콘덴서를 제공한다. 외부전극은 Ni 입자와 Sn 입자를 포함하고, 용량 소자 및 외부전극을, 용량 소자의 상기 폭방향 치수의 1/2 길이인 곳에서 절단한, 용량 소자의 측면과 평행한 절단면을 보았을 때, 외부전극은 용량 소자의 단면, 및 상기 단면의 양측에 연결되는 주면에 C자 형상으로 형성되고, C자 형상의 외부전극은 제1 영역과, 제1 영역을 완전히 둘러싼 제2 영역을 포함하며, 제2 영역은 Sn 입자가 편재된 영역이고, 절단면에 드러난 제2 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러나는 Ni 입자의 면적과 Sn 입자의 면적의 합계에 대한 Sn 입자의 면적이 90% 이상이며, 제1 영역은 절단면에 드러난 제1 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러나는 Ni 입자의 면적과 Sn 입자의 면적의 합계에 대한 Sn 입자의 면적이 90% 미만인 것으로 한다. A multilayer ceramic capacitor in which penetration of moisture into a capacitive element is suppressed. The external electrode includes Ni particles and Sn particles, and the capacitance element and the external electrode are cut at a point that is 1/2 the length of the width direction of the capacitance element, when viewed from a cut plane parallel to the side surface of the capacitive element The electrode is formed in a C shape on an end surface of the capacitive element and a main surface connected to both sides of the end surface, and the C-shaped external electrode includes a first area and a second area completely surrounding the first area, Area 2 is a region in which Sn particles are unevenly distributed, and when a square measurement area of 10 μm × 10 μm is arbitrarily selected from the second area exposed on the cut surface, the sum of the area of Ni particles and the area of Sn particles exposed in the measurement area When the area of Sn particles for is 90% or more, and the first area is randomly selected from the first area exposed on the cut surface, a square measurement area of 10 μm × 10 μm is selected, the area of Ni particles exposed in the measurement area and Sn It is assumed that the area of the Sn particles is less than 90% of the total area of the particles.

Description

적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR MANUFACTURING MULTILAYER CERAMIC CAPACITOR} Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor

본 발명은 용량 소자의 외표면에 적어도 2개의 외부전극이 형성된 적층 세라믹 콘덴서에 관한 것이다. 또한, 본 발명은 본 발명의 적층 세라믹 콘덴서를 제조하기에 적합한 적층 세라믹 콘덴서의 제조 방법에 관한 것이다. The present invention relates to a multilayer ceramic capacitor in which at least two external electrodes are formed on the outer surface of a capacitive element. Further, the present invention relates to a method for manufacturing a multilayer ceramic capacitor suitable for manufacturing the multilayer ceramic capacitor of the present invention.

적층 세라믹 콘덴서가 전자기기나 전기기기에 널리 사용되고 있다. 특허문헌 1(일본 공개특허공보 특개2016-58719호)에 일반적인 구조를 포함한 적층 세라믹 콘덴서가 개시되어 있다. 도 5에 특허문헌 1에 개시된 적층 세라믹 콘덴서(1000)를 나타낸다. Multilayer ceramic capacitors are widely used in electronic devices and electrical devices. A multilayer ceramic capacitor including a general structure is disclosed in Patent Document 1 (Japanese Unexamined Patent Publication No. 2016-58719). 5 shows a multilayer ceramic capacitor 1000 disclosed in Patent Literature 1.

적층 세라믹 콘덴서(1000)는 유전체층(101)(세라믹층)과 내부전극(102)이 적층된 세라믹 소체(103)(용량 소자)를 포함한다. 세라믹 소체(103)의 양 단부(端部)에 외부전극(104)이 형성되어 있다. The multilayer ceramic capacitor 1000 includes a ceramic body 103 (capacitance element) in which a dielectric layer 101 (ceramic layer) and internal electrodes 102 are stacked. External electrodes 104 are formed at both ends of the ceramic body 103 .

외부전극(104)은 예를 들면 Ni입자 등을 포함하는 도전성 페이스트를 베이킹하여 형성한 외부전극 본체(105)와, 예를 들면 첫 번째 Ni 등의 층인 도금층(106)과, 예를 들면 두 번째 층인 Sn 등의 도금층(107)으로 이루어지는 다층 구조로 형성되어 있다. The external electrode 104 includes, for example, an external electrode body 105 formed by baking a conductive paste containing Ni particles, etc., a plating layer 106, for example, a first layer of Ni, and a second layer, for example, It is formed in a multi-layered structure consisting of a plating layer 107 of Sn or the like as a layer.

일본 공개특허공보 특개2016-58719호Japanese Unexamined Patent Publication No. 2016-58719

상술한 종래의 적층 세라믹 콘덴서(1000)에는 첫 번째 층인 도금층(106)이나 두 번째 층인 도금층(107)을 형성할 때에, 도금조에 포함되는 수분이 외부전극 본체(105)를 경유하여 세라믹 소체(103)에 침입하고, IR(절연 저항)이 열화(劣化)될 우려가 있었다. In the conventional multilayer ceramic capacitor 1000 described above, when the plating layer 106 as the first layer or the plating layer 107 as the second layer is formed, moisture contained in the plating bath passes through the external electrode body 105 to form the ceramic body 103 ) and IR (insulation resistance) may be deteriorated.

따라서 본 발명은 외부전극에 도금층을 형성할 때나 완성된 제품을 사용할 때에, 용량 소자에 수분이 침입하기 어려운 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다. Accordingly, an object of the present invention is to provide a multilayer ceramic capacitor in which moisture does not penetrate easily into a capacitor when a plating layer is formed on an external electrode or when a finished product is used.

한편, 특허문헌 1의 적층 세라믹 콘덴서(1000)는 본 발명과는 다른 수단에 의해 세라믹 소체(103)(용량 소자)로의 수분의 침입을 억제하도록 했다. On the other hand, in the multilayer ceramic capacitor 1000 of Patent Literature 1, penetration of moisture into the ceramic body 103 (capacitance element) is suppressed by a means different from that of the present invention.

상술한 종래의 과제를 해결하기 위해, 본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서는, 적층된 복수개의 세라믹층과 복수개의 내부전극을 가지며, 높이방향에서 서로 대향하는 한 쌍의 주면(主面)과, 높이방향에 직교하는 길이방향에서 서로 대향하는 한 쌍의 단면(端面)과, 높이방향 및 길이방향에 직교하는 폭방향에서 서로 대향하는 한 쌍의 측면을 가지는 용량 소자와, 용량 소자의 표면에 형성된 적어도 2개의 외부전극을 포함한 적층 세라믹 콘덴서로서, 외부전극은 Ni 입자와 Sn 입자를 포함하고, 용량 소자 및 외부전극을, 용량 소자의 상기 폭방향 치수의 1/2 길이인 곳에서 절단한 용량 소자의 측면과 평행한 절단면을 보았을 때, 외부전극은 용량 소자의 단면, 및 상기 단면의 양측에 연결되는 주면에 C자 형상으로 형성되고, C자 형상의 외부전극은 제1 영역과, 제1 영역을 완전히 둘러싼 제2 영역을 포함하며, 제2 영역은 Sn 입자가 편재된 영역이고, 절단면에 드러난 제2 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러나는 Ni 입자의 면적과 Sn 입자의 면적의 합계에 대한 Sn 입자의 면적이 90% 이상이며, 제1 영역은 절단면에 드러난 제1 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러나는 Ni 입자의 면적과 Sn 입자의 면적의 합계에 대한 Sn 입자의 면적이 90% 미만인 것으로 한다. In order to solve the above-mentioned conventional problems, a multilayer ceramic capacitor according to an embodiment of the present invention has a plurality of laminated ceramic layers and a plurality of internal electrodes, and a pair of main surfaces facing each other in the height direction. ), a pair of end faces facing each other in the longitudinal direction orthogonal to the height direction, and a pair of side surfaces facing each other in the width direction orthogonal to the height and length directions; A multilayer ceramic capacitor including at least two external electrodes formed on a surface, wherein the external electrodes include Ni particles and Sn particles, and the capacitance element and the external electrode are cut at a position that is 1/2 the length of the width direction of the capacitance element. When viewing a cut plane parallel to the side surface of one capacitive element, the external electrode is formed in a C shape on the end surface of the capacitance element and the main surface connected to both sides of the end face, and the C-shaped external electrode is formed in a first region; It includes a second region completely surrounding the first region, the second region is a region in which Sn particles are localized, and when a square measurement region of 10 μm × 10 μm is arbitrarily selected from the second region exposed on the cut surface, the measurement The area of Sn particles relative to the sum of the area of Ni particles and the area of Sn particles exposed in the area is 90% or more, and the first area randomly selects a square measurement area of 10 μm × 10 μm from the first area exposed on the cut surface. In this case, it is assumed that the area of the Sn particles is less than 90% of the total area of the Ni particles and the area of the Sn particles exposed in the measurement area.

또한, 본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서의 제조 방법은 적층된 복수개의 세라믹 그린시트와 복수개의 내부전극용 도전성 페이스트층을 가지며, 높이방향에서 서로 대향하는 한 쌍의 주면과, 높이방향에 직교하는 길이방향에서 서로 대향하는 한 쌍의 단면과, 높이방향 및 길이방향에 직교하는 폭방향에서 서로 대향하는 한 쌍의 측면을 가지는 미(未)소성 용량 소자를 제작하는 공정과, 적어도 Ni 입자와 Sn 입자를 포함하는 외부전극용 도전성 페이스트를 제작하는 공정과, 외부전극용 도전성 페이스트를, 적어도 미소성 용량 소자의 단면, 및 상기 단면에 연결되는 주면 및 측면에 캡 형상으로 도포하는 공정과, 미소성 용량 소자 및 외부전극용 도전성 페이스트를 동시에 소성하는 공정을 포함하는 적층 세라믹 콘덴서의 제조 방법으로서, 외부전극용 도전성 페이스트는 함유하는 Ni 입자의 중량과 Sn 입자의 중량의 합계에 대한 Sn 입자의 중량이 1~15중량%인 것으로 한다. In addition, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention has a plurality of laminated ceramic green sheets and a plurality of conductive paste layers for internal electrodes, a pair of main surfaces facing each other in the height direction, and a height direction manufacturing an unsintered capacitance element having a pair of end faces facing each other in the longitudinal direction orthogonal to and a pair of side surfaces facing each other in the height direction and the width direction orthogonal to the length direction; A step of manufacturing a conductive paste for external electrodes containing particles and Sn particles, a step of applying the conductive paste for external electrodes to at least the end face of the unsintered capacitance element, and the main surface and side surface connected to the end face in a cap shape; A method for manufacturing a multilayer ceramic capacitor including a step of simultaneously firing an unsintered capacitance element and conductive paste for external electrodes, wherein the conductive paste for external electrodes contains Sn particles relative to the sum of the weight of Ni particles and the weight of Sn particles contained therein. The weight of is 1 to 15% by weight.

본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서는 외부전극의 외표면에 도금층을 형성할 때나 완성된 제품을 사용할 때에, 수분이 용량 소자에 침입하는 것이 억제되어 있다. In the multilayer ceramic capacitor according to one embodiment of the present invention, penetration of moisture into the capacitor is suppressed when a plating layer is formed on the outer surface of the external electrode or when the finished product is used.

또한, 본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서는 외부전극의 외표면에 드러나는 제2 영역, 솔더 젖음성이 뛰어난 Sn이 편재되기 때문에, 외부전극의 외표면에 도금층을 형성하지 않아도 그대로 사용할 수 있다. 즉, 외부전극의 외표면에 도금층을 형성하지 않아도, 외부전극을 기판의 실장용 전극 등에 예를 들면, 리플로우 솔더에 의해 접합할 수 있다. In addition, the multilayer ceramic capacitor according to one embodiment of the present invention can be used as it is without forming a plating layer on the outer surface of the external electrode because Sn, which is excellent in solder wettability, is unevenly distributed in the second region exposed on the outer surface of the external electrode. . That is, without forming a plating layer on the outer surface of the external electrodes, the external electrodes can be joined to the mounting electrodes on the substrate by, for example, reflow soldering.

본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서의 제조 방법에 따르면, 높은 생산성으로 본 발명의 적층 세라믹 콘덴서를 제조할 수 있다. According to the manufacturing method of the multilayer ceramic capacitor according to one embodiment of the present invention, the multilayer ceramic capacitor of the present invention can be manufactured with high productivity.

도 1은 적층 세라믹 콘덴서(100)의 사시도이다.
도 2는 적층 세라믹 콘덴서(100)의 단면도이다.
도 3(A)~(C)는 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 공정을 나타내는 단면도이다.
도 4는 적층 세라믹 콘덴서(200)의 단면도이다.
도 5는 종래의 적층 세라믹 콘덴서의 단면도이다.
1 is a perspective view of a multilayer ceramic capacitor 100 .
2 is a cross-sectional view of the multilayer ceramic capacitor 100 .
3(A) to (C) are cross-sectional views showing steps in an example of a method for manufacturing the multilayer ceramic capacitor 100, respectively.
4 is a cross-sectional view of the multilayer ceramic capacitor 200.
5 is a cross-sectional view of a conventional multilayer ceramic capacitor.

이하, 도면과 함께, 본 발명을 실시하기 위한 형태에 대해 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, the form for implementing this invention is demonstrated together with drawing.

한편, 각 실시형태는 본 발명의 실시형태를 예시적으로 나타낸 것이며, 본 발명이 실시형태의 내용에 한정되지는 않는다. 또한, 다른 실시형태에 기재된 내용을 조합하여 실시하는 것도 가능하며, 그 경우의 실시 내용도 본 발명에 포함된다. 또한, 도면은 명세서의 이해를 돕기 위한 것으로, 묘화되어 있는 경우가 있으며, 묘화된 구성 요소 또는 구성 요소 간 치수의 비율이 명세서에 기재된 그들의 치수의 비율과 일치하지 않는 경우가 있다. 또한, 명세서에 기재되어 있는 구성 요소가 도면에서 생략된 경우나 개수를 생략하여 묘화되어 있는 경우 등이 있다. On the other hand, each embodiment shows an embodiment of the present invention by way of example, and the present invention is not limited to the content of the embodiment. In addition, it is also possible to implement by combining the content described in other embodiments, and the content of implementation in that case is also included in the present invention. In addition, the drawings are intended to aid understanding of the specification, and may be drawn, and the ratio of dimensions between drawn components or components may not match the ratio of their dimensions described in the specification. In addition, there are cases where components described in the specification are omitted from the drawing or drawn with the number omitted.

[제1 실시형태] [First Embodiment]

도 1, 도 2에 제1 실시형태에 따른 적층 세라믹 콘덴서(100)를 나타낸다. 단, 도 1은 적층 세라믹 콘덴서(100)의 사시도이다. 도 2는 적층 세라믹 콘덴서(100)의 단면도이다. 1 and 2 show a multilayer ceramic capacitor 100 according to the first embodiment. However, FIG. 1 is a perspective view of the multilayer ceramic capacitor 100 . 2 is a cross-sectional view of the multilayer ceramic capacitor 100 .

도면 중에 적층 세라믹 콘덴서(100)의 높이방향(T), 길이방향(L), 폭방향(W)를 나타내고, 이하의 설명에서 이들 방향으로 언급하는 경우가 있다. 한편, 본 실시형태에서는 후술할 세라믹층(1a)의 적층방향을 적층 세라믹 콘덴서(100)의 높이방향(T)으로 정의한다. In the drawing, the height direction (T), length direction (L), and width direction (W) of the multilayer ceramic capacitor 100 are shown, and these directions are sometimes referred to in the following description. Meanwhile, in the present embodiment, the stacking direction of the ceramic layer 1a, which will be described later, is defined as the height direction T of the multilayer ceramic capacitor 100.

적층 세라믹 콘덴서(100)는 직방체 형상으로 이루어지는 용량 소자(1)를 포함한다. 용량 소자(1)는 높이방향(T)에서 서로 대향하는 한 쌍의 주면(1A, 1B)과, 높이방향(T)에 직교하는 길이방향(L)에서 서로 대향하는 한 쌍의 단면(1C, 1D)과, 높이방향(T) 및 길이방향(L) 양쪽에 직교하는 폭방향(W)에서 서로 대향하는 한 쌍의 측면(1E, 1F)을 가진다. The multilayer ceramic capacitor 100 includes a capacitance element 1 having a rectangular parallelepiped shape. The capacitance element 1 includes a pair of main surfaces 1A and 1B facing each other in the height direction T, and a pair of end faces 1C facing each other in the longitudinal direction L orthogonal to the height direction T, 1D) and a pair of side surfaces 1E and 1F facing each other in the width direction W orthogonal to both the height direction T and the length direction L.

상술한 도 2의 단면도는 도 1에 일점쇄선 화살표 X-X로 나타내는 바와 같이, 용량 소자(1)의 폭방향(W) 치수의 1/2 길이인 곳에서 절단한, 용량 소자(1)의 측면(1E, 1F)과 평행한 적층 세라믹 콘덴서(100)의 단면도이다. 한편, 이 절단면을 제1 절단면이라고 부르는 경우가 있다. As indicated by the dashed-dotted arrows X-X in FIG. 1, the cross-sectional view of FIG. 2 described above is cut at half the length of the width direction (W) of the capacitor 1, and the side surface of the capacitor 1 ( 1E, 1F) is a cross-sectional view of the multilayer ceramic capacitor 100 in parallel. On the other hand, this cut surface may be called a first cut surface.

적층 세라믹 콘덴서(100)의 치수는 임의이다. 단, 높이방향(T)의 치수는 예를 들면, 0.1㎜~2.5㎜ 정도로 할 수 있다. 길이방향(L)의 치수는 예를 들면, 0.1㎜~3.2㎜ 정도로 할 수 있다. 폭방향(W)의 치수는 예를 들면, 0.1㎜~2.5㎜ 정도로 할 수 있다. The dimensions of the multilayer ceramic capacitor 100 are arbitrary. However, the dimension in the height direction T can be, for example, about 0.1 mm to 2.5 mm. The dimension in the longitudinal direction L can be, for example, about 0.1 mm to 3.2 mm. The dimension in the width direction W can be, for example, about 0.1 mm to 2.5 mm.

용량 소자(1)는 복수개의 세라믹층(1a)와 복수개의 내부전극(2, 3)이 적층된 것으로 이루어진다. The capacitance element 1 is formed by stacking a plurality of ceramic layers 1a and a plurality of internal electrodes 2 and 3.

용량 소자(1)(세라믹층(1a))의 재질은 임의인데, 예를 들면, BaTiO3을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 단, BaTiO3 대신에 CaTiO3, SrTiO3, CaZrO3 등, 다른 재질을 주성분으로 하는 유전체 세라믹스를 사용해도 된다.Although the material of the capacitance element 1 (ceramic layer 1a) is arbitrary, for example, dielectric ceramics containing BaTiO 3 as a main component can be used. However, instead of BaTiO 3 , dielectric ceramics containing other materials as main components, such as CaTiO 3 , SrTiO 3 , and CaZrO 3 , may be used.

세라믹층(1a)의 두께는 임의인데, 예를 들면, 내부전극(2, 3)이 형성된 용량 형성의 실효 영역에서 0.3㎛~2.0㎛ 정도로 할 수 있다. The thickness of the ceramic layer 1a is arbitrary, but may be, for example, about 0.3 μm to 2.0 μm in the effective region of capacitance formation where the internal electrodes 2 and 3 are formed.

세라믹층(1a)의 층수는 임의인데, 예를 들면, 내부전극(2, 3)이 형성된 용량 형성의 실효 영역에서 1층~6000층으로 할 수 있다. Although the number of layers of the ceramic layer 1a is arbitrary, for example, it can be 1 to 6000 layers in the effective region of capacitance formation where the internal electrodes 2 and 3 are formed.

용량 소자(1)의 상하 양측에 내부전극(2, 3)이 형성되지 않고 세라믹층(1a)만으로 구성된 바깥층(보호층)이 마련되어 있다. 바깥층의 두께는 임의인데, 예를 들면, 15㎛~150㎛로 할 수 있다. 한편, 바깥층 영역의 세라믹층(1a)의 두께는 내부전극(2, 3)이 형성되어 있는 용량 형성의 실효 영역의 세라믹층(1a)의 두께보다도 크게 해도 된다(단, 도 2에서는 바깥층 영역과 실효 영역에서 세라믹층(1a)의 두께를 같은 두께로 나타냈음). 또한, 바깥층 영역의 세라믹층(1a)의 재질은 실효 영역의 세라믹층(1a)의 재질과 달라도 된다. On both upper and lower sides of the capacitive element 1, internal electrodes 2 and 3 are not formed, and an outer layer (protective layer) composed only of the ceramic layer 1a is provided. The thickness of the outer layer is arbitrary, and may be, for example, 15 μm to 150 μm. On the other hand, the thickness of the ceramic layer 1a in the outer layer region may be larger than the thickness of the ceramic layer 1a in the effective capacitance forming region where the internal electrodes 2 and 3 are formed (however, in FIG. 2, the outer layer region and The thickness of the ceramic layer (1a) in the effective area is shown as the same thickness). Also, the material of the ceramic layer 1a in the outer layer region may be different from that of the ceramic layer 1a in the effective region.

내부전극(2, 3)의 주성분의 재질은 임의인데, 본 실시형태에서는 Ni를 사용했다. 단, Ni 대신에 Cu, Ag, Pd, Au 등, 다른 금속을 사용해도 된다. 또한, Ni나 Cu, Ag, Pd, Au 등은 다른 금속과의 합금이어도 된다. Although the material of the main component of the internal electrodes 2 and 3 is arbitrary, Ni was used in this embodiment. However, you may use other metals, such as Cu, Ag, Pd, and Au, instead of Ni. In addition, Ni, Cu, Ag, Pd, Au, etc. may be an alloy with another metal.

내부전극(2, 3)의 두께는 임의인데, 예를 들면, 0.3㎛~1.5㎛ 정도로 할 수 있다. The thickness of the internal electrodes 2 and 3 is arbitrary, and may be, for example, about 0.3 μm to 1.5 μm.

내부전극(2, 3)과 용량 소자(1)의 측면(1E, 1F) 사이의 갭 치수는 임의인데, 예를 들면, 10㎛~200㎛ 정도로 할 수 있다. 또한, 내부전극(3)과 용량 소자(1)의 단면(1C, 1D) 사이의 갭 치수는 임의인데, 예를 들면, 0.5㎛~300㎛ 정도로 할 수 있다. The size of the gap between the internal electrodes 2 and 3 and the side surfaces 1E and 1F of the capacitive element 1 is arbitrary, and may be, for example, about 10 μm to 200 μm. In addition, the size of the gap between the internal electrode 3 and the end surfaces 1C and 1D of the capacitive element 1 is arbitrary, and may be, for example, about 0.5 μm to 300 μm.

용량 소자(1)의 외표면에 외부전극(4, 5)이 형성되어 있다. External electrodes 4 and 5 are formed on the outer surface of the capacitive element 1 .

외부전극(4)은 용량 소자(1)의 단면(1C)에 형성되어 있다. 외부전극(4)은 캡 형상으로 형성되어 있고, 가장자리 부분이 용량 소자(1)의 단면(1C)으로부터 주면(1A, 1B), 측면(1E, 1F)으로 연출(延出)되어 형성되어 있다. The external electrode 4 is formed on the end face 1C of the capacitive element 1 . The external electrode 4 is formed in a cap shape, and the edge portion extends from the end face 1C of the capacitance element 1 to the main surfaces 1A and 1B and the side surfaces 1E and 1F. .

외부전극(5)은 용량 소자(1)의 단면(1D)에 형성되어 있다. 외부전극(5)은 캡 형상으로 형성되어 있고, 가장자리 부분이 용량 소자(1)의 단면(1D)으로부터 주면(1A, 1B), 측면(1E, 1F)으로 연출되어 형성되어 있다. The external electrode 5 is formed on the end face 1D of the capacitive element 1 . The external electrode 5 is formed in a cap shape, and the edge portion extends from the end face 1D of the capacitive element 1 to the main surfaces 1A and 1B and the side surfaces 1E and 1F.

적층 세라믹 콘덴서(100)에서는 용량 소자(1)의 단면(1C)으로 인출된 내부전극(2)이 외부전극(4)에 접속되어 있다. 용량 소자(1)의 단면(1D)으로 인출된 내부전극(2)이 외부전극(5)에 접속되어 있다. In the multilayer ceramic capacitor 100, an internal electrode 2 extending to an end face 1C of a capacitor 1 is connected to an external electrode 4. The internal electrode 2 drawn out to the end face 1D of the capacitance element 1 is connected to the external electrode 5.

외부전극(4)과 외부전극(5)은 동일한 구조이다. The external electrode 4 and the external electrode 5 have the same structure.

도 2에 나타내는 적층 세라믹 콘덴서(100)의 제1 절단면을 보았을 때, 외부전극(4, 5)은 각각 알파벳 C자 형상을 한다. 또한, 외부전극(4, 5)은 각각 알파벳 U자 형상을 한다고도 할 수 있다. 또한, 외부전극(4, 5)은 각각 ㄷ자 형상을 한다고도 할 수 있다. When the first cross section of the multilayer ceramic capacitor 100 shown in FIG. 2 is viewed, the external electrodes 4 and 5 each have a letter C shape. In addition, it can be said that the external electrodes 4 and 5 each have a letter U shape. In addition, it can be said that the external electrodes 4 and 5 each have a U-shape.

도 2의 제1 절단면에서 외부전극(4, 5)은 각각 제1 영역(6)과 제2 영역(7)을 포함한다. 본 실시형태에서는 제2 영역(7)이 제1 영역(6)을 완전히 둘러싼다. In the first cross section of FIG. 2 , the external electrodes 4 and 5 each include a first region 6 and a second region 7 . In this embodiment, the second area 7 completely surrounds the first area 6 .

제2 영역(7)은 용량 소자(1)에 접한 내측 영역(7a)과, 용량 소자(1)에 접하지 않는 외측 영역(7b)을 포함한다. The second region 7 includes an inner region 7a in contact with the capacitive element 1 and an outer region 7b not in contact with the capacitive element 1 .

제1 영역(6) 및 제2 영역(7)은 모두 Ni와 Sn을 포함한다. 단, 제2 영역(7)은 Sn이 편재된 영역이며, 제1 절단면에 드러난 제2 영역(7)으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러난 Ni의 면적과 Sn의 면적의 합계에 대한 Sn의 면적은 90% 이상이다. 한편, 제1 영역은 제1 절단면에 드러난 제1 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러난 Ni의 면적과 Sn의 면적의 합계에 대한 Sn의 면적은 90% 미만이다. 한편, Ni의 면적이나 Sn의 면적은 주사 전자 현미경으로의 조성 분석에서 각 원자의 검출 비율로부터 산출하여 측정한다. Both the first region 6 and the second region 7 contain Ni and Sn. However, the second region 7 is a region in which Sn is unevenly distributed, and when a square measurement region of 10 μm × 10 μm is arbitrarily selected from the second region 7 exposed on the first cut surface, Ni exposed in the measurement region The area of Sn to the sum of the area of and the area of Sn is 90% or more. On the other hand, the first region is the area of Sn relative to the sum of the area of Ni and the area of Sn exposed in the measurement region when a square measurement region of 10 μm × 10 μm is arbitrarily selected from the first region exposed on the first cross section. is less than 90%. On the other hand, the area of Ni and the area of Sn are calculated and measured from the detection ratio of each atom in composition analysis with a scanning electron microscope.

제1 영역(6)과 제2 영역(7)의 경계가 불명료한 경우를 생각할 수 있으나, 그와 같은 경우에도 적층 세라믹 콘덴서(100)는 제2 영역(7)이 제1 영역(6)을 완전히 둘러싼다. A case where the boundary between the first region 6 and the second region 7 is ambiguous can be considered, but even in such a case, the multilayer ceramic capacitor 100 has the second region 7 covering the first region 6. completely surround

또한, 다른 관점에서 파악하면, 제1 절단면에 드러난 외부전극(4, 5)은 단위 면적당 Sn이 차지하는 면적이 외부 측(용량 소자(1)에 접하는 측, 또는/및 대기에 접하는 측)일수록 크고, 내부 측일수록 작다. In addition, from another point of view, the area occupied by Sn per unit area of the external electrodes 4 and 5 exposed on the first cut surface is larger on the outer side (the side in contact with the capacitive element 1 and/or the side in contact with the atmosphere). , the inner side is smaller.

외부전극(4, 5)의 두께는 임의인데, 예를 들면, 5㎛~150㎛ 정도로 할 수 있다. 또한, 제1 영역(6)의 두께, 및 제2 영역(7)의 두께(내측 영역(7a)의 두께, 또는/및, 외측 영역(7b)의 두께)도 각각 임의이다. 단, 외부전극(4, 5)을 제작하는 외부전극용 도전성 페이스트에는 Ni 입자와 Sn 입자가 함유되지만, 출발 원료에서 함유되는 Ni 입자의 중량과 Sn 입자의 중량의 합계에 대한 Sn 입자의 중량의 비율이 높을수록 제2 영역(7)의 두께(내측 영역(7a)의 두께, 또는/및, 외측 영역(7b)의 두께)는 커진다. The thickness of the external electrodes 4 and 5 is arbitrary, and may be, for example, about 5 μm to 150 μm. Further, the thickness of the first region 6 and the thickness of the second region 7 (the thickness of the inner region 7a and/or the thickness of the outer region 7b) are also arbitrary. However, the conductive paste for external electrodes 4 and 5 contains Ni particles and Sn particles, but the weight of Sn particles relative to the sum of the weight of Ni particles and the weight of Sn particles contained in the starting material The higher the ratio, the greater the thickness of the second region 7 (the thickness of the inner region 7a and/or the thickness of the outer region 7b).

이상의 구조로 이루어지는 본 실시형태에 따른 적층 세라믹 콘덴서(100)는 외부전극(4, 5)의 외표면에 드러나는 제2 영역(7)(외측 영역(7b))에 솔더 젖음성이 뛰어난 Sn이 편재되기 때문에, 외부전극(4, 5)의 외표면에 도금층을 형성하지 않아도 그대로 사용할 수 있다. 즉, 외부전극(4, 5)의 외표면에 도금층을 형성하지 않아도 솔더 젖음성을 충분히 포함하기 때문에, 외부전극(4, 5)을 기판의 실장용 전극 등(도시하지 않음)에, 예를 들면 리플로우 솔더에 의해 접합할 수 있다. In the multilayer ceramic capacitor 100 according to the present embodiment having the above structure, Sn having excellent solder wettability is unevenly distributed in the second region 7 (outer region 7b) exposed on the outer surface of the external electrodes 4 and 5. Therefore, the outer surfaces of the external electrodes 4 and 5 can be used without forming a plating layer. That is, since solder wettability is sufficiently contained even without forming a plating layer on the outer surface of the external electrodes 4 and 5, the external electrodes 4 and 5 are attached to mounting electrodes on a substrate or the like (not shown), for example It can be joined by reflow solder.

이 경우, 적층 세라믹 콘덴서(100)는 외부전극(4, 5)에 도금층을 형성하지 않을수록 전체의 치수를 작게 할 수 있고, 또는/및, 정전 용량을 크게 할 수 있다. 즉, 일반적으로 전자부품의 치수는 도금층을 포함한 외부전극의 치수를 포함시켜서 규정되지만, (a) 정전 용량이 일정하면 외부전극(4, 5)에 도금층을 형성하지 않을수록 전체의 치수를 작게 할 수 있고, (b) 전체의 치수가 일정하면 외부전극(4, 5)에 도금층을 형성하지 않을수록 용량 소자(1)의 치수를 크게 하여 정전 용량을 크게 할 수 있다. In this case, the overall dimensions of the multilayer ceramic capacitor 100 can be reduced and/or the capacitance can be increased as the plating layer is not formed on the external electrodes 4 and 5 . That is, generally, the dimensions of an electronic component are defined by including the dimensions of the external electrodes including the plating layer, but (a) if the capacitance is constant, the overall dimensions can be reduced as the plating layers are not formed on the external electrodes 4 and 5. (b) If the overall dimensions are constant, the capacitance can be increased by increasing the dimensions of the capacitance element 1 as the plating layer is not formed on the external electrodes 4 and 5.

또한, 적층 세라믹 콘덴서(100)는 외부전극(4, 5)에 1층, 또는 복수층의 도금층을 형성한 후에 사용할 수 있다. 예를 들면, 외부전극(4, 5)의 제2 영역(7)의 외측 영역(7b)의 외표면에 Sn 도금층을 형성해서 사용할 수 있다. 혹은 외부전극(4, 5)의 제2 영역(7)의 외측 영역(7b)의 외표면에, 첫 번째 층으로 Sn 도금층을 형성하고, 두 번째 층으로 Sn 도금층을 형성해서 사용할 수 있다. 한편, 도금층의 층수나 재질은 이들에 한정되지는 않으며, 다양하게 변경할 수 있다. In addition, the multilayer ceramic capacitor 100 can be used after forming one layer or a plurality of plating layers on the external electrodes 4 and 5 . For example, a Sn plating layer may be formed on the outer surface of the outer region 7b of the second region 7 of the external electrodes 4 and 5 and used. Alternatively, a Sn plating layer may be formed as a first layer and a Sn plating layer may be formed as a second layer on the outer surface of the outer region 7b of the second region 7 of the external electrodes 4 and 5. On the other hand, the number or material of the plating layer is not limited thereto and can be variously changed.

적층 세라믹 콘덴서(100)는 외부전극(4, 5)에 도금층을 형성할 때에 수분이 용량 소자(1)에 침입하는 것이 억제되어 있다. 이 효과에 대해서는 후술할 (내습부하 시험)에서 상세하게 설명하겠으나, 외부전극(4, 5)의 제2 영역(7)의 Sn이 편재되어 있는 내측 영역(7a)이 용량 소자(1)로 수분이 침입하는 것을 억제함에 크게 기여하는 것으로 생각된다. 한편, 제2 영역(7)에 Sn이 편재된 정도에 대해서는 Ni의 면적과 Sn의 면적의 합계에 대한 Sn의 면적이 90% 이상인 것이 필요하면서 충분한 조건이라고 생각된다. In the multilayer ceramic capacitor 100, when plating layers are formed on the external electrodes 4 and 5, penetration of moisture into the capacitor element 1 is suppressed. Although this effect will be explained in detail later (moisture resistance load test), the inner region 7a in which Sn is unevenly distributed in the second region 7 of the external electrodes 4 and 5 is absorbed by the capacitor 1. It is thought that it greatly contributes to suppressing this intrusion. On the other hand, regarding the degree of uneven distribution of Sn in the second region 7, it is considered necessary and sufficient condition that the area of Sn is 90% or more of the total area of Ni and Sn.

(적층 세라믹 콘덴서(100)의 제조 방법의 일례) (An Example of Manufacturing Method of Multilayer Ceramic Capacitor 100)

제1 실시형태에 따른 적층 세라믹 콘덴서(100)의 제조 방법의 일례를, 도 3(A)~(C)를 참조하여 설명한다. An example of a manufacturing method of the multilayer ceramic capacitor 100 according to the first embodiment will be described with reference to FIGS. 3(A) to (C).

한편, 실제 적층 세라믹 콘덴서의 제조 라인에서는 마더(mother) 세라믹 그린시트를 사용하여 다수개의 적층 세라믹 콘덴서를 일괄적으로 제조하는 것이 일반적이나, 여기서는 설명의 편의상, 하나의 적층 세라믹 콘덴서를 제조하는 경우를 예로 하여 설명한다. Meanwhile, in an actual multilayer ceramic capacitor manufacturing line, it is common to collectively manufacture a plurality of multilayer ceramic capacitors using a mother ceramic green sheet, but here, for convenience of explanation, a case of manufacturing one multilayer ceramic capacitor is described. Explain with an example.

우선, 도 5(A)에 나타내는 미소성 용량 소자(11)를 제작한다. First, the unsintered capacitance element 11 shown in FIG. 5(A) is fabricated.

도시는 생략하나, 유전체 세라믹스의 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 세라믹 슬러리를 제작한다. Although not shown, a ceramic slurry is produced by preparing dielectric ceramic powder, binder resin, solvent, and the like, and wet-mixing them.

다음으로, 캐리어 필름 상에 세라믹 슬러리를 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 도포하고 건조시켜서, 세라믹 그린시트(12)를 제작한다. Next, a ceramic green sheet 12 is manufactured by applying a ceramic slurry on a carrier film in a sheet shape using a die coater, a gravure coater, a micro gravure coater, or the like, and drying the ceramic slurry.

다음으로, 소정의 세라믹 그린시트(12)의 주면에 내부전극(2, 3)을 형성하기 위해, 미리 준비한 내부전극용 도전성 페이스트를 원하는 패턴 형상으로 도포(예를 들면 인쇄)하여 내부전극용 도전성 페이스트층(13)을 형성한다. 단, 바깥층이 되는 세라믹 그린시트(12)에는 내부전극용 도전성 페이스트는 도포하지 않는다. 한편, 내부전극용 도전성 페이스트에는 예를 들면, 금속 입자(Ni 입자 등), 바인더 수지, 용제 등을 혼합한 것을 사용할 수 있다. Next, in order to form the internal electrodes 2 and 3 on the main surface of the predetermined ceramic green sheet 12, the conductive paste for the internal electrodes prepared in advance is applied (eg, printed) in a desired pattern shape to obtain conductivity for the internal electrodes. A paste layer 13 is formed. However, the conductive paste for internal electrodes is not applied to the ceramic green sheet 12 serving as the outer layer. On the other hand, as the conductive paste for internal electrodes, for example, a mixture of metal particles (Ni particles, etc.), a binder resin, a solvent, and the like can be used.

다음으로, 세라믹 그린시트(12)를 소정의 순번으로 적층하고, 가열 압착하여 일체화시켜, 도 5(A)에 나타내는 미소성 용량 소자(11)를 제작한다. Next, the ceramic green sheets 12 are laminated in a predetermined order and heat-compressed to integrate them, thereby fabricating the unfired capacitor 11 shown in FIG. 5(A).

다음으로, 외부전극용 도전성 페이스트를 제작한다. 외부전극용 도전성 페이스트는 Ni 입자와 Sn 입자를 포함한다. 외부전극용 도전성 페이스트는 예를 들면, 바인더 수지, 용제 등을 추가로 포함한다. 외부전극용 도전성 페이스트는 유리 성분을 포함해도 된다. 이들 재료를 혼합하여, 외부전극용 도전성 페이스트를 제작한다. Ni 입자 및 Sn 입자와 바인더 수지와 용제 등의 배합 비율은 적절히 선정할 수 있다. Next, a conductive paste for external electrodes is prepared. The conductive paste for external electrodes includes Ni particles and Sn particles. The conductive paste for external electrodes further contains, for example, a binder resin and a solvent. The conductive paste for external electrodes may contain a glass component. By mixing these materials, a conductive paste for external electrodes is prepared. The blending ratio of Ni particles, Sn particles, binder resin, solvent, etc. can be appropriately selected.

단, 본 실시형태에서의 외부전극용 도전성 페이스트는 중량에서 Ni 입자보다도 Sn 입자를 많이 포함한다. 구체적으로는 외부전극용 도전성 페이스트는 Ni 입자의 중량과 Sn 입자의 중량의 합계를 100중량%로 했을 때, Sn 입자를 1~15중량% 포함한다. 이는, 도 2에 나타낸 제1 절단면에서 제2 영역(7)이 제1 영역(6)을 완전히 둘러싸도록 하기 위해서이다. 즉, 외부전극용 도전성 페이스트에서 Sn 입자의 양이 부족하면, Sn이 편재되는 제2 영역(7)의 형성이 불충분해지기 때문이다. 예를 들면, Sn 입자가 부족하면, 제2 영역(7)으로서 외측 영역(7b)이 형성되어도, 내측 영역(7a)이 불완전하게 형성되거나 내측 영역(7a)이 형성되지 않는 경우가 있기 때문이다. 내측 영역(7a)이 불완전하게 형성된다란, 내측 영역(7a)이 연속적으로 형성되지 않고 단속적으로 형성되는 바와 같은 경우이다. However, the conductive paste for external electrodes in this embodiment contains more Sn particles than Ni particles in weight. Specifically, the conductive paste for external electrodes contains 1 to 15% by weight of Sn particles when the total weight of Ni particles and Sn particles is 100% by weight. This is to ensure that the second area 7 completely surrounds the first area 6 in the first cut plane shown in FIG. 2 . That is, if the amount of Sn particles in the conductive paste for external electrodes is insufficient, formation of the second regions 7 in which Sn is unevenly distributed becomes insufficient. For example, if Sn particles are insufficient, even if the outer region 7b is formed as the second region 7, the inner region 7a may be incompletely formed or the inner region 7a may not be formed. . Incomplete formation of the inner region 7a refers to a case in which the inner region 7a is intermittently formed instead of continuously.

다음으로, 도 5(B)에 나타내는 바와 같이, 미소성 용량 소자(11)의 단면(1C)을 포함하는 단부, 및 단면(1D)을 포함하는 단부에 각각 외부전극용 도전성 페이스트(14)를 캡 형상으로 도포한다. Next, as shown in FIG. 5(B), conductive paste 14 for external electrodes is applied to the end portion including the end face 1C and the end portion including the end face 1D of the unsintered capacitance element 11, respectively. Apply in cap shape.

다음으로, 미소성 용량 소자(11)(세라믹 그린시트(12), 내부전극용 도전성 페이스트층(13))와 외부전극용 도전성 페이스트(14)를 동시에 소성한다. 이 결과, 도 5(C)에 나타내는 바와 같이 세라믹 그린시트(12)는 용량 소자(1)가 되고, 내부전극용 도전성 페이스트층(13)은 내부전극(2, 3)이 되며, 외부전극용 도전성 페이스트(14)는 외부전극(4, 5)이 된다. Next, the unsintered capacitance element 11 (ceramic green sheet 12, conductive paste layer 13 for internal electrodes) and conductive paste 14 for external electrodes are simultaneously fired. As a result, as shown in FIG. 5(C), the ceramic green sheet 12 becomes the capacitive element 1, the conductive paste layer 13 for internal electrodes becomes internal electrodes 2 and 3, and the external electrodes The conductive paste 14 becomes the external electrodes 4 and 5.

한편, 외부전극(4, 5)은 제1 절단면을 보았을 때, 각각 알파벳 C자 형상을 한다. 또한, 외부전극(4, 5)은 제1 절단면을 보았을 때, 제1 영역(6)과 제2 영역(7)을 포함하고, 제2 영역(7)이 제1 영역(6)을 완전히 둘러싼다. Sn이 편재된 제2 영역(7)은 소성 시에 외부전극용 도전성 페이스트(14)에 포함되는 Sn이 용융되고, 외부전극(4, 5)의 외부 측(용량 소자(1)에 접하는 측, 및 대기에 접하는 측)에 편석되어 형성된 것이다. 본 실시형태의 적층 세라믹 콘덴서(100)에서는 제2 영역(7)이 양호하게 형성되고, 제2 영역(7)은 용량 소자(1)에 접한 내측 영역(7a)과 용량 소자(1)에 접하지 않는 외측 영역(7b)을 포함하며, 제2 영역(7)이 내측 영역(7a)과 외측 영역(7b)으로 제1 영역(6)을 완전히 둘러싼다. On the other hand, the external electrodes 4 and 5 each have a letter C shape when viewed from the first cut surface. In addition, the external electrodes 4 and 5 include a first region 6 and a second region 7 when viewed in a first cut plane, and the second region 7 completely surrounds the first region 6. all. In the second region 7 in which Sn is unevenly distributed, Sn contained in the conductive paste 14 for external electrodes is melted during firing, and the outer side of the external electrodes 4 and 5 (the side in contact with the capacitor element 1, and the side in contact with the atmosphere) is formed by segregation. In the multilayer ceramic capacitor 100 of this embodiment, the second region 7 is well formed, and the second region 7 is in contact with the inner region 7a and the capacitor 1. The second region 7 completely surrounds the first region 6 with the inner region 7a and the outer region 7b.

한편, 제2 영역(7)을 양호하게 형성하기 위해서는 외부전극용 도전성 페이스트가 Ni 입자의 중량과 Sn 입자의 중량의 합계를 100중량%로 했을 때, Sn 입자를 1~15중량% 포함하는 것이 바람직하다. 또한, 미소성 용량 소자(11)(세라믹 그린시트(12), 내부전극용 도전성 페이스트층(13))와 외부전극용 도전성 페이스트(14)를 동시 소성하는 온도는 Sn이 용융되는 온도인 약 232℃ 이상, Ni가 용융되는 온도인 약 1455℃ 미만인 것이 바람직하다. 이상의 2개의 조건을 충족하면, Sn 입자가 부족하지 않으면서 Ni 입자와 Sn 입자의 합금화도 억제되며, 양호하게 제2 영역(7)이 형성된다. 한편, Ni 입자와 Sn 입자의 합금화가 진행되면 외부전극(4, 5)의 용량 소자(1)와 접하는 영역에 Sn 입자가 편재되지 않아, 내측 영역(7a)이 형성되지 않게 된다.On the other hand, in order to form the second region 7 satisfactorily, the conductive paste for external electrodes should contain 1 to 15% by weight of Sn particles when the total weight of Ni particles and Sn particles is 100% by weight. desirable. In addition, the temperature at which the unsintered capacitance element 11 (ceramic green sheet 12, the conductive paste layer 13 for internal electrodes) and the conductive paste for external electrodes 14 are simultaneously fired is about 232°C, which is the temperature at which Sn melts. It is preferably at least 1455 °C, which is the temperature at which Ni melts. When the above two conditions are satisfied, alloying of Ni particles and Sn particles is suppressed without shortage of Sn particles, and the second region 7 is formed satisfactorily. On the other hand, when alloying of the Ni particles and the Sn particles proceeds, the Sn particles are not unevenly distributed in the regions of the external electrodes 4 and 5 in contact with the capacitive element 1, so that the inner region 7a is not formed.

이상으로부터, 제1 실시형태에 따른 적층 세라믹 콘덴서(100)가 완성된다. From the above, the multilayer ceramic capacitor 100 according to the first embodiment is completed.

(내습부하 시험) (humidity load test)

본 발명의 유효성을 확인하기 위해, 이하의 내습부하 시험을 실시했다. In order to confirm the effectiveness of the present invention, the following moisture resistance test was conducted.

우선, 제1 실시형태에 따른 적층 세라믹 콘덴서(100)를 제작하고, 실시예에 따른 시료로 했다. 실시예에 따른 시료의 제작에 사용한 외부전극용 도전성 페이스트는 Ni 입자의 중량과 Sn 입자의 중량의 합계를 100중량%로 했을 때, Sn 입자를 15중량% 포함한다. 실시예에 따른 시료의 제작 개수는 100개로 했다. First, a multilayer ceramic capacitor 100 according to the first embodiment was manufactured, and it was set as a sample according to the embodiment. The conductive paste for external electrodes used to prepare the sample according to the embodiment contains 15% by weight of Sn particles when the total weight of Ni particles and Sn particles is 100% by weight. The number of fabricated samples according to the examples was set to 100 pieces.

또한, 비교를 위해 적층 세라믹 콘덴서(100) 구성의 일부에 변경을 가한 적층 세라믹 콘덴서를 제작하고, 비교예에 따른 시료로 했다. 비교예에 따른 시료의 제작에는 적층 세라믹 콘덴서(100)의 제작에 사용한 것보다도 Sn 입자의 함유량이 적은 외부전극용 도전성 페이스트를 사용했다. 구체적으로는 비교예에 따른 시료의 제작에는 Ni 입자의 중량과 Sn 입자의 중량의 합계를 100중량%로 했을 때, Sn 입자를 30중량% 포함하는 외부전극용 도전성 페이스트를 사용했다. 비교예에 따른 시료의 제작 개수는 101개로 했다. Further, for comparison, a multilayer ceramic capacitor in which a part of the configuration of the multilayer ceramic capacitor 100 was changed was fabricated, and a sample according to the comparative example was prepared. For fabrication of the sample according to the comparative example, a conductive paste for external electrodes having a smaller content of Sn particles than that used for fabrication of the multilayer ceramic capacitor 100 was used. Specifically, in the preparation of the sample according to the comparative example, a conductive paste for external electrodes containing 30% by weight of Sn particles was used when the total weight of Ni particles and Sn particles was 100% by weight. The production number of samples according to the comparative example was 101 pieces.

제작한 비교예에 따른 시료의 적층 세라믹 콘덴서를 1개, 제1 절단면과 동일한 부분에서 절단하고, 외부전극의 절단면의 상태를 조사했다. 비교예에 따른 시료에서는 외부전극에 제1 영역은 형성되었다. 그러나 Sn이 편재된 영역인 제2 영역에 대해서는 용량 소자에 접하지 않는 외측 영역은 형성되어 있었지만, 용량 소자에 접한 내측 영역은 불완전하게만 형성되었다. 구체적으로는 내측 영역은 부분적으로, 또한 작은 두께로, 불연속적으로만 형성되었다. 이 결과, 비교예에 따른 시료의 적층 세라믹 콘덴서에서는 제2 영역이 제1 영역을 완전히 둘러싸지 않았다. One multilayer ceramic capacitor of the prepared sample according to the comparative example was cut at the same portion as the first cut surface, and the state of the cut surface of the external electrode was examined. In the sample according to the comparative example, the first region was formed on the external electrode. However, in the second region, which is a region in which Sn is unevenly distributed, an outer region not in contact with the capacitive element was formed, but an inner region in contact with the capacitance element was only incompletely formed. Specifically, the inner region was formed only partially, with a small thickness, and only discontinuously. As a result, in the multilayer ceramic capacitor of the sample according to the comparative example, the second region did not completely surround the first region.

다음으로, 실시예에 따른 시료와 비교예에 따른 시료를 각 100개씩, 공정 솔더를 사용하여 유리 에폭시 기판에 실장했다. 계속해서, 각 시료의 절연 저항값을 측정했다. Next, 100 each of samples according to Examples and Comparative Examples were mounted on a glass epoxy substrate using eutectic solder. Then, the insulation resistance value of each sample was measured.

다음으로, 유리 에폭시 기판을 고온고습조 내에 넣고, 125℃, 상대 습도 95% RH의 환경하에서, 각 시료에 대하여 3.2V의 전압을 72시간 인가했다. 계속해서, 내습부하 시험 후의 각 시료의 절연 저항값을 측정했다. Next, the glass epoxy substrate was placed in a high-temperature, high-humidity chamber, and a voltage of 3.2 V was applied to each sample for 72 hours in an environment of 125°C and a relative humidity of 95% RH. Subsequently, the insulation resistance value of each sample after the moisture resistance load test was measured.

각 시료에서, 내습부하 시험 전후에서 절연 저항값이 1자리 이상 저하된 것을 불량으로 카운트했다. 그 결과, 실시예에 따른 시료에서는 100개 중 불량으로 판정된 것은 0개이었다. 한편, 비교예에 따른 시료에서는 100개 중 10개가 불량으로 판정되었다. In each sample, those in which the insulation resistance value decreased by 1 digit or more before and after the moisture resistance load test were counted as defective. As a result, 0 samples out of 100 were determined to be defective in the samples according to the examples. On the other hand, in the sample according to the comparative example, 10 out of 100 were judged to be defective.

이상의 내습부하 시험에 의해, 본 발명의 유효성을 확인할 수 있었다. 즉, 적층 세라믹 콘덴서(100)에서 외부전극(4, 5)의 제2 영역(7)의 내측 영역(7a)이 외부전극(4, 5)의 외표면에 도금층을 형성할 때나 완성된 제품을 사용할 때 등에, 용량 소자(1)에 수분이 침입하는 것을 억제함에 크게 기여하는 것을 확인할 수 있었다. The effectiveness of the present invention was confirmed by the above moisture resistance load test. That is, in the multilayer ceramic capacitor 100, when the inner region 7a of the second region 7 of the external electrodes 4 and 5 forms a plating layer on the outer surface of the external electrodes 4 and 5 or the finished product It has been confirmed that it greatly contributes to suppressing the intrusion of moisture into the capacitor 1 during use or the like.

[제2 실시형태] [Second Embodiment]

도 5에 제2 실시형태에 따른 적층 세라믹 콘덴서(200)를 나타낸다. 단, 도 5는 적층 세라믹 콘덴서(200)의 단면도이다. 보다 구체적으로는 도 5는 적층 세라믹 콘덴서(200)를 용량 소자(1)의 폭방향(W) 치수의 1/2 길이인 곳에서 절단한, 용량 소자(1)의 측면(1E, 1F)과 평행한 절단면을 나타낸다. 한편, 이 절단면을 제2 절단면이라고 부르는 경우가 있다. 5 shows a multilayer ceramic capacitor 200 according to the second embodiment. However, FIG. 5 is a cross-sectional view of the multilayer ceramic capacitor 200 . More specifically, FIG. 5 shows side surfaces 1E and 1F of the capacitor 1, in which the multilayer ceramic capacitor 200 is cut at half the length of the capacitor 1 in the width direction (W) of the capacitor 1. It represents a parallel cut plane. On the other hand, this cut surface may be called a second cut surface.

제2 실시형태에 따른 적층 세라믹 콘덴서(200)는 상술한 제1 실시형태에 따른 적층 세라믹 콘덴서(100)에 새로운 구성을 추가했다. 구체적으로는, 적층 세라믹 콘덴서(100)는 외부전극(4, 5)의 외표면에 도금층은 형성되어 있지 않았다. 이에 반해, 적층 세라믹 콘덴서(200)는 외부전극(4, 5)의 외표면에, 첫 번째 층으로서 Ni 도금층(8)이 형성되고, 두 번째 층으로서 Sn 도금층(9)이 형성되어 있다. 적층 세라믹 콘덴서(200)의 다른 구성은 적층 세라믹 콘덴서(100)와 동일하게 했다. The multilayer ceramic capacitor 200 according to the second embodiment has a new structure added to the multilayer ceramic capacitor 100 according to the first embodiment described above. Specifically, in the multilayer ceramic capacitor 100, no plating layer is formed on the external surfaces of the external electrodes 4 and 5. In contrast, in the multilayer ceramic capacitor 200, a Ni plating layer 8 is formed as a first layer and a Sn plating layer 9 is formed as a second layer on the outer surfaces of the external electrodes 4 and 5. Other configurations of the multilayer ceramic capacitor 200 are the same as those of the multilayer ceramic capacitor 100 .

한편, 적층 세라믹 콘덴서(200)도 제2 절단면을 보았을 때, 외부전극(4, 5)에서 Sn이 편재된 영역인 제2 영역(7)이 제1 영역(6)을 완전히 둘러싼다. Meanwhile, when the multilayer ceramic capacitor 200 is also viewed from the second cut surface, the second region 7, which is a region in which Sn is unevenly distributed in the external electrodes 4 and 5, completely surrounds the first region 6.

적층 세라믹 콘덴서(200)는 Ni 도금층(8)이나 Sn 도금층(9)을 형성할 때나 완성된 제품을 사용할 때 등에, 외부전극(4, 5)의 제2 영역(7)(특히 내측 영역(7a))에 의해 수분이 용량 소자(1)의 내부로 침입하는 것이 억제되어 있다. In the multilayer ceramic capacitor 200, when forming the Ni plating layer 8 or Sn plating layer 9 or when using a finished product, the second region 7 (especially the inner region 7a) of the external electrodes 4 and 5 )) prevents moisture from penetrating into the capacitance element 1 .

이상, 실시형태에 따른 적층 세라믹 콘덴서에 대해 설명했다. 그러나 본 발명이 상술한 내용에 한정되지는 않으며, 발명의 취지를 따라 다양한 변경을 가할 수 있다. In the above, the multilayer ceramic capacitor according to the embodiment has been described. However, the present invention is not limited to the above, and various changes may be made according to the spirit of the invention.

예를 들면, 상기 실시형태에서는 적층 세라믹 콘덴서가 2개의 외부전극을 포함했으나, 외부전극의 개수를 증가시켜 3단자형 등의 적층 세라믹 콘덴서로 해도 된다. For example, although the multilayer ceramic capacitor includes two external electrodes in the above embodiment, the number of external electrodes may be increased to make a three-terminal type multilayer ceramic capacitor.

본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서는 "과제의 해결 수단" 란에 기재한 바와 같다. A multilayer ceramic capacitor according to an embodiment of the present invention is as described in the section "Means for solving problems".

본 적층 세라믹 콘덴서에서 제2 영역이 용량 소자에 접한 내측 영역과, 용량 소자에 접하지 않는 외측 영역을 포함하는 것도 바람직하다. 이 경우에는 내측 영역에 의해 적층 세라믹 콘덴서의 내습성을 향상시킬 수 있다. 또한, 외측 영역에 의해 외부전극의 솔더 젖음성을 향상시킬 수 있다. In this multilayer ceramic capacitor, it is also preferable that the second region includes an inner region in contact with the capacitive element and an outer region not in contact with the capacitance element. In this case, the moisture resistance of the multilayer ceramic capacitor can be improved by the inner region. In addition, solder wettability of the external electrode can be improved by the outer region.

제2 영역의 외측 영역의 외표면에 적어도 1층의 도금층이 형성되는 것도 바람직하다. 이 경우에 도금층이 Sn 도금층을 포함하는 것으로 할 수 있다. 또한, 도금층이 Ni 도금층과, Ni 도금층의 외표면에 형성된 Sn 도금층을 포함하는 것으로 할 수 있다. It is also preferable that at least one plating layer is formed on the outer surface of the outer region of the second region. In this case, the plating layer may contain a Sn plating layer. Further, the plating layer may include a Ni plating layer and a Sn plating layer formed on the outer surface of the Ni plating layer.

또한, 절단면을 보았을 때, 외부전극은 단위 면적당 Sn이 차지하는 면적이 외부 측일수록 크고, 내부 측일수록 작은 것도 바람직하다. 이 경우도 수분이 용량 소자에 침입하는 것을 억제할 수 있다. Also, when viewed in a cross section, it is preferable that the area occupied by Sn per unit area of the external electrode is larger on the outer side and smaller on the inner side. Also in this case, it is possible to suppress the penetration of moisture into the capacitor element.

본 발명의 한 실시양태에 따른 적층 세라믹 콘덴서의 제조 방법은 "과제의 해결 수단" 란에 기재한 바와 같다. A method for manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention is as described in the section "Means for Solving Problems".

본 적층 세라믹 콘덴서의 제조 방법에서 소성 온도가 Sn이 용융되는 온도 이상이면서 Ni가 용융되는 온도 미만인 것도 바람직하다. 이 경우에는 외부전극에 양호하게 제2 영역을 형성할 수 있다. In this method of manufacturing a multilayer ceramic capacitor, it is preferable that the firing temperature be higher than the temperature at which Sn melts and lower than the temperature at which Ni melts. In this case, the second region can be preferably formed on the external electrode.

1: 용량 소자
1a: 세라믹층
2, 3: 내부전극
4, 5: 외부전극
6: 제1 영역
7: 제2 영역
7a: 내측 영역
7b: 외측 영역
8: Ni 도금층
9: Sn 도금층
1: Capacitive element
1a: ceramic layer
2, 3: internal electrode
4, 5: external electrode
6: first area
7: second area
7a: inner region
7b: outer region
8: Ni plating layer
9: Sn plating layer

Claims (8)

적층된 복수개의 세라믹층과 복수개의 내부전극을 가지며, 높이방향에서 서로 대향하는 한 쌍의 주면(主面)과, 상기 높이방향에 직교하는 길이방향에서 서로 대향하는 한 쌍의 단면(端面)과, 상기 높이방향 및 상기 길이방향에 직교하는 폭방향에서 서로 대향하는 한 쌍의 측면을 가지는 용량 소자와,
상기 용량 소자의 표면에 형성된 적어도 2개의 외부전극을 포함한 적층 세라믹 콘덴서로서,
상기 외부전극은 Ni와 Sn을 포함하고,
상기 용량 소자 및 상기 외부전극을, 상기 용량 소자의 상기 폭방향 치수의 1/2 길이인 곳에서 절단한, 상기 용량 소자의 상기 측면과 평행한 절단면을 보았을 때,
상기 외부전극은 상기 용량 소자의 상기 단면, 및 상기 단면의 양측에 연결되는 상기 주면에 C자 형상으로 형성되고,
상기 C자 형상의 상기 외부전극은 제1 영역과, 상기 제1 영역을 완전히 둘러싼 제2 영역을 포함하며,
상기 제2 영역은 Sn이 편재된 영역이고, 상기 절단면에 드러난 상기 제2 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러난 상기 Ni의 면적과 상기 Sn의 면적의 합계에 대한 상기 Sn의 면적이 90% 이상이며,
상기 제1 영역은 상기 절단면에 드러난 상기 제1 영역으로부터 임의로 10㎛×10㎛의 정방형의 측정 영역을 선택했을 때, 상기 측정 영역에 드러난 상기 Ni의 면적과 상기 Sn의 면적의 합계에 대한 상기 Sn의 면적이 90% 미만인, 적층 세라믹 콘덴서.
A pair of main surfaces having a plurality of stacked ceramic layers and a plurality of internal electrodes, facing each other in the height direction, and a pair of end faces facing each other in the longitudinal direction perpendicular to the height direction; , a capacitive element having a pair of side surfaces facing each other in a width direction orthogonal to the height direction and the length direction;
A multilayer ceramic capacitor including at least two external electrodes formed on the surface of the capacitive element,
The external electrode includes Ni and Sn,
Looking at a cut plane parallel to the side surface of the capacitive element, in which the capacitance element and the external electrode are cut at 1/2 of the length of the capacitance element in the width direction,
The external electrode is formed in a C shape on the end face of the capacitive element and the main surface connected to both sides of the end face,
The C-shaped external electrode includes a first region and a second region completely surrounding the first region,
The second region is a region in which Sn is unevenly distributed, and when a square measurement region of 10 μm × 10 μm is arbitrarily selected from the second region exposed on the cut surface, the ratio between the area of Ni exposed in the measurement region and the Sn The area of Sn relative to the total area is 90% or more,
The first region is the Sn for the sum of the area of Ni and the area of Sn exposed in the measurement region when a square measurement region of 10 μm × 10 μm is arbitrarily selected from the first region exposed on the cut surface. A multilayer ceramic capacitor wherein the area of is less than 90%.
제1항에 있어서,
상기 제2 영역이 상기 용량 소자에 접한 내측 영역과, 상기 용량 소자에 접하지 않는 외측 영역을 포함하는, 적층 세라믹 콘덴서.
According to claim 1,
The multilayer ceramic capacitor, wherein the second region includes an inner region in contact with the capacitive element and an outer region not in contact with the capacitive element.
제2항에 있어서,
상기 제2 영역의 상기 외측 영역의 외표면에 적어도 1층의 도금층이 형성된, 적층 세라믹 콘덴서.
According to claim 2,
The multilayer ceramic capacitor, wherein at least one plating layer is formed on an outer surface of the outer region of the second region.
제3항에 있어서,
상기 도금층이
Sn 도금층을 포함하는, 적층 세라믹 콘덴서.
According to claim 3,
the plating layer
A multilayer ceramic capacitor comprising a Sn plating layer.
제4항에 있어서,
상기 도금층이
Ni 도금층과,
상기 Ni 도금층의 외표면에 형성된 Sn 도금층을 포함하는, 적층 세라믹 콘덴서.
According to claim 4,
the plating layer
Ni plating layer;
A multilayer ceramic capacitor comprising a Sn plating layer formed on an outer surface of the Ni plating layer.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 절단면을 보았을 때, 상기 외부전극은
단위면적당 상기 Sn이 차지하는 면적이
외부 측일수록 크고, 내부 측일수록 작은, 적층 세라믹 콘덴서.
According to any one of claims 1 to 5,
When looking at the cut surface, the external electrode
The area occupied by the Sn per unit area is
A multilayer ceramic capacitor that is larger on the outer side and smaller on the inner side.
적층된 복수개의 세라믹 그린시트와 복수개의 내부전극용 도전성 페이스트층을 가지며, 높이방향에서 서로 대향하는 한 쌍의 주면(主面)과, 상기 높이방향에 직교하는 길이방향에서 서로 대향하는 한 쌍의 단면(端面)과, 상기 높이방향 및 상기 길이방향에 직교하는 폭방향에서 서로 대향하는 한 쌍의 측면을 가지는 미(未)소성 용량 소자를 제작하는 공정과,
적어도 Ni 입자와 Sn 입자를 포함하는 외부전극용 도전성 페이스트를 제작하는 공정과,
상기 외부전극용 도전성 페이스트를, 적어도 상기 미소성 용량 소자의 상기 단면, 및 상기 단면에 연결되는 상기 주면 및 상기 측면에 캡 형상으로 도포하는 공정과,
상기 미소성 용량 소자 및 상기 외부전극용 도전성 페이스트를 동시에 소성하는 공정을 포함하는 적층 세라믹 콘덴서의 제조 방법으로서,
상기 외부전극용 도전성 페이스트는, 함유하는 상기 Ni 입자의 중량과 상기 Sn 입자의 중량의 합계에 대한 상기 Sn 입자의 중량이 1중량% 이상 15중량% 이하인, 적층 세라믹 콘덴서의 제조 방법.
A pair of main surfaces having a plurality of stacked ceramic green sheets and a plurality of conductive paste layers for internal electrodes, facing each other in the height direction, and a pair of facing each other in the longitudinal direction orthogonal to the height direction manufacturing an unsintered capacitance element having an end face and a pair of side surfaces facing each other in a width direction orthogonal to the height direction and the length direction;
A step of manufacturing a conductive paste for an external electrode containing at least Ni particles and Sn particles;
a step of applying the conductive paste for external electrodes to at least the end face of the unsintered capacitance element, and the main face and the side face connected to the end face in a cap shape;
A method of manufacturing a multilayer ceramic capacitor including a step of simultaneously firing the unsintered capacitance element and the conductive paste for external electrodes,
In the conductive paste for external electrode, the weight of the Sn particles relative to the total weight of the Ni particles and the weight of the Sn particles contained therein is 1% by weight or more and 15% by weight or less.
제7항에 있어서,
상기 소성의 온도가 Sn이 용융되는 온도 이상이면서 Ni가 용융되는 온도 미만인, 적층 세라믹 콘덴서의 제조 방법.
According to claim 7,
The method of manufacturing a multilayer ceramic capacitor, wherein the firing temperature is equal to or higher than the temperature at which Sn melts and lower than the temperature at which Ni melts.
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