KR20230112179A - 표시 장치 - Google Patents

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Abstract

표시 장치는 화소들이 배치되는 표시 영역 및 표시 영역을 둘러싸며 더미 화소들이 배치되는 서브 표시 영역을 포함하고, 영상 이미지가 표시되는 표시 패널, 영상 이미지를 쉬프트시키는 경로에 대한 정보를 포함하는 영상 이미지 쉬프트 신호를 생성하는 영상 쉬프트 컨트롤러 및 영상 이미지 쉬프트 신호를 수신하여 영상 이미지 쉬프트 신호가 적용된 입력 영상 데이터를 생성하는 컨트롤러를 포함하고, 표시 영역에 배치되는 화소들 각각에 포함된 트랜지스터의 크기와 서브 표시 영역에 배치되는 더미 화소들 각각에 포함된 구동 트랜지스터의 크기는 상이할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 영상 이미지 쉬프트 방법을 이용하여 영상 이미지를 표시하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치, 유기 발광 표시 장치, 퀀텀닷 표시 장치 등이 있다.
표시 장치가 장시간 구동할 경우, 전류 스트레스의 증가에 의해 화소가 열화될 수 있고, 영상 이미지의 고정 패턴 또는 로고가 표시되는 부분에서 잔상이 발생할 수 있다. 이러한 문제점을 해결하기 위해, 표시 장치는 기설정된 시간마다 영상 이미지 전체를 쉬프트시키는 영상 이미지 쉬프트 방법(또는, 화소 쉬프트 방법, 궤도(orbit) 구동 방법 등)을 이용하여 화소가 받는 스트레스를 분산시킬 수 있다. 예를 들면, 영상 이미지 쉬프트 방법은 영상 이미지를 정해진 방향에 따라 쉬프트시키고, 영상 이미지의 쉬프트에 의해 영상 이미지가 표시되지 않는 외곽 부분에는 블랙 데이터가 표시될 수 있다. 여기서, 상기 영상 이미지 쉬프트 방법은 영상 이미지의 원점(예를 들어, 영상의 정중앙)이 사각형의 회오리 형태로 시계 방향 또는 반시계 방향을 따라 쉬프트될 수 있다.
본 발명의 목적은 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸며 더미 화소들이 배치되는 서브 표시 영역을 포함하고, 영상 이미지가 표시되는 표시 패널, 상기 영상 이미지를 쉬프트시키는 경로에 대한 정보를 포함하는 영상 이미지 쉬프트 신호를 생성하는 영상 쉬프트 컨트롤러 및 상기 영상 이미지 쉬프트 신호를 수신하여 상기 영상 이미지 쉬프트 신호가 적용된 입력 영상 데이터를 생성하는 컨트롤러를 포함하고, 상기 표시 영역에 배치되는 상기 화소들 각각에 포함된 구동 트랜지스터의 크기와 상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 구동 트랜지스터의 크기는 상이할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역에 배치되는 상기 화소들 각각에 포함된 상기 구동 트랜지스터를 제1 구동 트랜지스터로 정의하고, 상기 제1 구동 트랜지스터는 제1 액티브 패턴 및 제1 게이트 전극을 포함하며, 상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터를 제2 구동 트랜지스터로 정의하고, 상기 제2 구동 트랜지스터는 제2 액티브 패턴 및 제2 게이트 전극을 포함하며, 상기 제1 구동 트랜지스터의 크기가 상기 제2 구동 트랜지스터의 크기보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역은 제1 표시 영역 및 상기 제1 표시 영역을 둘러싸는 제2 표시 영역을 포함하고, 상기 제2 표시 영역에 배치되는 상기 화소들 각각에 포함된 상기 구동 트랜지스터 및 상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터 각각의 크기가 상기 제1 표시 영역으로부터 상기 서브 표시 영역으로의 방향으로 점진적으로 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 표시 영역에 배치되는 화소들 각각에 포함된 상기 구동 트랜지스터는 서로 동일한 크기일 수 있다.
예시적인 실시예들에 있어서, 상기 영상 이미지는 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하거나, 상기 제1 표시 영역, 상기 제2 표시 영역의 적어도 일부 및 상기 서브 표시 영역의 적어도 일부와 중첩할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역으로부터 상기 서브 표시 영역으로의 방향으로 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터의 크기가 점진적으로 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 화소들 및 상기 더미 화소들은 매트릭스 형태로 배열될 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸며 더미 화소들이 배치되는 서브 표시 영역을 포함하고, 영상 이미지가 표시되는 표시 패널, 상기 영상 이미지를 쉬프트시키는 경로에 대한 정보를 포함하는 영상 이미지 쉬프트 신호를 생성하는 영상 쉬프트 컨트롤러 및 상기 영상 이미지 쉬프트 신호를 수신하여 상기 영상 이미지 쉬프트 신호가 적용된 입력 영상 데이터를 생성하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 영상 이미지 쉬프트 신호를 기초하여 열화 보상 영역을 결정하고, 상기 열화 보상 영역에 배치된 상기 화소 및 상기 더미 화소들을 열화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 열화 보상 영역은 상기 영상 이미지가 표시되는 구동 영역과 중첩하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 화소들 및 상기 더미 화소들 각각은 제1 전원이 인가되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 제2 노드에 연결되는 게이트 단자를 포함하는 제1 트랜지스터, 데이터 전압이 인가되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 데이터 기입 게이트 신호가 인가되는 게이트 단자를 포함하는 제2 트랜지스터 및 상기 제1 노드에 연결되는 제1 단자, 초기화 전원이 인가되는 제2 단자 및 데이터 초기화 게이트 신호가 인가되는 게이트 단자를 포함하는 제3 트랜지스터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화소들 및 상기 더미 화소들 각각은 상기 제1 노드에 연결되는 제1 단자 및 제2 전원을 공급받는 제2 단자를 포함하는 발광 소자 및 상기 제1 노드와 상기 제2 노드에 연결되는 스토리지 커패시터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 영상 이미지가 표시되는 동안 상기 열화 보상 영역과 중첩하는 상기 화소 및 상기 더미 화소들은 발광하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 표시 패널의 제1 영역에 배치되는 제1 전원 배선들, 상기 제1 영역의 양측부에 위치하는 제2 영역에 배치되는 제2 전원 배선들 및 상기 제1 및 제2 영역들에 배치되는 초기화 전원 배선들을 포함하는 전원 공급부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전원 공급부는 상기 제1 영역과 중첩하는 상기 화소들 및 상기 더미 화소들에 제1 전원을 연속적으로 공급하고, 상기 제2 영역과 중첩하는 상기 화소들 및 상기 더미 화소들에 상기 제1 전원을 선택적으로 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 열화 보상 영역은 제1, 제2, 제3 및 제4 열화 보상 영역들로부터 선택된 적어도 3개를 포함하고, 상기 제1 및 제2 열화 보상 영역들은 상기 제1 영역에서 상기 영상 이미지가 표시되는 구동 영역을 제외한 나머지 영역에 대응되고, 상기 제3 및 제4 열화 보상 영역들은 상기 제2 영역에서 상기 구동 영역을 제외한 나머지 영역에 대응될 수 있다.
예시적인 실시예들에 있어서, 상기 구동 영역과 중첩하는 화소들 및 더미 화소들을 구동하여 상기 영상 이미지가 표시되는 동안, 상기 제1 및 제2 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들에서 상기 제2 및 제3 트랜지스터들이 턴-온되고, 상기 제1 트랜지스터의 상기 게이트 단자에 상기 데이터 전압이 공급되어 상기 제1 트랜지스터가 턴-온되며, 상기 제1 전원 배선으로부터 상기 초기화 전원 배선으로 전류가 흐를 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 열화 보상 영역들과 인접하여 위치하는 상기 구동 영역과 중첩하는 상기 화소들 또는 상기 더미 화소들의 로드 전압의 평균에 상응하는 전압이 상기 제1 및 제2 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들 각각의 상기 제1 트랜지스터의 상기 게이트 단자에 제공되는 상기 데이터 전압으로 공급될 수 있다.
예시적인 실시예들에 있어서, 상기 구동 영역과 중첩하는 화소들 및 더미 화소들을 구동하여 상기 영상 이미지가 표시되는 동안, 상기 제2 전원 배선에는 상기 제1 전원이 인가되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 및 제4 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들에서 상기 제2 및 제3 트랜지스터들이 턴-온되고, 상기 제1 트랜지스터의 상기 게이트 단자에 상기 데이터 전압이 공급되어 상기 제1 트랜지스터가 턴-온되며, 상기 제1 트랜지스터에 초기화 전원이 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 및 제4 열화 보상 영역들과 인접하여 위치하는 상기 구동 영역과 중첩하는 상기 화소들 또는 상기 더미 화소들의 로드 전압의 평균에 상응하는 전압이 상기 제3 및 제4 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들 각각의 상기 제1 트랜지스터의 상기 게이트 단자에 제공되는 상기 데이터 전압으로 공급될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들 각각의 제1 트랜지스터의 크기가 제1 표시 영역으로부터 주변 영역으로의 방향을 따라 점진적으로 작아지도록 표시 패널을 구성할 수 있다. 예를 들면, 제1 트랜지스터의 크기가 상대적으로 작게 제조될 경우, 구동 전류에 의한 스트레스가 상대적으로 증가되고, 문턱 전압의 변화가 증가되기 때문에, 상대적으로 작게 제조된 제1 트랜지스터는 상대적으로 빠르게 열화될 수 있다. 또한, 상대적으로 열화되는 속도가 느린 서브 표시 영역에 배치되는 더미 화소들 각각의 제1 트랜지스터가 상대적으로 더 작게 제조될 수 있다. 이에 따라, 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들 각각의 열화가 제1 표시 영역에 배치되는 화소들의 열화보다 상대적으로 빠르게 진행될 수 있고, 서브 표시 영역에 배치되는 더미 화소들의 열화가 제2 표시 영역에 배치되는 화소들의 열화보다 상대적으로 빠르게 진행됨으로써, 표시 패널에서 얼룩이 시인되지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 열화 보상 영역을 결정하고, 열화 보상 영역에 배치되는 화소들 및/또는 더미 화소들에서 발광 소자의 발광 없이 전류 경로를 따라 전류를 제1 트랜지스터에 제공하거나 제1 트랜지스터에 초기화 전원을 공급하여 열화 보상 영역에 배치되는 화소들 및/또는 더미 화소들을 열화시킬 수 있다. 이에 따라, 표시 패널에서 얼룩이 시인되지 않을 수 있다.
또한, 열화 보상 영역과 인접하여 위치하는 구동 영역에 배치된 화소들 및/또는 더미 화소들의 로드 전압의 평균에 상응하는 전압을 열화 보상 영역에 배치된 화소들 및/또는 더미 화소들 각각의 제2 트랜지스터에 제공되는 데이터 전압으로 공급함으로써, 열화 보상 영역에 배치된 화소들 및/또는 더미 화소들이 열화 보상 영역과 인접하여 위치하는 상기 구동 영역에 배치된 화소들 및/또는 더미 화소들과 유사한 수준으로 열화될 수 있다. 이에 따라, 표시 패널에서 얼룩이 더욱 시인되지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 제2 표시 영역 및 서브 표시 영역에 배치된 화소들 및 더미 화소들의 평균 열화량에 대한 정보가 포함된 화소 열화 신호를 생성하는 화소 열화 센서를 포함함으로써, 열화 보상 영역에 배치되는 화소들 및 더미 화소들의 상기 평균 열화량에 기초하여 상기 열화 보상 영역에 배치되는 화소들 및 더미 화소들의 휘도를 감소하여 구동할 수 있다. 이에 따라, 표시 패널에서 얼룩이 시인되지 않을 수 있다.
다만, 본 발명의 효과가 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 표시 패널을 설명하기 위한 평면도이다.
도 3a, 3b, 3c 및 3d는 도 2의 표시 패널에서 영상 이미지가 쉬프트되는 형상을 설명하기 위한 평면도들이다.
도 4는 도 2의 표시 패널에 포함된 화소 및 더미 화소를 설명하기 위한 회로도들이다.
도 5a, 5b 및 5c는 도 4의 화소 및 더미 화소에 포함된 제1 트랜지스터들의 형상을 나타내는 레이아웃 도면들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 7은 도 6의 표시 장치에 포함된 제1 및 제2 전원 배선들을 설명하기 위한 평면도이다.
도 8은 도 6의 표시 패널에 영상 이미지가 표시되는 제1 형상을 설명하기 위한 평면도이다.
도 9는 도 8의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 10 및 11은 도 8의 표시 패널에 포함된 화소 및 더미 화소를 설명하기 위한 회로도들이다.
도 12는 도 6의 표시 패널에 영상 이미지가 표시되는 제2 형상을 설명하기 위한 평면도이다.
도 13은 도 12의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 14는 도 6의 표시 패널에 영상 이미지가 표시되는 제3 형상을 설명하기 위한 평면도이다.
도 15는 도 14의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 16은 도 6의 표시 패널에 영상 이미지가 표시되는 제4 형상을 설명하기 위한 평면도이다.
도 17은 도 16의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 18은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 19는 본 발명의 예시적인 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치들에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 전원 공급부(160), 영상 이미지 쉬프트 컨트롤러(180) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GWL), 복수의 데이터 초기화 게이트 라인들(GIL), 제1 전원 라인(ELVDDL), 제2 전원 라인(ELVSSL), 초기화 전원 라인(VINTL) 및 상기 라인들과 연결된 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함할 수 있다. 여기서, 표시 패널(110)의 중앙에 화소들(P)이 배치될 수 있고, 표시 패널(110)의 외곽에서 화소들(P)을 둘러싸도록 더미 화소들(DP)이 배치될 수 있다.
예시적인 실시예들에 있어서, 화소(P) 및 더미 화소(DP) 각각은 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 발광 소자를 포함하고, 표시 패널(110)은 발광 표시 패널일 수 있다. 예시적인 실시예들에 있어서, 표시 패널(110)은 유기 발광 표시 장치(organic light emitting display device OLED)의 표시 패널일 수 있다. 다른 예시적인 실시예들에서, 표시 패널(110)은 무기 발광 표시 장치(inorganic light emitting display device ILED)의 표시 패널, 퀀텀닷 표시 장치(quantum dot display device QDD)의 표시 패널, 액정 표시 장치(liquid crystal display device LCD)의 표시 패널, 전계 방출 표시 장치(field emission display device FED)의 표시 패널, 플라즈마 표시 장치(plasma display device PDP)의 표시 패널 또는 전기 영동 표시 장치(electrophoretic display device EPD)의 표시 패널을 포함할 수도 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(timing controller T-CON))(150)는 외부의 호스트 프로세서(예를 들어, 어플리케이션 프로세서(application processor AP), 그래픽 처리부(graphic processing unit GPU) 또는 그래픽 카드(graphic card))로부터 영상 데이터(IMG) 및 입력 제어 신호(CON)를 제공받을 수 있다. 영상 데이터(IMG)는 적색 영상 데이터(또는 적색 화소 데이터), 녹색 영상 데이터(또는 녹색 화소 데이터) 및 청색 영상 데이터(또는 청색 화소 데이터)를 포함하는 RGB 영상 데이터(또는 RGB 화소 데이터)일 수 있다. 또한, 영상 데이터(IMG)는 구동 주파수의 정보를 포함할 수 있다. 제어 신호(CON)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클럭 신호 등을 포함할 수 있으나, 이에 한정되지 않는다.
컨트롤러(150)는 외부의 호스트 프로세서로부터 공급되는 영상 데이터(IMG)에 화질을 보정하는 알고리즘(예를 들어, 동적 커패시턴스 보상(dynamic capacitance compensation DCC) 등)을 적용하여 영상 데이터(IMG)를 입력 영상 데이터(IDATA)로 변환(또는 생성)할 수 있다. 선택적으로, 컨트롤러(150)가 화질 개선을 위한 알고리즘을 포함하지 않는 경우, 영상 데이터(IMG)가 그대로 입력 영상 데이터(IDATA)로서 출력될 수 있다. 컨트롤러(150)는 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 데이터 드라이버(120)의 동작을 제어하는 데이터 제어 신호(CTLD) 및 게이트 드라이버(140)의 동작을 제어하는 게이트 제어 신호(CTLS)를 생성할 수 있다. 예를 들면, 게이트 제어 신호(CTLS)는 수직 개시 신호, 게이트 클럭 신호들 등을 포함할 수 있고, 데이터 제어 신호(CTLD)는 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력(또는, 표시)되는 경우, 컨트롤러(150)는 영상 이미지 쉬프트 컨트롤러(180)로부터 영상 이미지 쉬프트 신호(displaying image shift signal)(PS)를 수신할 수 있다. 컨트롤러(150)가 영상 이미지 쉬프트 신호(PS)를 수신하는 경우, 컨트롤러(150)는 영상 이미지가 전체적으로 쉬프트되도록 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
게이트 드라이버(140)는 컨트롤러(150)로부터 수신된 게이트 제어 신호(CTLS)에 기초하여 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 생성할 수 있다. 게이트 드라이버(140)는 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 게이트 라인들(GWL) 및 및 데이터 초기화 게이트 라인들(GIL)과 각기 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다.
전원 공급부(160)는 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 생성할 수 있고, 제1 전원 라인(ELVDDL), 제2 전원 라인(ELVSSL) 및 초기화 전원 라인(VINTL)을 통해 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 화소들(P) 및 더미 화소들(DP)에 제공할 수 있다. 예시적인 실시예들에 있어서, 제1 전원(ELVDD)의 전압 레벨은 제2 전원(ELVSS)의 전압 레벨보다 높을 수 있다.
데이터 드라이버(120)는 컨트롤러(150)로부터 데이터 제어 신호(CTLD) 및 입력 영상 데이터(IDATA)(또는 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA))를 입력 받을 수 있다. 또한, 데이터 드라이버(120)는 감마 기준 전압 생성부로부터 감마 기준 전압을 입력 받을 수도 있다. 데이터 드라이버(120)는 디지털 형태의 입력 영상 데이터(IDATA)를 상기 감마 기준 전압을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 여기서, 아날로그 형태로 변경된 데이터 전압을 데이터 전압(VDATA)으로 정의한다. 데이터 드라이버(120)는 데이터 제어 신호(CTLD)에 기초하여 데이터 전압들(VDATA)을 데이터 라인들(DL)과 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다. 예를 들면, 데이터 드라이버(120)는 쉬프트 레지스터, 데이터 샘플링 래치, 데이터 홀딩 래치, 레벨 쉬프터, 디지털 아날로그 컨버터 및 버퍼 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(110)은 초기에 화소들(P)에만 영상 이미지를 출력할 수 있고, 더미 화소들(DP)에는 상기 영상 이미지를 출력하지 않을 수 있다. 이러한 경우, 데이터 드라이버(120)는 컨트롤러(150)로부터 입력 영상 데이터(IDATA)를 수신할 수 있다. 이와는 달리, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력(또는, 표시)되는 경우, 데이터 드라이버(120)가 컨트롤러(150)로부터 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 수신할 수 있다. 이러한 경우, 표시 패널(110)에서 영상 이미지가 전체적으로 쉬프트될 수 있고, 더미 화소들(DP) 중 일부 더미 화소들(DP)에도 상기 영상 이미지가 출력될 수 있다.
선택적으로, 데이터 드라이버(120) 및 컨트롤러(150)는 단일한 집적 회로로 구현될 수도 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(timing controller embedded data driver TED)로 불릴 수 있다.
영상 이미지 쉬프트 컨트롤러(180)는 영상 이미지 쉬프트 신호(PS)를 생성할 수 있고, 영상 이미지 쉬프트 신호(PS)를 컨트롤러(150)에 공급할 수 있다. 영상 이미지 쉬프트 신호(PS)는 영상 이미지가 쉬프트되는 경로에 대한 정보를 포함할 수 있다. 선택적으로, 영상 이미지 쉬프트 컨트롤러(180) 및 컨트롤러(150)는 단일한 집적 회로로 구현될 수도 있다.
도 2는 도 1의 표시 장치에 포함된 표시 패널을 설명하기 위한 평면도이다.
도 2를 참조하면, 표시 패널(110)은 표시 영역(10), 표시 영역(10)을 둘러싸는 서브 표시 영역(20) 및 서브 표시 영역(20)을 둘러싸는 주변 영역(30)을 포함할 수 있다. 여기서, 표시 영역(10)은 제1 표시 영역(11) 및 제1 표시 영역(11)을 둘러싸는 제2 표시 영역(12)을 포함할 수 있다.
표시 영역(10)에는 화소들(P)이 배치될 수 있다. 다시 말하면, 제1 표시 영역(11) 및 제2 표시 영역(12)에는 화소들(P)이 배치될 수 있다. 서브 표시 영역(20)에는 더미 화소들(DP)이 배치될 수 있다. 서브 표시 영역(20)에는 배선들, 외부 장치와 전기적으로 연결되는 패드 전극들(470) 등이 배치될 수 있다. 선택적으로, 주변 영역(30)에는 컨트롤러(150), 전원 공급부(160), 데이터 드라이버(120) 및/또는 게이트 드라이버(140)가 배치될 수도 있다.
도 3a, 3b, 3c 및 3d는 도 2의 표시 패널에서 영상 이미지가 쉬프트되는 형상을 설명하기 위한 평면도들이다.
도 3a를 참조하면, 표시 패널(110)은 초기에 화소 영역(10)에만 영상 이미지(50)가 표시될 수 있다.
도 3b, 3c 및 3d를 참조하면, 표시 패널(110)에서 영상 이미지(50)가 기설정된 시간 동안 출력되는 경우, 데이터 드라이버(120)가 컨트롤러(150)로부터 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 수신하여 영상 이미지(50)가 전체적으로 쉬프트될 수 있고, 더미 화소들(DP) 중 일부 더미 화소들(DP)에도 영상 이미지(50)가 출력될 수 있다. 다시 말하면, 컨트롤러(150)는 쉬프트된 영상 이미지(50)를 출력하기 위해 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 데이터 드라이버(120)에 제공할 수 있고, 데이터 드라이버(120)는 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 기초하여 쉬프트된 영상 이미지(50)에 대응되는 데이터 전압들(VDATA)을 표시 패널(110)에 제공할 수 있다.
예시적인 실시예들에 있어서, 영상 이미지(50)가 쉬프트되더라도 제1 표시 영역(11)은 항상 영상 이미지(50)가 표시될 수 있다. 다시 말하면, 제1 표시 영역(11)에 배치된 화소들(P)은 영상 이미지(50)가 표시되는 동안 항상 발광할 수 있다. 한편, 영상 이미지(50)가 쉬프트되는 경우, 제2 표시 영역(12)에 배치된 화소들(P) 및 서브 표시 영역(20)에 배치되는 더미 화소들(DP)은 선택적으로 발광할 수 있다.
예를 들면, 도 3b는 영상 이미지(50)가 좌상단으로 쉬프트된 형상을 나타내고 있다. 이러한 경우, 제1 표시 영역(11)에 배치된 화소들(P)은 발광할 수 있고, 제2 표시 영역(12)에 배치된 화소들(P) 및 서브 표시 영역(20)에 배치된 더미 화소들(DP)은 선택적으로 발광할 수 있다.
또한, 도 3c는 영상 이미지(50)가 우하단으로 쉬프트된 형상을 나타내고 있다. 이러한 경우, 제1 표시 영역(11)에 배치된 화소들(P)은 발광할 수 있고, 제2 표시 영역(12)에 배치된 화소들(P) 및 서브 표시 영역(20)에 배치된 더미 화소들(DP)은 선택적으로 발광할 수 있다.
더욱이, 도 3d는 영상 이미지(50)가 우측으로 쉬프트된 형상을 나타내고 있다. 이러한 경우, 제1 표시 영역(11)에 배치된 화소들(P)은 발광할 수 있고, 제2 표시 영역(12)에 배치된 화소들(P) 및 서브 표시 영역(20)에 배치된 더미 화소들(DP)은 선택적으로 발광할 수 있다.
도 3a, 3b, 3c 및 3d에 도시된 바와 같이, 영상 이미지(50)는 제1 표시 영역(11) 및 제2 표시 영역(12)과 중첩하거나, 제1 표시 영역(11), 제2 표시 영역(12)의 적어도 일부 및 서브 표시 영역(20)의 적어도 일부와 중첩할 수 있다.
다만, 도 3b, 3c 및 3d에서 3가지 방향으로 쉬프트된 영상 이미지(50)를 나타내고 있지만, 영상 이미지(50)가 쉬프트되는 형상이 이에 한정되는 것은 아니다. 예를 들면, 영상 이미지(50)는 다양한 방향으로 점진적으로 쉬프트될 수도 있다.
도 4는 도 2의 표시 패널에 포함된 화소 및 더미 화소를 설명하기 위한 회로도이다.
표시 장치(100)는 화소(PX) 및 더미 화소(DP)를 포함할 수 있고, 화소(PX) 및 더미 화소(DP) 각각은 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제3 트랜지스터들(TR1, TR2, TR3), 스토리지 커패시터(CST) 등을 포함할 수 있다. 또한, 화소 회로(PC) 또는 발광 소자(LED)는 제1 전원 라인(ELVDDL), 제2 전원 라인(ELVSSL), 초기화 전원 라인(VINTL), 데이터 라인(DL), 데이터 기입 게이트 라인(GWL), 데이터 초기화 게이트 라인(GIL) 등과 연결될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 및 제3 트랜지스터들(TR2, TR3)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제3 트랜지스터들(TR1, TR2, TR3) 각각은 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
예시적인 실시예들에 있어서, 제1 내지 제3, 트랜지스터들(TR1, TR2, TR3) 각각은 엔모스(NMOS) 트랜지스터일 수 있고, 금속 산화물 반도체를 포함하는 채널을 가질 수 있다. 다른 예시적인 실시예들에 있어서, 제1 내지 제3, 트랜지스터들(TR1, TR2, TR3) 각각은 피모스(PMOS) 트랜지스터일 수 있고, 폴리실리콘을 포함하는 채널을 가질 수 있다.
발광 소자(LED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 발광 소자(LED)의 제1 단자는 제1 노드(N1)에 연결되어 제1 전원(ELVDD)을 공급받을 수 있고, 발광 소자(LED)의 제2 단자는 제2 전원(ELVSS)을 공급받을 수 있다. 여기서, 제1 전원(ELVDD) 및 제2 전원(ELVSS)은 제1 전원 라인(ELVDDL) 및 제2 전원 라인(ELVSSL) 각각을 통해 전원 공급부(160)로부터 제공될 수 있다. 예를 들면, 발광 소자(LED)의 제1 단자는 애노드 단자이고, 발광 소자(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 발광 소자(LED)의 제1 단자는 캐소드 단자이고, 발광 소자(LED)의 제2 단자는 애노드 단자일 수도 있다.
제1 트랜지스터(TR1)의 제1 단자에는 제1 전원(ELVDD)이 인가될 수 있다. 제1 트랜지스터(TR1)의 제2 단자는 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(TR1)의 게이트 단자는 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다.
제2 트랜지스터(TR2)의 게이트 단자는 데이터 기입 게이트 신호(GW[n])를 공급받을 수 있다. 여기서, 데이터 기입 게이트 신호(GW[n])가 데이터 기입 게이트 라인(GWL)을 통해 게이트 드라이버(140)로부터 제공될 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 전압(VDATA)을 공급받을 수 있다. 여기서, 데이터 전압(VDATA)이 데이터 라인(DL)을 통해 데이터 드라이버(120)로부터 제공될 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제2 노드(N2)에 연결될 수 있다. 즉, 제2 트랜지스터(TR2)와 제1 트랜지스터(TR1)는 제2 노드(N2)에 의해 연결될 수 있고, 데이터 기입 게이트 신호(GW[n])의 활성화 구간 동안 데이터 전압(VDATA)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다.
제3 트랜지스터(TR3)의 게이트 단자는 데이터 초기화 게이트 신호(GI[n])를 공급받을 수 있다. 여기서, 데이터 초기화 게이트 신호(GI[n])가 데이터 초기화 게이트 라인(GIL)을 통해 게이트 드라이버(140)로부터 제공될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 초기화 전원(VINT)을 공급받을 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 노드(N1)에 연결될 수 있다. 즉, 제3 트랜지스터(TR3)와 제1 트랜지스터(TR1)는 제1 노드(N1)에 의해 연결될 수 있고, 데이터 초기화 게이트 신호(GI[n])의 활성화 구간 동안 초기화 전원(VINT)이 제1 트랜지스터(TR1)의 제2 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 발광 소자(LED)가 광을 출력하지 않는 구간에서 데이터 초기화 게이트 라인(GIL)을 통해 화소(P) 또는 더미 화소(DP)의 발광 특성(예를 들어, 제1 트랜지스터(TR1)의 문턱 전압, 이동도 및 발광 소자(LED)의 열화 정보)을 센싱할 수도 있다.
스토리지 커패시터(CST)는 제2 노드(N2)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 데이터 전압(VDATA)을 공급받을 수 있고, 스토리지 커패시터(CST)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 스토리지 커패시터(CST)는 데이터 기입 게이트 신호(GW[n])의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 발광 소자(LED)에 공급될 수 있다.
다만, 본 발명의 화소 회로(PC)가 1개의 구동 트랜지스터, 2개의 스위칭 트랜지스터들 및 1개의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 화소 회로(PC)는 적어도 1개의 구동 트랜지스터, 적어도 1개의 스위칭 트랜지스터 및 적어도 1개의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 5a, 5b 및 5c는 도 4의 화소 및 더미 화소에 포함된 제1 트랜지스터들의 형상을 나타내는 레이아웃 도면들이다.
도 2, 5a, 5b 및 5c를 참조하면, 표시 영역(10)에는 화소들(P)이 배치될 수 있고, 서브 표시 영역(20)에는 더미 화소들(DP)이 배치될 수 있다. 예를 들면, 표시 영역(10)에는 화소들(P) 및 서브 표시 영역(20)에는 더미 화소들(DP)은 매트릭스 형태로 배열될 수 있다. 다시 말하면, 화소들(P) 및 더미 화소들(DP)이 화소행들 및 화소열들로 정의될 수 있고, 상기 화소행들 및 상기 화소열들은 실질적으로 동일한 간격으로 서로 이격하여 배열될 수 있다.
예시적인 실시예들에 있어서, 제1 표시 영역(11)에 배치된 화소들(P) 각각의 제1 트랜지스터(TR1)는 도 5a에 도시된 형상을 가질 수 있다. 제1 표시 영역(11)에 배치된 화소(P)의 제1 트랜지스터(TR1)는 액티브 패턴(550)과 게이트 전극(570)으로 정의될 수 있고, 액티브 패턴(550)과 게이트 전극(570)이 중첩하는 부분이 제1 표시 영역(11)에 배치된 화소(P)의 제1 트랜지스터(TR1)의 채널에 해당될 수 있다. 또한, 제1 표시 영역(11)에 배치된 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기는 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 표시 영역(12)에 배치된 화소들(P)각각의 제1 트랜지스터(TR1)의 크기 및 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기와 제1 표시 영역(11)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기는 상이할 수 있다.
예를 들면, 제2 표시 영역(12)에 배치되는 화소들(P) 중 제1 표시 영역(11)과 가장 인접하여 위치하는 화소들(P) 각각의 제1 트랜지스터(TR1)는 도 5b에 도시된 형상을 가질 수 있다. 여기서, 제2 표시 영역(12)에 배치되는 화소들(P) 중 제1 표시 영역(11)과 가장 인접하여 위치하는 화소들(P)은 제1 표시 영역(11)을 둘러쌀 수 있다. 제2 표시 영역(12)에 배치되는 화소들(P) 중 제1 표시 영역(11)과 가장 인접하여 위치하는 화소들(P) 각각의 제1 트랜지스터(TR1)는 제1 액티브 패턴(555_1)과 제1 게이트 전극(575_1)으로 정의될 수 있고, 제1 액티브 패턴(555_1)과 제1 게이트 전극(575_1)이 중첩하는 부분이 제2 표시 영역(12)에 배치되는 화소들(P) 중 제1 표시 영역(11)과 가장 인접하여 위치하는 화소들(P) 각각의 제1 트랜지스터(TR1)의 채널에 해당될 수 있다. 또한, 제2 표시 영역(12)에 배치된 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기는 제1 표시 영역(11)으로부터 주변 영역(30)으로의 방향(예를 들어, 표시 패널(110)의 중심에서 표시 패널(110)의 외곽으로 멀어지는 방향)으로 점진적으로 작아질 수 있다. 더욱이, 제2 표시 영역(12)에 배치되는 화소들(P) 중 제1 표시 영역(11)과 가장 인접하여 위치하는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기는 제1 표시 영역(11)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기보다 작을 수 있다.
또한, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 서브 표시 영역(20)의 최외곽에 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)는 도 5c에 도시된 형상을 가질 수 있다. 여기서, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 서브 표시 영역(20)의 최외곽에 위치하는 더미 화소들(DP)은 주변 영역(30)과 인접하여 배치될 수 있다. 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 서브 표시 영역(20)의 최외곽에 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)는 제n 액티브 패턴(555_n)과 제n 게이트 전극(575_n)으로 정의될 수 있고, 제n 액티브 패턴(555_n)과 제n 게이트 전극(575_n)이 중첩하는 부분이 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 서브 표시 영역(20)의 최외곽에 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 채널에 해당될 수 있다. 또한, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기는 제1 표시 영역(11)으로부터 주변 영역(30)으로의 방향으로 점진적으로 작아질 수 있다. 다시 말하면, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 서브 표시 영역(20)의 최외곽에 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기는 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 제2 표시 영역(12)과 가장 인접하여 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기보다 작을 수 있다. 더욱이, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 중 제2 표시 영역(12)과 가장 인접하여 위치하는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기는 제2 표시 영역(12)에 배치되는 화소들(P) 중 서브 표시 영역(20)과 가장 인접하여 위치하는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기보다 작을 수 있다.
도 3에 도시된 바와 같이, 영상 이미지(50)가 전체적으로 쉬프트되더라도 제1 표시 영역(11)은 항상 영상 이미지(50)가 표시될 수 있다. 다시 말하면, 제1 표시 영역(11)에 배치된 화소들(P)은 영상 이미지(50)가 표시되는 동안 항상 발광할 수 있다. 즉, 제1 표시 영역(11)에 배치된 화소들(P)의 열화가 상대적으로 빨리 진행될 수 있다.
종래의 표시 장치에 있어서, 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들과 제1 표시 영역에 배치되는 화소들 사이의 열화 편차로 인해 상기 제2 표시 영역 및 상기 서브 표시 영역에서 얼룩이 시인될 수 있다. 예를 들면, 상기 제2 표시 영역에 배치되는 상기 화소들 및 상기 서브 표시 영역에 배치되는 상기 더미 화소들이 상대적으로 덜 열화되어, 상기 제2 표시 영역 및 상기 서브 표시 영역이 상기 제1 표시 영역보다 밝게 시인될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)는 제2 표시 영역(12)에 배치되는 화소들(P) 및 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기가 제1 표시 영역(11)으로부터 주변 영역(30)으로의 방향을 따라 점진적으로 작아지도록 표시 패널(110)을 구성할 수 있다. 예를 들면, 제1 트랜지스터(TR1)의 크기가 상대적으로 작게 제조될 경우, 구동 전류에 의한 스트레스가 상대적으로 증가되고, 문턱 전압의 변화가 증가되기 때문에, 상대적으로 작게 제조된 제1 트랜지스터(TR1)는 상대적으로 빠르게 열화될 수 있다. 또한, 상대적으로 열화되는 속도가 느린 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)가 상대적으로 더 작게 제조될 수 있다. 이에 따라, 제2 표시 영역(12)에 배치되는 화소들(P) 및 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 열화가 제1 표시 영역(11)에 배치되는 화소들(P)의 열화보다 상대적으로 빠르게 진행될 수 있고, 서브 표시 영역(20)에 배치되는 더미 화소들(DP)의 열화가 제2 표시 영역(12)에 배치되는 화소들(P)의 열화보다 상대적으로 빠르게 진행됨으로써, 표시 패널(110)에서 얼룩이 시인되지 않을 수 있다.
다만, 본 발명의 예시적인 실시예들에 있어서, 제2 표시 영역(12)에 배치되는 화소들(P) 및 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기가 제1 표시 영역(11)으로부터 주변 영역(30)으로의 방향을 따라 점진적으로 작아지는 것으로 설명하였으나 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 제2 표시 영역(12)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기가 제1 표시 영역(11)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기보다 작고, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기보다 크며, 제2 표시 영역(12)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기가 서로 동일할 수도 있다. 이와는 달리, 제2 표시 영역(12)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기가 제1 표시 영역(11)에 배치되는 화소들(P) 각각의 제1 트랜지스터(TR1)의 크기보다 작고, 서브 표시 영역(20)에 배치되는 더미 화소들(DP) 각각의 제1 트랜지스터(TR1)의 크기와 동일할 수도 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 6을 참조하면, 표시 장치(500)는 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 전원 공급부(160), 영상 이미지 쉬프트 컨트롤러(180) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GWL), 복수의 데이터 초기화 게이트 라인들(GIL), 제1 전원 라인(ELVDDL1), 제2 전원 라인(ELVDDL2), 제3 전원 라인(ELVSSL), 초기화 전원 라인(VINTL) 및 상기 라인들과 연결된 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함할 수 있다. 여기서, 표시 패널(110)의 중앙에 화소들(P)이 배치될 수 있고, 표시 패널(110)의 외곽에서 화소들(P)을 둘러싸도록 더미 화소들(DP)이 배치될 수 있다.
예시적인 실시예들에 있어서, 화소(P) 및 더미 화소(DP) 각각은 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 발광 소자를 포함하고, 표시 패널(110)은 발광 표시 패널일 수 있다.
컨트롤러(150)는 외부의 호스트 프로세서를 제공받을 수 있다. 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 또한, 영상 데이터(IMG)는 구동 주파수의 정보를 포함할 수 있다. 제어 신호(CON)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클럭 신호 등을 포함할 수 있으나, 이에 한정되지 않는다.
컨트롤러(150)는 외부의 호스트 프로세서로부터 공급되는 영상 데이터(IMG)에 화질을 보정하는 알고리즘을 적용하여 영상 데이터(IMG)를 입력 영상 데이터(IDATA)로 변환할 수 있다. 선택적으로, 컨트롤러(150)가 화질 개선을 위한 알고리즘을 포함하지 않는 경우, 영상 데이터(IMG)가 그대로 입력 영상 데이터(IDATA)로서 출력될 수 있다. 컨트롤러(150)는 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 데이터 드라이버(120)의 동작을 제어하는 데이터 제어 신호(CTLD) 및 게이트 드라이버(140)의 동작을 제어하는 게이트 제어 신호(CTLS)를 생성할 수 있다. 예를 들면, 게이트 제어 신호(CTLS)는 수직 개시 신호, 게이트 클럭 신호들 등을 포함할 수 있고, 데이터 제어 신호(CTLD)는 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력(또는, 표시)되는 경우, 컨트롤러(150)는 영상 이미지 쉬프트 컨트롤러(180)로부터 영상 이미지 쉬프트 신호(PS)를 수신할 수 있다. 컨트롤러(150)가 영상 이미지 쉬프트 신호(PS)를 수신하는 경우, 컨트롤러(150)는 영상 이미지가 전체적으로 쉬프트되도록 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
또한, 컨트롤러(150)는 영상 이미지 쉬프트 신호(PS)를 기초하여 표시 패널(110)에서 열화 보상 영역을 결정할 수 있다. 컨트롤러(150)가 상기 열화 보상 영역을 결정한 후, 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 열화되도록 컨트롤러(150)는 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에 흐르는 전류 경로를 변경하여 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 열화시킬 수 있다. 이와는 달리, 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)과 연결된 제2 전원 배선(ELVDDL2)을 통해 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)에 제1 전원(ELVDD)을 공급하지 않고, 초기화 전원(VINT)을 공급하여 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 열화시킬 수도 있다.
게이트 드라이버(140)는 컨트롤러(150)로부터 수신된 게이트 제어 신호(CTLS)에 기초하여 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 생성할 수 있다. 게이트 드라이버(140)는 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 게이트 라인들(GWL) 및 및 데이터 초기화 게이트 라인들(GIL)과 각기 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다.
전원 공급부(160)는 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 생성할 수 있고, 제1 전원 라인(ELVDDL1), 제2 전원 라인(ELVDDL2), 제3 전원 라인(ELVSSL) 및 초기화 전원 라인(VINTL)을 통해 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 화소들(P) 및 더미 화소들(DP)에 제공할 수 있다. 예시적인 실시예들에 있어서, 제1 전원(ELVDD)의 전압 레벨과 제2 전원(ELVSS)의 전압 레벨은 상이할 수 있다. 또한, 전원 공급부(160)는 제1 전원 라인(ELVDDL1)을 통해 제1 전원(ELVDD)을 표시 패널(110)에 연속적으로 제공할 수 있고, 제2 전원 라인(ELVDDL2)을 통해 제1 전원(ELVDD)을 표시 패널(110)에 선택적으로 제공할 수 있다.
데이터 드라이버(120)는 컨트롤러(150)로부터 데이터 제어 신호(CTLD) 및 입력 영상 데이터(IDATA)(또는 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA))를 입력 받을 수 있다. 또한, 데이터 드라이버(120)는 감마 기준 전압 생성부로부터 감마 기준 전압을 입력 받을 수도 있다. 데이터 드라이버(120)는 디지털 형태의 입력 영상 데이터(IDATA)를 상기 감마 기준 전압을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 여기서, 아날로그 형태로 변경된 데이터 전압을 데이터 전압(VDATA)으로 정의한다. 데이터 드라이버(120)는 데이터 제어 신호(CTLD)에 기초하여 데이터 전압들(VDATA)을 데이터 라인들(DL)과 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다. 예를 들면, 데이터 드라이버(120)는 쉬프트 레지스터, 데이터 샘플링 래치, 데이터 홀딩 래치, 레벨 쉬프터, 디지털 아날로그 컨버터 및 버퍼 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(110)은 초기에 화소들(P)에만 영상 이미지를 출력할 수 있고, 더미 화소들(DP)에는 상기 영상 이미지를 출력하지 않을 수 있다. 이러한 경우, 데이터 드라이버(120)는 컨트롤러(150)로부터 입력 영상 데이터(IDATA)를 수신할 수 있다. 이와는 달리, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력(또는, 표시)되는 경우, 데이터 드라이버(120)가 컨트롤러(150)로부터 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 수신할 수 있다. 이러한 경우, 표시 패널(110)에서 영상 이미지가 전체적으로 쉬프트될 수 있고, 더미 화소들(DP) 중 일부 더미 화소들(DP)에도 상기 영상 이미지가 출력될 수 있다.
영상 이미지 쉬프트 컨트롤러(180)는 영상 이미지 쉬프트 신호(PS)를 생성할 수 있고, 영상 이미지 쉬프트 신호(PS)를 컨트롤러(150)에 공급할 수 있다. 영상 이미지 쉬프트 신호(PS)는 영상 이미지가 쉬프트되는 경로에 대한 정보를 포함할 수 있다.
도 7은 도 6의 표시 장치에 포함된 제1 및 제2 전원 배선들을 설명하기 위한 평면도이다.
도 2 및 7을 참조하면, 표시 패널(110)은 표시 영역(10), 표시 영역(10)을 둘러싸는 서브 표시 영역(20) 및 서브 표시 영역(20)을 둘러싸는 주변 영역(30)을 포함할 수 있다. 여기서, 표시 영역(10)은 제1 표시 영역(11) 및 제1 표시 영역(11)을 둘러싸는 제2 표시 영역(12)을 포함할 수 있다.
제1 표시 영역(11), 제1 표시 영역(11)의 상단 및 제1 표시 영역(11)의 하단에는 제1 전원(ELVDD)이 연속적으로 공급될 수 있다. 다시 말하면, 제1 표시 영역(11), 제1 표시 영역(11)의 상단 및 제1 표시 영역(11)의 하단에는 복수의 제1 전원 라인들(ELVDDL1)이 배치될 수 있다. 여기서, 제1 전원 라인들(ELVDDL1)은 제1 표시 영역(11)에 배치되는 화소들(P), 제1 표시 영역(11)의 상기 상단에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP) 및 제1 표시 영역(11)의 상기 하단에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP)과 전기적으로 연결될 수 있다. 예를 들면, 제1 전원 라인들(ELVDDL1)은 서로 이격하여 열 방향(예를 들어, 세로 방향)으로 연장할 수 있다.
제1 표시 영역(11)의 좌측 및 우측에는 제1 전원(ELVDD)이 선택적으로 공급될 수 있다. 다시 말하면, 제1 표시 영역(11)의 좌측 및 우측에는 복수의 제2 전원 라인들(ELVDDL2)이 배치될 수 있다. 여기서, 제2 전원 라인들(ELVDDL2)은 제1 표시 영역(11)의 좌측에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP) 및 제1 표시 영역(11)의 우측에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP)과 전기적으로 연결될 수 있다. 예를 들면, 제2 전원 라인들(ELVDDL2)은 서로 이격하여 상기 열 방향으로 연장할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 있어서, 전원 공급부(160)는 제1 표시 영역(11)의 좌측에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP) 및 제1 표시 영역(11)의 우측에 대응되는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치되는 화소들(P) 및 더미 화소들(DP)에 선택적으로 제1 전원(ELVDD)을 제공할 수 있다. 한편, 제1 전원 라인들(ELVDDL1)이 배치되는 영역을 제1 영역으로 정의하고, 제2 전원 라인들(ELVDDL2)이 배치되는 영역을 제2 영역으로 정의하며, 상기 제1 영역의 양측부에 제2 영역이 배치될 수 있고, 상기 제1 및 제2 영역들 모두에 초기화 전원 배선(VINTL)이 배치될 수 있다.
도 8은 도 6의 표시 패널에 영상 이미지가 표시되는 제1 형상을 설명하기 위한 평면도이고, 도 9는 도 8의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이며, 도 10 및 11은 도 8의 표시 패널에 포함된 화소 및 더미 화소를 설명하기 위한 회로도들이다.
도 8 및 9를 참조하면, 표시 패널(110)이 화소 영역(10)에만 영상 이미지(50)를 표시하는 경우, 도 9에 도시된 바와 같이, 컨트롤러(150)는 열화 보상 영역(70)을 결정할 수 있다. 여기서, 영상 이미지(50)가 표시되는 영역을 구동 영역으로 정의한다. 열화 보상 영역(70)은 영상 이미지(50)가 표시되지 않는 부분에 대응될 수 있고, 열화 보상 영역(70)은 제1 열화 보상 영역(71), 제2 열화 보상 영역(72), 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)을 포함할 수 있다. 다시 말하면, 제1 표시 영역(11)은 항상 표시되는 영역이기 때문에 열화 보상 영역(70)에 포함되지 않는다.
예를 들면, 제1 열화 보상 영역(71) 및 제2 열화 보상 영역(72)은 도 7에 도시된 제1 전원 배선(ELVDDL1)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제1 열화 보상 영역(71)이 제1 표시 영역(11)의 상단에 위치할 수 있으며, 제2 열화 보상 영역(72)은 제1 표시 영역(11)의 하단에 위치할 수 있다. 또한, 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)은 도 7에 도시된 제2 전원 배선(ELVDDL2)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제3 열화 보상 영역(73)이 제1 표시 영역(11)의 좌측에 위치할 수 있고, 제4 열화 보상 영역(74)이 제1 표시 영역(11)의 우측에 위치할 수 있다.
도 9 및 10을 참조하면, 예시적인 실시예들에 있어서, 제1 표시 영역(11) 및 제2 표시 영역(12)에 배치되는 화소들(P)을 구동하여 영상 이미지(50)가 표시되는 동안, 제1 및 제2 열화 보상 영역들(71, 72)에 배치되는 더미 화소들(DP) 각각에서 전류 경로(IP)를 따라 전류가 흐를 수 있다. 예를 들면, 제1 및 제2 열화 보상 영역들(71, 72)에 배치된 더미 화소들(DP) 각각에 있어서, 제1 표시 영역(11) 및 제2 표시 영역(12)에 배치되는 화소들(P)이 구동되는 동안, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있고, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 제1 트랜지스터(TR1)를 통과하는 전류가 제3 트랜지스터(TR3)를 통과하여 초기화 전원 배선(VINTL)으로 빠져나갈 수 있다. 다시 말하면, 제1 전원(ELVDD)이 인가되는 제1 전원 배선(ELVDDL1)과 초기화 전원(VINT)이 인가되는 초기화 전원 배선(VINTL) 사이 전압차에 의해 전류 경로(IP)를 따라 전류가 흐를 수 있고, 상기 전류에 의해 제1 트랜지스터(TR1)는 열화될 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제1 열화 보상 영역(71)과 인접하여 위치하는 상기 구동 영역에 배치된(또는 중첩하는) 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제1 열화 보상 영역(71)과 인접하여 위치하는 화소들(P))의 로드 전압(예를 들어, 구동 전류에 대응되는 전압 또는 데이터 전압)의 평균에 상응하는 전압을 제1 열화 보상 영역(71)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제1 열화 보상 영역(71)에 배치된 더미 화소들(DP)이 제1 열화 보상 영역(71)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제2 열화 보상 영역(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제2 열화 보상 영역(72)과 인접하여 위치하는 화소들(P))의 로드 전압(예를 들어, 구동 전류에 대응되는 전압 또는 데이터 전압)의 평균에 상응하는 전압을 제2 열화 보상 영역(72)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제2 열화 보상 영역(72)에 배치된 더미 화소들(DP)이 제2 열화 보상 영역들(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 9 및 11을 참조하면, 예시적인 실시예들에 있어서, 제1 표시 영역(11) 및 제2 표시 영역(12)에 배치되는 화소들(P)을 구동하여 영상 이미지(50)가 표시되는 동안, 제3 및 제4 열화 보상 영역들(73, 74)에 배치되는 더미 화소들(DP) 각각에 초기화 전원(VINT)이 제공될 수 있다. 예를 들면, 제3 및 제4 열화 보상 영역들(73, 74)에 배치된 더미 화소들(DP) 각각에 있어서, 제1 표시 영역(11) 및 제2 표시 영역(12)에 배치되는 화소들(P)이 구동되는 동안, 제2 전원 라인(ELVDDL2)에는 제1 전원(ELVDD)이 인가되지 않을 수 있고, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있으며, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 초기화 전원(VINT)이 제3 트랜지스터(TR3)를 통과하여 제1 트랜지스터(TR1)에 제공될 수 있다. 다시 말하면, 제1 트랜지스터(TR1)에 초기화 전원(VINT)을 공급하여 제1 트랜지스터(TR1)를 열화시킬 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제3 열화 보상 영역(73)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제3 열화 보상 영역(73)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제3 열화 보상 영역(73)에 배치된 더미 화소들(DP)이 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제4 열화 보상 영역(74)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제4 열화 보상 영역(74)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제4 열화 보상 영역(74)에 배치된 더미 화소들(DP)이 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 12는 도 6의 표시 패널에 영상 이미지가 표시되는 제2 형상을 설명하기 위한 평면도이고, 도 13은 도 12의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 12 및 13을 참조하면, 표시 패널(110)에서 영상 이미지(50)가 좌상단으로 쉬프트되는 경우, 도 13에 도시된 바와 같이, 컨트롤러(150)는 열화 보상 영역(70)을 결정할 수 있다. 여기서, 영상 이미지(50)가 표시되는 영역을 구동 영역으로 정의한다. 열화 보상 영역(70)은 영상 이미지(50)가 표시되지 않는 부분에 대응될 수 있고, 열화 보상 영역(70)은 제2 열화 보상 영역(72), 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)을 포함할 수 있다. 다시 말하면, 제1 표시 영역(11)은 항상 표시되는 영역이기 때문에 열화 보상 영역(70)에 포함되지 않는다.
예를 들면, 제2 열화 보상 영역(72)은 도 7에 도시된 제1 전원 배선(ELVDDL1)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제2 열화 보상 영역(72)은 제1 표시 영역(11)의 하단에 위치할 수 있다. 또한, 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)은 도 7에 도시된 제2 전원 배선(ELVDDL2)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제3 열화 보상 영역(73)이 제1 표시 영역(11)의 좌하단에 위치할 수 있고, 제4 열화 보상 영역(74)이 제1 표시 영역(11)의 우측에 위치할 수 있다.
도 10 및 13을 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제2 열화 보상 영역(72)에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에서 전류 경로(IP)를 따라 전류가 흐를 수 있다. 예를 들면, 제2 열화 보상 영역(72)에 배치된 화소들(P) 및 더미 화소들(DP) 각각에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 구동되는 동안, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있고, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 제1 트랜지스터(TR1)를 통과하는 전류가 제3 트랜지스터(TR3)를 통과하여 초기화 전원 배선(VINTL)으로 빠져나갈 수 있다. 다시 말하면, 제1 전원(ELVDD)이 인가되는 제1 전원 배선(ELVDDL1)과 초기화 전원(VINT)이 인가되는 초기화 전원 배선(VINTL) 사이 전압차에 의해 전류 경로(IP)를 따라 전류가 흐를 수 있고, 상기 전류에 의해 제1 트랜지스터(TR1)는 열화될 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제2 열화 보상 영역(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제2 열화 보상 영역(72)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제2 열화 보상 영역(72)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제2 열화 보상 영역(72)에 배치된 화소들(P) 및 더미 화소들(DP)이 제2 열화 보상 영역들(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 11 및 13을 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제3 및 제4 열화 보상 영역들(73, 74)에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에 초기화 전원(VINT)이 제공될 수 있다. 예를 들면, 제3 및 제4 열화 보상 영역들(73, 74)에 배치된 화소들(P) 및 더미 화소들(DP) 각각에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 구동되는 동안, 제2 전원 라인(ELVDDL2)에는 제1 전원(ELVDD)이 인가되지 않을 수 있고, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있으며, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 초기화 전원(VINT)이 제3 트랜지스터(TR3)를 통과하여 제1 트랜지스터(TR1)에 제공될 수 있다. 다시 말하면, 제1 트랜지스터(TR1)에 초기화 전원(VINT)을 공급하여 제1 트랜지스터(TR1)를 열화시킬 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제3 열화 보상 영역(73)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP)이 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제4 열화 보상 영역(74)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제4 열화 보상 영역(74)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제4 열화 보상 영역(74)에 배치된 화소들(P) 및 더미 화소들(DP)이 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 14는 도 6의 표시 패널에 영상 이미지가 표시되는 제3 형상을 설명하기 위한 평면도이고, 도 15는 도 14의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 14 및 15를 참조하면, 표시 패널(110)에서 영상 이미지(50)가 좌하단으로 쉬프트되는 경우, 도 15에 도시된 바와 같이, 컨트롤러(150)는 열화 보상 영역(70)을 결정할 수 있다. 여기서, 영상 이미지(50)가 표시되는 영역을 구동 영역으로 정의한다. 열화 보상 영역(70)은 영상 이미지(50)가 표시되지 않는 부분에 대응될 수 있고, 열화 보상 영역(70)은 제1 열화 보상 영역(71), 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)을 포함할 수 있다. 다시 말하면, 제1 표시 영역(11)은 항상 표시되는 영역이기 때문에 열화 보상 영역(70)에 포함되지 않는다.
예를 들면, 제1 열화 보상 영역(71)은 도 7에 도시된 제1 전원 배선(ELVDDL1)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제1 열화 보상 영역(71)은 제1 표시 영역(11)의 상단에 위치할 수 있다. 또한, 제3 및 제4 열화 보상 영역들(73, 74)은 도 7에 도시된 제2 전원 배선(ELVDDL2)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제3 열화 보상 영역(73)이 제1 표시 영역(11)의 좌상단에 위치할 수 있고, 제4 열화 보상 영역(74)이 제1 표시 영역(11)의 우측에 위치할 수 있다.
도 10 및 15를 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제1 열화 보상 영역(71)에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에서 전류 경로(IP)를 따라 전류가 흐를 수 있다. 예를 들면, 제1 열화 보상 영역(71)에 배치된 화소들(P) 및 더미 화소들(DP) 각각에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 구동되는 동안, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있고, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 제1 트랜지스터(TR1)를 통과하는 전류가 제3 트랜지스터(TR3)를 통과하여 초기화 전원 배선(VINTL)으로 빠져나갈 수 있다. 다시 말하면, 제1 전원(ELVDD)이 인가되는 제1 전원 배선(ELVDDL1)과 초기화 전원(VINT)이 인가되는 초기화 전원 배선(VINTL) 사이 전압차에 의해 전류 경로(IP)를 따라 전류가 흐를 수 있고, 상기 전류에 의해 제1 트랜지스터(TR1)는 열화될 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제1 열화 보상 영역(71)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제1 열화 보상 영역(71)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제1 열화 보상 영역(71)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제1 열화 보상 영역(71)에 배치된 화소들(P) 및 더미 화소들(DP)이 제1 열화 보상 영역들(71)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 11 및 15를 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제3 및 제4 열화 보상 영역들(73, 74)에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에 초기화 전원(VINT)이 제공될 수 있다. 예를 들면, 제3 및 제4 열화 보상 영역들(73, 74)에 배치된 화소들(P) 및 더미 화소들(DP) 각각에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 구동되는 동안, 제2 전원 라인(ELVDDL2)에는 제1 전원(ELVDD)이 인가되지 않을 수 있고, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있으며, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 초기화 전원(VINT)이 제3 트랜지스터(TR3)를 통과하여 제1 트랜지스터(TR1)에 제공될 수 있다. 다시 말하면, 제1 트랜지스터(TR1)에 초기화 전원(VINT)을 공급하여 제1 트랜지스터(TR1)를 열화시킬 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제3 열화 보상 영역(73)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP)이 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제4 열화 보상 영역(74)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제4 열화 보상 영역(74)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제4 열화 보상 영역(74)에 배치된 화소들(P) 및 더미 화소들(DP)이 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 16은 도 6의 표시 패널에 영상 이미지가 표시되는 제4 형상을 설명하기 위한 평면도이고, 도 17은 도 16의 영상 이미지가 표시 패널에 표시되는 경우, 열화 보상 영역을 설명하기 위한 평면도이다.
도 16 및 17을 참조하면, 표시 패널(110)에서 영상 이미지(50)가 우측으로 쉬프트되는 경우, 도 17에 도시된 바와 같이, 컨트롤러(150)는 열화 보상 영역(70)을 결정할 수 있다. 여기서, 영상 이미지(50)가 표시되는 영역을 구동 영역으로 정의한다. 열화 보상 영역(70)은 영상 이미지(50)가 표시되지 않는 부분에 대응될 수 있고, 열화 보상 영역(70)은 제1 열화 보상 영역(71), 제2 열화 보상 영역(72), 제3 열화 보상 영역(73) 및 제4 열화 보상 영역(74)을 포함할 수 있다. 다시 말하면, 제1 표시 영역(11)은 항상 표시되는 영역이기 때문에 열화 보상 영역(70)에 포함되지 않는다.
예를 들면, 제1 및 제2 열화 보상 영역들(71, 72)은 도 7에 도시된 제1 전원 배선(ELVDDL1)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제1 열화 보상 영역(71)은 제1 표시 영역(11)의 상단에 위치할 수 있으며, 제2 열화 보상 영역(72)은 제1 표시 영역(11)의 하단에 위치할 수 있다. 또한, 제3 및 제4 열화 보상 영역들(73, 74)은 도 7에 도시된 제2 전원 배선(ELVDDL2)이 배치되는 영역에서 상기 구동 영역을 제외한 영역에 대응될 수 있고, 제3 열화 보상 영역(73)이 제1 표시 영역(11)의 좌측에 위치할 수 있고, 제4 열화 보상 영역(74)이 제1 표시 영역(11)의 우상단 및 우하단에 위치할 수 있다.
도 10 및 17을 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제1 및 제2 열화 보상 영역들(71, 72)에 배치되는 더미 화소들(DP) 각각에서 전류 경로(IP)를 따라 전류가 흐를 수 있다. 예를 들면, 제1 및 제2 열화 보상 영역들(71, 72)에 배치된 더미 화소들(DP) 각각에 있어서, 제1 표시 영역(11) 및 제2 표시 영역(12)에 배치되는 화소들(P)이 구동되는 동안, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있고, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 제1 트랜지스터(TR1)를 통과하는 전류가 제3 트랜지스터(TR3)를 통과하여 초기화 전원 배선(VINTL)으로 빠져나갈 수 있다. 다시 말하면, 제1 전원(ELVDD)이 인가되는 제1 전원 배선(ELVDDL1)과 초기화 전원(VINT)이 인가되는 초기화 전원 배선(VINTL) 사이 전압차에 의해 전류 경로(IP)를 따라 전류가 흐를 수 있고, 상기 전류에 의해 제1 트랜지스터(TR1)는 열화될 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제1 열화 보상 영역(71)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제1 열화 보상 영역(71)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제1 열화 보상 영역(71)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제1 열화 보상 영역(71)에 배치된 더미 화소들(DP)이 제1 열화 보상 영역(71)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제2 열화 보상 영역(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12)에 배치된 화소들(P) 중 제2 열화 보상 영역(72)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제2 열화 보상 영역(72)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제2 열화 보상 영역(72)에 배치된 더미 화소들(DP)이 제2 열화 보상 영역들(72)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다.
도 11 및 17을 참조하면, 예시적인 실시예들에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)을 구동하여 영상 이미지(50)가 표시되는 동안, 제3 및 제4 열화 보상 영역들(73, 74)에 배치되는 화소들(P) 및 더미 화소들(DP) 각각에 초기화 전원(VINT)이 제공될 수 있다. 예를 들면, 제3 및 제4 열화 보상 영역들(73, 74)에 배치된 화소들(P) 및 더미 화소들(DP) 각각에 있어서, 상기 구동 영역에 배치되는 화소들(P) 및 더미 화소들(DP)이 구동되는 동안, 제2 전원 라인(ELVDDL2)에는 제1 전원(ELVDD)이 인가되지 않을 수 있고, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 턴-온될 수 있으며, 제1 트랜지스터(TR1)의 게이트 단자에 데이터 전압(VDATA)이 공급될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 턴-온될 수 있고, 초기화 전원(VINT)이 제3 트랜지스터(TR3)를 통과하여 제1 트랜지스터(TR1)에 제공될 수 있다. 다시 말하면, 제1 트랜지스터(TR1)에 초기화 전원(VINT)을 공급하여 제1 트랜지스터(TR1)를 열화시킬 수 있다. 즉, 발광 소자(LED)에는 전류가 흐르지 않을 수 있고, 발광 소자(LED)는 발광하지 않을 수 있다. 예시적인 실시예들에 있어서, 컨트롤러(150)는 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제1 표시 영역(11)에 배치된 화소들(P) 중 제3 열화 보상 영역(73)과 인접하여 위치하는 화소들(P))의 로드 전압의 평균에 상응하는 전압을 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제3 열화 보상 영역(73)에 배치된 화소들(P) 및 더미 화소들(DP)이 제3 열화 보상 영역(73)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)과 유사한 수준으로 열화될 수 있다. 또한, 컨트롤러(150)는 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P)(예를 들어, 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP) 중 제4 열화 보상 영역(74)과 인접하여 위치하는 화소들(P) 및 더미 화소들(DP))의 로드 전압의 평균에 상응하는 전압을 제4 열화 보상 영역(74)에 배치된 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급할 수 있다. 이러한 경우, 제4 열화 보상 영역(74)에 배치된 더미 화소들(DP)이 제4 열화 보상 영역(74)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P) 및 더미 화소들(DP)과 유사한 수준으로 열화될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(500)는 열화 보상 영역(70)을 결정하고, 열화 보상 영역(70)에 배치되는 화소들(P) 및/또는 더미 화소들(DP)에서 발광 소자(LED)의 발광 없이 전류 경로(IP)를 따라 전류를 제1 트랜지스터(TR1)에 제공하거나 제1 트랜지스터(TR1)에 초기화 전원(VINT)을 공급하여 열화 보상 영역(70)에 배치되는 화소들(P) 및/또는 더미 화소들(DP)을 열화시킬 수 있다. 이에 따라, 표시 패널(110)에서 얼룩이 시인되지 않을 수 있다.
또한, 열화 보상 영역(70)과 인접하여 위치하는 구동 영역에 배치된 화소들(P) 및/또는 더미 화소들(DP)의 로드 전압의 평균에 상응하는 전압을 열화 보상 영역(70)에 배치된 화소들(P) 및/또는 더미 화소들(DP) 각각의 제2 트랜지스터(TR2)에 제공되는 데이터 전압(VDATA)으로 공급함으로써, 열화 보상 영역(70)에 배치된 화소들(P) 및/또는 더미 화소들(DP)이 열화 보상 영역(70)과 인접하여 위치하는 상기 구동 영역에 배치된 화소들(P) 및/또는 더미 화소들(DP)과 유사한 수준으로 열화될 수 있다. 이에 따라, 표시 패널(110)에서 얼룩이 더욱 시인되지 않을 수 있다.
다만, 도 12, 14 및 16에서 3가지 방향으로 쉬프트된 영상 이미지(50)를 나타내고 있지만, 영상 이미지(50)가 쉬프트되는 형상이 이에 한정되는 것은 아니다. 예를 들면, 영상 이미지(50)는 다양한 방향으로 점진적으로 쉬프트될 수도 있다.
도 18은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 18을 참조하면, 표시 장치(600)는 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 전원 공급부(160), 영상 이미지 쉬프트 컨트롤러(180), 화소 열화 센서(190) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GWL), 복수의 데이터 초기화 게이트 라인들(GIL), 제1 전원 라인(ELVDDL), 제2 전원 라인(ELVSSL), 초기화 전원 라인(VINTL) 및 상기 라인들과 연결된 복수의 화소들(P) 및 복수의 더미 화소들(DP)을 포함할 수 있다. 여기서, 표시 패널(110)의 중앙에 화소들(P)이 배치될 수 있고, 표시 패널(110)의 외곽에서 화소들(P)을 둘러싸도록 더미 화소들(DP)이 배치될 수 있다.
예시적인 실시예들에 있어서, 화소(P) 및 더미 화소(DP) 각각은 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 발광 소자를 포함하고, 표시 패널(110)은 발광 표시 패널일 수 있다.
컨트롤러(150)는 외부의 호스트 프로세서를 제공받을 수 있다. 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 또한, 영상 데이터(IMG)는 구동 주파수의 정보를 포함할 수 있다. 제어 신호(CON)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클럭 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(150)는 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다. 컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 데이터 드라이버(120)의 동작을 제어하는 데이터 제어 신호(CTLD) 및 게이트 드라이버(140)의 동작을 제어하는 게이트 제어 신호(CTLS)를 생성할 수 있다.
예시적인 실시예들에 있어서, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력되는 경우, 컨트롤러(150)는 영상 이미지 쉬프트 컨트롤러(180)로부터 영상 이미지 쉬프트 신호(PS)를 수신할 수 있다. 컨트롤러(150)가 영상 이미지 쉬프트 신호(PS)를 수신하는 경우, 컨트롤러(150)는 영상 이미지가 전체적으로 쉬프트되도록 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
또한, 컨트롤러(150)는 영상 이미지 쉬프트 신호(PS)를 기초하여 표시 패널(110)에서 열화 보상 영역을 결정할 수 있다. 컨트롤러(150)는 화소 열화 센서(190)로부터 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP)의 평균 열화량에 대한 정보가 포함된 화소 열화 신호(PDS)를 수신할 수 있다. 컨트롤러(150)가 상기 열화 보상 영역을 결정한 후, 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)의 상기 평균 열화량에 기초하여 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)의 휘도를 감소하여 구동할 수 있다.
게이트 드라이버(140)는 컨트롤러(150)로부터 수신된 게이트 제어 신호(CTLS)에 기초하여 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 생성할 수 있다. 게이트 드라이버(140)는 데이터 기입 게이트 신호들(GW) 및 데이터 초기화 게이트 신호들(GI)을 게이트 라인들(GWL) 및 및 데이터 초기화 게이트 라인들(GIL)과 각기 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다.
전원 공급부(160)는 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 생성할 수 있고, 제1 전원 라인(ELVDDL), 제2 전원 라인(ELVSSL) 및 초기화 전원 라인(VINTL)을 통해 제1 전원(ELVDD), 제2 전원(ELVSS) 및 초기화 전원(VINT)을 화소들(P) 및 더미 화소들(DP)에 제공할 수 있다. 예시적인 실시예들에 있어서, 제1 전원(ELVDD)의 전압 레벨은 제2 전원(ELVSS)의 전압 레벨보다 높을 수 있다.
데이터 드라이버(120)는 컨트롤러(150)로부터 데이터 제어 신호(CTLD) 및 입력 영상 데이터(IDATA)(또는 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA))를 입력 받을 수 있다. 또한, 데이터 드라이버(120)는 감마 기준 전압 생성부로부터 감마 기준 전압을 입력 받을 수도 있다. 데이터 드라이버(120)는 디지털 형태의 입력 영상 데이터(IDATA)를 상기 감마 기준 전압을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 여기서, 아날로그 형태로 변경된 데이터 전압을 데이터 전압(VDATA)으로 정의한다. 데이터 드라이버(120)는 데이터 제어 신호(CTLD)에 기초하여 데이터 전압들(VDATA)을 데이터 라인들(DL)과 연결되는 화소들(P) 및 더미 화소들(DP)에 출력할 수 있다. 예를 들면, 데이터 드라이버(120)는 쉬프트 레지스터, 데이터 샘플링 래치, 데이터 홀딩 래치, 레벨 쉬프터, 디지털 아날로그 컨버터 및 버퍼 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(110)은 초기에 화소들(P)에만 영상 이미지를 출력할 수 있고, 더미 화소들(DP)에는 상기 영상 이미지를 출력하지 않을 수 있다. 이러한 경우, 데이터 드라이버(120)는 컨트롤러(150)로부터 입력 영상 데이터(IDATA)를 수신할 수 있다. 이와는 달리, 표시 패널(110)에서 영상 이미지가 기설정된 시간 동안 출력되는 경우, 데이터 드라이버(120)가 컨트롤러(150)로부터 영상 이미지 쉬프트 신호(PS)가 적용된 입력 영상 데이터(IDATA)를 수신할 수 있다. 이러한 경우, 표시 패널(110)에서 영상 이미지가 전체적으로 쉬프트될 수 있고, 더미 화소들(DP) 중 일부 더미 화소들(DP)에도 상기 영상 이미지가 출력될 수 있다.
영상 이미지 쉬프트 컨트롤러(180)는 영상 이미지 쉬프트 신호(PS)를 생성할 수 있고, 영상 이미지 쉬프트 신호(PS)를 컨트롤러(150)에 공급할 수 있다. 영상 이미지 쉬프트 신호(PS)는 영상 이미지가 쉬프트되는 경로에 대한 정보를 포함할 수 있다.
화소 열화 센서(190)는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP)의 열화량을 측정할 수 있다. 화소 열화 센서(190)는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP)의 상기 열화량에 기초하여 화소 열화 신호(PDS)를 생성할 수 있고, 화소 열화 신호(PDS)를 컨트롤러(150)에 공급할 수 있다. 다시 말하면, 화소 열화 신호(PDS)는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP)의 평균 열화량에 대한 정보를 포함할 수 있다. 선택적으로, 화소 열화 센서(190)와 데이터 드라이버(120)(또는 컨트롤러(150) 및 전원 공급부(160))는 단일한 집적 회로로 구현될 수도 있다.
종래의 표시 장치에 있어서, 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들과 제1 표시 영역에 배치되는 화소들 사이의 열화 편차로 인해 상기 제2 표시 영역 및 상기 서브 표시 영역에서 얼룩이 시인될 수 있다. 예를 들면, 상기 제2 표시 영역에 배치되는 상기 화소들 및 상기 서브 표시 영역에 배치되는 상기 더미 화소들이 상대적으로 덜 열화되어, 상기 제2 표시 영역 및 상기 서브 표시 영역이 상기 제1 표시 영역보다 밝게 시인될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(600)는 제2 표시 영역(12) 및 서브 표시 영역(20)에 배치된 화소들(P) 및 더미 화소들(DP)의 평균 열화량에 대한 정보가 포함된 화소 열화 신호(PDS)를 생성하는 화소 열화 센서(190)를 포함함으로써, 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)의 상기 평균 열화량에 기초하여 상기 열화 보상 영역에 배치되는 화소들(P) 및 더미 화소들(DP)의 휘도를 감소하여 구동할 수 있다. 이에 따라, 표시 패널(110)에서 얼룩이 시인되지 않을 수 있다.
도 19는 본 발명의 예시적인 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 19를 참조하면, 전자 기기(1100)는 호스트 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
호스트 프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 호스트 프로세서(1110)는 어플리케이션 프로세서(AP), 그래픽 처리부(GPU), 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 호스트 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 호스트 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(dynamic random access memory), SRAM(static random access memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(solid state drive SSD), 하드 디스크 드라이브(hard disk drive HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)는 복수의 화소들 및 복수의 더미 화소들을 포함하는 표시 패널, 컨트롤러, 데이터 드라이버, 게이트 드라이버, 전원 공급부, 영상 이미지 쉬프트 컨트롤러 등을 포함할 수 있다. 예시적인 실시예에 있어서, 표시 장치(1160)는 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들 각각의 제1 트랜지스터의 크기가 제1 표시 영역으로부터 주변 영역으로의 방향을 따라 점진적으로 작아지도록 표시 패널을 구성할 수 있다. 예를 들면, 제1 트랜지스터의 크기가 상대적으로 작게 제조될 경우, 구동 전류에 의한 스트레스가 상대적으로 증가되고, 문턱 전압의 변화가 증가되기 때문에, 상대적으로 작게 제조된 제1 트랜지스터는 상대적으로 빠르게 열화될 수 있다. 또한, 상대적으로 열화되는 속도가 느린 서브 표시 영역에 배치되는 더미 화소들 각각의 제1 트랜지스터가 상대적으로 더 작게 제조될 수 있다. 이에 따라, 제2 표시 영역에 배치되는 화소들 및 서브 표시 영역에 배치되는 더미 화소들 각각의 열화가 제1 표시 영역에 배치되는 화소들의 열화보다 상대적으로 빠르게 진행될 수 있고, 서브 표시 영역에 배치되는 더미 화소들의 열화가 제2 표시 영역에 배치되는 화소들의 열화보다 상대적으로 빠르게 진행됨으로써, 표시 패널에서 얼룩이 시인되지 않을 수 있다.
또한, 표시 장치(1160)는 열화 보상 영역을 결정하고, 열화 보상 영역에 배치되는 화소들 및/또는 더미 화소들에서 발광 소자의 발광 없이 전류 경로를 따라 전류를 제1 트랜지스터에 제공하거나 제1 트랜지스터에 초기화 전원을 공급하여 열화 보상 영역에 배치되는 화소들 및/또는 더미 화소들을 열화시킬 수 있다. 이에 따라, 표시 패널에서 얼룩이 시인되지 않을 수 있다.
실시예들에 따라, 전자 기기(1000)는 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿 컴퓨터(tablet computer), 디지털 TV(digital television), 3D TV, VR(virtual reality) 기기, 개인용 컴퓨터(personal computer PC), 가정용 전자기기, 노트북 컴퓨터(laptop computer), 개인 정보 단말기(personal digital assistant PDA), 휴대형 멀티미디어 플레이어(portable multimedia player PMP), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 내비게이션(navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 영상 이미지가 쉬프트될 수 있는 표시 장치를 포함하는 다양한 전자 기기에 적용될 수 있다. 예를 들면, 본 발명은 차량용 디스플레이 장치들, 선박용 디스플레이 장치들, 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 디스플레이 장치들, 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
10: 표시 영역 11: 제1 표시 영역
12: 제2 표시 영역 20: 서브 표시 영역
30: 주변 영역 50: 영상 이미지
70: 열화 보상 영역
71, 72, 73, 74: 제1 내지 제4 열화 보상 영역들
100, 500, 600: 표시 장치 110: 표시 패널
120: 데이터 드라이버 140: 게이트 드라이버
150: 컨트롤러 160: 전원 공급부
180: 영상 이미지 쉬프트 컨트롤러 190: 화소 열화 센서
470: 패드 전극 550: 액티브 패턴
570: 게이트 전극
555_1,…, 555_n: 제1 내지 제n 액티브 패턴들
575_1,…, 575_n: 제1 내지 제n 게이트 전극들

Claims (20)

  1. 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸며 더미 화소들이 배치되는 서브 표시 영역을 포함하고, 영상 이미지가 표시되는 표시 패널;
    상기 영상 이미지를 쉬프트시키는 경로에 대한 정보를 포함하는 영상 이미지 쉬프트 신호를 생성하는 영상 쉬프트 컨트롤러; 및
    상기 영상 이미지 쉬프트 신호를 수신하여 상기 영상 이미지 쉬프트 신호가 적용된 입력 영상 데이터를 생성하는 컨트롤러를 포함하고,
    상기 표시 영역에 배치되는 상기 화소들 각각에 포함된 구동 트랜지스터의 크기와 상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 구동 트랜지스터의 크기는 상이한 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서, 상기 표시 영역에 배치되는 상기 화소들 각각에 포함된 상기 구동 트랜지스터를 제1 구동 트랜지스터로 정의하고, 상기 제1 구동 트랜지스터는 제1 액티브 패턴 및 제1 게이트 전극을 포함하며,
    상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터를 제2 구동 트랜지스터로 정의하고, 상기 제2 구동 트랜지스터는 제2 액티브 패턴 및 제2 게이트 전극을 포함하며,
    상기 제1 구동 트랜지스터의 크기가 상기 제2 구동 트랜지스터의 크기보다 큰 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서, 상기 표시 영역은,
    제1 표시 영역; 및
    상기 제1 표시 영역을 둘러싸는 제2 표시 영역을 포함하고,
    상기 제2 표시 영역에 배치되는 상기 화소들 각각에 포함된 상기 구동 트랜지스터 및 상기 서브 표시 영역에 배치되는 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터 각각의 크기가 상기 제1 표시 영역으로부터 상기 서브 표시 영역으로의 방향으로 점진적으로 감소하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서, 상기 제1 표시 영역에 배치되는 화소들 각각에 포함된 구동 트랜지스터는 서로 동일한 크기인 것을 특징으로 표시 장치.
  5. 제 3 항에 있어서, 상기 영상 이미지는 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하거나, 상기 제1 표시 영역, 상기 제2 표시 영역의 적어도 일부 및 상기 서브 표시 영역의 적어도 일부와 중첩하는 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서, 상기 표시 영역으로부터 상기 서브 표시 영역으로의 방향으로 상기 더미 화소들 각각에 포함된 상기 구동 트랜지스터의 크기가 점진적으로 감소하는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서, 상기 화소들 및 상기 더미 화소들은 매트릭스 형태로 배열되는 것을 특징으로 하는 표시 장치.
  8. 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸며 더미 화소들이 배치되는 서브 표시 영역을 포함하고, 영상 이미지가 표시되는 표시 패널;
    상기 영상 이미지를 쉬프트시키는 경로에 대한 정보를 포함하는 영상 이미지 쉬프트 신호를 생성하는 영상 쉬프트 컨트롤러; 및
    상기 영상 이미지 쉬프트 신호를 수신하여 상기 영상 이미지 쉬프트 신호가 적용된 입력 영상 데이터를 생성하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 영상 이미지 쉬프트 신호를 기초하여 열화 보상 영역을 결정하고, 상기 열화 보상 영역에 배치된 상기 화소 및 상기 더미 화소들을 열화시키는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서, 상기 열화 보상 영역은 상기 영상 이미지가 표시되는 구동 영역과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  10. 제 8 항에 있어서, 상기 화소들 및 상기 더미 화소들 각각은,
    제1 전원이 인가되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 제2 노드에 연결되는 게이트 단자를 포함하는 제1 트랜지스터;
    데이터 전압이 인가되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 데이터 기입 게이트 신호가 인가되는 게이트 단자를 포함하는 제2 트랜지스터; 및
    상기 제1 노드에 연결되는 제1 단자, 초기화 전원이 인가되는 제2 단자 및 데이터 초기화 게이트 신호가 인가되는 게이트 단자를 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서, 상기 화소들 및 상기 더미 화소들 각각은,
    상기 제1 노드에 연결되는 제1 단자 및 제2 전원을 공급받는 제2 단자를 포함하는 발광 소자; 및
    상기 제1 노드와 상기 제2 노드에 연결되는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서, 상기 영상 이미지가 표시되는 동안 상기 열화 보상 영역과 중첩하는 상기 화소 및 상기 더미 화소들은 발광하지 않는 것을 특징으로 하는 표시 장치.
  13. 제 10 항에 있어서,
    상기 표시 패널의 제1 영역에 배치되는 제1 전원 배선들;
    상기 제1 영역의 양측부에 위치하는 제2 영역에 배치되는 제2 전원 배선들; 및
    상기 제1 및 제2 영역들에 배치되는 초기화 전원 배선들을 포함하는 전원 공급부를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서, 상기 전원 공급부는 상기 제1 영역과 중첩하는 상기 화소들 및 상기 더미 화소들에 제1 전원을 연속적으로 공급하고, 상기 제2 영역과 중첩하는 상기 화소들 및 상기 더미 화소들에 상기 제1 전원을 선택적으로 공급하는 것을 특징으로 하는 표시 장치
  15. 제 13 항에 있어서, 상기 열화 보상 영역은 제1, 제2, 제3 및 제4 열화 보상 영역들로부터 선택된 적어도 3개를 포함하고,
    상기 제1 및 제2 열화 보상 영역들은 상기 제1 영역에서 상기 영상 이미지가 표시되는 구동 영역을 제외한 나머지 영역에 대응되고,
    상기 제3 및 제4 열화 보상 영역들은 상기 제2 영역에서 상기 구동 영역을 제외한 나머지 영역에 대응되는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 구동 영역과 중첩하는 화소들 및 더미 화소들을 구동하여 상기 영상 이미지가 표시되는 동안, 상기 제1 및 제2 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들에서 상기 제2 및 제3 트랜지스터들이 턴-온되고, 상기 제1 트랜지스터의 상기 게이트 단자에 상기 데이터 전압이 공급되어 상기 제1 트랜지스터가 턴-온되며, 상기 제1 전원 배선으로부터 상기 초기화 전원 배선으로 전류가 흐르는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 제1 및 제2 열화 보상 영역들과 인접하여 위치하는 상기 구동 영역과 중첩하는 상기 화소들 또는 상기 더미 화소들의 로드 전압의 평균에 상응하는 전압이 상기 제1 및 제2 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들 각각의 상기 제1 트랜지스터의 상기 게이트 단자에 제공되는 상기 데이터 전압으로 공급되는 것을 특징으로 하는 표시 장치.
  18. 제 15 항에 있어서, 상기 구동 영역과 중첩하는 화소들 및 더미 화소들을 구동하여 상기 영상 이미지가 표시되는 동안, 상기 제2 전원 배선에는 상기 제1 전원이 인가되지 않는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 제3 및 제4 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들에서 상기 제2 및 제3 트랜지스터들이 턴-온되고, 상기 제1 트랜지스터의 상기 게이트 단자에 상기 데이터 전압이 공급되어 상기 제1 트랜지스터가 턴-온되며, 상기 제1 트랜지스터에 초기화 전원이 제공되는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 상기 제3 및 제4 열화 보상 영역들과 인접하여 위치하는 상기 구동 영역과 중첩하는 상기 화소들 또는 상기 더미 화소들의 로드 전압의 평균에 상응하는 전압이 상기 제3 및 제4 열화 보상 영역들과 중첩하는 상기 화소들 및 상기 더미 화소들 각각의 상기 제1 트랜지스터의 상기 게이트 단자에 제공되는 상기 데이터 전압으로 공급되는 것을 특징으로 하는 표시 장치.
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