KR20230111484A - 멀티 칩 적층 방법 - Google Patents

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KR20230111484A
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허연희
배치성
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삼성전자주식회사
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Abstract

복수의 칩이 적층된 집적회로 및 그 제조 방법이 개시된다. 일 실시예에 따른 집적회로는 기판, 인쇄 회로 보드 상에 적층되는 복수의 칩들-복수의 칩들 각각은 복수의 회로들을 포함함- 및 복수의 칩들 각각에 포함된 복수의 회로들 각각을 기판에 전기적으로 연결하는 복수의 인터커넥트들을 포함하고, 복수의 칩들은 서로 연결되지 않고, 복수의 칩들 각각에 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 적층된다.

Description

멀티 칩 적층 방법{MULTI-TIP STACKING METHOD}
아래 실시예들은 멀티 칩 적층 방법에 관한 것으로, 보다 구체적으로는 복수의 칩이 적층된 집적회로 및 그 제조 방법 에 관한 것이다.
칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 3차원 집적 회로가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다. 적층된 복수의 반도체 칩을 서로 연결하는 방법으로 본딩 와이어(bonding wire) 방식 및 관통 실리콘 비아(through silicon via; TSV) 방식이 있는데, TSV를 이용하는 경우 본딩 와이어 방식에 비해 배선 거리를 크게 단축시킬 수 있어 소자의 고속화, 저전력화 및 소형화가 가능하다.
일 실시예에 따른 집적회로는 기판; 상기 기판 상에 적층되는 복수의 칩들-상기 복수의 칩들 각각은 복수의 회로들을 포함함-; 및 상기 복수의 칩들 각각에 포함된 상기 복수의 회로들 각각을 상기 기판에 전기적으로 연결하는 복수의 인터커넥트들을 포함하고, 상기 복수의 칩들은 서로 연결되지 않고, 상기 복수의 칩들 각각에 상기 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 적층된다.
상기 복수의 인터커넥트들의 수는 상기 복수의 칩들의 수 및 상기 복수의 회로들의 수에 기초하여 결정될 수 있다.
상기 복수의 칩들은 상기 영역이 오버랩되지 않도록 로테이트(rotate) 또는 플립(flip)되어 적층될 수 있다.
상기 인터커넥트는 복수의 TSV(through silicon via)를 포함할 수 있다.
상기 복수의 칩들은 동일한 단일 칩으로 구성될 수 있다.
상기 복수의 칩들은 복수의 다중 칩 집합들로 구성될 수 있다.
일 실시예에 따른 칩은 제1 영역 및 제2 영역을 포함하는 칩 바디; 및 상기 제1 영역에 배치되고, 복수의 인터커넥트들과 연결되는 복수의 회로들을 포함하고, 상기 제2 영역은 복수 개의 분할 영역으로 가상 분할되고, 상기 복수 개의 분할 영역 중 어느 하나의 영역에 해당하는 커넥팅 영역에서 상기 복수의 인터커넥트들과 상기 복수의 회로들이 연결될 수 있다.
상기 제2 영역은 복수 개의 분할 영역으로 균등 분할될 수 있다.
상기 칩은 상기 분할 영역의 수에 대응하는 만큼 적층될 수 있다.
상기 복수의 인터커넥트는 복수의 TSV(through silicon via)를 포함할 수 있다.
일 실시예에 따른 집적회로를 제조하는 방법은 복수의 칩들을 제조하고, 상기 복수의 칩들을 기판 상에 적층하는 단계; 및 복수의 인터커넥트들을 이용하여 상기 복수의 칩들 각각에 포함된 상기 복수의 회로들 각각을 상기 기판에 전기적으로 연결하는 단계를 포함하고, 상기 적층하는 단계는 상기 복수의 칩들 각각에 상기 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 상기 복수의 칩들을 적층하는 단계를 포함하고, 상기 복수의 칩들이 서로 연결되지 않는다.
상기 복수의 인터커넥트들의 수는 상기 복수의 칩들의 수 및 상기 복수의 회로들의 수에 기초하여 결정될 수 있다.
상기 적층하는 단계는 상기 영역이 오버랩되지 않도록 상기 복수의 칩들 각각을 로테이트(rotate) 또는 플립(flip)하여 적층할 수 있다.
상기 인터커넥트는 복수의 TSV(through silicon via)를 포함할 수 있다.
상기 복수의 칩들은 동일한 단일 칩으로 구성될 수 있다.
상기 복수의 칩들은 복수의 다중 칩 집합들로 구성될 수 있다.
도 1a 내지 도 1b는 센싱 채널(sensing channel)의 개수를 확장하는 종래 기술을 설명하기 위한 도면이다.
도 2a는 일 실시예에 따른 집적회로의 사시도이다.
도 2b는 일 실시예에 따른 집적회로의 정면도이다.
도 3a는 일 실시예에 따른 집적회로의 사시도이다.
도 3b는 일 실시예에 따른 집적회로의 정면도이다.
도 4는 일 실시예에 따른 복수의 다중 칩 집합들로 적층된 집적회로를 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 집적회로를 제조하는 방법을 설명하기 위한 순서도이다.
본 명세서에서 개시되어 있는 특정한 구조적 또는 기능적 설명들은 단지 기술적 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 실제로 구현된 형태는 다양한 다른 모습을 가질 수 있으며 본 명세서에 설명된 실시예로만 한정되지 않는다.
제1 또는 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 이해되어야 한다. 예를 들어 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~간의"와 "바로~간의" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예들은 퍼스널 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 텔레비전, 스마트 가전 기기, 지능형 자동차, 키오스크, 웨어러블 장치 등 다양한 형태의 제품으로 구현될 수 있다. 이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
CMOS 이미지 센서(image sensor), 생체 신호 센서(Bio-signal sensor), 디스플레이 드라이빙 회로(display driving circuit), 터치 센서(touch sensor) 등 다수의 동일한 칩(chip)을 이용하는 기술 분야는 센싱 채널(sensing channel) 개수의 확장성이 중요하다. 일 실시예에 따른 센싱 채널 확장 방법을 설명하기에 앞서, 도 1a 내지 도 1b를 참조하여 센싱 채널(sensing channel)의 개수를 확장하는 종래 기술을 설명한다.
도 1a 내지 도 1b는 센싱 채널(sensing channel)의 개수를 확장하는 종래 기술을 설명하기 위한 도면이다.
도 1a를 참조하면, 제1 집적회로(100)는 복수의 단일 칩(110)들이 기판(120)에 2차원으로 배치되는 형태로 구성될 수 있다. 또한, 단일 칩(110)은 복수의 회로(115)들을 포함할 수 있다. 예를 들어, 단일 칩(110)에는 N개의 회로(도 1a에는 3개의 회로가 도시되어 있으나, 이는 예시적인 사항에 불과하고 회로의 개수는 다양하게 채택될 수 있다)가 포함될 수 있고, 집적회로(100)에는 M개의 단일 칩들(도 1a에는 4개의 단일 칩이 도시되어 있으나, 이는 예시적인 사항에 불과하고 단일 칩의 개수는 다양하게 채택될 수 있다)이 포함될 수 있다. 이 경우, 집적회로(100)는 N*M개(예를 들어, 3*4=12개)의 채널을 갖을 수 있다.
그러나, 제1 집적회로(100)를 구성하는 방식에 따르면 라우팅(routing) 개수의 복잡도가 매우 증가하고, 거대한 기판 면적으로 인해, 소형 시스템 제작에 부적합할 수 있다.
도 1b를 참조하면, 제2 집적회로(150)는 N*M개의 부분 회로를 이루는 M종 칩(160)을 기판(170) 위에 3차원으로 적층(stack)하여 채널 개수를 확장할 수 있다.
도 1a의 단일 칩(110)에 포함된 복수의 회로(115)들 각각은 독립적으로 온전하게 자신의 기능을 수행할 수 있는 반면에, 도 1b의 N*M개(도 1b에는 3*4개의 부분 회로가 도시되어 있으나, 이는 예시적인 사항에 불과하고 부분 회로의 개수는 다양하게 채택될 수 있다)의 부분 회로를 이루는 M종 칩(도 1b에는 4종 칩이 도시되어 있으나, 이는 예시적인 사항에 불과하고 M종 칩의 개수는 다양하게 채택될 수 있다)에 포함된 부분 회로들 각각은 구성 성분의 일부만 포함하고 있다. 예를 들어, 4종 칩에 포함된 부분 회로들 각각은 구성 성분의 1/4씩만 포함하고 있고, 따라서 4개의 4종 칩이 연결되어야 하나의 채널을 구성할 수 있다. 즉, N*M개(예를 들어, 3*4개)의 부분 회로를 이루는 M종(예를 들어, 4종) 칩(160)을 포함하는 제2 집적회로(150)는 N*M개(예를 들어, 3*4=12개)의 채널을 갖을 수 있다.
M종 칩(160)들은 TSV(180)를 통해 연결될 수 있다. 3D IC 기술 중 하나인 3D TSV IC(3 Dimensional Through Silicon Via Integrated Circuit)는 기존의 2D 평면 형태의 칩을 수직으로 설계 적층하고 TSV를 이용하여 전기적 연결을 하여 단일 면적당 트랜지스터의 수를 극대화시키고 개발 비용 및 시간을 최소화하고자 칩 형태의 패키지이다. 3D TSV IC를 이용하면 다양한 기능의 칩들을 단일 패키지에 적층하여 고집적 다기능의 패키지도 구현할 수 있게 된다.
3D TSV IC는 고성능, 고집적, 저전력 제품을 생산해야 하는 시대 요구에 맞는 차세대 SiP(Sytem in Package)를 위한 핵심 기술이다. 3D TSV IC는 기존의 패키지 기술의 한계에 의해 제한되었던 시스템 성능 향상을 가능하게 하며 고비용 공정개발이 없이 무어의 법칙에 근접한 트랜지스터 집적도를 가능하게 하여 시스템 소형화에 매우 유리한 패키지이다.
TSV는 칩 위쪽면에 형성된 트랜지스터나 연결선들을 칩 아래쪽 면으로 연결해주는 구조로 기판에서 관통 비아(via)같은 구조를 이용하여 반도체 칩을 3차원적으로 적층시키는 기술이다. 칩 외부로 돌아가는 방법이 아닌 웨이퍼(Wafer) 내부를 통해 수직적으로 내려가는 방법을 이용하기 때문에 칩에서부터 다른 칩이나 기판으로 내려가는 최단 거리가 형성될 수 있다. 최단 거리의 장점은 신호 손실 감소를 가져와 칩간 고속 저전력 통신이 가능하게 되어 고성능 3D IC SiP 구현이 가능하게 된다. 또한 전력선에 사용될 경우, Off-chip driver의 저전력 설계가 가능하게 되어 모바일 전자 제품의 사용 시간이 증가함으로써 전자 제품의 상품성을 획득할 수 있다.
그러나, 제2 집적회로(150)를 구성하는 방식에 따르면 픽셀(pixel)의 크기에 제한이 생길 수 있고, 단일 채널 내부 노드들을 TSV로 연결하게 되어, 기생성분에 취약한 회로에는 적용 불가하며, 한번 칩이 제작되면 확장하기 어렵다는 문제가 있을 수 있다.
아래에서 상세히 설명하겠지만, 일 실시예에 따른 멀티 칩 적층 방법에 따르면, 특정 개수의 채널을 갖는 단일 칩을 3차원으로 적층할 수 있어 단일 채널 내부의 노드들의 기생성분들을 줄일 수 있고, 라우팅 길이가 짧기 때문에, 회로의 성능을 높일 수 있으며, 시스템 소형화에 큰 장점을 갖을 수 있다.
도 2a는 일 실시예에 따른 집적회로의 사시도이다.
도 2a를 참조하면, 일 실시예에 따른 집적회로(200-1)는 기판(210), 기판(210) 상에 적층되는 복수의 칩들(220-1 내지 220-4) 및 복수의 칩들(220) 각각에 포함된 복수의 회로들 각각을 기판(210)에 전기적으로 연결하는 복수의 인터커넥트(interconnect)들을 포함할 수 있다. 일 실시예에 따른 집적회로는 센싱 디바이스일 수 있다. 일 실시예에 따른 인터커넥트들은 TSV(through silicon via)일 수 있다.
일 실시예에 따른 기판(210)은 칩 외부와 전기적 신호를 주고 받을 수 있는 매개체로, 인쇄 회로 보드(PCB; printed circuit board), 전극 어레이(electrode array)를 포함할 수 있다. 예를 들어, 집적회로(200-1)가 터치 센서나 이미지 센서로 사용될 경우, 기판(210)은 인쇄 회로 보드(PCB; printed circuit board)일 수 있다. 또는, 집적회로(200-1)가 뉴럴 시그널 센서(neural signal sensor)로 사용될 경우, 기판(210)은 전극 어레이일 수 있다. 다만, 기판(210)은 앞서 제시된 예시에 한정되지 않고, 칩 외부와 전기적 신호를 주고 받을 수 있는 다양한 매개체를 포함할 수 있다.
일 실시예에 따른 복수의 칩들(220-1 내지 220-4)은 최대 4개의 동일한 단일 칩이 제1 방향(예를 들어, +z 방향)으로 적층될 수 있도록 설계될 수 있다. 다만, 도 2a에는 4개의 단일 칩이 적층되는 것으로 도시되어 있으나, 이는 예시적인 사항에 불과하고, 칩이 적층될 수 있는 최대 개수는 다양하게 변형될 수 있다.
일 실시예에 따른 집적회로(200-1)와 도 1b의 제2 집적회로(150) 모두 칩이 적층된다는 점에서 유사할 수 있으나, 도 1b의 제2 집적회로(150)에 포함된 M종 칩(160)들 각각이 TSV(180)로 연결되어 하나의 온전한 회로를 구성하는 것과는 달리 일 실시예에 따른 집적회로(200-1)의 복수의 칩들(220-1 내지 220-4)은 서로 연결되는 것이 아니고 복수의 칩들(220-1 내지 220-4) 각각이 독립적으로 기판(210)에 연결된다. 복수의 칩들(220-1 내지 220-4)과 기판(210)의 상세한 연결 방법은 아래에서 도 2b를 참조하여 설명한다.
나아가, 실시예에 따라서는 적층된 복수의 칩들이 제2, 제3 방향(예를 들어, +x 방향, +y 방향)으로 더 확장될 수도 있다. 예를 들어, 집적회로(200-2)에는 적층된 4개의 칩들이 제2, 제3 방향(예를 들어, +x 방향, +y 방향)으로 추가 확장되어 총 16개의 칩이 배치될 수 있다.
도 2b는 일 실시예에 따른 집적회로의 정면도이다.
도 2b를 참조하면, 일 실시예에 따른 집적회로(200-1)의 복수의 칩들(220-1 내지 220-4)은 모두 동일한 칩일 수 있다. 집적회로(200-1)에는 동일한 구조 및 구성을 갖는 복수의 칩들(220-1 내지 220-4)이 로테이트(rotate)되면서 적층될 수 있다. 복수의 칩들(220-1 내지 220-4)이 적층되는 방법을 설명하기에 앞서, 복수의 칩들(220-1 내지 220-4)의 구조 및 구성을 설명한다.
일 실시예에 따른 복수의 칩들(220-1 내지 220-4) 각각은 제1 영역과 제2 영역을 포함하는 칩 바디(221-1 내지 221-4)와 칩 바디(221-1 내지 221-4)의 제1 영역에 배치되고 25개의 인터커넥트들과 연결되는 25개의 회로들(222-1 내지 222-4)을 포함할 수 있다. 다만, 도 2b에는 25개의 회로들 및 인터케넥트들이 도시되어 있으나, 이는 예시적인 사항에 불과하고 회로들 및 인터커넥트들의 개수는 다양하게 채택될 수 있다.
일 실시예에 따른 제2 영역은 복수 개의 분할 영역으로 가상 분할되고, 복수 개의 분할 영역 중 어느 하나의 영역에 해당하는 커넥팅 영역에서 복수의 인터커넥트들과 복수의 회로들이 연결될 수 있다.
예를 들어, 4개의 칩들이 적층될 수 있도록 설계된 복수의 칩들(220-1 내지 220-4) 각각의 제2 영역은 4개의 분할 영역(223-1 내지 223-4)으로 가상 분할되고, 그 중 하나의 영역에 해당하는 커넥팅 영역(223-1)에서 25개의 인터커텍트들과 25개의 회로들이 일대일로 연결될 수 있다.
일 실시예에 따른 복수의 칩들(220-1 내지 220-4)은 서로 커넥팅 영역(223-1)이 오버랩되지 않도록 로테이트되면서 적층될 수 있다. 일 실시예에 따른 로테이트는 칩이 미리 정해진 축(예를 들어, z축)을 기준으로 미리 정해진 방향(예를 들어, 시계방향 또는 반시계방향)으로 회전하는 동작을 지칭할 수 있다.
예를 들어, 제1 방향(예를 들어, +z 방향)으로 제1 칩(220-1), 제2 칩(220-2), 제3 칩(220-3) 및 제4 칩(220-4)이 적층되고, 제1 칩(220-1)이 0도 만큼 로테이트 되었다고 정의하면, 제2 칩(220-2)이 90도 만큼 로테이트(예를 들어, z 축을 기준으로 시계방향 또는 반시계방향)되어 적층되고, 제3 칩(220-3)이 180도 만큼 로테이트되어 적층되고, 제4 칩(220-4)이 270도 만큼 로테이트되어 적층되는 경우, 복수의 칩들(220-1 내지 220-4)은 서로 커넥팅 영역(223-1)이 오버랩되지 않으면서 적층될 수 있다.
일 실시예에 따른 멀티 칩 적층 방법에 따르면, 특정 개수의 채널을 갖는 단일 칩을 3차원으로 적층할 수 있어 채널 개수의 확장성 측면에서 큰 장점을 갖을 수 있다. 나아가, 일 실시예에 따른 멀티 칩 적층 방법에 따르면 단일 채널 내부의 노드들의 기생성분들을 줄일 수 있고, 라우팅 길이가 짧기 때문에 회로의 성능을 높일 수 있으며, 시스템 소형화에 큰 장점을 갖을 수 있다.
도 3a는 일 실시예에 따른 집적회로의 사시도이다.
도 3a를 참조하면, 일 실시예에 따른 집적회로(300-1)는 기판(310), 기판(310) 상에 적층되는 복수의 칩들(320-1 내지 320-8) 및 복수의 칩들(320-1 내지 320-8) 각각에 포함된 복수의 회로들 각각을 기판(310)에 전기적으로 연결하는 복수의 인터커넥트(interconnect)들(330-1 내지 330-8)을 포함할 수 있다.
일 실시예에 따른 복수의 칩들(320-1 내지 320-8)은 최대 8개의 동일한 단일 칩이 제1 방향(예를 들어, +z 방향)으로 적층될 수 있도록 설계될 수 있다. 나아가, 실시예에 따라서는 적층된 복수의 칩들이 제2, 제3 방향(예를 들어, +x 방향, +y 방향)으로 더 확장될 수도 있다. 예를 들어, 집적회로(300-2)에는 적층된 8개의 칩들이 제2 방향(예를 들어, +x 방향)으로 추가 확장되어 총 16개의 칩이 배치될 수 있다.
도 3b는 일 실시예에 따른 집적회로의 정면도이다.
도 3b를 참조하면, 일 실시예에 따른 집적회로(300-1)의 복수의 칩들(320-1 내지 320-8)은 모두 동일한 칩일 수 있다. 집적회로(300-1)에는 동일한 구조 및 구성을 갖는 복수의 칩들(320-1 내지 320-8)이 로테이트 및/또는 플립(flip)되면서 적층될 수 있다.
복수의 칩들(320-1 내지 320-8)은 동일한 구조 및 구성을 갖는 바, 설명의 편의를 위해서 칩(320-1)을 기준으로 칩의 구조 및 구성을 설명한다. 일 실시예에 따른 칩(320-1)은 제1 영역과 제2 영역을 포함하는 칩 바디(321-1)와 칩 바디(321-1)의 제1 영역에 배치되고 26개의 인터커넥트들과 연결되는 26개의 회로들(322-1)을 포함할 수 있다. 다만, 도 3b에는 26개의 회로들 및 인터케넥트들이 도시되어 있으나, 이는 예시적인 사항에 불과하고 회로들 및 인터커넥트들의 개수는 다양하게 채택될 수 있다.
일 실시예에 따른 제2 영역은 복수 개의 분할 영역으로 가상 분할되고, 복수 개의 분할 영역 중 어느 하나의 영역에 해당하는 커넥팅 영역에서 복수의 인터커넥트들과 복수의 회로들이 연결될 수 있다.
예를 들어, 8개의 칩들이 적층될 수 있도록 설계된 복수의 칩들(320-1 내지 320-8) 각각의 제2 영역은 8개의 분할 영역(323-1 내지 323-8)으로 가상 분할되고, 그 중 하나의 영역에 해당하는 커넥팅 영역(323-1)에서 26개의 인터커텍트들과 26개의 회로들이 일대일로 연결될 수 있다.
일 실시예에 따른 복수의 칩들(320-1 내지 320-8)은 서로 커넥팅 영역(323-1)이 오버랩되지 않도록 로테이트 및/또는 플립되면서 적층될 수 있다. 일 실시예에 따른 플립은 칩이 미리 정해진 축(예를 들어, y=-x축)을 기준으로 뒤집는 동작을 지칭할 수 있다.
예를 들어, 제1 방향(예를 들어, +z 방향)으로 제1 칩(320-1) 내지 제8 칩(320-8)이 적층되고, 제1 칩(320-1)이 0도 만큼 로테이트 및 플립되었다고 정의하면, 제2 칩(320-2)이 플립되어 적층되고, 제3 칩(320-3)이 90도만큼 로테이트되어 적층되고, 제4 칩(320-4)이 90도 만큼 로테이트된 후 플립되어 적층되고, 제5 칩(320-5)이 180도 만큼 로테이트된 후 적층되고, 제6 칩(320-6)이 180도 만큼 로테이트된 후 플립되어 적층되고, 제7칩(320-7)이 270도만큼 로테이트된 후 적층되고, 제8칩(320-8)이 270도 만큼 로테이트된 후 플립되어 적층되는 경우, 복수의 칩들(320-1 내지 320-8)은 서로 커넥팅 영역(323-1)이 오버랩되지 않으면서 적층될 수 있다.
도 2a 내지 도 3b에서는 하나의 동일한 단일 칩을 적층하는 방법이 설명되었다. 그러나, 서로 다른 종류의 다중 칩을 적층하는 경우, 단일 칩을 적층하는 경우에 비해 더 많은 칩을 적층할 수 있다. 아래에서, 도 4를 참조하여 서로 다른 종류의 다중 칩을 적층하는 방법에 대하여 상세히 설명한다.
도 4는 일 실시예에 따른 복수의 다중 칩 집합들로 적층된 집적회로를 설명하기 위한 도면이다.
일 실시예에 따른 집적회로에는 4개의 제1 다중 칩(410), 8개의 제2 다중 칩(420) 및 4개의 제3 다중 칩(430)이 적층될 수 있다.
제1 다중 칩(410) 내지 제3 다중 칩(430)은 제1 영역과 제2 영역을 포함하는 칩 바디와 칩 바디의 제1 영역에 배치되고 9개의 인터커넥트들과 연결되는 9개의 회로들을 포함할 수 있다. 다만, 도 4에는 9개의 회로들 및 인터커넥트들이 도시되어 있으나, 이는 예시적인 사항에 불과하고 회로들 및 인터커넥트들의 개수는 다양하게 채택될 수 있다.
일 실시예에 따른 제1 다중 칩(410) 내지 제3 다중 칩(430)의 제2 영역은 복수 개의 분할 영역으로 가상 분할되고, 복수 개의 분할 영역 중 어느 하나의 영역에 해당하는 커넥팅 영역에서 복수의 인터커넥트들과 복수의 회로들이 연결될 수 있다.
예를 들어, 제1 다중 칩(410) 내지 제3 다중 칩(430) 각각의 제2 영역은 16개의 분할 영역(401-1 내지 401-16)으로 가상 분할될 수 있다.
이 때, 칩의 종류의 따라 서로 다른 커넥팅 영역을 갖을 수 있다. 보다 구체적으로, 제1 다중 칩(410)은 16개의 분할 영역(401-1 내지 401-16) 중 제1 영역(401-1)을 커넥팅 영역으로 갖게 되고, 제2 다중 칩(420)은 제2 영역(401-2)을 커텍팅 영역으로 갖게 되고, 제3 다중 칩(430)은 제6 영역(401-6)을 커넥팅 영역으로 갖게 될 수 있다.
제1 다중 칩(410) 내지 제3 다중 칩(430) 각각은 자신의 커넥팅 영역에서 9개의 인터커텍트들과 9개의 회로들이 일대일로 연결될 수 있다.
일 실시예에 따른 4개의 제1 다중 칩(410), 8개의 제2 다중 칩(420) 및 4개의 제3 다중 칩(430)은 서로 커넥팅 영역이 오버랩되지 않도록 로테이트 및/또는 플립되면서 적층될 수 있다.
예를 들어, 4개의 제1 다중 칩(410)이 90도 만큼 로테이트되면서 적층되면 4개의 제1 영역(401-1, 401-4, 401-13, 401-16)에 4개의 제1 다중 칩(410)의 커넥팅 영역이 배치될 수 있고, 4개의 제3 다중 칩(430)이 90도 만큼 로테이트되면서 적층되면 4개의 제1 영역(401-6, 401-7, 401-10, 401-11)에 4개의 제3 다중 칩(430)의 커넥팅 영역이 배치될 수 있다. 나아가, 4개의 제2 다중 칩(420)이 90도 만큼 로테이트되면서 적층되면 4개의 제1 영역(401-2, 401-8, 401-9, 401-15)에 4개의 제2 다중 칩(420)의 커넥팅 영역이 배치될 수 있고, 나머지 4개의 제2 다중 칩(420)은 기적층된 4개의 제2 다중 칩(420)을 기준으로 플립되면서 적층되면 4개의 영역(401-3, 401-5, 401-12, 401-14)에 나머지 4개의 제2 다중 칩(420)의 커텍팅 영역이 배치될 수 있다. 이를 통해, 4개의 제1 다중 칩(410), 8개의 제2 다중 칩(420) 및 4개의 제3 다중 칩(430)은 서로 커넥팅 영역(323-1)이 오버랩되지 않으면서 적층될 수 있다.
도 5는 일 실시예에 따른 집적회로를 제조하는 방법을 설명하기 위한 순서도이다.
도 5의 동작은 도시된 순서 및 방식으로 수행될 수 있지만, 도시된 실시예의 사상 및 범위를 벗어나지 않으면서 일부 동작의 순서가 변경되거나 일부 동작이 생략될 수 있다. 도 5에 도시된 다수의 동작은 병렬로 또는 동시에 수행될 수 있다. 도 5의 하나 이상의 블록들 및 블록들의 조합은 특정 기능을 수행하는 특수 목적 하드웨어 기반 컴퓨터, 또는 특수 목적 하드웨어 및 컴퓨터 명령들의 조합에 의해 구현될 수 있다. 도 2a 내지 4의 설명은 도 5에도 적용 가능하므로, 중복되는 내용의 설명은 생략한다.
단계(510)에서, 집적회로 제조 장치는 복수의 칩들을 제조하고, 복수의 칩들을 기판 상에 적층한다. 전술한 바와 같이, 일 실시예에 따른 기판은 칩 외부와 전기적 신호를 주고 받을 수 있는 매개체로, 인쇄 회로 보드(PCB; printed circuit board), 전극 어레이(electrode array)를 포함할 수 있다.
이때, 집적회로 제조 장치는 복수의 칩들 각각에 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 복수의 칩들을 적층할 수 있다. 보다 구체적으로, 집적회로 제조 장치는 복수의 칩들 각각에 복수의 인터커넥트들 각각이 연결되는 각각의 영역(예를 들어, 커넥팅 영역)이 오버랩되지 않도록 복수의 칩들 각각을 로테이트 또는 플립하여 적층할 수 있고, 복수의 칩들은 서로 연결되지 않을 수 있다.
단계(520)에서, 집적회로 제조 장치는 복수의 인터커넥트들을 이용하여 복수의 칩들 각각에 포함된 복수의 회로들 각각을 기판에 전기적으로 연결한다. 복수의 인터커넥트들의 수는 복수의 칩들의 수 및 복수의 회로들의 수에 기초하여 결정될 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (17)

  1. 기판;
    상기 기판 상에 적층되는 복수의 칩들-상기 복수의 칩들 각각은 복수의 회로들을 포함함-; 및
    상기 복수의 칩들 각각에 포함된 상기 복수의 회로들 각각을 상기 기판에 전기적으로 연결하는 복수의 인터커넥트들;
    를 포함하고,
    상기 복수의 칩들은
    서로 연결되지 않고, 상기 복수의 칩들 각각에 상기 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 적층되는, 집적회로.
  2. 제1항에 있어서,
    상기 복수의 인터커넥트들의 수는
    상기 복수의 칩들의 수 및 상기 복수의 회로들의 수에 기초하여 결정되는, 집적회로.
  3. 제1항에 있어서,
    상기 복수의 칩들은
    상기 영역이 오버랩되지 않도록 로테이트(rotate) 또는 플립(flip)되어 적층되는, 집적회로.
  4. 제1항에 있어서,
    상기 인터커넥트는
    복수의 TSV(through silicon via)를 포함하는, 집적회로.
  5. 제1항에 있어서,
    상기 복수의 칩들은
    동일한 단일 칩으로 구성된, 집적회로.
  6. 제1항에 있어서,
    상기 복수의 칩들은
    복수의 다중 칩 집합들로 구성된, 집적회로.
  7. 제1 영역 및 제2 영역을 포함하는 칩 바디; 및
    상기 제1 영역에 배치되고, 복수의 인터커넥트들과 연결되는 복수의 회로들
    을 포함하고,
    상기 제2 영역은 복수 개의 분할 영역으로 가상 분할되고, 상기 복수 개의 분할 영역 중 어느 하나의 영역에 해당하는 커넥팅 영역에서 상기 복수의 인터커넥트들과 상기 복수의 회로들이 연결되는, 칩.
  8. 제7항에 있어서,
    상기 제2 영역은
    복수 개의 분할 영역으로 균등 분할되는, 칩.
  9. 제7항에 있어서,
    상기 칩은
    상기 분할 영역의 수에 대응하는 만큼 적층될 수 있는, 칩.
  10. 제7항에 있어서,
    상기 복수의 인터커넥트는
    복수의 TSV(through silicon via)를 포함하는, 칩.
  11. 집적회로를 제조하는 방법에 있어서,
    복수의 칩들을 제조하고, 상기 복수의 칩들을 기판 상에 적층하는 단계; 및
    복수의 인터커넥트들을 이용하여 상기 복수의 칩들 각각에 포함된 상기 복수의 회로들 각각을 상기 기판에 전기적으로 연결하는 단계
    를 포함하고,
    상기 적층하는 단계는
    상기 복수의 칩들 각각에 상기 복수의 인터커넥트들 각각이 연결되는 각각의 영역이 오버랩되지 않도록 상기 복수의 칩들을 적층하는 단계
    를 포함하고,
    상기 복수의 칩들은
    서로 연결되지 않는, 집적회로를 제조하는 방법.
  12. 제11항에 있어서,
    상기 복수의 인터커넥트들의 수는
    상기 복수의 칩들의 수 및 상기 복수의 회로들의 수에 기초하여 결정되는, 집적회로를 제조하는 방법.
  13. 제11항에 있어서,
    상기 적층하는 단계는
    상기 영역이 오버랩되지 않도록 상기 복수의 칩들 각각을 로테이트(rotate) 또는 플립(flip)하여 적층하는 단계
    를 포함하는, 집적회로를 제조하는 방법.
  14. 제11항에 있어서,
    상기 인터커넥트는
    복수의 TSV(through silicon via)를 포함하는, 집적회로를 제조하는 방법.
  15. 제11항에 있어서,
    상기 복수의 칩들은
    동일한 단일 칩으로 구성된, 집적회로를 제조하는 방법.
  16. 제11항에 있어서,
    상기 복수의 칩들은
    복수의 다중 칩 집합들로 구성된, 집적회로를 제조하는 방법.
  17. 하드웨어와 결합되어 제11항 내지 제16항 중 어느 하나의 항의 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램.
KR1020220007404A 2022-01-18 2022-01-18 멀티 칩 적층 방법 KR20230111484A (ko)

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