KR20230106212A - 표시 장치 - Google Patents

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KR20230106212A
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이광택
임태곤
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 패널을 포함하고, 표시 패널은 화소를 포함한다. 화소는 적어도 하나의 발광 소자를 포함하는 발광 유닛, 데이터 신호에 대응하는 구동 전류를 발광 유닛에 제공하는 구동 트랜지스터, 및 발광 유닛의 양단에 연결되는 제1 트랜지스터를 포함한다. 구동부는 화소에 데이터 신호를 제공하고, 제1 트랜지스터에 듀티 제어 신호를 제공한다. 구동부는 데이터 신호에 대응하는 계조가 기준 계조보다 크거나 같은 제1 계조 구간에서 데이터 신호의 전압 레벨을 가변시키고, 계조가 기준 계조보다 낮은 제2 계조 구간에서 듀티 제어 신호의 듀티비를 가변시킨다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 향상된 표시 품질을 가지는 영상을 표시할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 화소를 포함하는 표시 패널로서, 상기 화소는 적어도 하나의 발광 소자를 포함하는 발광 유닛, 데이터 신호에 대응하는 구동 전류를 상기 발광 유닛에 제공하는 구동 트랜지스터, 및 상기 발광 유닛의 양단에 연결되는 제1 트랜지스터를 포함-하는, 표시 패널; 및 상기 화소에 상기 데이터 신호를 제공하고, 상기 제1 트랜지스터에 듀티 제어 신호를 제공하는 구동부를 포함하고, 상기 구동부는 상기 데이터 신호에 대응하는 계조가 기준 계조보다 크거나 같은 제1 계조 구간에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 계조가 기준 계조보다 낮은 제2 계조 구간에서 상기 듀티 제어 신호의 듀티비를 가변시킨다.
일 실시예에서, 상기 제2 계조 구간에서 상기 계조가 작아질수록 상기 듀티 제어 신호의 온-듀티비는 커질 수 있다.
일 실시예에서, 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨은 고정될 수 있다.
일 실시예에서, 상기 적어도 하나의 발광 소자는 무기 발광 다이오드일 수 있다.
일 실시예에서, 상기 구동 전류가 작아질수록 상기 발광 유닛의 광 효율은 감소하며, 상기 제2 계조 구간에서 상기 데이터 신호는 상기 광 효율이 최대가 되도록 하는 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 제1 계조 구간 및 상기 제2 계조 구간 사이의 경계에서, 상기 데이터 신호의 전압 레벨은 실질적으로 불연속적일 수 있다.
일 실시예에서, 상기 구동부는, 상기 계조에 대응하는 전압 레벨을 가지는 제1 신호를 출력하는 제어 블록; 및 제2 신호와 상기 제1 신호를 비교하여 상기 듀티 제어 신호를 출력하는 비교기를 포함하고, 상기 듀티 제어 신호는 상기 제1 트랜지스터의 게이트 전극에 제공될 수 있다.
일 실시예에서, 상기 제2 신호는 톱니파(sawtooth wave), 삼각파, 또는 사인파이고, 상기 제2 신호가 상기 제1 신호보다 큰 경우 상기 듀티 제어 신호는 턴-온 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 N형 트랜지스터이고, 상기 계조가 작아질수록 상기 제어 신호의 전압 레벨은 낮아질 수 있다.
일 실시예에서, 상기 화소는 상기 구동 트랜지스터의 소스 전극에 연결되는 센싱 트랜지스터를 더 포함하고, 상기 구동부는 상기 센싱 트랜지스터를 통해 상기 화소로부터 센싱 신호를 수신할 수 있다.
일 실시예에서, 상기 구동부는 상기 센싱 신호에 기초하여 상기 제1 신호의 전압 레벨을 보정할 수 있다.
일 실시예에서, 상기 구동부는 펄스 주파수 변조 방식을 이용하여 상기 듀티 제어 신호의 상기 듀티비를 가변시킬 수 있다.
일 실시예에서, 상기 제1 계조 구간 및 상기 제2 계조 구간 사이의 제3 계조 구간에서, 상기 구동부는 상기 데이터 신호의 전압 레벨과 상기 듀티 제어 신호의 상기 듀티비를 각각 가변시킬 수 있다.
일 실시예에서, 상기 제1 계조 구간 및 상기 제3 계조 구간 사이의 경계에서, 상기 데이터 신호의 전압 레벨은 실질적으로 연속적일 수 있다.
일 실시예에서, 상기 제1 계조 구간에 대한 상기 데이터 신호의 제1 전압 범위와 상기 제3 계조 구간에 대한 상기 데이터 신호의 제2 전압 범위는 상호 중첩하지 않으며, 상기 제2 계조 구간에서 상기 데이터 신호는 상기 제1 전압 범위 및 상기 제2 전압 범위의 경계에서의 전압 레벨을 가질 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 듀티 제어 신호 및 데이터 신호를 생성하는 구동부; 및 상기 듀티 제어 신호의 듀티와 상기 데이터 신호에 대응하는 휘도로 발광하는 화소를 포함하는 표시 패널을 포함하고, 상기 데이터 신호에 대응하는 계조는 순차적으로 제1 계조 구간, 제2 계조 구간, 및 제3 계조 구간으로 구분되며, 상기 구동부는 상기 제1 및 제2 계조 구간들에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 제3 계조 구간에서 상기 듀티 제어 신호의 듀티를 가변시키되, 상기 제3 계조 구간에서 상기 데이터 신호의 전압 레벨은 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨과 다르며, 상기 제1 계조 구간에서 상기 데이터 신호의 전압 범위에 포함된다.
일 실시예에서, 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨은 고정될 수 있다.
일 실시예에서, 상기 화소는 무기 발광 다이오드를 포함하고, 상기 제3 계조 구간에서 상기 데이터 신호는 상기 화소의 광 효율이 최대가 되도록 하는 전압 레벨을 가질 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 듀티 제어 신호의 듀티와 데이터 신호에 대응하는 휘도로 발광하는 화소를 포함하는 표시 패널; 및 상기 듀티 제어 신호 및 상기 데이터 신호를 생성하고, 상기 화소로부터 센싱 신호를 수신하는 구동부를 포함하고, 상기 구동부는 상기 데이터 신호에 대응하는 계조가 기준 계조보다 크거나 같은 제1 계조 구간에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 계조가 기준 계조보다 낮은 제2 계조 구간에서 상기 듀티 제어 신호의 듀티비를 가변시키며, 상기 구동부는 상기 센싱 신호에 기초하여 상기 듀티 제어 신호의 듀티비에 기초하여 상기 듀티비를 보정할 수 있다.
일 실시예에서, 상기 구동부는, 상기 계조에 대응하는 전압 레벨을 가지는 제1 신호를 출력하는 제어 블록; 및 제2 신호와 상기 제1 신호를 비교하여 상기 듀티 제어 신호를 출력하는 비교기를 포함하고, 상기 구동부는 상기 센싱 신호에 기초하여 상기 제1 신호의 전압 레벨을 보정할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 화소 내 발광 소자들의 광 효율이 기준 효율보다 낮아지는 저계조 구간에서, 발광 소자들의 광 효율을 기준 효율보다 높은 상태로 유지하면서, 화소의 발광 듀티(또는, 발광 시간)를 가변시킴으로써 계조(또는, 휘도)를 표현할 수 있다. 저계조 구간에서도 발광 소자들의 광 효율이 상대적으로 높은 상태로 균일하게 유지되므로, 발광 소자들의 낮은 광 효율(및 광 효율 관련 특성 편차)에 기인한 얼룩 현상이 영상에서 제거되고, 표시 장치의 표시 품질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 3은 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 도면이다.
도 4는 도 3의 화소에 포함된 발광 소자의 광 효율을 나타내는 도면이다.
도 5a는 도 3의 화소에 제공되는 데이터 신호의 일 실시예를 나타내는 도면이다.
도 5b는 도 3의 화소에 제공되는 듀티 제어 신호의 일 실시예를 나타내는 도면이다.
도 6은 도 2의 표시 장치에 포함된 구동부의 일 실시예를 나타내는 도면이다.
도 7은 도 6의 구동부에 포함된 듀티 제어부의 일 실시예를 나타내는 도면이다.
도 8은 도 6의 구동부에 포함된 듀티 제어부에서 출력되는 듀티 제어 신호의 일 실시예를 나타내는 도면이다.
도 9 및 도 10은 도 3의 화소에 제공되는 데이터 신호의 다른 실시예를 나타내는 도면들이다.
도 11 및 도 12는 도 2의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 도면들이다.
도 13은 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 단면도이다.
도 14 및 도 15는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
일부 실시예가 기능 블록, 유닛 및/또는 모듈과 관련하여 첨부된 도면에서 설명된다. 당업자는 이러한 블록, 유닛 및/또는 모듈이 논리 회로, 개별 구성 요소, 마이크로 프로세서, 하드 와이어 회로, 메모리 소자, 배선 연결, 및 기타 전자 회로에 의해 물리적으로 구현된다는 것을 이해할 것이다. 이는 반도체 기반 제조 기술 또는 기타 제조 기술을 사용하여 형성 될 수 있다. 마이크로 프로세서 또는 다른 유사한 하드웨어에 의해 구현되는 블록, 유닛 및/또는 모듈의 경우, 소프트웨어를 사용하여 프로그래밍 및 제어되어 본 발명에서 논의되는 다양한 기능을 수행할 수 있으며, 선택적으로 펌웨어 및/또는 또는 소프트웨어에 의해 구동될 수 있다. 또한, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현 될 수 있거나, 일부 기능을 수행하는 전용 하드웨어와 다른 기능을 수행하는 프로세서(예를 들어, 하나 이상의 프로그래밍된 마이크로 프로세서 및 관련 회로)의 조합으로 구현 될 수 있다. 또한, 일부 실시예에서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 상호 작용하는 둘 이상의 개별 블록, 유닛 및/또는 모듈로 물리적으로 분리될 수도 있다. 또한, 일부 실시예서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 물리적으로 더 복잡한 블록, 유닛 및/또는 모듈로 결합될 수도 있다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a 및 도 1b에 도시된 실시예에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(SCL2)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자(“막대형 발광 다이오드”라고도 함)일 수 있다. 본 명세서에서, “막대형”이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 약 1μm 내지 약 10μm, 약 3μm 내지 약 5μm, 또는 약 3.5μm 내지 약 4μm이며, 발광 소자(LD)의 직경(D)은 약 10nm 내지 약 1μm, 약 100nm 내지 약 800nm, 또는 약 500nm 내지 약 600nm일 수 있다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 물질을 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층을 더 포함할 수 있다. 이 경우, 전극층은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 전극층들이 배치될 수 있다.
전극층들은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 광이 전극층들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들을 포함할 경우, 절연성 피막(INF)은 전극층들의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 티타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 물질을 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 물질로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연성 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2를 참조하면, 표시 장치(100)는, 표시부(110)(또는, 표시 패널), 스캔 구동부(120)(또는, 게이트 구동부), 및 구동부(130)를 포함할 수 있다. 구동부(130)는 데이터 구동부(131)(또는, 소스 구동부), 듀티 제어부(132), 및 타이밍 제어부(133)를 포함할 수 있다.
표시부(110)는 영상을 표시할 수 있다. 표시부(110)는, 스캔 라인(SCL), 센싱스캔 라인(SSL), 데이터 라인(DL), 리드아웃 라인(RL)(또는, 센싱 라인), 듀티 제어 라인(DCL)(또는, 발광 제어 라인), 및 화소(PXL)를 포함할 수 있다. 스캔 라인(SCL), 센싱스캔 라인(SSL), 데이터 라인(DL), 리드아웃 라인(RL)(또는, 센싱 라인), 듀티 제어 라인(DCL)(또는, 발광 제어 라인), 및 화소(PXL)는 각각이 복수로 제공될 수 있다. 듀티 제어 라인(DCL)은 화소(PXL)와 일대일 대응되도록 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 듀티 제어 라인(DCL)은 스캔 라인(SCL) 및 센싱스캔 라인(SSL)과 함께 하나의 화소행에 포함된 화소(PXL)들에 연결되거나, 데이터 라인(DL) 및 리드아웃 라인(RL)과 함께 하나의 화소열에 포함된 화소(PXL)들에 연결될 수도 있다. 즉, 듀티 제어 라인(DCL)의 배치가 특정 실시예로 한정되는 것은 아니다.
화소(PXL)는 스캔 라인(SCL)(또는, 센싱스캔 라인(SSL)) 및 데이터 라인(DL)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치되거나 위치할 수 있다.
화소(PXL)는 스캔 라인(SCL), 센싱스캔 라인(SSL), 데이터 라인(DL), 리드아웃 라인(RL), 및 듀티 제어 라인(DCL)에 연결될 수 있다.
화소(PXL)는 센싱스캔 라인(SSL)을 통해 제공되는 센싱스캔 신호에 응답하여 리드아웃 라인(RL)을 통해 제공되는 기준 전압(또는, 초기화 전압)을 이용하여 초기화되고, 스캔 라인(SCL)을 통해 제공되는 스캔 신호에 응답하여 데이터 라인(DL)을 통해 제공되는 데이터 신호(또는, 데이터 전압)를 저장하거나 기록하며, 저장된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 여기서, 기준 전압의 전압 레벨은 화소(PXL) 내 발광 소자의 동작점(또는, 문턱 전압)보다 낮게 설정될 수 있다. 또한, 듀티 제어 라인(DCL)을 통해 제공되는 듀티 제어 신호(또는, 발광 듀티 제어 신호, 발광 제어 신호)에 대응하여 발광 소자의 발광 듀티(또는, 발광 시간)이 가변될 수 있다. 화소(PXL)의 구체적인 구성에 대해서는 도 3을 참조하여 후술하기로 한다.
스캔 구동부(120)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호를 생성하고, 스캔 신호를 스캔 라인(SCL)에 제공할 수 있다. 여기서, 스캔 제어 신호(SCS)는 개시 신호, 클럭 신호들 등을 포함하고, 타이밍 제어부(133)로부터 스캔 구동부(120)에 제공될 수 있다. 예를 들어, 스캔 구동부(120)는 클럭 신호들을 이용하여 펄스 형태의 개시 신호를 순차적으로 쉬프트하여 스캔 신호를 생성 및 출력하는 쉬프트 레지스터(shift register)로 구현될 수 있다. 또한, 스캔 구동부(120)는 스캔 신호를 생성하는 방식과 유사하게, 센싱스캔 신호를 생성하고, 센싱스캔 신호를 센싱스캔 라인(SSL)에 제공할 수 있다.
스캔 구동부(120)는 표시부(110) 상에 화소(PXL)와 함께 형성될 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 스캔 구동부(120)는 회로필름에 실장되고, 적어도 하나의 회로필름, 및 인쇄회로기판을 경유하여, 타이밍 제어부(133)에 연결될 수 있다.
데이터 구동부(131)는 타이밍 제어부(133)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호(또는, 데이터 전압)를 생성하고, 데이터 신호를 데이터 라인(DL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(131)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호), 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다. 예를 들어, 데이터 구동부(131)는 데이터 클럭 신호에 동기하여 수평 개시 신호를 쉬프트시켜 샘플링 신호를 생성하는 쉬프트 레지스터, 샘플링 신호에 응답하여 영상 데이터(DATA2)를 래치하는 래치, 래치된 영상 데이터(예를 들어, 디지털 형태의 데이터)를 아날로그 형태의 데이터 신호로 변환하는 디지털-아날로그 컨버터(또는, 디코더), 및 데이터 신호를 데이터 라인(DL)에 출력하는 버퍼(또는, 증폭기)를 포함할 수 있다. 또한, 데이터 구동부(131)는 기준 전압을 리드아웃 라인(RL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다.
또한, 데이터 구동부(131)는, 별도의 센싱 모드 또는 센싱 구간에서(예를 들어, 화소(PXL)에 포함된 구동 트랜지스터의 문턱 전압 및/또는 이동도 등과 같은 화소(PXL)의 전기적 특성을 센싱하기 위해 할당된 센싱 구간에서), 데이터 라인(DL)을 통해 화소(PXL)에 테스트 신호(또는, 테스트 전압)를 제공하고, 리드아웃 라인(RL)을 통해 화소(PXL)로부터 센싱 신호를 수신할 수 있다. 센싱 신호는 데이터 구동부(131), 듀티 제어부(132), 및 타이밍 제어부(133) 중 적어도 하나에서 화소(PXL)의 전기적 특성(또는, 특성 편차)을 보상하는데 이용될 수 있다.
듀티 제어부(132)는 타이밍 제어부(133)로부터 제공되는 듀티 구동 제어 신호(DCCS)(또는, 발광 구동 제어 신호)에 기초하여 듀티 제어 신호를 생성하고, 듀티 제어 신호를 듀티 제어 라인(DCL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 여기서, 듀티 구동 제어 신호(DCCS)는 영상 데이터(DATA2)를 포함할 수 있다. 예를 들어, 듀티 제어부(132)는 펄스 생성기를 포함하고, 펄스 생성기는 계조값에 대응하는 펄스 신호를 생성 및 출력할 수 있다. 여기서, 계조값(또는, 계조)은 영상 데이터(DATA2)에 포함되고 화소(PXL)에 대응할 수 있다. 펄스 신호(또는, 듀티 제어 신호)는 계조값에 대응하는 듀티비(또는, 온-듀티비)를 가지는 사각파 형태의 신호일 수 있다.
실시예들에서, 계조값이 기준 계조보다 크거나 같은 경우, 구동부(130)는 데이터 구동부(131)를 통해 계조값에 따라 데이터 신호의 전압 레벨을 가변시키되, 듀티 제어부(132)를 통해 듀티 제어 신호의 듀티비를 고정시킬 수 있다(예를 들어, 듀티 제어 신호의 듀티비는 0% 또는 100%). 여기서, 기준 계조는 화소(PXL) 내 발광 소자의 광 효율(또는, 발광 효율)이 기준 효율(또는, 목표 효율)보다 높거나 낮은 구간들을 구분하는 기준일 수 있다. 발광 소자의 광 효율 및 이에 따른 기준 계조에 대해서는 도 4를 참조하여 후술하기로 한다. 즉, 화소(PXL) 내 발광 소자의 광 효율이 기준 효율보다 크거나 같은 계조 구간에서, 구동부(130)는 계조값에 따라 데이터 신호를 가변시키는 방식으로 화소(PXL)의 휘도를 제어할 수 있다.
또한, 계조값이 기준 계조보다 작은 경우, 구동부(130)는 데이터 구동부(131)를 통해 데이터 신호의 전압 레벨을 고정시키되(예를 들어, 화소(PXL)의 발광 소자의 광 효율이 최대가 되도록 하는 전압 레벨), 듀티 제어부(132)를 통해 듀티 제어 신호의 듀티비를 가변시킬 수 있다. 즉, 화소(PXL) 내 발광 소자의 광 효율이 기준 효율보다 낮은 계조 구간(예를 들어, 저계조 구간)에서, 구동부(130)는 계조값에 따라 화소(PXL)의 발광 듀티(또는, 발광 시간)를 가변시키는 방식으로 화소(PXL)의 휘도를 제어할 수 있다.
도 4를 참조하여 후술하겠지만, 저계조 구간(또는, 휘도가 상대적으로 낮은 구간)에서 발광 소자의 광 효율이 낮아지며(또는, 급격히 낮아지거나 급격히 변하며), 데이터 신호(또는, 이에 따라 발광 소자에 흐르는 구동 전류)에 대한 가변만으로는 발광 소자의 휘도를 정밀하게 제어하거나 발광 소자들의 특성 편차를 보상하기가 어려우며, 이에 따라 상대적으로 낮은 휘도의 영상에서 특성 편차 등에 기인한 얼룩이 발생할 수 있다. 따라서, 표시 장치(100)는 저계조 구간에서 발광 소자의 광 효율을, 다른 계조 구간들에서의 광 효율과 유사하게, 상대적으로 높은 상태로 유지하고, 화소(PXL)의 발광 듀티(또는, 발광 시간)을 가변시킴으로써 화소(PXL)의 휘도를 조절할 수 있다. 이 경우, 상대적으로 낮은 휘도의 영상에서 얼룩이 발생하지 않으며, 표시 장치(100)에서 표시되는 영상의 표시 품질이 향상될 수 있다.
타이밍 제어부(133)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 또한, 타이밍 제어부(133)는 제어 신호(CS) 및 영상 데이터(DATA2)에 기초하여 듀티 구동 제어 신호(DCCS)를 생성할 수 있다. 제어 신호(CS)는 수직 동기 신호, 수평 동기 신호, 기준 클럭 신호 등을 포함할 수 있다. 수직 동기 신호는 프레임 데이터(즉, 하나의 프레임 영상이 표시되는 프레임 구간에 대응하는 데이터)의 시작을 나타내고, 수평 동기 신호는 데이터 행(즉, 프레임 데이터에 포함된 복수의 데이터 행들 중 하나의 데이터 행)의 시작을 나타낼 수 있다. 예를 들어, 타이밍 제어부(133)는 입력 영상 데이터(DATA1)를 표시부(110) 내 화소 배열에 부합하는 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
실시예들에서, 표시 장치(100)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 표시부(110)에 제1 전원전압 및 제2 전원전압을 공급할 수 있다. 제1 및 제2 전원전압들은 화소(PXL)의 동작에 필요한 전원전압들 또는 구동 전압들일 수 있다. 또한, 전원 공급부는 데이터 구동부(131)에 기준 전압을 제공할 수 있다. 이외에도 전원 공급부는 스캔 구동부(120), 데이터 구동부(131), 듀티 제어부(132), 및 타이밍 제어부(133) 중 적어도 하나에, 상기 적어도 하나의 구동에 필요한 전원전압을 제공할 수 있다. 전원 공급부는 전원 관리 집적회로(Power management IC; PMIC)로 구현될 수 있다.
상술한 바와 같이, 표시 장치(100)는, 화소(PXL) 내 발광 소자의 광 효율이 기준 효율보다 낮아지는 저계조 구간에서, 계조값에 따라 화소(PXL)의 발광 듀티(또는, 발광 시간)를 가변시키는 방식으로 화소(PXL)의 휘도를 제어할 수 있다. 저계조 구간에서도 발광 소자들의 광 효율이 상대적으로 높은 상태로 균일하게 유지되므로, 발광 소자들의 낮은 광 효율(및 광 효율 관련 특성 편차)에 기인한 얼룩 현상이 영상에서 제거되고, 표시 장치(100)의 표시 품질이 향상될 수 있다.
한편, 데이터 구동부(131), 듀티 제어부(132), 및 타이밍 제어부(133)가 하나의 구동부(130)(예를 들어, 하나의 집적회로)로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 데이터 구동부(131), 듀티 제어부(132), 및 타이밍 제어부(133)는 각각 별개의 집적 회로로 구현되거나, 데이터 구동부(131), 듀티 제어부(132), 및 타이밍 제어부(133) 중 2개만이 하나의 집적회로로 구현될 수도 있다.
도 3은 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 화소(PXL)는 스캔 라인(SCL), 센싱스캔 라인(SSL), 데이터 라인(DL), 리드아웃 라인(RL), 및 듀티 제어 라인(DCL)에 연결될 수 있다.
화소(PXL)는 발광 유닛(EMU), 제1 트랜지스터(T1)(또는, 구동 트랜지스터), 제2 트랜지스터(T2)(또는, 제1 스위칭 트랜지스터), 제3 트랜지스터(T3)(또는, 센싱 트랜지스터, 제2 스위칭 트랜지스터, 초기화 트랜지스터), 제4 트랜지스터(T4)(또는, 듀티 제어 트랜지스터, 발광 제어 트랜지스터) 및 스토리지 커패시터(CST)를 포함할 수 있다. 제1 내지 제4 트랜지스터들(T1 내지 T4) 각각은 산화물 반도체를 포함하는 박막 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제4 트랜지스터들(T1 내지 T4) 중 적어도 일부는 폴리 실리콘 반도체를 포함하거나, N형 반도체 또는 P형 반도체로 구현될 수 있다.
발광 유닛(EMU)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 제1 전원 라인(PL1)에는 제1 전원전압(VDD)이 인가되고, 제2 전원 라인(PL2)에는 제2 전원전압(VSS)이 인가될 수 있다. 제1 및 제2 전원전압들(VDD, VSS)은 화소(PXL)의 동작에 필요한 전원전압들 또는 구동 전압들이며, 제1 전원전압(VDD)은 제2 전원전압(VSS)의 전압레벨보다 높은 전압레벨을 가질 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 발광 유닛(EMU)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 상호 직렬 연결된 2개의 발광 소자(LD)들을 포함할 수 있다. 다만, 상호 직렬 연결된 발광 소자(LD)들의 개수가 이에 한정되는 것은 아니다. 예를 들어, 발광 유닛(EMU)은 상호 직렬 연결된 4개 이상의 발광 소자들(LD)을 포함할 수도 있다. 다른 예로, 발광 유닛(EMU)은, 상호 직렬 연결된 복수의 발광 소자(LD)들 대신에, 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수도 있다. 또 다른 예로, 발광 유닛(EMU)은 직/병렬 혼합 구조로 연결된 복수의 발광 소자(LD)들을 포함할 수도 있다.
발광 소자(LD)는 도 1a 및 도 1b에 도시된 발광 소자(LD)일 수 있으나, 발광 소자(LD)의 종류가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 마이크로 LED(light emitting diode), 양자점 발광 다이오드와 같은 무기 발광 다이오드로 구성될 수 있다. 다른 예로, 발광 소자(LD)는 유기 발광 다이오드로 구성되거나, 유기물과 무기물이 복합적으로 구성된 발광 다이오드로 구성될 수도 있다.
발광 유닛(EMU)(또는, 발광 소자(LD))의 제1 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극)에 접속(또는, 전기적으로 접속)될 수 있다. 발광 유닛(EMU)의 제1 전극은 애노드 전극일 수 있다. 발광 유닛(EMU)의 제1 전극은 제1 트랜지스터(T1)를 경유하여 제1 전원 라인(PL1)에 연결(또는, 전기적으로 연결)될 수 있다. 발광 유닛(EMU)(또는, 발광 소자(LD))의 제2 전극은 제2 전원 라인(PL2)에 접속될 수 있다. 발광 유닛(EMU)의 제2 전극은 캐소드 전극일 수 있다. 발광 유닛(EMU)(또는, 발광 소자(LD))는 제1 트랜지스터(T1)로부터 공급되는 전류량(또는, 구동 전류)에 대응하여 소정 휘도의 광을 생성할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 적어도 하나의 발광 소자(LD)에 병렬 연결된 발광 커패시터(CEL)를 더 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제1 전원 라인(PL1)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 드레인 전극이고, 제1 트랜지스터(T1)의 제2 전극은 소스 전극일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압(또는, 제1 트랜지스터(T1)의 제2 전극 및 게이트 전극 사이에 걸리는 게이트-소스 전압)에 대응하여 발광 유닛(EMU)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 접속될 수 있다. 스캔 라인(SCL)으로 턴-온 전압 레벨의 스캔 신호(SC)가 공급될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 라인(DL)으로부터의 데이터 신호(VDATA)(또는, 데이터 전압)를 제1 노드(N1)로 전달할 수 있다.
스토리지 커패시터(CST)는 제1 노드(N1)와 제2 노드(N2)(또는, 발광 유닛(EMU)의 제1 전극) 사이에 형성되거나 접속될 수 있다. 스토리지 커패시터(CST)는 제1 노드(N1)의 전압을 저장하거나, 스토리지 커패시터(CST)에 제1 노드(N1)의 전압에 대응하는 전하가 충전될 수 있다.
제3 트랜지스터(T3)의 제1 전극은 제2 노드(N2)에 접속되고, 제3 트랜지스터(T3)의 제2 전극은 리드아웃 라인(RL)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱스캔 라인(SSL)에 접속될 수 있다. 센싱스캔 라인(SSL)에 턴-온 전압 레벨의 센싱스캔 신호(SS)가 공급될 때 제3 트랜지스터(T3)는 턴-온되어 제2 노드(N2) 및 리드아웃 라인(RL)을 연결할 수 있다. 이 경우, 리드아웃 라인(RL)에 인가된 기준 전압(VREF)이 제2 노드(N2)에 인가될 수 있다. 기준 전압(VREF)에 의해 제2 노드(N2) 또는 발광 유닛(EMU)의 제1 전극의 전압이 초기화될 수 있다.
스캔 신호(SC) 및 센싱스캔 신호(SS)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 동시에 턴-온되는 경우, 스토리지 커패시터(CST)에는 데이터 신호(VDATA) 및 기준 전압(VREF) 간의 전압차가 저장되고, 제1 트랜지스터(T1)는 스토리지 커패시터(CST)에 저장된 상기 전압차에 대응하여 발광 유닛(EMU)에 흐르는 전류량을 제어할 수 있다.
이와 달리, 제3 트랜지스터(T3)에 의해 제2 노드(N2) 및 리드아웃 라인(RL)이 연결된 상태로 유지되는 경우, 상기 전압차(즉, 데이터 신호(VDATA) 및 기준 전압(VREF) 간의 전압차)에 대응하는 센싱 신호(또는, 전류량)가 화소(PXL)로부터 리드아웃 라인(RL)을 통해 출력될 수 있다. 예를 들어, 센싱 구간에서 제1 트랜지스터(T1)가 테스트 신호(즉, 데이터 신호(VDATA)로서 인가된 테스트 신호 또는 테스트 전압)에 의해 턴-온된 경우, 테스트 신호에 대응하여 제1 트랜지스터(T1)에 흐르는 전류가 센싱 신호로서 리드아웃 라인(RL)을 통해 출력될 수 있다.
제4 트랜지스터(T4)의 제1 전극은 제2 노드(N2)에 접속되고, 제4 트랜지스터(T4)의 제2 전극은 제2 전원 라인(PL2)에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 듀티 제어 라인(DCL)에 접속될 수 있다. 듀티 제어 라인(DCL)으로 턴-온 전압 레벨의 듀티 제어 신호(CDCS)가 공급될 때 제4 트랜지스터(T4)는 턴-온되고, 구동 전류는 발광 유닛(EMU) 대신 제4 트랜지스터(T4)를 통해 흐를 수 있다. 즉, 제4 트랜지스터(T4)가 턴-온되는 경우, 발광 유닛(EMU)(또는, 화소(PXL))은 비발광할 수 있다. 듀티 제어 신호(CDCS)의 듀티비(또는, 온-듀티비)가 커질수록 발광 유닛(EMU)의 발광 시간이 짧아질 수 있다.
상술한 바와 같이, 화소(PXL)는 발광 유닛(EMU)에 병렬 연결된, 즉, 발광 유닛(EMU)의 양단에 연결된 제4 트랜지스터(T4)를 포함하고, 제4 트랜지스터(T4)의 게이트 전극에 제공되는 듀티 제어 신호(CDCS)의 듀티비에 의해 화소(PXL)의 휘도가 제어될 수 있다.
한편, 본 발명의 실시예에서 화소(PXL)는 도 3에 도시된 회로 구조에 한정되는 것은 아니다.
도 4는 도 3의 화소에 포함된 발광 소자의 광 효율을 나타내는 도면이다.
도 1a, 도 1b, 도 2 내지 도 4를 참조하면, 발광 소자(LD)(예를 들어, 무기 발광 다이오드)의 광 효율은 발광 소자(LD)에 흐르는 구동 전류의 전류 밀도에 따라 달라질 수 있다. 광 효율은 단위 전류에 따른 광의 강도를 의미할 수 있다. 화소(PXL)에 대한 계조값이 커질수록 구동 전류가 커지며, 구동 전류에 비례하여 구동 전류의 전류 밀도도 커질 수 있다.
도 4에 도시된 바와 같이, 전류 밀도가 약 10 A/cm2인 경우 광 효율이 최대가 되며, 약 10 A/cm2를 기준으로 전류 밀도가 커지거나 작아질수록 광 효율이 낮아질 수 있다. 예를 들어, 총 256개의 계조들을 기준으로, 화소(PXL)에 대응하는 계조값이 약 80 계조 내지 약 100 계조의 범위 이내인 경우, 광 효율이 최대일 수 있다(제1 지점(P1)).
제1 전류 구간(S_CD1)에서는 광 효율이 약 45 cd/A 이상으로 유지될 수 있다. 예를 들어, 표시 장치(100)의 휘도가 약 500 nit인 풀 화이트 영상에 대하여(예를 들어, 계조값이 128 계조인 경우), 전류 밀도는 약 20.9 A/cm2이며, 광 효율이 약 51.0 cd/A일 수 있다(제2 지점(P2)). 예를 들어, 표시 장치(100)의 휘도가 약 1000 nit인 풀 화이트 영상에 대하여(예를 들어, 계조값이 255 계조인 경우), 전류 밀도는 약 49.3 A/cm2이며, 광 효율이 약 48.0 cd/A일 수 있다(제3 지점(P3)). 예를 들어, 계조값이 32 계조인 경우, 전류 밀도는 약 1.62 A/cm2이며, 광 효율이 약 45.0 cd/A일 수 있다(제4 지점(P4)).
이와 달리, 제2 전류 구간(S_CD2)에서는 광 효율이 약 45 cd/A 보다 낮아질 수 있다. 예를 들어, 계조값이 32 계조보다 작은 경우, 전류 밀도는 약 1.62 A/cm2보다 작으며, 광 효율은 45 cd/A 보다 낮아질 수 있다. 예를 들어, 계조값이 16 계조인 경우, 전류 밀도는 약 0.52 A/cm2이며, 광 효율은 30 cd/A 보다 낮을 수 있다.
한편, 제1 전류 구간(S_CD1)에서 전류 밀도의 변화에 따른 광 효율의 변화가 상대적으로 크지 않으나, 제2 전류 구간(S_CD2)에서 전류 밀도의 변화에 따른 광 효율이 급격히 변화하거나 급격히 낮아질 수 있다.
참고로, 하나의 화소(PXL) 또는 복수의 화소(PXL)들에 포함되는 발광 소자(LD)들의 발광 특성들에 편차가 있을 수 있다. 제1 전류 구간(S_CD1)에서는 전류 밀도에 따른 광 효율의 변화가 상대적으로 크지 않으므로, 발광 소자(LD)들간의 광 효율 편차가 거의 발생하지 않고, 발광 소자(LD)들은 실질적으로 동일한 휘도를 가지고 발광하며, 표시 장치(100)에 영상이 정상적으로 표시될 수 있다. 이와 달리, 제2 전류 구간(S_CD2)에서는 전류 밀도에 따른 광 효율의 변화가 상대적으로 크므로, 발광 소자(LD)들간의 광 효율 편차가 크게 발생할 수 있고, 발광 소자(LD)들은 광 효율 편차에 의해 다른 휘도들로 발광하며, 표시 장치(100)에 표시되는 영상에 얼룩이 발생할 수 있다.
따라서, 표시 장치(100)는 광 효율이 기준 효율(또는, 목표 효율, 예를 들어, 약 45 cd/A)보다 큰 제1 전류 구간(S_CD1)만을 이용할 수 있다. 또한, 표시 장치(100)는, 발광 소자(LD)(또는, 화소(PXL))의 발광 듀티(또는, 발광 시간)를 가변시킴으로써, 제2 전류 구간(S_CD2)에 대응하는 휘도(또는, 계조)를 표현할 수 있다.
도 5a는 도 3의 화소에 제공되는 데이터 신호의 일 실시예를 나타내는 도면이다. 도 5a에는 계조 및 데이터 신호(VDATA) 간의 관계가 도시되었다. 도 5b는 도 3의 화소에 제공되는 듀티 제어 신호의 일 실시예를 나타내는 도면이다. 도 5b에는 계조 및 듀티 제어 신호(CDCS)의 온-듀티비 간의 관계가 도시되었다.
먼저, 도 2 내지 도 4, 및 도 5a를 참조하면, 제1 기준 계조(G_REF1) 및 제2 기준 계조(G_REF2)를 기준으로, 계조들은 제1 계조 구간(S_G1), 제2 계조 구간(S_G2), 및 제3 계조 구간(S_G3)으로 구분될 수 있다.
제1 기준 계조(G_REF1)는 도 4의 제1 지점(P1)에 대응하는 계조일 수 있으며, 예를 들어, 제1 기준 계조(G_REF1)는 80 계조 내지 100 계조의 범위 이내일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 기준 계조(G_REF1)는 도 4의 제1 전류 구간(S_CD1)에 대응하는 임의의 계조일 수 있다.
제2 기준 계조(G_REF2)는 도 4의 제4 지점(P4)에 대응하는 계조일 수 있으며, 예를 들어, 제2 기준 계조(G_REF2)는 32 계조일 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 소자(LD)의 기준 효율의 설정에 따라, 제2 기준 계조(G_REF2)는 달라질 수 있다.
제1 및 제2 계조 구간들(S_G1, S_G2)에서, 계조에 따라 데이터 신호(VDATA)의 전압 레벨이 가변될 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제1 및 제2 계조 구간들(S_G1, S_G2) 이내인 경우, 구동부(130, 도 2 참고)는 계조값에 따라 데이터 신호(VDATA)의 전압 레벨을 가변시킬 수 있다.
예를 들어, 데이터 신호(VDATA)는 최대 계조(G_MAX)(예를 들어, 255 계조)에 대응하여 최대 전압 레벨(VMAX)을 가지고, 제1 기준 계조(G_REF1)에 대응하여 제1 전압 레벨(V1)을 가지며, 제2 기준 계조(G_REF2)에 대응하여 제2 전압 레벨(V2)을 가질 수 있다. 제1 전압 레벨(V1)은 최대 전압 레벨(VMAX)보다 낮고, 제2 전압 레벨(V2)은 제1 전압 레벨(V1)보다 낮을 수 있다. 즉, 제1 및 제2 계조 구간들(S_G1, S_G2)에서, 계조값이 작아질수록 데이터 신호(VDATA)의 전압 레벨이 낮아질 수 있다. 다만, 이에 한정되는 것은 아니다. 예를 들어, 도 3의 제1 트랜지스터(T1)가 N형 트랜지스터가 아닌 P형 트랜지스터로 구현되는 경우, 제1 및 제2 계조 구간들(S_G1, S_G2)에서, 계조값이 작아질수록 데이터 신호(VDATA)의 전압 레벨이 높아질 수도 있다.
한편, 제1 및 제2 계조 구간들(S_G1, S_G2)에서, 듀티 제어 신호(CDCS)는 턴-오프 전압 레벨(OFF)로 유지될 수 있다. 즉, 제1 및 제2 계조 구간들(S_G1, S_G2)에서, 듀티 제어 신호(CDCS)의 온-듀티비는 0일 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제1 및 제2 계조 구간들(S_G1, S_G2) 이내인 경우, 구동부(130, 도 2 참고)는 화소(PXL, 도 2 참고)의 발광 듀티(또는, 발광 시간)을 제어하지 않거나 가변시키지 않을 수 있다.
실시예들에서, 제3 계조 구간(S_G3)에서, 계조와 무관하게, 데이터 신호(VDATA)의 전압 레벨이 고정되거나 특정 전압 레벨로 유지될 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제3 계조 구간(S_G3) 이내인 경우, 구동부(130, 도 2 참고)는 데이터 신호(VDATA)의 전압 레벨을 고정시킬 수 있다. 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)의 전압 레벨은 제1 계조 구간(S_G1)에서 데이터 신호(VDATA)의 전압 레벨의 범위(즉, 전압 범위)에 포함되며, 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)의 전압 레벨보다 클 수 있다. 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)의 전압 레벨은 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)의 전압 레벨과 다르며, 제2 계조 구간(S_G2) 및 제3 계조 구간(S_G3) 사이의 경계에서 데이터 신호(VDATA)의 전압 레벨은 실질적으로 불연속적일 수 있다.
예를 들어, 제3 계조 구간(S_G3)에서, 데이터 신호(VDATA)는 제1 전압 레벨(V1)을 가질 수 있다. 계조(또는, 휘도)가 상대적으로 낮은 제3 계조 구간(S_G3)에서는 작은 휘도 편차도 시인될 수 있으므로, 제1 지점(P1, 도 4 참고)에 대응하는 제1 전압 레벨(V1)이 이용될 수 있다. 제1 지점에서는 전류 밀도 변화에 따른 광 효율의 변화가 0이고, 이에 따라 발광 소자(LD)들 간에 광 효율 편차가 가장 적게 발생하거나 실질적으로 발생하지 않을 수 있다. 다만, 데이터 신호(VDATA)가 이에 한정되는 것은 아니며, 소비 전력 및 듀티 제어 신호(CDCS)의 듀티비의 범위를 고려하여, 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)의 전압 레벨은 다르게 설정될 수도 있다.
한편, 제3 계조 구간(S_G3)에서, 듀티 제어 신호(CDCS)의 듀티비는 가변될 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제3 계조 구간(S_G3) 이내인 경우, 구동부(130, 도 2 참고)는 화소(PXL, 도 2 참고)의 발광 듀티(또는, 발광 시간)을 가변시킬 수 있다.
일 실시예에서, 제3 계조 구간(S_G3)에서, 계조가 작아질수록 듀티 제어 신호(CDCS)의 온-듀티비는 커질 수 있다. 예를 들어, 계조가 제2 기준 계조(G_REF2)와 같거나 유사한 경우, 듀티 제어 신호(CDCS)의 온-듀티비는 제1 값(OD1)을 가질 수 있다. 계조가 최소 계조인 경우, 듀티 제어 신호(CDCS)의 온-듀티비는 제2 값(OD2)을 가지며, 제2 값(OD2)은 제1 값(OD1)보다 클 수 있다. 제1 값(OD1)은 제2 전압 레벨(V2)에 따른 발광 소자(LD)의 휘도와 제2 기준 계조(G_REF2)에 따른 발광 소자(LD)의 휘도에 기초하여 설정되며, 예를 들어, 제1 값(OD1)은 약 30%일 수 있다. 제2 값(OD2)도 제2 전압 레벨(V2)에 따른 발광 소자(LD)의 휘도와 최소 계조에 따른 발광 소자(LD)의 휘도에 기초하여 설정되며, 예를 들어, 제2 값(OD2)은 약 90%일 수 있다. 제2 전압 레벨(V2)에 따라 듀티 제어 신호(CDCS)의 온-듀티비의 범위가 가변될 수 있으며, 듀티 제어 신호(CDCS)의 온-듀티비의 범위는 10% 내지 90% 이내일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 5b에서 듀티 제어 신호(CDCS)의 온-듀티비의 변화율(또는, 기울기)은 일정한 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 듀티 제어 신호(CDCS)의 온-듀티비의 변화율은 계조에 따라 달라질 수 있다.
또한, 도 5b에서 제3 계조 구간(S_G3)에서 계조가 작아질수록 듀티 제어 신호(CDCS)의 온-듀티비는 커지는 것으로 설명하였으나, 듀티 제어 신호(CDCS)의 온-듀티비가 이에 한정되는 것은 아니다. 예를 들어, 도 3의 제4 트랜지스터(T4)가 N형 트랜지스터가 아닌 P형 트랜지스터로 구현되는 경우, 제1 및 제2 계조 구간들(S_G1, S_G2)에서, 계조가 작아질수록 듀티 제어 신호(CDCS)의 온-듀티비는 작아질 수도 있다.
상술한 바와 같이, 표시 장치(100)는 제1 및 제2 계조 구간들(S_G1, S_G2)에서 데이터 신호(VDATA)의 전압 레벨을 가변시키며, 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)의 전압 레벨을 고정시킨 상태에서 듀티 제어 신호(CDCS)의 듀티비를 가변시킬 수 있다.
또한, 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)는, 발광 소자(LD)의 광 효율이 최대가 되도록 하는, 제1 전압 레벨(V1)을 가질 수 있다. 이 경우, 제3 계조 구간(S_G3)에 대응하는 영상의 휘도가 보다 균일해지고, 영상의 표시 품질이 보다 향상될 수 있다.
도 6은 도 2의 표시 장치에 포함된 구동부의 일 실시예를 나타내는 도면이다. 표시부(110)와의 관계에서 구동부(130)의 동작을 설명하기 위해, 도 6에는 표시부(110)(또는, 화소(PXL))가 더 도시되었다.
도 2, 도 3, 및 도 6을 참조하면, 구동부(130)는 데이터 신호 생성 블록(1311), 센싱 블록(1312), 듀티 제어부(132), 및 타이밍 제어부(133)를 포함할 수 있다. 데이터 신호 생성 블록(1311) 및 센싱 블록(1312)은 데이터 구동부(131, 도 2 참고)에 포함될 수 있다.
데이터 신호 생성 블록(1311)은 데이터 라인(DL)에 데이터 신호(VDATA)를 제공할 수 있다. 또한, 데이터 신호 생성 블록(1311)은 센싱 구간에서 테스트 신호를 제공할 수 있다.
데이터 신호 생성 블록(1311)은 디지털-아날로그 컨버터(DAC) 및 버퍼(BUF)를 포함할 수 있다. 도 2를 참조하여 설명한 바와 같이, 데이터 신호 생성 블록(1311)은 쉬프트 레지스터, 래치 등을 더 포함할 수 있다.
디지털-아날로그 컨버터(DAC)는 디지털 형태의 계조값(즉, 화소(PXL)에 대응하는 계조값)을 아날로그 형태의 데이터 신호(VDATA)로 변환할 수 있다. 예를 들어, 디지털-아날로그 컨버터(DAC)는 복수의 감마 전압들 중에서 계조값에 대응하는 감마 전압을 선택하고, 감마 전압을 데이터 신호(VDATA)로서 출력할 수 있다.
버퍼(BUF)는 디지털-아날로그 컨버터(DAC)로부터 제공된 데이터 신호(VDATA)를 데이터 라인(DL)에 출력할 수 있다.
센싱 블록(1312)은 리드아웃 라인(RL)을 통해 화소(PXL)에 기준 전압(VREF)을 제공할 수 있다. 또한, 센싱 블록(1312)은 센싱 구간에서 화소(PXL)로부터 리드아웃 라인(RL)을 통해 테스트 신호에 대응하는 센싱 신호(예를 들어, 전류)를 수신할 수 있다. 센싱 블록(1312)은 센싱 신호를 적분하는 적분기(예를 들어, 증폭기, 커패시터, 스위칭 소자 등으로 구성된 적분기), 적분된 센싱 신호를 샘플링하는 샘플링 회로(예를 들어, 커패시터 및 스위칭 소자 등으로 구성된 샘플링 회로)를 포함할 수 있다. 센싱 블록(1312)은 아날로그-디지털 컨버터를 더 포함할 수 있으며, 아날로그-디지털 컨버터는 샘플링된 신호를 디지털 형태의 센싱 값으로 변환하여 외부로 출력할 수 있다. 센싱 값은 화소(PXL)의 전기적 특성(예를 들어, 제1 트랜지스터(T1)의 문턱 전압)에 관한 정보를 포함할 수 있다.
타이밍 제어부(133)(또는, 보정 블록)은 센싱 값에 기초하여 보정 신호를 생성할 수 있다. 계조가 제2 기준 계조(G_REF2, 도 5a 및 도 5b 참고)보다 크거나 같은 경우 데이터 신호(VDATA)가 가변되므로, 타이밍 제어부(133)는 제2 기준 계조(G_REF2) 보다 크거나 같은 상기 계조에 대한 제1 보정 신호를 생성하고, 제1 보정 신호를 데이터 신호 생성 블록(1311)에 제공할 수 있다. 이 경우, 데이터 신호 생성 블록(1311)은 제1 보정 신호에 기초하여 데이터 신호(VDATA)를 보정할 수 있다. 예를 들어, 데이터 신호 생성 블록(1311)은 제1 보정 신호에 기초하여 감마 전압들 중 적어도 일부의 전압 레벨을 보정할 수 있다. 한편, 계조가 제2 기준 계조(G_REF2)보다 작은 경우 듀티 제어 신호(CDCS)의 듀티비가 가변되므로, 타이밍 제어부(133)는 제2 기준 계조(G_REF2) 보다 작은 상기 계조에 대한 제2 보정 신호를 생성하고, 제2 보정 신호를 듀티 제어부(132)에 제공할 수 있다. 이 경우, 듀티 제어부(132)는 제2 보정 신호에 기초하여 듀티 제어 신호(CDCS)의 듀티비를 보정할 수 있다.
보정 신호를 생성하는 타이밍 제어부(133)는 논리 회로, 마이크로 프로세서, 메모리 소자, 및 기타 전자 회로에 의해 물리적으로 구현되며, 소프트웨어를 사용하여 프로그래밍 및 제어되어 보정 신호 생성이라는 기능을 수행할 수 있다.
일 실시예에서, 타이밍 제어부(133)는 제2 기준 계조(G_REF2)보다 크거나 같은 제1 계조값(또는, 제1 계조값에 대응하는 신호)을 데이터 신호 생성 블록(1311)에 제공하고, 제2 기준 계조(G_REF2)보다 작은 제2 계조값(또는, 제2 계조값에 대응하는 신호)을 듀티 제어부(132)에 제공할 수 있다. 이 경우, 데이터 신호 생성 블록(1311)은 제1 계조값에 대응하는 데이터 신호(VDATA)를 생성하며, 듀티 제어부(132)는 제2 계조값에 대응하는 듀티 제어 신호(CDCS)를 생성할 수 있다.
도 7은 도 6의 구동부에 포함된 듀티 제어부의 일 실시예를 나타내는 도면이다. 도 8은 도 6의 구동부에 포함된 듀티 제어부에서 출력되는 듀티 제어 신호의 일 실시예를 나타내는 도면이다.
먼저 도 2, 도 5a, 도 5b, 도 6, 및 도 7을 참조하면, 듀티 제어부(132)(또는, 펄스 생성기)는 제어 블록(1321), 발진기(1322), 및 비교기(1323)를 포함할 수 있다.
제어 블록(1321)은 계조값에 기초하여 제1 신호(SFS)를 생성할 수 있다. 예를 들어, 제어 블록(1321)은 계조값에 대응하여 특정 전압 레벨을 가지는 제1 신호(SFS)를 생성할 수 있다. 예를 들어, 제어 블록(1321)은 디지털-아날로그 컨버터로 구현될 수 있다.
일 실시예에서, 제어 블록(1321)은 룩업테이블을 이용하여 계조값에 대응하는 제1 신호(SFS)를 생성할 수 있다.
계조값 제1 신호(SFS)
1G 0.1V
10G 0.2V
20G 0.3V
... ...
표 1은 제어 블록(1321)에서 사용되는 룩업테이블의 일 예를 나타낸다.
예를 들어, 제어 블록(1321)은, 1 계조(1G)에 대응하여 0.1V의 제1 신호(SFS)를 생성하고, 10 계조(10G)에 대응하여 0.2V의 제1 신호(SFS)를 생성하며, 20 계조값(20G)에 대응하여 0.3V의 제1 신호(SFS)를 생성할 수 있다. 제어 블록(1321)은 보간 또는 외삽을 이용하여 전체 계조들(특히, 제2 기준 계조(G_REF2)보다 작은 계조들) 각각에 대한 제1 신호(SFS)를 생성할 수 있다. 계조값이 커질수록 제1 신호(SFS)의 전압 레벨이 커질 수 있으나, 이에 한정되는 것은 아니다.
발진기(1322)는 제2 신호(RAMP)를 생성할 수 있다. 제2 신호(RAMP)는 톱니파(sawtooth wave)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 신호(RAMP)는 삼각파 또는 사인파 일 수도 있다.
비교기(1323)는 제1 신호(SFS)와 제2 신호(RAMP)를 비교하여 듀티 제어 신호(CDCS)를 출력할 수 있다. 예를 들어, 비교기(1323)는, 제2 신호(RAMP)의 전압 레벨이 제1 신호(SFS)의 전압 레벨보다 크거나 같은 경우, 비교기(1323)는 턴-온 전압 레벨(예를 들어, 논리 하이 레벨)의 듀티 제어 신호(CDCS)를 출력할 수 있다. 또한, 비교기(1323)는, 제2 신호(RAMP)의 전압 레벨이 제1 신호(SFS)의 전압 레벨보다 작은 경우, 비교기(1323)는 턴-오프 전압 레벨(예를 들어, 논리 로우 레벨)의 듀티 제어 신호(CDCS)를 출력할 수 있다.
계조값이 작아질수록 제1 신호(SFS)의 전압 레벨이 낮아지므로, 듀티 제어 신호(CDCS)의 턴-온 전압 레벨을 가지는 펄스(즉, 턴-온 펄스)의 폭(W)이 증가하며, 듀티 제어 신호(CDCS)의 온-듀티비가 증가될 수 있다. 따라서, 계조값에 따라 듀티 제어 신호(CDCS)의 온-듀티비가 가변될 수 있다.
듀티 제어 신호(CDCS)의 주파수는 고정된 상태에서 듀티 제어 신호(CDCS)의 턴-온 펄스의 폭(W)이 가변될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 도 8에 도시된 바와 같이, 듀티 제어 신호(CDCS)의 턴-온 펄스의 폭(W)은 고정되고, 듀티 제어 신호(CDCS)의 주파수가 가변될 수도 있다. 예를 들어, 제1 케이스에서 듀티 제어 신호(CDCS)의 주파수가 제2 케이스에서 듀티 제어 신호(CDCS)의 주파수보다 크며, 제1 케이스에서 듀티 제어 신호(CDCS)의 온-듀티비가 제2 케이스에서 듀티 제어 신호(CDCS)의 온-듀티비보다 작을 수 있다. 이와 달리, 듀티 제어 신호(CDCS)의 턴-오프 펄스의 폭이 고정되고, 듀티 제어 신호(CDCS)의 주파수가 가변될 수도 있다.
상술한 바와 같이, 듀티 제어부(132)는, 듀티 제어 신호(CDCS)의 턴-온 펄스의 폭(W)을 가변시키는 방식(즉, pulse width modulation; PWM) 또는 듀티 제어 신호(CDCS)의 주파수를 가변시키는 방식(즉, pulse frequency modulation; PFM)을 이용하여, 듀티 제어 신호(CDCS)의 온-듀티비를 가변시킬 수 있다.
도 9 및 도 10은 도 3의 화소에 제공되는 데이터 신호의 다른 실시예를 나타내는 도면들이다. 도 9 및 도 10에는 계조 및 데이터 신호(VDATA) 간의 관계가 도시되었다.
먼저, 도 2 내지 도 4, 및 도 5a, 및 도 9를 참조하면, 제1 기준 계조(G_REF1), 제2 기준 계조(G_REF2), 제1 계조 구간(S_G1), 제2 계조 구간(S_G2), 제3 계조 구간(S_G3), 및 제1 계조 구간(S_G1)에서의 데이터 신호(VDATA)(및 듀티 제어 신호(CDCS))에 대해서는 도 5a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 제1 곡선(CURVE1)에 따라, 제2 계조 구간(S_G2) 및 제3 계조 구간(S_G3)에서, 데이터 신호(VDATA)의 전압 레벨이 고정될 수 있다. 예를 들어, 제2 및 제3 계조 구간들(S_G2, S_G3)에서, 데이터 신호(VDATA)는 제1 전압 레벨(V1)을 가질 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제2 및 제3 계조 구간들(S_G2, S_G3) 이내인 경우, 구동부(130, 도 2 참고)는 데이터 신호(VDATA)의 전압 레벨을 고정시킬 수 있다.
한편, 제2 및 제3 계조 구간들(S_G2, S_G3)에서, 듀티 제어 신호(CDCS)의 듀티비는 가변될 수 있다. 즉, 화소(PXL)에 대응하는 계조값이 제2 및 제3 계조 구간들(S_G2, S_G3) 이내인 경우, 구동부(130, 도 2 참고)는 화소(PXL, 도 2 참고)의 발광 듀티(또는, 발광 시간)을 가변시킬 수 있다.
도 5a의 실시예의 경우, 제2 계조 구간(S_G2) 및 제3 계조 구간(S_G3)사이의 경계에서, 데이터 신호(VDATA)의 전압 레벨과 듀티 제어 신호(CDCS)의 듀티비가 급격히 또는 불연속적으로 변할 수 있다. 이 경우, 제2 계조 구간(S_G2) 및 제3 계조 구간(S_G3)사이의 경계에 인접한 계조들에서, 데이터 신호(VDATA)의 차이(및 차이에 비례한 오차) 및 듀티 제어 신호(CDCS)의 듀티비의 차이(및 차이에 비례한 오차)로 인하여, 휘도 차이 및 표시 품질의 저하가 발생할 수 있다. 이러한 휘도 차이를 방지하기 위해, 제2 및 제3 계조 구간들(S_G2, S_G3)에서 데이터 신호(VDATA)가 실질적으로 연속적으로 변하도록, 데이터 신호(VDATA)의 전압 레벨은 고정될 수 있다. 다만, 데이터 신호(VDATA)가 이에 한정되는 것은 아니다.
다른 실시예에서, 제2 곡선(CURVE2)에 따라, 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)의 전압 레벨이 가변되고, 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)의 전압 레벨이 고정되며, 제2 및 제3 계조 구간들(S_G2, S_G3)에서 데이터 신호(VDATA)의 전압 레벨은 실질적으로 연속적일 수 있다. 이 경우에서도, 제2 및 제3 계조 구간들(S_G2, S_G3)에서, 듀티 제어 신호(CDCS)의 듀티비는 가변될 수 있다.
예를 들어, 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)는 제1 전압 레벨(V1) 내지 제3 전압 레벨(V3)의 범위 이내에서 가변되며, 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)는 제3 전압 레벨(V3)을 가질 수 있다. 제3 전압 레벨(V3)은 제1 전압 레벨(V1)(즉, 최대 광 효율에 대응하는 제1 전압 레벨(V1))보다 낮을 수 있고, 제2 전압 레벨(V2)(즉, 기준 효율에 대응하는 제2 전압 레벨(V2))보다는 높을 수 있다.
예를 들어, 제2 계조 구간(S_G2)에서 듀티 제어 신호(CDCS)의 듀티비의 가변 가능한 범위가 불충분하거나, 제2 계조 구간(S_G2)에서 듀티 제어 신호(CDCS)의 듀티비는 가변만으로 계조를 표현하기에 불충할 수 있다. 따라서, 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)를 가변시킴으로써, 제2 계조 구간(S_G2) 내 계조를 보다 용이하게 표현할 수도 있다.
한편, 제2 계조 구간(S_G2)에서 듀티 제어 신호(CDCS)의 듀티비가 가변될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 계조 구간(S_G2)에서 듀티 제어 신호(CDCS)의 듀티비는 특정 값(예를 들어, 10%)으로 고정될 수도 있다.
제2 곡선(CURVE2)에 따라, 계조가 작아질수록 데이터 신호(VDATA)의 전압 레벨이 낮아지는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
다른 실시예에서, 제2 계조 구간(S_G2)의 일부 구간에서, 계조가 작아질수록 데이터 신호(VDATA)의 전압 레벨이 높아질 수 있다.
도 10에 도시된 바와 같이, 제2 계조 구간(S_G2)은 제1 서브 구간(S_S1) 및 제2 서브 구간(S_S2)을 포함할 수 있다. 제1 서브 구간(S_S1)에서 계조가 작아질수록 데이터 신호(VDATA)의 전압 레벨이 낮아질 수 있다. 예를 들어, 제1 서브 구간(S_S1)에서 데이터 신호(VDATA)는 제1 전압 레벨(V1)로부터 제4 전압 레벨(V4)까지 가변될 수 있다. 제2 서브 구간(S_S2)에서는 계조가 작아질수록 데이터 신호(VDATA)의 전압 레벨이 높아질 수 있다. 예를 들어, 제1 서브 구간(S_S1)에서 데이터 신호(VDATA)는 제4 전압 레벨(V4)로부터 제1 전압 레벨(V1)까지 가변될 수 있다. 제1 계조 구간(S_G1)에서 데이터 신호(VDATA)의 제1 전압 범위와 제2 계조 구간(S_G2)에서 데이터 신호(VDATA)의 제2 전압 범위는 상호 중첩하지 않으며, 제3 계조 구간(S_G3)에서 데이터 신호(VDATA)는 상기 제1 전압 범위 및 상기 제2 전압 범위 사이의 경계에서의 제1 전압 레벨(V1)을 가질 수 있다.
한편, 제1 서브 구간(S_S1)에서, 듀티 제어 신호(CDCS)는 턴-오프 전압 레벨(OFF)로 유지되며, 제2 서브 구간(S_S2)에서, 듀티 제어 신호(CDCS)의 듀티비는 가변될 수 있다.
즉, 제1 서브 구간(S_S1)에서는 데이터 신호(VDATA)를 가변시킴으로써, 이에 따라 화소(PXL)에 흐르는 전류량을 감소시킴으로써, 소비 전력을 감소시킬 수 있다. 또한, 제2 서브 구간(S_S2)에서는 데이터 신호(VDATA) 및 듀티 제어 신호(CDCS)의 듀티비를 각각 가변시킴으로써, 제1 서브 구간(S_S1)과 제3 계조 구간(S_G3) 사이의 경계에서 발생 가능한 휘도의 급격한 변화를 방지할 수 있다. 나아가, 제3 서브 구간(S_S3)에서는 최대 광 효율에 대응하는 제1 전압 레벨(V1)을 가지는 데이터 신호(VDATA)를 이용함으로써, 휘도 편차 및 이에 기인한 표시 품질의 저하를 방지할 수 있다.
상술한 바와 같이, 제2 계조 구간(S_G2)의 적어도 일부에서, 데이터 신호(VDATA) 및 듀티 제어 신호(CDCS)의 듀티비 중 적어도 하나를 실질적으로 연속적으로 변화시키거나, 계조 변화에 따른 상기 신호들의 변화량을 감소시킴으로써, 제1 계조 구간(S_G1) 및 제2 계조 구간(S_G2) 사이의 경계 영역에서 휘도 차이가 발생하는 것이 방지되고, 표시 품질이 보다 향상될 수 있다.
도 11 및 도 12는 도 2의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 도면들이다.
도 2, 도 3, 도 11, 및 도 12를 참조하면, 제4 트랜지스터들(T4_1, T4_2)를 제외하고, 도 11의 화소(PXL_1) 및 도 12의 화소(PXL_2) 각각은 도 3의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 도 11에 도시된 바와 같이, 화소(PXL_1)는 제4 트랜지스터(T4_1)를 포함할 수 있다.
제4 트랜지스터(T4_1)의 제1 전극은 제2 노드(N2)에 접속되고, 제4 트랜지스터(T4_2)의 제2 전극은 발광 유닛(EMU)의 제1 전극(예를 들어, 애노드 전극)에 접속될 수 있다. 제4 트랜지스터(T4_1)의 게이트 전극은 듀티 제어 라인(DCL)에 접속될 수 있다. 듀티 제어 라인(DCL)으로 턴-온 전압 레벨의 듀티 제어 신호(CDCS)가 공급될 때 제4 트랜지스터(T4_1)는 턴-온되고, 구동 전류는 제4 트랜지스터(T4_1)를 통해 발광 유닛(EMU)에 제공될 수 있다. 즉, 제4 트랜지스터(T4_1)가 턴-온되는 경우, 발광 유닛(EMU)(또는, 화소(PXL))은 발광할 수 있다. 듀티 제어 신호(CDCS)의 듀티비(또는, 온-듀티비)가 커질수록 발광 유닛(EMU)의 발광 시간이 길어질 수 있다.
따라서, 구동부(130, 도 2 참고)(또는, 듀티 제어부(132), 도 2 참고)는, 제1 및 제2 계조 구간들(S_G1, S_G2, 도 5a 참고)에서 턴-온 전압 레벨의 듀티 제어 신호(CDCS)를 출력하고, 제3 계조 구간(S_G3, 도 5a 참고)에서 듀티 제어 신호(CDCS)의 듀티비를 가변시킬 수 있다. 예를 들어, 제3 계조 구간(S_G3)에서 계조가 작아질수록 듀티 제어 신호(CDCS)의 온-듀티비는 작아질 수 있다. 다만, 듀티 제어 신호(CDCS)가 이에 한정되는 것은 아니다. 예를 들어, 도 3의 제1 트랜지스터(T1)가 N형 트랜지스터가 아닌 P형 트랜지스터로 구현되는 경우, 듀티 제어 신호(CDCS)는 도 5a 및 도 5b를 참조하여 설명한 듀티 제어 신호(CDCS)와 동일할 수 있으며, 예를 들어, 제3 계조 구간(S_G3)에서 계조가 작아질수록 듀티 제어 신호(CDCS)의 온-듀티비는 커질 수도 있다.
다른 실시예에서, 도 12에 도시된 바와 같이, 화소(PXL_2)는 제4 트랜지스터(T4_2)를 포함할 수 있다.
제4 트랜지스터(T4_2)의 제1 전극은 발광 유닛(EMU)의 제2 전극(예를 들어, 캐소드 전극)에 연결되고, 제4 트랜지스터(T4_2)의 제2 전극은 제2 전원 라인(PL2)에 접속될 수 있다. 제4 트랜지스터(T4_2)의 게이트 전극은 듀티 제어 라인(DCL)에 접속될 수 있다. 듀티 제어 라인(DCL)으로 턴-온 전압 레벨의 듀티 제어 신호(CDCS)가 공급될 때 제4 트랜지스터(T4_2)는 턴-온되고, 구동 전류는 제4 트랜지스터(T4_2)를 통해 발광 유닛(EMU)에 제공될 수 있다. 도 12의 제4 트랜지스터(T4_2)의 동작 및 기능은 도 11의 제4 트랜지스터(T4_1)의 동작 및 기능과 실질적으로 동일할 수 있다.
상술한 바와 같이, 화소들(PXL_1, PXL_2)은, 발광 유닛(EMU)에 병렬 연결된 제4 트랜지스터(T4, 도 3 참고) 대신에, 제2 노드(N2)와 제2 전원 라인(PL2) 사이에서 발광 유닛(EMU)에 직렬 연결되는 제4 트랜지스터들(T4_1, T4_2)을 포함할 수도 있다.
한편, 화소들(PXL_1, PXL_2)의 동작과 관련하여, 도 5a 및 도 5b의 실시예들 뿐만 아니라, 도 9 및 도 10의 실시예들도 적용될 수 있다.
도 13은 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 단면도이다.
도 13을 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL)(또는, 화소 회로층), 및 표시 소자부(DPL)(또는, 표시 소자층)를 포함할 수 있다.
기판(SUB)은 기저면으로 제공되어, 기판(SUB) 상에는 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼층(BFL), 제1 트랜지스터(T1), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 스토리지 커패시터(CST), 전원 라인(PL), 보호층(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다. 제1 트랜지스터(T1), 스토리지 커패시터(CST), 및 전원 라인(PL)은 도 3을 참조하여 설명한 제1 트랜지스터(T1), 스토리지 커패시터(CST), 및 제2 전원 라인(PL2)에 각각 대응할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 액티브층(ACTL), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극층(GE)을 포함할 수 있다.
액티브층(ACTL)은 반도체층을 의미할 수 있다. 액티브층(ACTL)은 버퍼층(BFL) 상에 배치될 수 있다. 예를 들어, 액티브층(ACTL)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
액티브층(ACTL)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극층(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극층(GE)의 위치는 액티브층(ACTL)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극층(GE)은 게이트 절연층(GI)을 사이에 두고 액티브층(ACTL)의 채널 영역 상에 배치될 수 있다.
게이트 절연층(GI)은 액티브층(ACTL) 상에 배치될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함할 수 있다. 실시예에 따르면, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 유기 재료를 포함할 수 있다. 또한, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 단일 혹은 복수의 층으로 구성될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극층(GE) 상에 위치할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연층(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연층(GI)과 제1 층간 절연층(ILD1)을 관통하여 액티브층(ACTL)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연층(GI)과 제1 층간 절연층(ILD1)을 관통하여 액티브층(ACTL)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
실시예에 따르면, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 몰리브덴(Mo), 마그네슘(Mg), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 구리(Cu), 알루미늄(Al), 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 타이타늄(Ti) 및 구리(Cu)를 포함한 다중층 구조를 가질 수 있다.
제2 층간 절연층(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 배치될 수 있다.
스토리지 커패시터(CST)는 제1 스토리지 판(320)(또는, 제1 커패시터 전극) 및 제2 스토리지 판(340)(또는, 제2 커패시터 전극)을 포함할 수 있다. 제1 스토리지 판(320)과 제2 스토리지 판(340)은 제1 층간 절연층(ILD1)을 사이에 두고 서로 대향할 수 있다. 제1 스토리지 판(320)은 게이트 절연층(GI) 상에 배치되고, 제2 스토리지 판(340)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다.
전원 라인(PL)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 전원 라인(PL)은 제2 컨택부(CNT2) 및 공통 연결 전극(CELT)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
보호층(PSV)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 실시예에 따르면, 보호층(PSV)에는 제1 트랜지스터 전극(TE1)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원 라인(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다. 제1 컨택부(CNT1) 및 제2 컨택부(CNT2) 각각은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하여 제공될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 뱅크(BNK), 제1 전극(ELT1), 제2 전극(ELT2), 공통 연결 전극(CELT), 제1 절연막(INS1), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제3 절연막(INS3), 제2 컨택 전극(CNE2), 및 제4 절연막(INS4)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 기판(SUB)의 두께 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 제1 방향(DR1)으로 상호 이격되며, 제2 방향(DR2)으로 연장할 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 평면 상에서 볼 때, 발광 소자(LD)가 배치된 영역을 둘러싸는 형태로 배열될 수도 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 혹은 무기 재료를 포함할 수 있다.
제1 절연 패턴(INP1) 상에는 제1 전극(ELT1)이 배치되고, 제2 절연 패턴(INP2) 상에는 제2 전극(ELT2)이 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)로부터 제공된 광을 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 반사할 수 있고, 이에 따라 화소(PXL)의 광 효율이 향상될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 몰리브덴(Mo), 마그네슘(Mg), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 구리(Cu), 및 알루미늄(Al) 중 하나를 포함할 수 있다. 다만 상술된 예시에 한정되지 않는다.
제1 전극(ELT1)은 제1 트랜지스터(T1)와 제1 컨택 전극(CNE1)을 전기적으로 연결할 수 있다. 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 애노드 신호를 제1 컨택 전극(CNE1)에 제공할 수 있다.
제2 전극(ELT2)은 공통 연결 전극(CELT)을 통해 전원 라인(PL)과 전기적으로 연결될 수 있다.
공통 연결 전극(CELT)은 보호층(PSV) 상에 배치될 수 있다. 공통 연결 전극(CELT)은 제2 전극(ELT2)과 일체로 형성될 수 있다.
공통 연결 전극(CELT)은 전기적 신호(일 예로, 캐소드 신호)를 제2 컨택 전극(CNE2)에 제공할 수 있다. 공통 연결 전극(CELT)은 제2 컨택부(CNT2)를 통해 전원 라인(PL)과 전기적으로 연결될 수 있다. 공통 연결 전극(CELT)은 전원 라인(PL)과 제2 전극(ELT2)을 전기적으로 연결할 수 있다.
제1 절연막(INS1)은 보호층(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 어느 하나를 포함할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK)는 기판(SUB)의 두께 방향으로 돌출될 수 있다. 뱅크(BNK) 사이에는 발광 소자(LD)가 배치될 수 있는 영역이 제공될 수 있다. 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정한 예시에 한정되는 것은 아니다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)에 제공된 전기적 신호에 의해 형성된 전계에 기초하여 배치될 수 있다. 예를 들어, 제1 전극(ELT1)에는 제1 전기적 신호가 제공되고, 제2 전극(ELT2)에는 제2 전기적 신호가 제공되고, 상기 제1 전기적 신호와 상기 제2 전기적 신호는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 전계를 형성할 수 있고, 발광 소자(LD)는 상기 전계에 따른 외력(일 예로, DEP(dielectrophoretic) 힘)에 의해 배열될 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(ACT, 도 1b 참고)을 커버할 수 있다. 일 예에 따르면, 제2 절연막(INS2)은 유기 재료 혹은 무기재료 중 적어도 어느 하나를 포함할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 컨택 부재(220)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)와 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 제2 컨택 전극(CNE2)은 제2 컨택 부재(240)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 발광 소자(LD)와 공통 연결 전극(CELT)을 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 절연막(INS3)은 제1 컨택 전극(CNE1) 상에 배치될 수 있다. 제3 절연막(INS3)의 적어도 일부는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치되어, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다. 실시예에 따르면, 제3 절연막(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제4 절연막(INS4)은 표시 소자부(DPL)의 외곽에 배치될 수 있다. 제4 절연막(INS4)은 표시 소자부(DPL)의 개별 구성을 외부 영향으로부터 보호할 수 있다. 실시예에 따르면, 제4 절연막(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
화소(PXL)의 구조는 상술된 예시에 한정되지 않는다. 실시예에 따라 화소(PXL)는 추가적인 구성을 더 포함할 수 있다.
예를 들어, 제4 절연막(INS4) 상에는 평탄화층이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있으며, 평탄화층의 상면은 대체적으로 평탄할 수 있다. 실시예에 따르면, 평탄화층은 유기 절연막을 포함할 수 있다.
도 14 및 도 15는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 도면들이다. 설명의 편의상, 도 14 및 도 15에서 화소 회로층(PCL) 및 표시 소자층(DPL)의 개별 구성들은 간략히 표현되었다.
먼저 도 13 및 도 14를 참조하면, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 화소 유닛(PXU)을 구성할 수 있다. 화소 유닛(PXU)은 다양한 색을 표시하는 단위일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각에 배치된 발광 소자(LD)들은 서로 동일한 색의 광을 발산할 수 있다. 예를 들어, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 제3 색, 일 예로 청색광을 방출하는 발광 소자(LD)들을 포함할 수 있다. 이러한 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)에 색상 변환부(CCL) 및/또는 색상 필터부(CFL)가 제공되어 풀-컬러의 영상을 표시할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 다른 색의 광을 방출하는 발광 소자(LD)들을 구비할 수도 있다.
색상 변환부(CCL)는 표시 소자층(DPL)와 동일한 층에 배치될 수 있다. 예를 들어, 색상 변환부(CCL)는 뱅크(BNK)들 사이에 배치될 수 있다.
색상 변환부(CCL)는 파장 변환 패턴(WCP)(또는, 색 변환 입자), 광 투과 패턴(LTP), 및 제1 캡핑층(CAP1)을 포함할 수 있다. 일 예에 따르면, 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 화소(PXL1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제1 화소(PXL1)의 발광 영역(EMA)과 중첩할 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 화소(PXL2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제2 화소(PXL2)의 발광 영역(EMA)과 중첩할 수 있다.
광 투과 패턴(LTP)은 제3 화소(PXL3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 광 투과 패턴(LTP)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제3 화소(PXL3)의 발광 영역(EMA)과 중첩할 수 있다.
일 실시예에서, 제1 파장 변환 패턴(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 파장 변환 패턴(WCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 파장 변환 패턴(WCP1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
일 실시예에서, 제2 파장 변환 패턴(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 파장 변환 패턴(WCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 파장 변환 패턴(WCP2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 화소 유닛을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
일 실시예에서, 광 투과 패턴(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과 패턴(LTP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과 패턴(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
한편, 광 산란 입자들이 제3 화소(PXL3)에 관한 발광 영역(EMA)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들은 제1 및/또는 제2 파장 변환 패턴(WCP1, WCP2)의 내부에도 선택적으로 포함될 수 있다.
제1 캡핑층(CAP1)은 파장 변환 패턴(WCP) 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자층(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환부(CCL)를 손상시키거나 오염시키는 것을 방지할 수 있다.
일 실시예에서, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
광학층(OPL)은 저굴절층(LRL) 및 제2 캡핑층(CAP2)을 포함할 수 있다. 광학층(OPL)은 색상 변환부(CCL) 상에 배치될 수 있다. 광학층(OPL)은 표시 소자층(DPL) 상에 배치될 수 있다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 색상 변환부(CCL)와 색상 필터부(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 색상 변환부(CCL)로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 수행할 수 있다. 이를 위해, 저굴절층(LRL)은 색상 변환부(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
일 실시예에서, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 타이타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 색상 필터부(CFL)와 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
일 실시예에서, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3), 평탄화막(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
일 실시예에서, 색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터들(CF1, CF2, CF3)은 평면 상에서 볼 때, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)과 중첩할 수 있다.
일 실시예에서, 제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
일 실시예에서, 제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
일 실시예에서, 제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
일 실시예에서, 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)을 커버할 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)로 인하여 발생되는 단차를 상쇄할 수 있다. 평탄화막(PLA)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
일 예에 따르면, 평탄화막(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화막(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화막(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 색상 필터부(CFL) 사이에 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터부(CFL)를 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
일 실시예에서, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
상부 필름층(UFL)은 색상 필터부(CFL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치(DD)의 외곽에 배치되어 표시 장치(DD)에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
일 실시예에서, 상부 필름층(UFL)은 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예에 따르면, AR 코팅층에 이용되는 물질은 SiOx, ZiOx, AlxOy, 및 TiOx 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 종래 공지된 다양한 물질이 적용될 수 있다.
한편, 도 14에서 색상 변환부(CCL)는 표시 소자층(DPL)와 동일한 층에 배치되는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
도 15를 참조하면, 색상 변환부(CCL)는 표시 소자층(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자(LD)들이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 색상 변환부(CCL)는 제1 캡핑층(CAP1) 상에 배치될 수 있다.
일 실시예에서, 색상 변환부(CCL)는 차광층(LBL)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자층(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 경계에서, 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 화소(PXL)의 발광 영역(EMA)과 비발광 영역(NEA)을 정의할 수 있다. 일 예로, 차광층(LBL)은 평면 상에서 볼 때, 발광 영역(EMA)과 중첩하지 않을 수 있다. 차광층(LBL)은 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 일 예에 따르면, 차광층(LBL)이 배치되지 않은 영역은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)으로 정의될 수 있다.
일 실시예에서, 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
제2 캡핑층(CAP2)은 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다.
저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CAP1) 및 제2 캡핑층(CAP2)과 마찬가지로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시부
120: 스캔 구동부
130: 구동부
131: 데이터 구동부
132: 듀티 제어부
133: 타이밍 제어부
140: 타이밍 제어부
150: 전원 공급부
1311: 데이터 신호 생성 블록
1312: 센싱 블록
1321: 제어 블록
1322: 발진기
1323: 비교기
BUF: 버퍼
DAC: 디지털-아날로그 컨버터
DL: 데이터 라인
LD: 발광 소자
PXL: 화소
RL: 리드아웃 라인
SCL: 스캔 라인
SSL: 센싱스캔 라인
T: 트랜지스터

Claims (20)

  1. 화소를 포함하는 표시 패널로서, 상기 화소는 적어도 하나의 발광 소자를 포함하는 발광 유닛, 데이터 신호에 대응하는 구동 전류를 상기 발광 유닛에 제공하는 구동 트랜지스터, 및 상기 발광 유닛의 양단에 연결되는 제1 트랜지스터를 포함하는, 표시 패널; 및
    상기 화소에 상기 데이터 신호를 제공하고, 상기 제1 트랜지스터에 듀티 제어 신호를 제공하는 구동부를 포함하고,
    상기 구동부는 상기 데이터 신호에 대응하는 계조가 기준 계조보다 크거나 같은 제1 계조 구간에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 계조가 기준 계조보다 낮은 제2 계조 구간에서 상기 듀티 제어 신호의 듀티비를 가변시키는, 표시 장치.
  2. 제1 항에 있어서, 상기 제2 계조 구간에서 상기 계조가 작아질수록 상기 듀티 제어 신호의 온-듀티비는 커지는, 표시 장치.
  3. 제2 항에 있어서, 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨은 고정된, 표시 장치.
  4. 제3 항에 있어서, 상기 적어도 하나의 발광 소자는 무기 발광 다이오드인, 표시 장치.
  5. 제4 항에 있어서, 상기 구동 전류가 작아질수록 상기 발광 유닛의 광 효율은 감소하며,
    상기 제2 계조 구간에서 상기 데이터 신호는 상기 광 효율이 최대가 되도록 하는 전압 레벨을 가지는, 표시 장치.
  6. 제3 항에 있어서, 상기 제1 계조 구간 및 상기 제2 계조 구간 사이의 경계에서, 상기 데이터 신호의 전압 레벨은 실질적으로 불연속적인, 표시 장치.
  7. 제1 항에 있어서, 상기 구동부는,
    상기 계조에 대응하는 전압 레벨을 가지는 제1 신호를 출력하는 제어 블록; 및
    제2 신호와 상기 제1 신호를 비교하여 상기 듀티 제어 신호를 출력하는 비교기를 포함하고,
    상기 듀티 제어 신호는 상기 제1 트랜지스터의 게이트 전극에 제공되는, 표시 장치.
  8. 제7 항에 있어서, 상기 제2 신호는 톱니파(sawtooth wave), 삼각파, 또는 사인파이고,
    상기 제2 신호가 상기 제1 신호보다 큰 경우 상기 듀티 제어 신호는 턴-온 전압 레벨을 가지는, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 트랜지스터는 N형 트랜지스터이고,
    상기 계조가 작아질수록 상기 제어 신호의 전압 레벨은 낮아지는, 표시 장치.
  10. 제7 항에 있어서, 상기 화소는 상기 구동 트랜지스터의 소스 전극에 연결되는 센싱 트랜지스터를 더 포함하고,
    상기 구동부는 상기 센싱 트랜지스터를 통해 상기 화소로부터 센싱 신호를 수신하는, 표시 장치.
  11. 제10 항에 있어서, 상기 구동부는 상기 센싱 신호에 기초하여 상기 제1 신호의 전압 레벨을 보정하는, 표시 장치.
  12. 제1 항에 있어서, 상기 구동부는 펄스 주파수 변조 방식을 이용하여 상기 듀티 제어 신호의 상기 듀티비를 가변시키는, 표시 장치.
  13. 제1 항에 있어서, 상기 제1 계조 구간 및 상기 제2 계조 구간 사이의 제3 계조 구간에서, 상기 구동부는 상기 데이터 신호의 전압 레벨과 상기 듀티 제어 신호의 상기 듀티비를 각각 가변시키는, 표시 장치.
  14. 제13 항에 있어서, 상기 제1 계조 구간 및 상기 제3 계조 구간 사이의 경계에서, 상기 데이터 신호의 전압 레벨은 실질적으로 연속적인, 표시 장치.
  15. 제13 항에 있어서, 상기 제1 계조 구간에 대한 상기 데이터 신호의 제1 전압 범위와 상기 제3 계조 구간에 대한 상기 데이터 신호의 제2 전압 범위는 상호 중첩하지 않으며,
    상기 제2 계조 구간에서 상기 데이터 신호는 상기 제1 전압 범위 및 상기 제2 전압 범위의 경계에서의 전압 레벨을 가지는, 표시 장치.
  16. 듀티 제어 신호 및 데이터 신호를 생성하는 구동부; 및
    상기 듀티 제어 신호의 듀티와 상기 데이터 신호에 대응하는 휘도로 발광하는 화소를 포함하는 표시 패널을 포함하고,
    상기 데이터 신호에 대응하는 계조는 순차적으로 제1 계조 구간, 제2 계조 구간, 및 제3 계조 구간으로 구분되며,
    상기 구동부는 상기 제1 및 제2 계조 구간들에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 제3 계조 구간에서 상기 듀티 제어 신호의 듀티를 가변시키되,
    상기 제3 계조 구간에서 상기 데이터 신호의 전압 레벨은 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨과 다르며, 상기 제1 계조 구간에서 상기 데이터 신호의 전압 범위에 포함되는, 표시 장치.
  17. 제16 항에 있어서, 상기 제2 계조 구간에서 상기 데이터 신호의 전압 레벨은 고정된, 표시 장치.
  18. 제17 항에 있어서, 상기 화소는 무기 발광 다이오드를 포함하고,
    상기 제3 계조 구간에서 상기 데이터 신호는 상기 화소의 광 효율이 최대가 되도록 하는 전압 레벨을 가지는, 표시 장치.
  19. 듀티 제어 신호의 듀티와 데이터 신호에 대응하는 휘도로 발광하는 화소를 포함하는 표시 패널; 및
    상기 듀티 제어 신호 및 상기 데이터 신호를 생성하고, 상기 화소로부터 센싱 신호를 수신하는 구동부를 포함하고,
    상기 구동부는 상기 데이터 신호에 대응하는 계조가 기준 계조보다 크거나 같은 제1 계조 구간에서 상기 데이터 신호의 전압 레벨을 가변시키고, 상기 계조가 기준 계조보다 낮은 제2 계조 구간에서 상기 듀티 제어 신호의 듀티비를 가변시키며,
    상기 구동부는 상기 센싱 신호에 기초하여 상기 듀티 제어 신호의 듀티비에 기초하여 상기 듀티비를 보정하는, 표시 장치.
  20. 제19 항에 있어서, 상기 구동부는,
    상기 계조에 대응하는 전압 레벨을 가지는 제1 신호를 출력하는 제어 블록; 및
    제2 신호와 상기 제1 신호를 비교하여 상기 듀티 제어 신호를 출력하는 비교기를 포함하고,
    상기 구동부는 상기 센싱 신호에 기초하여 상기 제1 신호의 전압 레벨을 보정하는, 표시 장치.
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