KR20230104923A - 저-드롭아웃 레귤레이터의 누전 차단 - Google Patents

저-드롭아웃 레귤레이터의 누전 차단 Download PDF

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KR20230104923A
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transistor
circuit
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transistors
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KR1020237019286A
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루신 웨이
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

특정 측면에서, 누전 차단을 위한 회로는 기준 전압에 대한 음의 입력에 연결되고 제1 트랜지스터의 게이트에 출력을 제공하는 증폭기를 포함하는 전압 생성 회로를 포함할 수 있다. 제1 트랜지스터의 드레인 전압은 증폭기의 양의 입력으로 피드백될 수 있다. 전압 생성 회로는 제1 트랜지스터의 소스에서 제1 전압을 수신할 수 있다. 전압 생성 회로는 제1 트랜지스터의 드레인에 제2 전압을 공급할 수 있다. 회로는 트랜지스터 쌍을 더 포함할 수 있다. 트랜지스터 쌍은 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있다. 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결될 수 있다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어, 한 번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 한다.

Description

저-드롭아웃 레귤레이터의 누전 차단
본 개시내용은 저-드롭아웃 레귤레이터(low-dropout regulator)에 관한 것이다.
저-드롭아웃 레귤레이터는 현대 전자 장치에서 널리 사용되는 부품이다. 저-드롭아웃 레귤레이터의 용도는 통신 장치(유선 및 무선 통신 장치 포함)에서 휴대용 전자 장치, 산업, 항공 전자, 선박 및 자동차 애플리케이션에 이르기까지 다양하다.
저-드롭아웃 레귤레이터는 공급 전압이 출력 전압에 근접함에도 불구하고 출력 전압을 조정할 수 있는 직류(DC) 선형 전압 레귤레이터의 부류를 광범위하게 포함할 수 있다. 이러한 전압 레귤레이터는 스위칭이 발생하지 않으므로 스위칭 잡음이 바람직하지 않은 경우에 유용할 수 있다.
일 측면에서, 회로는 음의 입력에서 기준 전압에 연결되고 출력을 제1 트랜지스터의 게이트에 제공하는 증폭기를 포함하는 전압 생성 회로를 포함할 수 있다. 제1 트랜지스터의 드레인 전압은 증폭기의 양의 입력으로 피드백될 수 있다. 전압 생성 회로 제1 트랜지스터의 소스에서 제1 전압을 수신할 수 있다. 전압 생성 회로는 제1 트랜지스터의 드레인에 제2 전압을 공급할 수 있다. 회로는 트랜지스터 쌍을 더 포함할 수 있다. 트랜지스터 쌍은 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있다. 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결될 수 있다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어 한 번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 한다.
다른 측면에서, 회로는 제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터를 포함할 수 있다. 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성될 수 있다. 회로는 또한 제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 포함할 수 있으며, 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결된다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어 한 번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 한다.
추가 측면에서, 누전 차단 방법은 증폭기의 음의 입력에 기준 전압을 제공하는 단계를 포함할 수 있다. 방법은 또한 증폭기의 출력을 제1 트랜지스터의 게이트에 제공하는 단계를 포함할 수 있다. 이 방법은 증폭기의 양의 입력에 제1 트랜지스터의 드레인 전압을 피드백하는 단계를 더 포함할 수 있다. 방법은 추가로 제1 트랜지스터의 소스에서 제1 전압을 수신하는 단계를 포함할 수 있다. 방법은 또한 제1 트랜지스터의 드레인에 제2 전압을 공급하는 단계를 포함할 수 있다. 방법은 제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 사용하여 트랜지스터 양단의 누설 전류를 차단하는 단계를 더 포함할 수 있으며, 트랜지스터 쌍의 개개의 벌크는 제1 트랜지스터의 벌크에 연결된다. 이 방법은 제1 전압과 제2 전압 사이의 비교에 따라 트랜지스터 쌍의 게이트를 제어하여 한 번에 트랜지스터 쌍 중 하나만이 온 상태가 되도록 하는 단계를 추가로 포함할 수 있다.
추가 측면에서, 메모리 장치는 데이터를 저장하기 위한 NAND 메모리 어레이를 포함할 수 있다. 메모리 장치는 또한 NAND 메모리 어레이에 결합되고 전압 생성 회로 포함하는 주변 회로를 포함할 수 있다. 전압 생성 회로는 제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터를 포함할 수 있다. 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성될 수 있다. 저-드롭아웃 레귤레이터는 또한 제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 포함할 수 있으며, 트랜지스터 쌍의 개개의 벌크는 제1 트랜지스터의 벌크에 연결된다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어 한 번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 한다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 측면들을 예시하고, 설명과 함께 본 개시내용의 원리를 설명하고 당업자가 본 개시내용을 만들고 사용할 수 있게 한다.
도 1은 외부 집적 회로 전원을 사용하여 출력단(output stage) 로직 전원 전압을 생성하기 위한 회로의 회로도를 예시한다.
도 2는 검출기 기반 누전 차단 회로의 회로도를 예시한다.
도 3은 본 개시내용의 일부 측면들에 따른 예시적인 누전 차단 회로의 회로도를 예시한다.
도 4는 본 개시내용의 일부 측면들에 따른 다른 예시적인 누전 차단 회로의 회로도를 예시한다.
도 5는 누설 전류 시뮬레이션 결과의 비교예를 예시한다.
도 6은 본 개시내용의 일부 측면에 따른 누설 전류의 시뮬레이션 결과의 예를 예시한다.
도 7은 본 개시내용의 일부 측면들에 따른 누전 차단을 위한 예시적인 방법의 흐름도를 예시한다.
도 8은 본 개시내용의 일부 측면들에 따른 메모리 장치를 갖는 예시적인 시스템의 블록도를 예시한다.
도 9a는 본 개시내용의 일부 측면들에 따른 메모리 장치를 갖는 예시적인 메모리 카드의 다이어그램을 예시한다.
도 9b는 본 개시내용의 일부 측면에 따라 메모리 장치를 갖는 예시적인 솔리드 스테이트 드라이브(SSD)의 다이어그램을 예시한다.
도 10은 본 개시내용의 일부 측면에 따른 예시적인 NAND 플래시 메모리 장치를 예시한다.
첨부된 도면을 참조하여 본 개시내용을 설명한다.
특정 구성 및 배열이 논의되었지만, 이는 단지 예시적인 목적으로 행해진 것임을 이해해야 한다. 이와 같이, 본 개시내용의 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시내용은 또한 다양한 다른 응용에 채용될 수 있다. 본 개시내용에 기술된 바와 같은 기능적 및 구조적 특징은 도면에 구체적으로 묘사되지 않은 방식으로 서로 조합, 조정 및 수정될 수 있으며, 이러한 조합, 조정 및 수정은 본 개시내용의 범위 내에 있다.
일반적으로, 용어는 문맥 상의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는 적어도 부분적으로는 문맥에 따라 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특징의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, 일(a", "an") 또는 그("the")와 같은 용어는 문맥에 따라 적어도 부분적으로는 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한 "기초하여(based on)"이라는 용어는 반드시 배타적인 요소 집합을 전달하려는 의도는 아니며, 대신 적어도 부분적으로는 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요소의 존재를 허용할 수 있다.
메모리 장치, 예를 들어 NAND 플래시 메모리 또는 3차원(3D) 플래시 메모리에서, 출력단 로직 전원 전압(vccq)은 예를 들어 ULPC(ultra-low pin count)의 외부 vcc 핀을 통해 외부 집적 회로 전원 전압(vcc)으로부터 생성될 수 있다. LDO(low drop-out) 레귤레이터 회로를 사용하여 vcc로부터 vccq를 생성할 수 있다. 3D NAND 플래시 메모리가 LDO를 사용할 수 있는 가능한 구현 중 하나이지만, LDO는 다른 종류의 메모리 장치와 수많은 다른 기술 분야 모두에서 다른 많은 애플리케이션에 사용될 수 있다.
도 1은 vcc를 이용하여 vccq를 생성하는 회로의 회로도를 예시한다. 도 1에 도시된 바와 같이, LDO 전력 스테이지의 증폭기(110)는 PMOS 트랜지스터 M0의 게이트를 제어할 수 있다. PMOS 트랜지스터 M0의 게이트와 소스는 vcc에 연결될 수 있고 드레인은 증폭기의 양의 입력에 연결될 수 있다. 증폭기의 음의 입력은 기준 전압(vref)일 수 있다. 도 1에 도시된 증폭기는, 오류 증폭기 또는 비교기의 한 형태로 볼 수 있다. 오류 증폭기와 같은 증폭기는 LDO의 요소와 같은 전압 레귤레이터의 요소일 수 있다. 이러한 증폭기는 연산 증폭기(Op-Amp)라고도 하다.
도 1에 도시된 회로에서, vccq가 vcc보다 높을 경우, vcc와 vccq 사이에 누설 경로가 있을 수 있으며, 회색으로 표시된 다이오드(120)는 실제 회로 요소가 아니며, 누설 경로를 나타내기 위한 등가 구조일 뿐이다.
도 2는 검출기 기반의 누전 차단 회로의 회로도를 예시한다. 도 2에 도시된 바와 같이, 4개의 PMOS 트랜지스터 M1, M2, M3 및 M4와 2개의 검출기 VCCQ_DEC 및 VCC_DEC가 vccq에서 vcc로의 누설, 즉 vmax와 vcc 및 vccq 중 하나 또는 둘 다 사이의 차이로 인해 트랜지스터 M0에서 M0의 벌크로의 누설을 차단하는 데 도움이 되도록 배열될 수 있다. 이 회로의 예상 동작은 표 1의 다음 진리표(truth table)에 나와 있다.
Figure pct00001
(표 1)
진리표로부터 유추할 수 있는 바와 같이, vccq가 로우(예를 들어, 접지) por_c=0일 때, M2는 오프이고; 그렇지 않고 por_c=1이면 M4가 오프이다. 유사하게, vccq가 하이(vccq에 대한 온 전압에 해당할 수 있는 로직 1로 표시됨) vcc가 로우일 때 vccq_det=0이면 M3이 오프이고, 그렇지 않고 vccq_det=1이면 M1이 오프이다. 마찬가지로 vccq가 하이이고 vcc가 하이일 경우(로직 1로 표시됨, vcc의 온 전압에 해당할 수 있으며 vccq의 고전압과 동일하지 않음), vcc>vccq이면 M4가 오프이고, vcc<vccq이면 M1이 오프이다. 보수 신호 vcc_det_n 및 por_c_n은 각각 vccq_det 및 por_c에 대해 상보적일 수 있어, vcc_det가 하이이면 vcc_det_n이 로우이고 그 반대도 가능하며, por_c가 하이이면 por_c_n이 로우이고 그 반대도 가능하다.
따라서 이론상으로는 각 조건에서 M1 내지 M4 중 적어도 하나는 항상 오프 상태인 것으로 나타나며, 결과적으로 vccq에서 vcc로의 누설 경로는 항상 차단될 수 있다. 그러나 실제로 검출기의 감지 레벨은 단지 프로세스 코너와 온도 변화를 추적할 수 없는 고정 레벨일 수 있다. 결과적으로 불확실한 전압 조건이 있는 경우가 있을 수 있다. 예를 들어, 검출기의 문턱 전압은 VCC_DEC의 경우 1.2V, VCCQ_DEC의 경우 0.85V일 수 있다. vcc가 1.1V이고 vcc가 0.5V일 때 vccq 검출기가 초저전압에서 제대로 작동하지 않을 수 있으므로 M2 및 M4의 게이트 바이어스 전압은 알려지지 않을 수 있다. 또한, 도 2와 같은 회로에서, LDO가 비활성화된 경우 M0의 게이트 전압을 vcc와 vccq 중 높은 레벨으로 끌어 올려야 M0을 통한 누설 전류를 피할 수 있다.
그럼에도 불구하고, 그러한 회로에서, 임계 전압 근처에서, 예를 들어 vcc에서 vccq까지 약 300마이크로암페어(uA)의 큰 누설 전류가 있을 수 있다.
본 개시내용의 특정 구현은 온-다이 LDO에서 누전 차단을 위한 일반적인 솔루션을 제공한다. 이러한 구현은 프로세스 코너 및 온도 변화를 처리할 수 있고 vcc 검출기 및/또는 vccq 검출기와 독립적일 수 있는 단순화된 벌크 스위치 구조를 제공할 수 있다.
도 3은 본 개시내용의 일부 측면들에 따른 예시적인 누전 차단 회로의 회로도를 예시한다. 이 구현에서, 입력으로서 vcc 및 vccq를 수신하고 하이 사이드 비교기(320)의 바이어스 전압으로서 vbvccq 및 vbvcc를 생성하는 누설 트랙 바이어스 생성기(310)가 있을 수 있다. 따라서, M0의 누설 전류를 추적할 수 있는 누설 트랙 바이어스 생성기(310)는 하이 사이드 비교기(320)의 바이어스 전압으로 기능할 수 있는 vbvccq 및 vbvcc를 생성할 수 있다. 하이 사이드 비교기(320)는 신호를 출력하여 M1 및 M2의 온/오프 상태를 제어할 수 있다. 제어 신호와 M2 사이에 인버터(330)가 제공되어 M1이 온일 때마다 M2가 오프되고 그 반대도 가능하다. 입력으로 vcc 및 vccq를 수신할 수 있고 이를 기반으로 vbvccq 및 vbvcc를 생성할 수 있는 모든 회로는 누설 트랙 바이어스 생성기의 예로 간주될 수 있다.
vcc가 vccq보다 클 때, M1은 온일 수 있고, M2는 오프일 수 있으며, Vbulk와 vcc 사이의 차이로 인한 전류는 M0에서 누설되지 않고 M1을 통과할 수 있는 반면, Vbulk와 vccq 사이의 경로는 M2에 의해 차단될 수 있다. vccq가 vcc보다 큰 경우에 M1은 오프되고 M2는 온될 수 있으며 Vbulk와 vccq 사이의 차이로 인해 발생하는 전류는 M0에서 누설되지 않고 M2를 통과할 수 있는 반면 Vbulk와 vcc 사이의 경로는 M1에 의해 차단될 수 있다. 이 두 경우에서 vcc와 vccq 사이의 누설 경로는 vccq와 vcc 사이의 누설 전류와 함께 방지될 수 있다. 이러한 방식으로 M0를 누설 전류로부터 보호할 수 있다.
하이 사이드 비교기(320)는 고전압 소스에 대응하는 비교기 회로의 일례로 간주될 수 있다. 예시되지 않은 다른 옵션에서 로우 사이드 비교기가 유사하게 사용될 수 있다.
도 4는 본 개시내용의 일부 측면들에 따른 다른 예시적인 누전 차단 회로의 회로도를 예시한다. 도 4는 도 3의 접근법과 광범위하게 일치하는 보다 상세한 구현으로 간주될 수 있다. 도 3에서와 같이 도 4에서, 트랜지스터 M1 및 M2는 트랜지스터 M0에 대한 차단을 제공할 수 있다. 도 1에서와 같이, 회색으로 표시된 다이오드 D1, D2 및 D3은 잠재적인 누설 경로를 나타낸다. 증폭기(405)는 트랜지스터 M0와 함께 저-드롭아웃 레귤레이터, 보다 넓게는 전압 생성 회로 또는 훨씬 더 넓게는 발전 회로의 예로서 볼 수 있다. 저-드롭아웃 레귤레이터는 전압 생성 회로 일례인 동시에 발전 회로(power generation circuit)의 일례이며, 도 1 및 4는 저-드롭아웃 레귤레이터의 예를 제공하나, 그럼에도 이들은 단지 예시적인 예일 뿐 제한이 아니다. 다른 저-드롭아웃 레귤레이터 및 전압 생성 회로 및/또는 발전 회로의 다른 범주도 허용된다. 도 1의 증폭기(110)와 같이, 도 4의 증폭기(405)는 오류 증폭기 또는 연산 증폭기일 수 있다. 증폭기(405)에는 기준 전압(vref)이 제공될 수 있다.
도 4에 도시된 접근법에서, 저항기 R1은 D1 또는 D1, D2 및 D3의 조합 또는 이들의 임의의 하위 조합을 통한 잠재적 누설 전류를 모방하도록 선택될 수 있다.
회로(410)는 비교기와 같은 회로 또는 전압 선택 회로로 지칭될 수 있다. 따라서 회로(410)는 누설 트랙 바이어스 생성기(310) 및 하이 사이드 비교기(320)와 유사한 기능을 수행할 수 있지만, 이들 접근법 사이에는 정확한 일대일 매핑이 이루어지지 않을 수 있다. 저항 R1을 포함하는 회로(410)에는 vmax가 제공될 수 있다. 도 2의 접근법에서와 같이, 트랜지스터 쌍 M1 및 M2는 vcc 또는 vccq 중 높은 값과 vmax 사이의 경로를 제공할 수 있다. 이 전압 vmax는 도 3에 도시된 Vbulk와 동일할 수 있고, 제한이 아니라 편의상 vmax라고 할 수 있다. 회로(410)의 출력은 vcc가 vccq보다 크거나 vcc가 vccq보다 작은 것을 각각 나타내는 하이 또는 로우일 수 있는 노드 1에서의 전압 레벨일 수 있다. 노드 1의 전압은 제어 전압으로 간주될 수 있다.
도 4에 도시된 바와 같이, Mp0, Mp1, Mp2 및 Mp4의 벌크는 증폭기(405)의 공급 전압인 vmax와 동일한 전압으로 제공될 수 있다. Mp0, Mp1, Mp2 및 Mp4의 게이트는 R1 양단의 전압으로 제어될 수 있다. Mp1과 Mp2의 게이트와 드레인은 서로 연결될 수 있다. 한편, Mn0의 소스와 게이트는 서로 연결되고 Mn1의 게이트에 연결될 수 있다. 따라서 Mn0과 Mn1의 게이트에 충분히 높은 전압이 공급되면, Node 1은 접지쪽으로 당겨진다. 반면에 Mn0과 Mn1의 게이트에 충분히 낮은 전압이 공급되고 Mp4가 온되면 Node1은 vcc 쪽으로 풀업된다.
회로(420)는 노드 1에서 제어 전압을 얻고 vcc가 vccq보다 큰 경우에 대응하는 vcc_gt_vccq, 또는 vccq가 vcc보다 큰 경우에 대응하는 vcc_lt_vccq를 따라 신호를 제공할 수 있다. 회로(420)는 신호 쌍 생성 회로로 지칭될 수 있다.
회로(420)는 도 3의 하이 사이드 비교기(320)의 출력에 기초하여 반전 및 비반전 신호를 제공하는 도 3의 부분에 비유될 수 있다. 따라서 vcc가 vccq보다 큰 경우에 M1은 온, M2는 오프가 될 수 있다. 마찬가지로 vcc가 vccq보다 작은 경우 M2는 온, M1은 오프일 수 있다.
도 3의 경우와 같이, M1, M2 쌍 중 하나의 트랜지스터를 전류가 통과할 수 있어 누설 전류를 효과적으로 차단할 수 있다.
vcc가 vccq보다 클 때, M1은 온일 수 있고, M2는 오프일 수 있으며, vmax와 vcc 사이의 차이로 인한 전류는 M0에서 누설되지 않고 M1을 통과할 수 있는 반면, vmax와 vccq 사이의 경로는 M2에 의해 차단될 수 있다. vccq가 vcc보다 큰 경우에 M1은 오프되고 M2는 온될 수 있으며, vmax와 vccq 사이의 차이로 인해 발생하는 전류는 M0에서 누설되지 않고 M2를 통과할 수 있는 반면, vmax와 vcc 사이의 경로는 M1에 의해 차단될 수 있다. 이 두 경우에서 vcc와 vccq 사이의 누설 경로는 vccq와 vcc 사이의 누설 전류와 함께 방지될 수 있다. 이러한 방식으로 M0를 누설 전류로부터 보호할 수 있다.
이 접근 방식은 검출기에 대한 서브-임계치 영역에서도 초저 vcc 및/또는 vccq와 함께 작동할 수 있다. 따라서 일부 구현은 검출기 기반 솔루션에서 발생할 수 있는 누설 전류를 피할 수 있다.
회로(410)의 비교기형 구조는 표시 신호를 산출하는 데 있어서 높은 정확도를 제공할 수 있다. 이것은 동일한 vcc 및 vccq 신호를 회로(410)에 적용하고 누설 전류를 에뮬레이션함(emulating)으로써 달성될 수 있다.
이 경우, 표시 신호(vcc_gt_vccq 및 vcc_lt_vccq)를 생성하기 위해 다른 PMOS 장치가 사용될 수 있다. 누설 전류는 저항 R1으로 모방될 수 있다. R1의 선택은 M0의 물리적 특성에 따라 달라질 수 있는 예상 누설 전류에 기초할 수 있다. 표시 신호는 프로세스 코너 및 온도 변화를 추적할 수 있다.
R1이 매우 클 수 있어, Mp2가 낮은 바이어스 전류 레벨 및 서브-임계치 영역에서 작동한다. R1의 크기는 전술한 바와 같이 M0 및 Mp2를 포함하는 트랜지스터의 구성에 기초할 수 있다.
또한, 일부 구현은 표시자 신호를 사용하여 벌크 스위치 구조를 단순화할 수 있다. 예를 들어, 4개의 트랜지스터(M1, M2, M3, M4)와 2개의 검출기를 갖는 도 2의 회로를 사용하는 대신에, 도 3 또는 도 4의 회로는 수반되는 회로와 함께 2개의 트랜지스터 M1 및 M2에 의존할 수 있다. 더욱이, 도 3의 하이 사이드 비교기(320)로부터의 단일 레벨 출력 또는 도 4의 노드 1에서의 단일 전압 레벨은 도 2에 제공된 4개의 전압 레벨(2쌍)을 대체할 수 있다. 따라서, 표시 신호 및 차단 트랜지스터 구조는 다른 구현에 비해 단순화될 수 있다.
따라서, 일부 구현은 M0 양단의 누설 전류 감소를 포함하지만 이에 제한되지 않는 다양한 이점 및/또는 장점을 가질 수 있다. 다른 이점으로는 단순화된 구조와 잠재적으로 더 작은 다이 크기가 포함될 수 있다. 또한 일부 구현은 vcc 및 vccq를 추적하는 데 더 높은 정확도를 제공할 수 있다.
또한, 감소된 누설 전류의 관점에서, 일부 구현은 더 나은 전력 효율성과 열로 인한 에너지 낭비를 줄일 수 있다. M0의 작동 수명은 또한 상대적으로 높은 암페어의 누설 전류가 없는 경우에도 개선될 수 있다. vcc로부터 vccq를 생성하는 품질도 향상될 수 있다.
또한, 일부 구현은 해당 장치의 온도 등급을 향상시킬 수 있다. 예를 들어, 일부 구현은 더 낮은 온도로 제한되지 않고 화씨 120도에서 작동할 수 있다. 다른 이점과 장점도 있을 수 있다.
일부 구현에서, 누설 전류는 최악의 시나리오에서 약 300nA(nano-amp)이고 일반적인 시나리오에서 약 30nA일 수 있다. 이러한 누설 전류의 3배 크기 감소(three-orders-of-magnitude)는 누설 전류를 효과적으로 차단하는 것으로 간주될 수 있다. 차단된 것으로 간주하기 위해 누설 전류가 정확히 0암페어일 필요는 없다.
도 5는 누설 전류 시뮬레이션 결과의 비교예를 나타낸다. 도 5에 도시된 바와 같이, 도 2에 도시된 회로에 대한 일반적인 경우 M0 양단의 전류는 vcc가 약 1.2V이고 vccq가 접지될 때 최대 300마이크로암페어의 스파이크를 갖는 것으로 볼 수 있다. 또한 회로의 벌크 스위치 PMOS에서 유사한 모양의 스파이크가 있는 누설 전류가 있을 수 있지만 이 전류는 약 110나노암페어와 같이 훨씬 작을 수 있다. 스케일은 벌크 PMOS의 트랙과 M0 간에 매우 상이하다.
도 6은 일부 구현에 따른 누설 전류의 시뮬레이션 결과의 예를 도시한다. 여기에 있는 수많은 트랙은 일부 구현에서 누설 전류에 대한 온도 의존성의 차이를 보여준다. 도시된 바와 같이 작동 온도가 섭씨 27도인 일반적인 사례에서, 누설 전류는 30.9나노암페어이다. 온도가 섭씨 125도인 최악의 사례에서, 누설 전류는 305.9나노암페어이다. 두 경우 모두 vcc가 최대값인 3.6인 경우를 나타낸다. 차트는 또한 vccq가 접지된 경우뿐만 아니라 vccq의 다른 값에서 다른 트랙을 보여준다.
도 6에는, 약 1.2V의 전력 스파이크가 없다. 따라서 이러한 시뮬레이션 결과에 따르면 위에서 설명한 회로의 일부 구현 및 다음 방법을 사용하여 누설 전류가 크게 개선되었다는 결론을 내릴 수 있다.
도 7은 본 개시내용의 일부 측면들에 따른 누전 차단을 위한 예시적인 방법의 흐름도를 예시한다. 도 7의 방법은 710에서 증폭기의 음의 입력에 기준 전압을 제공하는 단계를 포함할 수 있다. 이것은 도 4에 도시된 vref일 수 있다.
도 7의 방법은 또한 720에서 증폭기의 출력을 제1 트랜지스터의 게이트에 제공하는 단계를 포함할 수 있다. 이것은 도 3 및 도 4에 도시된 트랜지스터 M0의 게이트일 수 있다.
도 7의 방법은 또한 730에서 제1 트랜지스터의 드레인 전압을 증폭기의 양의 입력에 피드백하는 단계를 포함할 수 있다. 이것은 도 4에 도시된 증폭기의 양의 단자에 대한 피드백 경로일 수 있다.
도 7의 방법은 또한 740에서 제1 트랜지스터의 소스에서 제1 전압을 수신하는 단계를 포함할 수 있다. 제1 전압은 도 3 및 도 4에 도시된 vcc일 수 있다.
도 7의 방법은 또한 750에서 제1 트랜지스터의 드레인에 제2 전압을 공급하는 단계를 포함할 수 있다. 제2 전압은 도 3 및 도 4에 도시된 vccq일 수 있다.
도 7의 방법은 또한 760에서 트랜지스터 쌍을 사용하여 트랜지스터 양단의 누설 전류를 차단하는 단계를 포함할 수 있다. 트랜지스터 쌍은 제2 트랜지스터(예를 들어, 도 3 및 도 4의 M1) 및 제3 트랜지스터(예를 들어, 도 3 및 도 4의 M2)를 포함할 수 있다. 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크(예를 들어, 도 3 및 도 4의 M0)에 연결될 수 있다.
도 7의 방법은 또한 770에서, 제1 전압과 제2 전압 사이의 비교에 따라 트랜지스터 쌍의 게이트를 제어하여 한 번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 하는 단계를 포함할 수 있다. 이것은 도 3의 하이 사이드 비교기(320)로부터의 신호 및 반전 신호를 사용하여 달성될 수 있다. 이것은 또한 도 4에 도시된 바와 같이 vcc_gt_vccq 및 vcc_lt_vccq 신호를 사용함으로써 달성될 수 있다. 다른 기술도 허용되며, 이 두 가지 예는 제한이 아닌 예시 역할을 한다.
도 7의 특징이 도 7은 일련의 동작으로 도시되어 있으나, 도 7의 동작은 도 7의 동작은 서로 다른 순서로 수행될 수 있으며, 다양한 동작이 서로에 대해 병렬적으로 수행될 수 있다. 도 7의 방법이 도 3 또는 4에 도시된 것과 같은 회로를 사용하여 수행될 수 있고, 메모리 시스템에서 구현될 수 있다. 보다 광범위하게는, 도 7의 방법 및 도 3 및 도 4의 회로는 저-드롭아웃 조정 또는 유사한 전압 부스팅을 제공하는 임의의 시스템에서 구현될 수 있다.
도 8은 본 개시내용의 일부 측면에 따라 메모리 장치를 갖는 예시적인 시스템(800)의 블록도를 도시한다. 시스템(800)은 휴대폰, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량용 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 장치, 웨어러블 전자 장치, 스마트 센서, 가상 현실(VR) 장치, AR(Argument Reality) 장치, 또는 저장 장치가 있는 기타 적절한 전자 장치일 수 있다.
도 8에 도시된 바와 같이, 시스템(800)은 호스트(808) 및 하나 이상의 메모리 장치(804) 및 메모리 제어기(806)를 갖는 메모리 시스템(802)을 포함할 수 있다. 호스트(808)는 중앙 처리 장치(CPU)와 같은 전자 장치의 프로세서 또는 애플리케이션 프로세서(AP)와 같은 시스템 온 칩(SoC)일 수 있다. 호스트(808)는 메모리 장치(804)로 또는 메모리 장치(804)로부터 데이터를 송수신하도록 구성될 수 있다.
메모리 장치(804)는 NAND 플래시 메모리 장치와 같은 임의의 메모리 장치일 수 있다. 일부 구현에서, 각각의 메모리 장치(804)는 본 명세서에 개시된 바와 같은 누전 차단을 위한 하나 이상의 회로를 갖는 주변 회로를 포함한다.
메모리 제어기(806)는 일부 구현에 따라 메모리 장치(804) 및 호스트(808)에 결합되고 메모리 장치(804)를 제어하도록 구성된다. 메모리 제어기(806)는 메모리 장치(804)에 저장된 데이터를 관리하고 호스트(808)와 통신할 수 있다. 일부 구현에서, 메모리 제어기(806)는 SD(secure digital) 카드, CF(compact Flash) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대폰 등과 같은 전자 장치에서 사용하기 위한 기타 매체와 같은 낮은 듀티 사이클 환경에서 동작하도록 설계된다. 일부 구현에서 메모리 제어기(806)는 높은 듀티 사이클 환경 SSD 또는 스마트폰, 태블릿, 노트북 컴퓨터 등과 같은 모바일 장치용 데이터 스토리지로 사용되는 eMMC(embedded multi-media-cards) 및 엔터프라이즈 스토리지 어레이에서 작동하도록 설계되었다. 메모리 제어기(806)는 판독, 소거 및 프로그램 동작과 같은 메모리 장치(804)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(806)는 또한 불량 블록 관리, 가비지 수집, 논리적-물리적 주소 변환, 웨어 레벨링 등을 포함하나 이에 제한되지 않는 메모리 장치(804)에 저장되거나 저장될 데이터에 관한 다양한 기능을 관리하도록 구성될 수 있다. 일부 구현에서, 메모리 제어기(806)는 메모리 장치(804)로부터 판독되거나 메모리 장치(804)에 기록된 데이터와 관련하여 오류 정정 코드(ECC)를 처리하도록 추가로 구성된다. 임의의 다른 적절한 기능은 예를 들어 메모리 장치(804)를 포맷하는 것과 같이 메모리 제어기(806)에 의해 수행될 수 있다. 메모리 제어기(806)는 특정 통신 프로토콜에 따라 외부 장치(예를 들어, 호스트(808))와 통신할 수 있다. 예를 들어, 메모리 제어기(806)는 USB 프로토콜, MMC 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(advanced technology attachment) 프로토콜, 직렬 ATA 프로토콜, 병렬 ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(Eenhanced small disk interface) 프로토콜, IDE(integrated drive electronic) 프로토콜 , Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 장치와 통신할 수 있다.
메모리 제어기(806) 및 하나 이상의 메모리 장치(804)는 예를 들어 UFS(universal Flash storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있는 다양한 유형의 저장 장치에 통합될 수 있다. 즉, 메모리 시스템(802)은 다양한 유형의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 9a에 도시된 바와 같은 일례에서, 메모리 제어기(806) 및 단일 메모리 장치(804)는 메모리 카드(902)에 통합될 수 있다. 메모리 카드(902)는 PC 카드(PCMCIA, personal computer memory card international association), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(902)는 메모리 카드를 호스트(예를 들어, 도 8의 호스트(808))에 결합하는 메모리 카드 커넥터(904)를 더 포함할 수 있다. 도 9b에 도시된 다른 예에서, 메모리 제어기(806) 및 다수의 메모리 장치(804)는 SSD(906)에 통합될 수 있다. SSD(906)는 SSD(906)를 호스트(예를 들어, 도 8의 호스트(808))와 연결하는 SSD 커넥터(908)를 더 포함할 수 있다. 일부 구현에서, SSD(906)의 저장 용량 및/또는 동작 속도는 메모리 카드(902)의 것보다 크다.
도 10은 본 개시내용의 일부 측면에 따른 예시적인 NAND 플래시 메모리 장치1l00)를 도시한다. NAND 플래시 메모리(1000)는 3차원(3D) NAND 메모리 장치일 수 있다. 도 10에 도시된 바와 같이, NAND 플래시 메모리(1000)는 NAND 메모리 스트링 형태의 NAND 메모리 셀 어레이를 포함하는 NAND 메모리 어레이(1001)를 포함할 수 있다. NAND 플래시 메모리(1000)는 또한 판독, 프로그램 및 소거와 같은 NAND 메모리 셀의 동작을 용이하게 하도록 구성된 주변 회로를 포함할 수 있다. 주변 회로는 예를 들어 페이지 버퍼(1004), 컬럼 디코더/비트 라인 드라이버(1006), 로우 디코더/워드 라인 드라이버(1008), 전압 생성기(1010), 제어 로직(1012), 레지스터(1014), 인터페이스(1016) 및 데이터 버스(1018)를 포함할 수 있다. 일부 예에서, 마찬가지로 추가 주변 회로도 포함될 수 있다. 누전 차단을 위한 회로는 전압 생성기(1010)를 비롯한 다양한 곳에 구현될 수 있다.
페이지 버퍼(1004)는 제어 로직(1012)의 제어에 따라 NAND 메모리 어레이(1001)로부터 데이터를 읽고 프로그래밍하도록 구성될 수 있다. 일 예에서, 페이지 버퍼(1004)는 NAND 메모리 어레이(1001)의 하나의 페이지에 프로그램될 프로그램 데이터(기입 데이터)의 하나의 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼(1004)는 또한 데이터가 선택된 워드 라인에 결합된 메모리 셀에 적절하게 프로그래밍되었음을 보장하기 위해 프로그램 검증 동작을 수행한다. 로우 디코더/워드 라인 드라이버(1008)는 제어 로직(1012)에 의해 제어되고 NAND 메모리 어레이(1001)의 블록 및 선택된 블록의 워드 라인을 선택하도록 구성될 수 있다. 로우 디코더/워드 라인 드라이버(1008)는 전압 생성기(1010)로부터 생성된 워드 라인 전압을 사용하여 선택된 워드 라인을 구동하도록 추가로 구성될 수 있다. 전압 생성기(1010)는 제어 로직(1012)에 의해 제어되고 NAND 메모리 어레이(1001)에 공급될 워드 라인 전압(예를 들어, 판독 전압, 프로그램 전압, 패스 전압, 로컬 전압 및 검증 전압)을 생성하도록 구성될 수 있다. 컬럼 디코더/비트 라인 드라이버(1006)는 제어 로직(1012)에 의해 제어되고 전압 생성기(1010)로부터 생성된 비트 라인 전압을 적용함으로써 하나 이상의 NAND 메모리 스트링을 선택하도록 구성될 수 있다. 예를 들어, 컬럼 디코더/비트 라인 드라이버(1006)는 판독 동작에서 출력될 페이지 버퍼(1004)로부터 N 비트의 데이터 세트를 선택하기 위한 컬럼 신호를 인가할 수 있다.
제어 로직(1012)은 각각의 주변 회로에 연결될 수 있고 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(1014)는 제어 로직(1012)에 결합될 수 있고 상태 레지스터, 커맨드 레지스터, 및 상태 정보를 저장하기 위한 주소 레지스터, 커맨드 연산 코드(OP 코드) 및 각 주변 회로의 동작을 제어하기 위한 커맨드 주소를 포함할 수 있다.
인터페이스(1016)는 제어 로직(1012)에 결합될 수 있고, 호스트(미도시)로부터 수신된 제어 커맨드 및 제어 로직(1012)으로부터 호스트로 수신된 상태 정보를 제어 로직(1012)으로 버퍼링하고 중계하는 역할을 하는 제어 버퍼의 역할을 할 수 있다. 인터페이스(1016)는 또한 컬럼 디코더/비트 라인 드라이버(1006)를 통해 페이지 버퍼(1004)에 결합될 수 있고 호스트(미도시)로부터 수신된 프로그램 데이터 및 페이지 버퍼(1004)로부터 호스트로의 데이터를 버퍼링하고 페이지 버퍼(1004)로 중계하는 데이터 버퍼 및 IO 인터페이스로서의 역할을 할 수 있다. 도 10에 도시된 바와 같이, 양방향 데이터 버스(1018)는 NAND 메모리 어레이(1001)로/로부터 데이터를 전송하기 위해 인터페이스(1016) 및 컬럼 디코더/비트 라인 드라이버(1006)를 연결할 수 있다. 여기(도 3 및 도 4)에 개시된 누전 차단을 위한 회로는 또한 전압 생성기(1010)에 전압 발생을 제공할 수 있다. 주전 차단을 위한 회로는 메모리 장치의 다른 부분 또는 메모리 장치가 아닌 다른 장치에서 전압을 생성하는 데 사용될 수 있으며, 이러한 사용 사례는 예 및 제한이 아닌 예시로서 제공된다.
본 개시내용의 일 측면에 따르면, 누전 차단용 회로는 기준 전압의 음의 입력에 연결되고 제1 트랜지스터의 게이트에 출력을 제공하는 증폭기를 포함하는 전압 발생 회로를 포함할 수 있다. 제1 트랜지스터의 드레인 전압은 증폭기의 양의 입력으로 피드백될 수 있다. 전압 생성 회로는 제1 트랜지스터의 소스에서 제1 전압을 수신할 수 있다. 전압 생성 회로는 제1 트랜지스터의 드레인에 제2 전압을 공급할 수 있다. 회로는 트랜지스터 쌍을 더 포함할 수 있다. 트랜지스터 쌍은 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있다. 트랜지스터 쌍의 개개의 벌크는 제1 트랜지스터의 벌크에 연결될 수 있다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어, 한 번에 트랜지스터 쌍 중 하나만 온 상태가 된다.
일부 구현에서, 회로는 제1 전압으로 인한 제1 바이어스 전압과 제2 전압으로 인한 제2 바이어스 전압을 비교하고, 제1 전압이 더 높을 경우 제1 전압을 출력하고, 제2 전압이 높을 경우 제2 전압을 출력하도록 구성되는 비교기 회로를 더 포함할 수 있다. 트랜지스터 쌍의 게이트는 비교기 회로의 출력에 의해 제어될 수 있다.
일부 구현에서, 회로는 제1 트랜지스터의 누설 전류를 추적하고 제1 전압 및 제2 전압에 기초하여 제1 바이어스 전압 및 제2 바이어스 전압을 생성하도록 구성되는 누설 트랙 바이어스 생성기 회로를 더 포함할 수 있다.
일부 구현에서, 비교기 회로는 단일 출력 신호를 생성하도록 구성될 수 있다. 회로는 비교기 회로와 트랜지스터 쌍 중 하나의 게이트 사이에 인버터를 더 포함할 수 있다. 인버터의 반전 측은 트랜지스터 쌍 중 하나의 게이트에 연결될 수 있고, 인버터의 소스 측은 트랜지스터 쌍 중 다른 하나의 게이트에 연결될 수 있다.
일부 구현에서, 회로는 제1 전압 및 제2 전압에 기초하여 제어 전압을 제시하도록 구성되는 전압 선택 회로를 더 포함할 수 있다. 트랜지스터 쌍의 게이트 제어는 제어 전압에 기초할 수 있다.
일부 구현에서, 전압 선택 회로는 4개의 p-채널 금속-산화물-반도체(PMOS) 트랜지스터 및 2개의 n-채널 금속-산화물-반도체(NMOS) 트랜지스터를 포함할 수 있다.
일부 구현에서, 2개의 NMOS 트랜지스터의 각각의 드레인은 접지에 연결될 수 있고, 2개의 NMOS 트랜지스터의 각각의 게이트는 서로 연결될 수 있다.
일부 구현에서, 2개의 NMOS 트랜지스터의 소스는 4개의 PMOS 트랜지스터 중 2개의 각각의 드레인에 연결될 수 있다. 2개의 PMOS 트랜지스터는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함할 수 있다. 제1 PMOS 트랜지스터의 소스에는 제1 전압이 공급되고, 제2 PMOS 트랜지스터의 소스에는 상기 제2 전압이 공급될 수 있다.
일부 구현에서, 4개의 PMOS 트랜지스터는 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터를 더 포함할 수 있다. 제3 PMOS 트랜지스터는 제1 PMOS 트랜지스터의 게이트에 결합된 게이트 및 드레인을 가질 수 있다. 제4 PMOS 트랜지스터는 제2 PMOS 트랜지스터의 게이트에 결합된 게이트 및 드레인을 가질 수 있다. 제3 PMOS 트랜지스터는 제1 전압이 공급되는 소스를 가질 수 있다. 제4 PMOS 트랜지스터는 제2 전압이 공급되는 소스를 가질 수 있다.
일부 구현에서, 회로는 제1 트랜지스터의 누설 전류를 모방하도록 구성된 저항을 더 포함한다. 저항은 제3 PMOS 트랜지스터와 제4 PMOS 트랜지스터의 접지와 드레인 사이에 연결될 수 있다.
일부 구현에서, 제2 PMOS 트랜지스터의 드레인과 제2 PMOS 트랜지스터의 소스 사이의 노드는 전압 선택 회로의 출력을 포함할 수 있다. 트랜지스터 쌍의 게이트 제어는 노드에서의 제어 전압에 기초할 수 있다.
일부 구현에서, 신호 쌍 생성 회로는 전압 선택 회로로부터 제어 전압을 수신하고 제2 트랜지스터 및 제3 트랜지스터의 게이트에 각각 연결된 신호 전압 쌍을 생성하도록 구성될 수 있다.
일부 구현에서, 제1 전압이 제2 전압보다 클 때, 신호 전압 쌍은 제2 트랜지스터를 온시키고 제3 트랜지스터를 오프시키도록 구성될 수 있고, 제1 전압이 제2 전압보다 낮을 때, 한 쌍의 신호 전압은 제2 트랜지스터를 오프시키고 제3 트랜지스터를 온시키도록 구성될 수 있다.
일부 구현에서, 신호 쌍 생성 회로는 제5 PMOS 트랜지스터, 제6 PMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하는 4개의 트랜지스터를 포함할 수 있다.
일부 구현에서, 제5 PMOS 트랜지스터 및 제6 PMOS 트랜지스터의 소스는 서로 연결될 수 있고, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터의 드레인은 접지에 연결될 수 있다.
일부 구현에서, 제5 PMOS 트랜지스터의 드레인은 제3 NMOS 트랜지스터의 소스에 연결될 수 있고, 제6 PMOS 트랜지스터의 드레인은 제4 NMOS 트랜지스터의 소스에 연결될 수 있다.
일부 구현에서, 신호 쌍 생성 회로의 제1 출력은 제6 PMOS 트랜지스터의 드레인과 제4 NMOS 트랜지스터의 소스 사이의 노드로부터 취해질 수 있다. 제1 출력은 제3 트랜지스터의 게이트에 연결될 수 있다.
일부 구현에서, 신호 쌍 생성 회로의 제2 출력은 제4 NMOS 트랜지스터의 게이트로부터 취해질 수 있다. 제2 출력은 제2 트랜지스터의 게이트에 연결될 수 있다.
본 개시내용의 다른 측면에 따르면, 회로는 제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터를 포함할 수 있다. 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성된다. 회로는 또한 트랜지스터 쌍, 즉 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있으며, 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결된다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어 한번에 트랜지스터 쌍 중 하나만 온 상태가 되도록 한다.
일부 구현에서, 회로는 제1 전압으로 인한 제1 바이어스 전압과 제2 전압으로 인한 제2 바이어스 전압을 비교하고, 제1 전압이 더 높을 경우 제1 전압을 출력하고 제2 전압이 더 높을 경우 제2 전압을 출력하도록 구성되는 비교기 회로를 더 포함할 수 있다. 트랜지스터 쌍의 게이트는 비교기 회로의 출력에 의해 제어될 수 있다.
일부 구현에서, 회로는 또한 제1 전압 및 제2 전압에 기초하여 제어 전압을 제시하도록 구성되는 전압 선택 회로를 포함할 수 있다. 트랜지스터 쌍의 게이트 제어는 제어 전압에 기초할 수 있다.
일부 구현에서, 회로는 전압 선택 회로로부터 제어 전압을 수신하고 제2 트랜지스터 및 제3 트랜지스터의 게이트에 각각 연결된 신호 전압 쌍을 생성하도록 구성되는 신호 쌍 생성 회로를 더 포함할 수 있다.
본 개시내용의 또 다른 측면에 따르면, 누전 차단 방법은 증폭기의 음의 입력에 기준 전압을 제공하는 단계를 포함할 수 있다. 방법은 또한 증폭기의 출력을 제1 트랜지스터의 게이트에 제공하는 단계를 포함할 수 있다. 방법은 증폭기의 양의 입력에 제1 트랜지스터의 드레인 전압을 피드백하는 단계를 더 포함할 수 있다. 방법은 추가로 제1 트랜지스터의 소스에서 제1 전압을 수신하는 단계를 포함할 수 있다. 방법은 또한 제1 트랜지스터의 드레인에서 제2 전압을 공급하는 단계를 포함할 수 있다. 방법은 제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 사용하여 트랜지스터 양단의 누설 전류를 차단하는 단계를 더 포함할 수 있으며, 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결된다. 이 방법은 추가로 트랜지스터 쌍 중 하나만이 한번에 온이 되도록 제1 전압과 제2 전압 사이의 비교에 따라 트랜지스터 쌍의 게이트를 제어하는 단계를 포함한다.
본 개시내용의 추가적인 측면에 따르면, 메모리 장치는 데이터를 저장하기 위한 NAND 메모리 어레이를 포함할 수 있다. 메모리 장치는 또한 NAND 메모리 어레이에 결합되고 전압 생성 회로를 포함하는 주변 회로를 포함할 수 있다. 전압 생성 회로는 제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터를 포함할 수 있다. 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성될 수 있다. 저-드롭아웃 레귤레이터는 또한 제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 포함할 수 있으며, 트랜지스터 쌍의 각각의 벌크는 제1 트랜지스터의 벌크에 연결된다. 트랜지스터 쌍의 게이트는 제1 전압과 제2 전압 사이의 비교에 따라 제어될 수 있어, 한 번에 트랜지스터 쌍 중 하나만 온 상태가 된다.
특정 구현에 대한 전술한 설명은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적응될 수 있다. 따라서, 그러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여 개시된 구현의 등가물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시내용의 폭과 범위는 전술한 예시적인 구현에 의해 제한되어서는 안 되며, 다음 청구범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (23)

  1. 회로로서,
    음의 입력에서 기준 전압에 연결되고 출력을 제1 트랜지스터의 게이트에 제공하는 증폭기를 포함하는 전압 생성 회로 - 상기 제1 트랜지스터의 드레인 전압은 상기 증폭기의 양의 입력으로 피드백되며, 상기 전압 생성 회로는 상기 제1 트랜지스터의 소스에서 제1 전압을 수신하고, 상기 전압 생성 회로는 상기 제1 트랜지스터의 드레인에서 제2 전압을 공급함 - 와,
    제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍 - 상기 트랜지스터 쌍의 각각의 벌크(bulk)가 상기 제1 트랜지스터의 벌크에 연결됨 - 을 포함하고,
    상기 트랜지스터 쌍의 게이트는 상기 제1 전압과 상기 제2 전압 사이의 비교에 따라 제어되어 한번에 상기 트랜지스터 쌍 중 하나만이 온 상태가 되도록 하는,
    회로.
  2. 제1항에 있어서,
    상기 회로는 상기 제1 전압으로 인한 제1 바이어스 전압과 상기 제2 전압으로 인한 제2 바이어스 전압을 비교하여 상기 제1 전압이 더 높을 경우 상기 제1 전압을 출력하고, 상기 제2 전압이 더 높을 경우 상기 제2 전압을 출력하도록 구성되는 비교기 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트는 상기 비교기 회로의 출력에 의해 제어되는,
    회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터의 누설 전류를 추적하고 상기 제1 전압 및 상기 제2 전압에 기초하여 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 생성하도록 구성되는 누설 트랙 바이어스 생성기 회로를 더 포함하는,
    회로.
  4. 제2항 또는 제3항에 있어서,
    상기 비교기 회로는 단일 출력 신호를 생성하도록 구성되고,
    상기 회로는 상기 비교기 회로와 상기 트랜지스터 쌍 중 하나의 게이트 사이의 인버터를 더 포함하고, 상기 인버터의 반전 측(inverted side)이 상기 트랜지스터 쌍 중 하나의 게이트에 연결되고, 상기 인버터의 소스 측은 상기 트랜지스터 쌍 중 다른 하나의 게이트에 연결되는,
    회로.
  5. 제1항에 있어서,
    상기 제1 전압 및 상기 제2 전압에 기초하여 제어 전압을 제시하도록 구성되는 전압 선택 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트의 제어는 상기 제어 전압에 기초하는,
    회로.
  6. 제5항에 있어서,
    상기 전압 선택 회로는 4개의 p-채널 금속 산화물 반도체(PMOS) 트랜지스터 및 2개의 n-채널 금속 산화물 반도체(NMOS) 트랜지스터를 포함하고, 상기 2개의 NMOS 트랜지스터의 각각의 드레인은 접지에 연결되고, 상기 2개의 NMOS 트랜지스터의 각각의 게이트는 서로 연결되는,
    회로.
  7. 제6항에 있어서,
    상기 2개의 NMOS 트랜지스터의 소스는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하는 4개의 PMOS 트랜지스터 중 2개의 드레인에 각각 연결되고, 상기 제1 PMOS 트랜지스터의 소스에는 상기 제1 전압이 공급되고 상기 제2 PMOS 트랜지스터의 소스에는 상기 제2 전압이 공급되는,
    회로.
  8. 제7항에 있어서,
    상기 4개의 PMOS 트랜지스터는 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터를 더 포함하고, 상기 제3 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 게이트에 결합된 드레인 및 게이트를 가지며, 상기 제4 PMOS 트랜지스터는 상기 제2 PMOS 트랜지스터의 게이트에 결합된 게이트 및 드레인을 갖고, 상기 제3 트랜지스터는 상기 제1 전압이 공급되는 소스를 가지며, 상기 제4 PMOS 트랜지스터는 상기 제2 전압이 공급되는 소스를 갖는,
    회로.
  9. 제8항에 있어서,
    상기 제1 트랜지스터의 누설 전류를 모방하도록 구성된 저항을 더 포함하고, 상기 저항은 상기 제3 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 드레인과 상기 접지 사이에 연결되는,
    회로.
  10. 제9항에 있어서,
    상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 소스 사이의 노드는 상기 전압 선택 회로의 출력을 포함하고, 상기 트랜지스터 쌍의 상기게이트의 제어는 상기 노드의 제어 전압에 기초하는,
    회로.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 전압 선택 회로로부터 상기 제어 전압을 수신하고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 게이트에 각각 연결되는 신호 전압 쌍을 생성하도록 구성되는 신호 쌍 생성 회로를 더 포함하는,
    회로.
  12. 제11항에 있어서,
    상기 제1 전압이 상기 제2 전압보다 큰 경우에 상기 신호 전압 쌍은 상기 제2 트랜지스터를 온시키고 상기 제3 트랜지스터를 턴오프시키도록 구성되고, 상기 제1 전압이 상기 제2 전압보다 낮은 경우에 상기 신호 전압 쌍은 상기 제2 트랜지스터를 오프시키고 상기 제3 트랜지스터를 온시키도록 구성되는,
    회로.
  13. 제11항 또는 제12항에 있어서,
    상기 신호 쌍 생성 회로는 제5 PMOS 트랜지스터, 제6 PMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하는 4개의 트랜지스터를 포함하고, 상기 제5 PMOS 트랜지스터 및 상기 제6 PMOS 트랜지스터의 소스는 서로 연결되며, 상기 제3 NMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 드레인은 상기 접지에 연결되고, 상기 제5 PMOS 트랜지스터의 드레인은 상기 제3 NMOS 트랜지스터의 소스에 연결되며, 상기 제6 PMOS 트랜지스터의 드레인은 상기 제4 NMOS 트랜지스터의 소스에 연결되는,
    회로.
  14. 제13항에 있어서,
    상기 신호 쌍 생성 회로의 제1 출력은 상기 제6 PMOS 트랜지스터의 드레인과 상기 제4 NMOS 트랜지스터의 소스 사이의 노드에서 얻어지고, 상기 제1 출력은 상기 제3 트랜지스터의 게이트에 연결되는,
    회로.
  15. 제14항에 있어서,
    상기 신호 쌍 생성 회로의 제2 출력은 상기 제4 NMOS 트랜지스터의 게이트에서 얻어지고, 상기 제2 출력은 상기 제2 트랜지스터의 게이트에 연결되는,
    회로.
  16. 회로로서,
    제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터 - 상기 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성됨 - 와,
    제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍 - 상기 트랜지스터 쌍의 각각의 벌크는 상기 제1 트랜지스터의 벌크에 연결됨 - 을 포함하고,
    상기 트랜지스터 쌍의 게이트는 상기 제1 전압과 상기 제2 전압 사이의 비교에 따라 제어되어 한번에 상기 트랜지스터 쌍 중 하나만이 온 상태가 되도록 하는,
    회로.
  17. 제16항에 있어서,
    상기 회로는 상기 제1 전압으로 인한 제1 바이어스 전압 및 상기 제2 전압으로 인한 제2 바이어스 전압을 비교하여, 상기 제1 전압이 더 높은 경우 상기 제1 전압을 출력하고 상기 제2 전압이 더 높은 경우 상기 제2 전압을 출력하도록 구성되는 비교기 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트는 상기 비교기 회로의 출력에 의해 제어되는,
    회로.
  18. 제16항에 있어서,
    상기 제1 전압 및 상기 제2 전압에 기초하여 제어 전압을 제시하도록 구성되는 전압 선택 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트의 제어는 상기 제어 전압에 기초하는,
    회로.
  19. 제18항에 있어서,
    상기 전압 선택 회로로부터 상기 제어 전압을 수신하고 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 게이트에 각각 연결되는 신호 전압 쌍을 생성하도록 구성되는 신호 쌍 생성 회로를 더 포함하는,
    회로.
  20. 메모리 장치로서,
    데이터를 저장하기 위한 NAND 메모리 어레이와,
    상기 NAND 메모리 어레이에 결합되고 전압 생성 회로를 포함하는 주변 회로를 포함하고,
    상기 전압 생성 회로는,
    제1 트랜지스터를 갖는 저-드롭아웃 레귤레이터 - 상기 저-드롭아웃 레귤레이터는 제1 전압에 기초하여 제2 전압을 생성하도록 구성됨 - 와,
    제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍 - 상기 트랜지스터 쌍의 각각의 벌크가 상기 제1 트랜지스터의 벌크에 연결됨 - 를 포함하며,
    상기 트랜지스터 쌍의 게이트는 상기 제1 전압과 상기 제2 전압 사이의 비교에 따라 제어되어 한번에 상기 트랜지스터 쌍 중 하나만이 온 상태가 되도록 하는,
    메모리 장치.
  21. 제20항에 있어서,
    상기 전압 생성 회로는 상기 제1 전압으로 인한 제1 바이어스 전압과 상기 제2 전압으로 인한 제2 바이어스 전압을 비교하여, 상기 제1 전압이 더 높을 경우 상기 제1 전압을 출력하고 상기 제2 전압이 더 높을 경우 제2 전압을 출력하도록 구성되는 비교기 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트는 상기 비교기 회로의 출력에 의해 제어되는,
    메모리 장치.
  22. 제20항에 있어서,
    상기 제1 전압 및 상기 제2 전압에 기초하여 제어 전압을 제시하도록 구성되는 전압 선택 회로를 더 포함하고, 상기 트랜지스터 쌍의 게이트의 제어는 상기 제어 전압에 기초하는,
    메모리 장치.
  23. 누전 차단 방법으로서,
    증폭기의 음의 입력에 기준 전압을 제공하는 단계와,
    상기 증폭기의 출력을 제1 트랜지스터의 게이트에 제공하는 단계와,
    상기 제1 트랜지스터의 드레인 전압을 상기 증폭기의 양의 입력에 피드백하는 단계와,
    상기 제1 트랜지스터의 소스에서 제1 전압을 수신하는 단계와,
    상기 제1 트랜지스터의 드레인에 제2 전압을 공급하는 단계와,
    제2 트랜지스터 및 제3 트랜지스터를 포함하는 트랜지스터 쌍을 사용하여 상기 제1 트랜지스터 양단의 누설 전류를 차단하는 단계 - 상기 트랜지스터 쌍의 각각의 벌크는 상기 제1 트랜지스터의 벌크에 연결됨 - 와,
    상기 제1 전압과 상기 제2 전압 사이의 비교에 따라 상기 트랜지스터 쌍의 게이트를 제어하여 한 번에 상기 트랜지스터 쌍 중 하나만 온 상태가 되도록 하는 단계를 포함하는,
    누전 차단 방법.

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