KR20230102611A

KR20230102611A - 전계 발광 표시장치

Info

Publication number: KR20230102611A
Application number: KR1020210192871A
Authority: KR
Inventors: 이상훈; 최한솔
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-30
Filing date: 2021-12-30
Publication date: 2023-07-07
Also published as: US20230217734A1; CN116437746A

Abstract

이 출원은 수소 입자 침투에 대해 강건한 구조를 갖는 전계 발광 표시장치에 관한 것이다. 이 출원의 일 실시 예에 따른 전계 발광 표시장치는, 기판, 발광 소자, 게이트 구동 회로, 슬릿 패턴, 보호 패턴을 포함한다. 기판은, 표시 영역과 표시 영역을 둘러싸는 비-표시 영역을 포함한다. 발광 소자는, 표시 영역에 배치된다. 게이트 구동 회로는, 비-표시 영역에 배치된다. 슬릿 패턴은, 게이트 구동 회로와 중첩 배치된다. 보호 패턴은, 슬릿 패턴 내에서 게이트 구동 회로 사이이의 공간 영역과 중첩 배치된다. 슬릿 패턴은, 게이트 구동 회로를 덮는 평탄화 막 일부를 제거한 트렌치 형상을 가진다. 보호 패턴은, 뱅크 하부에 배치되며, 발광 소자 및 게이트 구동 회로의 일부와 동일한 물질을 포함한다.

Description

전계 발광 표시장치{ELECTROLUMINESENCE DISPLAY}

이 출원은 전계 발광 표시장치에 관한 것이다. 특히, 이 출원은 수소 입자 침투에 대해 강건한 구조를 갖는 전계 발광 표시장치에 관한 것이다.

표시장치들 중에서 전계 발광 표시장치는 자체 발광형으로서, 시야각, 대조비 등이 우수하며, 별도의 백 라이트가 필요하지 않아 경량 박형이 가능하며, 소비 전력이 유리한 장점이 있다. 특히, 전계 발광 표시장치 중 유기 발광 표시장치는 직류 저전압 구동이 가능하고, 응답 속도가 빠르며, 제조 비용이 저렴한 장점이 있다.

전계 발광 표시장치는 다수 개의 전계 발광 다이오드를 포함한다. 전계 발광 다이오드는, 애노드 전극, 애노드 전극 상에 형성되는 발광층, 그리고 발광층 위에 형성되는 캐소드 전극을 포함한다. 애노드 전극에 고전위 전압이 인가되고 캐소드 전극에 저전위 전압이 인가되면, 애노드 전극에서는 정공이 캐소드 전극에서는 전자가 각각 발광층으로 이동된다. 발광층에서 정공과 전자가 결합할 때, 여기 과정에서 여기자(exiton)가 형성되고, 여기자로부터의 에너지로 인해 빛이 발생한다. 전계 발광 표시장치는, 뱅크에 의해 개별적으로 구분되는 다수 개의 전계 발광 다이오드의 발광층에서 발생하는 빛의 양을 전기적으로 제어하여 영상을 표시한다.

전계 발광 표시장치를 구성하는 여러 소자들을 외부의 이물질 및 수분으로부터 보호하기 위한 봉지부를 포함할 수 있다. 한편, 봉지부 및 절연막을 구성하는 질화 실리콘을 제조하는 과정에서 발생하는 수소 입자의 확산에 의해 장 시간 사용함에 따라 반도체 소자가 열화될 수 있다. 이와 같이, 전계 발광 표시장치는, 외부에서 침부하는 수분을 방지함과 동시에, 내부에서 확산할 수 있는 수소 입자를 억제할 수 있는 구조를 필요로 한다.

이 출원은 외부 이물질의 침투를 방지하는 절연막을 구비한 구조를 갖는 전계 발광 표시장치를 제공하는 것을 기술적 과제로 한다. 또한, 이 출원은 내부 절연막을 구성함에 있어, 절연막으로부터 수소 입자가 내부로 확산되어 반도체 소자에 악 영향을 주는 것을 방지하는 구조를 갖는 전계 발광 표시장치를 제공하는 것을 기술적 과제로 한다.

이 출원의 일 실시 예에 따른 전계 발광 표시장치는, 기판, 발광 소자, 게이트 구동 회로, 슬릿 패턴, 보호 패턴을 포함한다. 기판은, 표시 영역과 표시 영역을 둘러싸는 비-표시 영역을 포함한다. 발광 소자는, 표시 영역에 배치된다. 게이트 구동 회로는, 비-표시 영역에 배치된다. 슬릿 패턴은, 게이트 구동 회로와 중첩 배치된다. 보호 패턴은, 슬릿 패턴 내에서 게이트 구동 회로 사이이의 공간 영역과 중첩 배치된다. 슬릿 패턴은, 게이트 구동 회로를 덮는 평탄화 막 일부를 제거한 트렌치 형상을 가진다. 보호 패턴은, 뱅크 하부에 배치되며, 발광 소자 및 게이트 구동 회로의 일부와 동일한 물질을 포함한다.

일례로, 발광 소자는, 평탄화 막 위에 배치된 화소 구동 전극; 화소 구동 전극 위에 배치된 발광층; 및 발광층 위에 배치된 공통 전극을 포함한다. 보호 패턴은, 슬릿 패턴을 덮으며, 게이트 구동 회로를 덮는 보호막 위에 적층되며, 화소 구동 전극과 동일한 물질로 형성된다. 뱅크는, 보호 패턴의 중앙부를 노출하는 콘택홀을 포함한다. 공통 전극은, 표시 영역에서 연장되어 콘택홀을 통해 보호 패턴과 연결된다.

일례로, 보호 패턴은, 화소 구동 전극과 동일한 물질로 형성된 제1 층, 그리고 제1 층 아래에서 게이트 구동 회로의 일부 구성 요소와 동일한 물질로 형성된 제2 층을 포함한다. 제2 층은, 제1 층과 접촉한다.

일례로, 제2 층은, 몰리브덴, 타타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함한다.

일례로, 제2 층은, 기판 위에 배치된 게이트 절연막 위에 배치되며, 게이트 구동 회로의 게이트 전극과 동일한 물질을 포함한다. 제1 층은, 제2 층 위에 배치된 층간 절연막 및 보호막을 통해 제2 층과 연결된다.

일례로, 제2 층은, 기판 위에 배치된 층간 절연막 위에 배치되며, 게이트 구동 회로의 소스 전극과 동일한 물질을 포함한다. 제1 층은, 제2 층 위에 배치된 보호막을 통해 제2 층과 연결된다.

일례로, 보호 패턴은, 화소 구동 전극과 동일한 물질로 형성된 제1 층; 제1 층 아래에서 게이트 구동 회로의 소스 전극과 동일한 물질로 형성된 제2 층; 및 게이트 구동 회로의 게이트 전극과 동일한 물질로 형성된 제3 층을 포함한다. 제2 층 및 제3 층은, 제1 층과 접촉한다.

일례로, 제2 층은, 제3 층의 중앙부와 접촉하고, 중앙부의 주변 일부를 노출한다. 제3 층은, 제2 층에 노출된 제1 층 및 제2층과 접촉한다.

일례로, 제2 층은, 제3 층과 동일한 크기로 접촉한다. 제2 층의 가장자리 부분을 통해 상기 제1 층의 일부가 노출된다. 제3 층은, 제2 층에 의해 노출된 제1 층 및 제2층과 접촉한다.

일례로, 제2 층 및 제3 층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함한다.

일례로, 제3 층은, 게이트 절연막 위에 형성된 제1 금속층, 및 제1 금속층 위에 형성된 제2 금속층을 포함한다. 제2 층과 제2 금속층의 가장자리 부분을 통해 상기 제1 층의 제1 금속층이 노출된다. 제3 층은, 제2 층 및 제2 금속층에 의해 노출된 제1 금속층 및 제2 층과 접촉한다.

일례로, 제1 금속층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함한다. 제2 금속층은, 알루미늄, 구리 및 은 중 어느 하나를 포함한다.

일례로, 이 출원에 의한 전계 발광 표시장치는, 댐 구조체 및 봉지층을 더 포함한다. 댐 구조체는, 비-표시 영역에서 게이트 구동 회로 외측에 배치되며, 표시 영역을 둘러싼다. 봉지층은, 공통 전극 위에 배치된다.

일례로, 봉지층은, 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함한다. 제1 무기 봉지층은, 표시 영역 및 비-표시 영역을 모두 덮으며, 댐 구조체의 내측 벽면, 상부 표면 및 외측 벽면을 모두 덮는다. 유기 봉지층은, 제1 무기 봉지층 위에 도포되며, 댐 구조체의 내측 벽면 일부와 접촉한다. 제2 무기 봉지층은, 유기 봉지층 위에 도포되며, 댐 구조체의 적어도 상부 표면 및 외측 벽면에서 제1 무기 봉지층의 상부 표면과 직접 접촉한다.

이 출원에 따른 전계 발광 표시장치는 내부 소자의 보호 및 절연을 위해 여러가지 절연막들을 구비한다. 이러한 절연막들은 보호성을 확보하기 위해 질화 실리콘과 같은 질화물로 형성할 수 있다. 하지만, 질화막의 경우 제조 공정상 수소 입자를 방출 및 확산할 수 있고, 수소의 확산은 산화 반도체 물질의 특성을 열화 시킬 수 있다. 이 출원에서는 몰리브덴-티타늄으로 형성한 패턴막을 이용하여 확산 가능한 수소를 포집 및 억제하여 산화 반도체 물질의 특성을 보호하는 효과를 얻을 수 있다. 특히, 표시 패널의 가장자리 영역을 좁게 형성한 협 베젤 구조에서는 베젤 영역의 폭이 외부 물질로부터 이물질이 침투하는 경로를 충분히 길게 확보할 수 없기 때문에, 질화물 절연막 및 보호막을 적용한다. 이 출원에서는, 질화물 절연막 및 보호막 중간에 수소 입자를 포집하고, 확산을 억제하기 위한 구조체를 추가함으로써, 산화물 반도체 소자를 보호할 수 있다.

위에서 언급된 이 출원의 효과 외에도, 이 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 이 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 이 출원에 의한 전계 발광 표시장치를 나타내는 평면도이다.
도 2는 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1의 의 절취선 I-I'를 따라 도시한 확대 단면도이다.
도 3은 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1에서 원형 'V' 부분에서 게이트 구동부를 확대한 확대 평면도이다.
도 4는 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1의 절취선 II-II'를 따라 도시한, 보호 패턴이 배치된 부분의 확대 단면도이다.
도 5는 이 출원의 제1 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.
도 6은 이 출원의 제2 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.
도 7은 이 출원의 제3 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.
도 8은 이 출원의 제4 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.
도 9는 이 출원의 제5 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.
도 10은 이 출원의 제6 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.

이 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 이 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 이 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 이 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 이 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.

이 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 이 출원의 예를 설명할 때, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

이 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 이 출원의 기술적 사상 내에서 제2 구성 요소일 수도 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

이 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 이 출원에 따른 전계 발광 표시장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

도 1은 이 출원에 의한 전계 발광 표시장치를 나타내는 평면도이다. 도 1을 참조하면, 이 출원에 의한 전계 발광 표시장치는 기판(SUB), 화소(P), 공통 전원 배선(CPL), 게이트 구동 회로(200), 댐 구조물(DM) 및 구동 IC(300)를 포함할 수 있다.

기판(SUB)은 베이스 기판(또는 베이스 층)으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 일 예에 따른 기판(SUB)은 평면적으로 사각 형태, 각 모서리 부분이 일정한 곡률반경으로 라운딩(rounding)된 사각 형태, 또는 적어도 6개의 변을 갖는 비-사각 형태를 가질 수 있다. 여기서, 비-사각 형태를 갖는 기판(SUB)은 적어도 하나의 돌출부 또는 적어도 하나의 노치부(notch portion)를 포함할 수 있다.

일 예에 따른 기판(SUB)은 표시 영역(AA)과 비-표시 영역(IA)으로 구분될 수 있다. 표시 영역(AA)은 기판(SUB)의 중간 영역에 마련되는 것으로, 영상을 표시하는 영역으로 정의될 수 있다. 일 예에 따른 표시 영역(AA)은 평면적으로 사각 형태, 각 모서리 부분이 일정한 곡률 반경을 가지도록 라운딩된 사각 형태, 또는 적어도 6개의 변을 갖는 비-사각 형태를 가질 수 있다. 여기서, 비-사각 형태를 갖는 표시 영역(AA)은 적어도 하나의 돌출부 또는 적어도 하나의 노치부를 포함할 수 있다.

비-표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판(SUB)의 가장자리 영역에 마련되는 것으로, 영상이 표시되는 않는 영역 또는 주변 영역으로 정의될 수 있다. 일 예에 따른 비-표시 영역(IA)은 기판(SUB)의 제1 가장자리에 마련된 제1 비-표시 영역(IA1), 제1 비-표시 영역(IA1)과 나란한 기판(SUB)의 제2 가장자리에 마련된 제2 비-표시 영역(IA2), 기판(SUB)의 제3 가장자리에 마련된 제3 비-표시 영역(IA3), 및 제3 비표시 영역과 나란한 기판(SUB)의 제4 가장자리에 마련된 제4 비-표시 영역(IA4)을 포함할 수 있다. 예를 들어, 제1 비-표시 영역(IA1)은 기판(SUB)의 상측(또는 하측) 가장자리 영역, 제2 비-표시 영역(IA2)은 기판(SUB)의 하측(또는 상측) 가장자리 영역, 제3 비-표시 영역(IA3)은 기판(SUB)의 좌측(또는 우측) 가장자리 영역, 그리고 제4 비-표시 영역(IA4)은 기판(SUB)의 우측(또는 좌측) 가장자리 영역일 수 있으나, 반드시 이에 한정되지 않는다.

화소(P)는 기판(SUB)의 표시 영역(AA) 상에 마련될 수 있다. 일 예에 따른 화소(P)는 복수 개가 매트릭스(matrix) 배열을 이루고 기판(SUB)의 표시 영역(AA) 내에 배치될 수 있다. 화소(P)는 스캔 배선(SL), 데이터 배선(DL), 및 화소 구동 전원 배선(PL)에 의해 정의될 수 있다.

스캔 배선(SL)은 제1 방향(X)을 따라 길게 연장되고 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 이격되도록 배치될 수 있다. 기판(SUB)의 표시 영역(AA)은 제1 방향(X)과 나란하면서 제2 방향(Y)을 따라 서로 이격된 복수의 스캔 배선(SL)들을 포함한다. 여기서, 제1 방향(X)은 기판(SUB)의 가로 방향으로 정의될 수 있고, 제2 방향(Y)은 기판(SUB)의 세로 방향으로 정의될 수 있으나, 반드시 이에 한정되지 않고 그 반대로 정의될 수도 있다.

데이터 배선(DL)은 제2 방향(Y)을 따라 길게 연장되고 제1 방향(X)을 따라 이격되도록 배치될 수 있다. 기판(SUB)의 표시 영역(AA)은 제2 방향(Y)과 나란하면서 제1 방향(X)을 따라 서로 이격된 복수의 데이터 배선(DL)들을 포함한다.

화소 구동 전원 배선(PL)은 데이터 배선(DL)과 나란하도록 기판(SUB) 상에 배치된다. 기판(SUB)의 표시 영역(AA)은 데이터 배선(DL)과 나란한 복수의 화소 구동 전원 배선(PL)을 포함한다. 선택적으로, 화소 구동 전원 배선(PL)은 스캔 배선(SL)과 나란하도록 배치될 수도 있다.

일 예에 따른 화소(P)는 표시 영역(AA) 상에 스트라이프(stripe) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 화소는 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 나아가 하나의 단위 화소는 백색 화소를 더 포함할 수 있다.

다른 예에 따른 화소(P)는 표시 영역(AA) 상에 펜타일(pentile) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 화소는 평면적으로 다각 형태로 배치된 적어도 하나의 적색 화소, 적어도 2개의 녹색 화소, 및 적어도 하나의 청색 화소들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 하나의 단위 화소는 하나의 적색 화소, 2개의 녹색 화소, 및 하나의 청색 화소가 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 화소는 상대적으로 가장 큰 크기의 개구 영역(또는 발광 영역)을 가질 수 있으며, 녹색 화소는 상대적으로 가장 작은 크기의 개구 영역을 가질 수 있다.

화소(P)는 인접한 스캔 배선(SL)과 데이터 배선(DL) 및 화소 구동 전원 배선(PL)에 전기적으로 연결된 화소 회로(PC), 및 화소 회로(PC)에 전기적으로 연결된 발광 소자(ED)를 포함할 수 있다.

화소 회로(PC)는 인접한 적어도 하나의 스캔 배선(SL)으로부터 공급되는 스캔 신호에 응답하여 인접한 데이터 배선(DL)으로부터 공급되는 데이터 전압을 기반으로 화소 구동 전원 배선(PL)으로부터 발광 소자(ED)에 흐르는 전류(Ied)를 제어한다.

일 예에 따른 화소 회로(PC)는 적어도 2개의 박막 트랜지스터 및 하나의 커패시터를 포함할 수 있다. 예를 들어, 일 예에 따른 화소 회로(PC)는 데이터 전압을 기반으로 하는 데이터 전류(Ied)를 발광 소자(ED)에 공급하는 구동 박막 트랜지스터, 데이터 배선(DL)으로부터 공급되는 데이터 전압을 구동 박막 트랜지스터에 공급하는 스위칭 박막 트랜지스터, 및 구동 박막 트랜지스터의 게이트-소스 전압을 저장하는 커패시터를 포함할 수 있다.

다른 예에 따른 화소 회로(PC)는 적어도 3개의 박막 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 일 예에 따른 화소 회로(PC)는 적어도 3개의 박막 트랜지스터 각각의 동작(또는 기능)에 따라 전류 공급 회로와 데이터 공급 회로 및 보상 회로를 포함할 수 있다. 여기서, 전류 공급 회로는 데이터 전압을 기반으로 하는 데이터 전류(Ied)를 발광 소자(ED)에 공급하는 구동 박막 트랜지스터를 포함할 수 있다. 데이터 공급 회로는 적어도 하나의 스캔 신호에 응답하여 데이터 라인(DL)으로부터 공급되는 데이터 전압을 전류 공급 회로에 공급하는 적어도 하나의 스위칭 박막 트랜지스터를 포함할 수 있다. 보상 회로는 적어도 하나의 스캔 신호에 응답하여 구동 박막 트랜지스터의 특성 값(임계 전압 및/또는 이동도) 변화를 보상하는 적어도 하나의 보상 박막 트랜지스터를 포함할 수 있다.

발광 소자(ED)는 화소 회로(PC)로부터 공급되는 데이터 전류(Ied)에 의해 발광하여 데이터 전류(Ied)에 해당하는 휘도의 광을 방출한다. 이 경우, 데이터 전류(Ied)는 화소 구동 전원 배선(PL)으로부터 구동 박막 트랜지스터와 발광 소자(ED)를 통해 공통 전원 배선(CPL)으로 흐를 수 있다.

일 예에 따른 발광 소자(ED)는 화소 회로(PC)와 전기적으로 연결된 화소 구동 전극(또는 제1 전극 혹은 애노드), 화소 구동 전극 상에 형성된 발광층, 및 발광층에 전기적으로 연결된 공통 전극(또는 제2 전극 혹은 캐소드)(CE)을 포함할 수 있다.

공통 전원 배선(CPL)은 기판(SUB)의 비-표시 영역(IA) 상에 배치되고 표시 영역(AA) 상에 배치된 공통 전극(CE)과 전기적으로 연결된다. 일 예에 따른 공통 전원 배선(CPL)은 일정한 라인 폭을 가지면서 기판(SUB)의 표시 영역(IA)에 인접한 제2 내지 제4 비-표시 영역(IA2, IA3, IA4)을 따라 배치되고, 기판(SUB)의 제1 비-표시 영역(IA1)에 인접한 표시 영역(AA)의 일부를 제외한 나머지 부분을 둘러싼다. 공통 전원 배선(CPL)의 일단은 제1 비-표시 영역(IA1)의 일측 상에 배치되고, 공통 전원 배선(CPL)의 타단은 제1 비-표시 영역(IA1)의 타측 상에 배치될 수 있다. 그리고, 공통 전원 배선(CPL)의 일단과 타단 사이는 제2 내지 제4 비-표시 영역(IA2, IA3, IA4)을 둘러싸도록 배치될 수 있다. 이에 따라, 일 예에 따른 공통 전원 배선(CPL)은 평면적으로 기판(SUB)의 제1 비-표시 영역(IA1)에 해당하는 일측이 개구된 '

자 형태를 가질 수 있다.

봉지층은 기판(SUB) 상에 형성되어 표시 영역(AA) 및 공통 전원 배선(CPL)의 상부면과 측면을 둘러싸도록 형성할 수 있다. 한편, 봉지층은, 제1 비 표시 영역(IA1)에서는, 공통 전원 배선(CPL)의 일단과 타단을 노출할 수 있다. 봉지층은 산소 또는 수분이 표시 영역(AA) 내에 마련된 발광 소자(ED)로 침투하는 것을 방지할 수 있다. 일 예에 따른 봉지층은 적어도 하나의 무기막을 포함할 수 있다. 다른 예에 따른 봉지층은 복수의 무기막 및 복수의 무기막 사이의 유기막을 포함할 수 있다.

이 출원의 일 예에 따른 전계 발광 표시장치는 패드부(PP), 게이트 구동 회로(200) 및 구동 집적 회로(300)를 더 포함할 수 있다.

패드부(PP)는 기판(SUB)의 비표시 영역(IA)에 마련된 복수의 패드를 포함할 수 있다. 일 예에 따른 패드부(PP)는 기판(SUB)의 제1 비-표시 영역(IA1)에 마련된 복수의 공통 전원 공급 패드, 복수의 데이터 입력 패드, 복수의 전원 공급 패드 및 복수의 제어 신호 입력 패드 등을 포함할 수 있다.

게이트 구동 회로(200)는 기판(SUB)의 제3 비-표시 영역(IA3) 및/또는 제4 비-표시 영역(IA4)에 마련되어 표시 영역(AA)에 마련된 스캔 배선들(SL)과 일대일로 연결된다. 게이트 구동 회로(200)는 화소(P)의 제조 공정, 즉 박막 트랜지스터의 제조 공정과 함께 기판(SUB)의 제3 비 표시 영역(IA3) 및/또는 제4 비-표시 영역(IA4)에 집적된다. 이러한 게이트 구동 회로(200)는 구동 집적 회로(300)로부터 공급되는 게이트 제어 신호를 기반으로 스캔 신호를 생성하여 정해진 순서에 따라 출력함으로써 복수의 스캔 배선(SL) 각각을 정해진 순서에 따라 구동한다. 일 예에 따른 게이트 구동 회로(200)는 쉬프트 레지스터를 포함할 수 있다.

댐 구조체(DM)는 기판(SUB)의 제1 비-표시 영역(IA1), 제2 비-표시 영역(IA2), 제3 비-표시 영역(IA3) 및 제4 비-표시 영역(IA4)에 마련되어 표시 영역(AA) 주변을 둘러싸는 폐곡선 구조를 가질 수 있다. 일례로, 댐 구조체(DM)는 공통 전원 배선(CPL)의 외측에 배치됨으로써 기판(200) 위에서 최 외각부에 위치할 수 있다. 패드부(PP)와 구동 집적 회로(300)은 댐 구조체(DM)의 외측 영역에 배치되는 것이 바람직하다.

도 1에서는 댐 구조체(DM)가 최외곽에 배치된 경우를 도시하였지만, 이에 국한하는 것은 아니다. 다른 예로, 댐 구조체(DM)는 공통 전원 배선(CPL)과 게이트 구동 회로(200) 사이에 배치될 수 있다. 또 다른 예로, 댐 구조체(DM)는 표시 영역(AA)과 게이트 구동 회로(200) 사이에 배치될 수 있다.

구동 집적 회로(300)는 칩 실장(또는 본딩(bonding)) 공정을 통해 기판(SUB)의 제1 비표시 영역(IA1)에 정의된 칩 실장 영역에 실장된다. 구동 집적 회로(300)의 입력 단자들은 패드부(PP)에 전기적으로 연결되고, 구동 집적 회로(300)의 입력 단자들은 표시 영역(AA)에 마련된 복수의 데이터 배선(DL)과 복수의 화소 구동 전원 배선(PL)에 전기적으로 연결된다. 구동 집적 회로(300)는 패드부(PP)를 통해 디스플레이 구동 회로부(또는 호스트 회로)로부터 입력되는 각종 전원, 타이밍 동기 신호, 및 디지털 영상 데이터 등을 수신하고, 타이밍 동기 신호에 따라 게이트 제어 신호를 생성하여 게이트 구동 회로(200)의 구동을 제어하고, 이와 동시에 디지털 영상 데이터를 아날로그 형태의 화소 데이터 전압으로 변환하여 해당하는 데이터 배선(DL)에 공급한다.

도 2를 참조하여, 이 출원의 주요 특징을 설명하기 위해 구조적 특징을 잘 나타내고 있는 단면도를 참조하여 설명한다. 도 2는 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1의 의 절취선 I-I'를 따라 도시한 확대 단면도이다.

이 출원에 따른 전계 발광 표시장치는 기판(SUB), 화소 어레이층(120), 스페이서(SP) 및 봉지층(130)을 포함할 수 있다.

기판(SUB)은 베이스층으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 일 예에 따른 기판(SUB)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 기판(SUB)은 표시 영역(AA)과 표시 영역(AA)을 둘러싸는 비-표시 영역(IA)을 포함할 수 있다.

기판(SUB)의 상부 표면 상에는 버퍼막(도시하지 않음)이 형성될 수 있다. 버퍼막은 투습에 취약한 기판(SUB)을 통해서 화소 어레이 층(120)으로 침투하는 수분을 차단하기 위하여, 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼막은 생략될 수 있다.

화소 어레이 층(120)은 박막 트랜지스터 층, 평탄화 막(PLN), 뱅크(BN), 및 발광 소자(ED)를 포함할 수 있다. 박막 트랜지스터 층은 기판(SUB)의 표시 영역(AA)에 정의된 복수의 화소(P) 및 기판(SUB)의 제4 비-표시 영역(IA4)에 정의된 게이트 구동 회로(200)에 각각 마련된다.

일 예에 따른 박막 트랜지스터 층은 박막 트랜지스터(T), 게이트 절연막(GI), 층간 절연막(ILD) 및 보호막(PAS)을 포함한다. 여기서, 도 2에 도시된 박막 트랜지스터(T)는 발광 소자(ED)에 전기적으로 연결된 구동 박막 트랜지스터일 수 있다.

박막 트랜지스터(T)는 기판(SUB) 또는 버퍼막 상에 형성된 반도체 층(A), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 도 2에서 박막 트랜지스터(T)는 게이트 전극(G)이 반도체 층(A)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 구조를 도시하였으나, 반드시 이에 한정되지 않는다. 다른 예로, 박막 트랜지스터(T)는 게이트 전극(G)이 반도체 층(A)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 구조 또는 게이트 전극(G)이 반도체 층(A)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 구조를 가질 수 있다.

반도체 층(A)은 기판(SUB) 또는 버퍼막 상에 형성될 수 있다. 반도체 층(A)은 실리콘계 반도체 물질, 산화물계 반도체 물질, 또는 유기물계 반도체 물질을 포함할 수 있으며, 단층 구조 또는 복층 구조를 가질 수 있다. 버퍼막과 반도체 층(A) 사이에는 반도체 층(A)으로 입사되는 외부광을 차단하기 위한 차광층이 추가로 형성될 수 있다.

게이트 절연막(GI)은 반도체 층(A)을 덮도록 기판(SUB) 전체에 형성될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

게이트 전극(G)은 반도체 층(A)과 중첩되도록 게이트 절연막(GI) 상에 형성될 수 있다. 게이트 전극(G)은 스캔 라인(SL)과 함께 형성될 수 있다. 일 예에 따른 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

층간 절연막(ILD)은 게이트 전극(G)과 게이트 절연막(GI)을 덮도록 기판(SUB) 전체에 형성될 수 있다. 층간 절연막(ILD)은 게이트 전극(G)과 게이트 절연막(GI) 상에 평탄면을 제공한다.

소스 전극(S)과 드레인 전극(D)은 게이트 전극(G)을 사이에 두고 반도체 층(A)과 중첩되도록 층간 절연막(ILD) 상에 형성될 수 있다. 소스 전극(S)과 드레인 전극(D)은 데이터 배선(DL)과 화소 구동 전원 배선(PL) 및 공통 전원 배선(CPL)과 함께 형성될 수 있다. 즉, 소스 전극(S), 드레인 전극(D), 데이터 라인(DL), 화소 구동 전원 배선(PL) 및 공통 전원 배선(CPL) 각각은 소스 드레인 전극 물질에 대한 패터닝 공정에 의해 동시에 형성된다.

소스 전극(S)과 드레인 전극(D) 각각은 층간 절연막(ILD)과 게이트 절연막(GI)을 관통하는 전극 컨택홀을 통해 반도체 층(A)에 접속될 수 있다. 소스 전극(S)과 드레인 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 여기서, 도 2에 도시된 박막 트랜지스터(T)의 소스 전극(S)은 도 1에 도시한 화소 구동 전원 배선(PL)과 전기적으로 연결될 수 있다.

이와 같이, 기판(SUB)의 화소(P)에 마련된 박막 트랜지스터(T)는 화소 회로(PC)를 구성한다. 또한, 기판(SUB)의 제4 비-표시 영역(IA4)에 배치된 게이트 구동 회로(200)는 화소(P)에 마련된 박막 트랜지스터(T)와 동일하거나 유사한 박막 트랜지스터를 구비할 수 있다.

기판(SUB) 위에 형성된 박막 트랜지스터(T)를 보호하기 위한 보호막(PAS)이 적층되어 있다. 보호막(PAS)은 표시 영역(AA)에 형성된 박막 트랜지스터(T)와 게이트 구동 회로(200)에 형성된 박막 트랜지스터(T)를 덮도록 적층된다.

평탄화 막(PLN)은 박막 트랜지스터 층을 덮도록 기판(SUB) 전체에 형성된다. 평탄화 막(PLN)은 박막 트랜지스터 층 상에 평탄면을 제공한다. 일 예에 따른 평탄화 막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

다른 예에 따른 평탄화 막(PLN)은 화소(P)에 마련된 구동 박막 트랜지스터의 드레인 전극(D)을 노출시키기 위한 화소 컨택홀(PH)을 포함할 수 있다.

뱅크(BN)은 평탄화 막(PLN) 상에 배치되어 표시 영역(AA)의 화소(P) 내에 개구 영역(또는 발광 영역)을 정의한다. 이러한 뱅크(BN)은 화소 정의막으로 표현될 수도 있다.

발광 소자(ED)는 화소 구동 전극(AE), 발광층(EL), 및 공통 전극(CE)을 포함한다. 화소 구동 전극(AE)은 평탄화 막(PLN) 상에 형성되고 평탄화 막(PLN)에 마련된 화소 컨택홀(PH)을 통해 구동 박막 트랜지스터의 드레인 전극(D)에 전기적으로 연결된다. 이 경우, 화소(P)의 개구 영역과 중첩되는 화소 구동 전극(AE)의 중간 부분을 제외한 나머지 가장자리 부분은 뱅크(BN)에 의해 덮일 수 있다. 뱅크(BN)은 화소 구동 전극(AE)의 가장자리 부분을 덮음으로써 화소(P)의 개구 영역을 정의할 수 있다.

일 예에 따른 화소 구동 전극(AE)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 화소 구동 전극(AE)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.

발광층(EL)은 화소 구동 전극(AE)과 뱅크(BN)을 덮도록 기판(SUB)의 표시 영역(AA) 전체에 형성된다. 일 예에 따른 발광층(EL)은 백색 광을 방출하기 위해 수직 적층된 2 이상의 발광부를 포함할 수 있다. 예를 들어, 일 예에 따른 발광층(EL)은 제1 광과 제2 광의 혼합에 의해 백색 광을 방출하기 위한 제1 발광부와 제2 발광부를 포함할 수 있다. 여기서, 제1 발광부는 제1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제1 광의 보색 관계를 갖는 제2 광을 방출하는 발광부를 포함할 수 있다.

다른 예에 따른 발광층(EL)은 화소(P)에 설정된 색상과 대응되는 컬러 광을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 예를 들어, 다른 예에 따른 발광층(EL)은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.

추가적으로, 일 예에 따른 발광 소자(ED)는 발광층(EL)의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.

공통 전극(CE)은 발광층(EL)과 전기적으로 연결되도록 형성된다. 공통 전극(CE)은 각 화소(P)에 마련된 발광층(EL)과 공통적으로 연결되도록 기판(SUB)의 표시 영역(AA) 전체에 형성된다. 또한, 공통 전극(CE)은 표시 영역(AA)을 넘어 비-표시 영역(AA)의 일부까지 연장될 수 있다. 이에 대한 상세한 경우에 대해서는 후술한다.

일 예에 따른 공통 전극(CE)은 광을 투과할 수 있는 투명 전도성 물질 또는 반투과 전도성 물질을 포함할 수 있다. 공통 전극(CE)이 반투과 전도성 물질로 형성되는 경우, 마이크로 캐비티(micro cavity) 구조를 통해 발광 소자(ED)에서 발광된 광의 출광 효율을 높일 수 있다. 일 예에 따른 반투과 전도성 물질은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금 등을 포함할 수 있다. 추가적으로, 공통 전극(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 형성될 수 있다.

스페이서(SP)는 표시 영역(AA) 내에서 개구 영역 즉, 발광 소자(ED)가 배치되지 않은 영역에 산포하여 배치될 수 있다. 스페이서(SP)는 발광층(EL)을 증착하는 과정에서 스크린 마스크와 기판이 서로 직접 접촉하지 않도록 하기 위한 것일 수 있다. 스페이서(SP)는 뱅크(BN) 위에 배치되며, 발광층(EL)과 공통 전극(CE)이 표시 영역(AA) 내측에 배치된 스페이서(SP)를 타고 넘어가도록 도포될 수 있다.

경우에 따라서, 발광층(EL) 및/또는 공통 전극(CE)은 스페이서(SP)를 타고 넘어가지 않을 수 있다. 스페이서(SP)는 표시 영역(AA) 내부에서 뱅크(BN)의 일부에만 배치되어 있으므로, 공통 전극(CE)이 스페이서(SP)를 타고 넘어가지 않더라도, 공통 전극(CE)은 표시 영역(AA) 전체를 덮으며 연결된 구조를 갖는다.

봉지층(130)은 화소 어레이층(120)의 상면과 측면을 모두 둘러싸도록 형성된다. 봉지층(130)은 산소 또는 수분이 발광 소자(ED)로 침투하는 것을 방지하는 역할을 한다.

일 예에 따른 봉지층(130)은 제1 무기 봉지층(PAS1), 제1 무기 봉지층(PAS1) 상의 유기 봉지층(PCL) 및 유기 봉지층(PCL) 상의 제2 무기 봉지층(PAS2)을 포함할 수 있다. 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)은 수분이나 산소의 침투를 차단하는 역할을 한다. 일 예에 따른 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물 등의 무기물로 이루어질 수 있다. 이러한 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다.

유기 봉지층(PCL)은 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)에 의해 둘러싸인다. 유기 봉지층(PCL)은 제조 공정 중 발생할 수 있는 이물들(particles)을 흡착 및/또는 차단할 수 있도록 제1 무기 봉지층(PAS1) 및/또는 제2 무기 봉지층(PAS2) 대비 상대적으로 두꺼운 두께로 형성될 수 있다. 유기 봉지층(PCL)은 실리콘옥시카본(SiOCz) 아크릴 또는 에폭시 계열의 레진(Resin) 등의 유기물로 이루어질 수 있다. 유기 봉지층(PCL)은 코팅 공정, 예를 들어 잉크젯 코팅 공정 또는 슬릿 코팅 공정에 의해 형성될 수 있다.

이 출원에 따른 전계 발광 표시장치는 댐 구조물(DM)을 더 포함할 수 있다. 댐 구조물(DM)은 유기 봉지층(PCL)의 흘러 넘침을 방지할 수 있도록 기판(SUB)의 비-표시 영역(IA)에 배치된다.

일 예에 따른 댐 구조물(DM)은 표시 영역(AA), 표시 영역(AA) 외측에 배치된 게이트 구동 회로(200) 및 게이트 구동 회로(200) 외측에 배치된 공통 전원 라인(CPL)의 외측에 배치될 수 있다. 경우에 따라서, 댐 구조물(DM)은 공통 전원 라인(CPL)의 외측부와 중첩되도록 배치될 수 있다. 이 경우, 게이트 구동 회로(200) 및 공통 전원 배선(CPL)이 배치되는 비-표시 영역(IA)의 폭을 줄여 베젤(Bezel) 폭을 줄일 수 있다.

이 출원에 의한 댐 구조물(DM)은 기판(SUB)에 수직하게 형성된 3중층 구조를 가질 수 있다. 예를 들어, 평탄화 막(PLN)으로 형성한 제1 층, 뱅크(BN)으로 형성한 제2 층, 그리고 스페이서(SP)로 형성한 제3 층을 포함할 수 있다.

댐 구조물(DM)은 제1 무기 봉지층(PAS1) 및/또는 제2 무기 봉지층(PAS2)에 의해 모두 덮인다. 유기 봉지층(PCL)은 댐 구조물(DM)의 내측 벽면 일부와 접촉할 수 있다. 예를 들어, 유기 봉지층(PCL)의 가장자리 영역에서 상부 표면까지의 높이는 댐 구조물(DM)의 제1 층 높이 보다 높고 제2 층 높이 보다 낮을 수 있다. 또는 유기 봉지층(PCL)의 가장자리 영역에서 상부 표면까지의 높이는 댐 구조물(DM)의 제2 층 높이보다 높고 제3 층의 높이보다 낮을 수 있다. 이를 위해, 댐 구조물(DM)의 내측에는 뱅크(BN) 및 평탄화 막(PLN)을 제거한 트렌치(TR)가 더 형성될 수 있다. 트렌치(TR)는 유기 봉지층(PCL)이 댐 구조체(DM)이 외부로 넘치지 않고, 내부에만 한정하도록 가두기 위한 구성 요소이다.

유기 봉지층(PCL)의 가장자리 영역에서 상부 표면까지의 높이는 댐 구조물(DM)의 전체 높이보다 낮게 도포될 수 있다. 그 결과, 댐 구조물(DM)의 상부 표면과 외측 측벽에서는 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)이 서로 면 접촉을 이루는 구조를 갖는다.

이와 같은 구조를 갖는 전계 발광 표시장치에서 가장자리 영역을 최소화하여, 표시장치 전체 면적에서 표시 영역(AA)이 차지하는 면적 비율을 높인 협 베젤 표시장치를 구현할 수 있다. 협 베젤 표시장치는, 표시 영역이(AA)이 차지하는 비율이 높아 사용자에게 몰입도를 높일 수 있다는 장점이 있다.

게이트 구동 회로(200)가 없는, 제2 비-표시 영역(IA2)은 공통 전원 배선(CPL)이외에는 다른 구성 요소가 없으므로, 이 부분의 면적을 줄이는 데 큰 제한이 없다. 한편, 제1 비-표시 영역(IA1)은 구동 집적 회로(300)가 배치되어 있고, 주로 표시 패널의 하면에 해당하므로 협-베젤 구조에 크게 기여하지 않는 영역일 수 있다. 따라서, 협-베젤 구조를 달성하기 위해서는, 게이트 구동 회로(200)가 배치되는 양 측변, 즉 제3 비-표시 영역(IA3)과 제4 비-표시 영역(IA4)의 면적을 줄이는 것이 중요하다.

제3 비-표시 영역(IA3)과 제4 비-표시 영역(IA4)의 면적을 줄이는 것은 게이트 구동 회로(200)가 배치되어 있으므로, 상당한 제한이 따른다. 게이트 구동 회로(200)로 인한 단차부에서 크랙이 발생할 가능성이 높다. 크랙의 발생을 방지하기 위하여, 유기물질층을 형성하는 경우, 이를 통해 외부로부터 수분이 침투할 수 있다. 또한, 수분 침투 방지를 위하여 질화물 절연막을 사용하는 것이 바람직하지만, 질화막에서 방출되는 수소 입자가 표시 영역(AA)으로 확산될 가능성이 매우 높다. 이러한 현상은, 제3 비 표시 영역(IA3)과 제4 비 표시 영역(IA4)의 면적을 좁힐 수록 더 자주 발생할 수 있다.

따라서, 이 출원에 의한 전계 발광 표시장치는 도 3에 도시한 바와 같이, 게이트 구동 회로(200) 영역에 걸쳐 슬릿 패턴(220)이 배치되어 있다. 도 3은 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1에서 원형 'V' 부분에서 게이트 구동부를 확대한 확대 평면도이다.

슬릿 패턴(220)은 게이트 구동 회로(200)가 배치된 영역 가운데에 배치될 수 있다. 게이트 구동 회로(220)에는 스캔 배선(SL)에 스캔 신호를 공급하기 위한 다양한 박막 트랜지스터들이 배치되어 있다. 이들 박막 트랜지스터들 위에는 보호막(PAS)과 평탄화 막(PLN)이 덮여 있을 수 있다. 협-베젤 구조에서는 게이트 구동 회로(200)와 댐 구조체(DM) 그리고 기판(SUB)의 가장자리 사이의 간격이 매우 좁다. 따라서, 기판(SBU)의 가장자리에서 수분이 침투하여, 표시 영역(AA)으로 확산될 가능성이 매우 높아진다.

이를 방지하기 위해, 이 출원에서는 게이트 구동 회로(200)를 덮는 평탄화 막(PLN)과 보호막(PAS)을 일부 제거하여, 게이트 구동 회로(200)와 중첩하여 배치된 슬릿 패턴(220)을 더 구비한다. 슬릿 패턴(220)은 댐 구조체(DM) 외부에서 침투한 수분이, 도 3에서 화살표로 표시한 바와 같이, 표시 영역(AA)을 향해 전파되는 경로를 차단하기 위한 것이다. 슬릿 패턴(220)은 도 2에서 도시한 바와 같이 박막 트랜지스터들 덮는 보호막(PAS)과 평탄화 막(PLN) 일부를 제거하여 형성할 수 있다.

이러한 슬릿 패턴(220)으로 수분 침투는 방지하지만, 보호막(PAS)과 평탄화 막(PLN)이 제거되어 발생하는 단차 부에서 수소 입자가 침투하여 확산될 수 있는 취약점이 될 수 있다. 게이트 구동 회로(200)가 형성된 부분을 확대한 도 3을 보면, 게이트 구동용 박막 트랜지스터들이 밀집해 있기도 하지만, 사이 사이에 비어 있는 공간들이 상당 면적을 차지하고 있다. 박막 트랜지스터들은 소스-드레인 전극들을 포함하고 있으며, 소스-드레인 전극들은 몰리브덴(Mo) 및 티타늄(Ti)을 포함하고 있으므로, 수소가 침투하더라도, 몰리브덴(Mo) 및 티타늄(Ti)이 수소를 포집하는 성질이 우수하여, 수소 확산을 억제할 수 있다.

하지만, 슬릿 패턴(220) 중에서 박막 트랜지스터가 없는 비어 있는 공간 영역에서는 수소가 침투 및 확산하기 용이하며, 이를 방지할 수 있는 구성 요소가 없다. 따라서, 이 출원에서는 슬릿 패턴(220)에서 침투하는 수소를 흡수하기 위한 구조를 제안한다. 일례로, 도 4에 도시한 바와 같이 슬릿 패턴(220)이 형성한 부분 중에서 박막 트랜지스터가 없는 비어 있는 공간에 보호 패턴(PAT)를 형성함으로써, 슬릿 패턴(220)에서 침투하는 수소를 흡수할 수 있다. 도 4는 이 출원에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 1의 절취선 II-II'를 따라 도시한, 보호 패턴이 배치된 부분의 확대 단면도이다.

도 4를 참조하면, 이 출원에 의한 전계 발광 표시장치는, 게이트 구동 회로(200)가 형성된 비-표시 영역에 슬릿 패턴(220)이 형성되어 있다. 슬릿 패턴(220)은 박막 트랜지스터가 형성된 부분 위에 배치될 수도 있고, 박막 트랜지스터가 없는 부분 위에 배치될 수도 있다. 박막 트랜지스터가 있는 부분에서는 슬릿 패턴(220)을 형성한 후, 화소 구동 전극(AE)과 동일한 층에 동일한 물질로 보호 패턴(PAT)이 형성되어 있다. 보호 패턴(PAT) 위에는 공통 전극(CE)이 표시 영역(AA)에서 연장되어 보호 패턴(PAT)와 면 접촉하고 있다. 보호 패턴(PAT)은 도 3에 도시한 바와 같이 주변의 게이트 구동 소자(200)의 구성 요소들과 중첩하지 않는 섬(island) 형상을 가질 수 있다. 보호 패턴(PAT)은 도전성 물질이므로, 정전기가 발생할 수 있고, 이는 주변의 게이트 구동 소자(200)에 손상을 야기할 수 있다. 따라서, 공통 전극(CE)과 연결하여, 보호 패턴(PAT)에 집중될 수 있는 정전기를 배출하는 것이 바람직하다.

이하, 다양한 도면들을 참조하여 이 출원에 의한 보호 패턴의 다양한 실시 예들에 대해 설명한다. 이하의 도면 및 설명들은, 게이트 구동 회로(200)를 도시한 도 3에서 박막 트랜지스터가 없는 영역에 형성된 보호 패턴(PAT)의 구조를 도시하며, 설명한다.

<제1 실시 예>

먼저, 도 5를 참조하여, 이 출원의 제1 실시 예를 설명한다. 도 5는 이 출원의 제1 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다.

도 5를 참조하면, 박막 트랜지스터들을 덮는 보호막(PAS) 위에 평탄화 막(PLN)이 형성되어 있다. 평탄화 막(PLN)의 일부를 제거하여 슬릿 패턴(220)이 형성되어 있다. 도 5에서는 박막 트랜지스터가 없는 부분이므로, 보호막(PAS) 아래에 박막 트랜지스터가 도시되어 있지 않다. 하지만, 다른 부분에서는 보호막(PAS) 아래에는 박막 트랜지스터가 형성되어 있다.

평탄화 막(PLN)에서 슬릿 패턴(220)을 덮도록 화소 구동 전극(AE)과 동일한 층에 동일한 물질로 보호 패턴(PAT)이 형성되어 있다. 보호 패턴(PAT)은 평탄화 막(PLN)이 식각되어 노출된 측벽을 완전히 덮도록, 그리고 평탄화 막(PLN)에서 노출된 보호막(PAS) 표면을 완전히 덮도록 슬릿 패턴(220)보다 넓게 형성되는 것이 바람직하다.

보호 패턴(PAT) 위에는 뱅크(BN)가 적층된다. 슬릿 패턴(220)과 보호 패턴(PAT)가 형성된 상태이므로, 뱅크(BN)는 보호 패턴(PAT)을 완전히 덮도록 연속된 형상으로 적층될 수 있다. 하지만, 보호 패턴(PAT)이 뱅크(BN)에 의해 완전히 덮여 있으면, 보호 패턴(PAT)에 정전 용량이 축적될 수 있다. 이는 평탄화 막(PLN)이나 뱅크(BN)을 파손시킬 수 있으므로, 공통 전극(CE)를 통해 정전기를 배출하는 것이 바람직하다.

따라서, 뱅크(BN)에는 보호 패턴(PAT)을 노출하는 콘택홀(CH)이 형성되어 있다. 특히, 콘택홀(CH)은 슬릿 패턴(220)보다 좁은 폭을 갖고, 슬릿 패턴(220) 내부에 배치되도록 형성하는 것이 바람직하다. 뱅크(BN)는 유기 물질이므로, 슬릿 패턴(220)과 보호 패턴(PAT)를 형성하면서 발생한 단차부를 모두 덮을 수 있다. 뱅크(BN) 위에는 공통 전극(CE)이 표시 영역(AA)에서 연장되어 있다. 공통 전극(CE)은 콘택홀(CH)을 통해 보호 패턴(PAT)과 연결된다.

공통 전극(CE) 위에는 제1 무기 봉지층(PAS1)이 적층되어 있다. 도면으로 도시하지 않았으나, 제1 무기 봉지층(PAS1) 위에는 유기 봉지층(PCL) 및 제2 무기 봉지층(PAS2)이 더 적층될 수 있다. 일례로, 게이트 구동 회로(200)가 댐 구조체(DM) 외측에 배치된 경우라면, 공통 전극(CE) 위에는 제1 무기 봉지층(PAS1)과 제2 무기 봉지층(PAS2)이 적층될 수 있다. 다른 예로, 게이트 구동 회로(200)가 댐 구조체(DM) 내측에 배치된 경우라면, 공통 전극(CE) 위에는 제1 무기 봉지층(PAS1), 유기 봉지층(PCL) 및 제2 무기 봉지층(PAS2)이 적층될 수 있다.

평탄화 막(PLN)에 형성된 슬릿 패턴(220)으로 인해 평탄화 막(PLN)과 뱅크(BN) 사이의 계면으로 침투하는 수분을 차단할 수 있다. 또한, 패턴된 평탄화 막(PLN)과 보호막(PAS)이만나는 단차부에서 보호막(PAS)에 크랙이 발생하여, 보호막(PAS)에 포함된 수소가 확산되더라도, 슬릿 패턴(220)을 완전히 덮는 보호 패턴(PAT)으로 인해 수소를 포집하거나, 전파 속도를 억제할 수 있다.

<제2 실시 예>

이하, 도 6을 참조하여 이 출원의 제2 실시 예에 대해 설명한다. 도 6은 이 출원의 제2 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다. 도 6의 구조를 보면, 도 5의 구조와 매우 유사하다. 따라서, 중복 설명은 생략하고, 차이점을 중심으로 설명한다. 중요한 차이점으로는, 제1 실시 예에서는, 보호 패턴(PAT)은 화소 구동 전극(AE)으로만 형성하지만, 제2 실시 예에서는 박막 트랜지스터의 일부 구성 요소를 더 포함하여 형성한다.

일례로, 도 4에서와 같이, 기판(SUB) 위에는 박막 트랜지스터(T)가 형성되어 있다. 도 6을 참조하면, 슬릿 패턴(220)이 형성된 부분에도, 박막 트랜지스터의 게이트 전극을 더 이용하여 보호 패턴(PAT)을 형성한다.

기판(SUB) 위에 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 아래에는 반도체 층이 형성되지만, 슬릿 패턴(220)에는 반도체 층이 필요 없으므로, 형성되어 있지 않다. 게이트 절연막(GI) 위에는 게이트 전극(G)이 형성되어 있다. 제2 실시 예에서는 슬릿 패턴(220)과 중첩하도록 게이트 전극(G)을 패턴함으로써 보호 패턴(PAT)의 제1 층을 형성한다.

도면에서는 게이트 절연막(GI)이 기판(SUB) 전체에 걸쳐 적층되어 있고, 게이트 전극(G)이 게이트 절연막(GI) 위에서 형성된 구조를 도시하였다. 하지만, 이 구조에 국한되는 것은 아니며, 게이트 절연막(GI)과 게이트 전극(G)은 동일한 형상을 갖도록 형성될 수 있다.

게이트 전극(G) 위에는 층간 절연막(ILD)과 보호막(PAS)이 순차 적층되어 있다. 층간 절연막(ILD)과 보호막(PAS)을 패턴하여 게이트 전극(G)으로 형성한 보호 패턴(PAT)의 제1 층 중앙부 대부분을 노출시킨다.

보호 패턴(PAT)의 제1 층을 노출하는 보호막(PAS) 위에 평탄화 막(PLN)이 적층되어 있다. 평탄화 막(PLN)의 일부를 제거하여 슬릿 패턴(220)이 형성되어 있다. 슬릿 패턴(220)은 보호막(PAS) 및 층간 절연막(ILD)에 노출된 보호 패턴(PAT)의 제1 층의 중앙부 대부분을 노출하도록 형성하는 것이 바람직하다.

평탄화 막(PLN)에서 슬릿 패턴(220)을 덮도록 화소 구동 전극(AE)과 동일한 층에 동일한 물질로 보호 패턴(PAT)의 제2층이 형성되어 있다. 보호 패턴(PAT)의 제2 층은 평탄화 막(PLN)이 식각되어 노출된 측벽을 완전히 덮도록, 그리고 보호 패턴(PAT)의 제1 층을 노출하는 보호막(PAS)과 층간 절연막(ILD)이 식각된 측벽을 완전히 덮으면서, 노출된 보호 패턴(PAT)의 제1 층 표면을 완전히 덮도록 슬릿 패턴(220)보다 넓게 형성되는 것이 바람직하다.

보호 패턴(PAT) 위에는 뱅크(BN)가 적층된다. 뱅크(BN)에는 보호 패턴(PAT)의 제2 층을 노출하는 콘택홀(CH)이 형성되어 있다. 뱅크(BN) 위에는 공통 전극(CE)이 표시 영역(AA)에서 연장되어 있다. 공통 전극(CE)은 콘택홀(CH)을 통해 보호 패턴(PAT)의 제2 층과 연결된다.

공통 전극(CE) 위에는 제1 무기 봉지층(PAS1)이 적층되어 있다. 게이트 구동 회로(200)가 댐 구조체(DM) 내측에 배치된 경우라면, 공통 전극(CE) 위에는 제1 무기 봉지층(PAS1), 유기 봉지층(PCL) 및 제2 무기 봉지층(PAS2)이 적층될 수 있다.

평탄화 막(PLN)에 형성된 슬릿 패턴(220)으로 인해 평탄화 막(PLN)과 뱅크(BN) 사이의 계면으로 침투하는 수분을 차단할 수 있다. 또한, 패턴된 평탄화 막(PLN)과 보호막(PAS)이 만나는 단차부에서 보호막(PAS)에 크랙이 발생하여, 보호막(PAS)에 포함된 수소가 확산되더라도, 슬릿 패턴(220)을 완전히 덮는 보호 패턴(PAT)으로 인해 수소를 포집 하거나, 전파 속도를 억제할 수 있다.

또한, 보호 패턴(PAT)은 게이트 전극(G)과 화소 구동 전극(AE)이 적층된 구조를 갖는다. 이 경우, 게이트 전극(G)에 포함된 몰리브덴(Mo) 및 티타늄(Ti)를 이용하여 수소를 포집하여, 수소 전파를 억제함으로써, 산화물 반도체 물질을 포함하는 구동 소자들을 보호할 수 있다.

<제3 실시 예>

이하, 도 7을 참조하여 이 출원의 제3 실시 예에 대해 설명한다. 도 7은 이 출원의 제3 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다. 도 7의 구조를 보면, 도 6의 구조와 매우 유사하다. 따라서, 중복 설명은 생략하고, 차이점을 중심으로 설명한다.

일례로, 제2 실시 예에서는 게이트 전극(G)으로 보호 패턴(PAT)의 제1 층을 형성한 것이 특징이지만, 제3 실시 예에서는 소스-드레인 전극(S-D)으로 보호 패턴(PAT)의 제1 층을 형성한다.

기판(SUB) 위에 층간 절연막(ILD)이 적층되어 있다. 도면으로 도시하지 않았으나, 층간 절연막(ILD) 아래에는 게이트 절연막(GI)이 적층되어 있다. 층간 절연막(ILD) 위에는 박막 트랜지스터(T)의 소스 전극(S) (혹은, 드레인 전극(D))이 형성되어 있다. 슬릿 패턴(220)이 형성된 부분에도, 소스 전극(S)과 동일한 물질로 동일한 층에 보호 패턴(PAT)의 제1 층을 형성한다.

보호 패턴(PAT)의 제1 층 위에는 보호막(PAS)이 적층되어 있다. 보호막(PAS)을 패턴하여 소스 전극(S)으로 형성한 보호 패턴(PAT)의 제1 층을 노출시킨다.

보호 패턴(PAT)의 제1 층을 노출하는 보호막(PAS) 위에 평탄화 막(PLN)이 적층되어 있다. 평탄화 막(PLN)의 일부를 제거하여 슬릿 패턴(220)이 형성되어 있다. 슬릿 패턴(220)은 보호막(PAS)에 노출된 보호 패턴(PAT)의 제1 층의 중앙부 대부부을 노출하도록 형성하는 것이 바람직하다.

평탄화 막(PLN)에서 슬릿 패턴(220)을 덮도록 화소 구동 전극(AE)과 동일한 층에 동일한 물질로 보호 패턴(PAT)의 제2층이 형성되어 있다. 보호 패턴(PAT)의 제2 층은 평탄화 막(PLN)이 식각되어 노출된 측벽을 완전히 덮도록, 그리고 보호 패턴(PAT)의 제1 층을 노출하는 보호막(PAS)이 식각된 측벽을 완전히 덮으면서, 노출된 보호 패턴(PAT)의 제1 층 표면을 완전히 덮도록 슬릿 패턴(220)보다 넓게 형성되는 것이 바람직하다.

평탄화 막(PLN)에 형성된 슬릿 패턴(220)으로 인해 평탄화 막(PLN)과 뱅크(BN) 사이의 계면으로 침투하는 수분을 차단할 수 있다. 또한, 패턴된 평탄화 막(PLN)과 보호막(PAS)이 만나는 단차부에서 보호막(PAS)에 크랙이 발생하여, 보호막(PAS)에 포함된 수소가 확산되더라도, 슬릿 패턴(220) 내에 형성된 보호 패턴(PAT)으로 인해 수소를 포집하거나, 전파 속도를 억제할 수 있다.

또한, 보호 패턴(PAT)은 소스 전극(S)과 화소 구동 전극(AE)이 적층된 구조를 갖는다. 이 경우, 소스 전극(S)에 포함된 몰리브덴(Mo) 및 티타늄(Ti)를 이용하여 수소를 포집하여, 수소 전파를 억제함으로써, 산화물 반도체 물질을 포함하는 구동 소자들을 보호할 수 있다.

<제4 실시 예>

이하, 도 8을 참조하여 이 출원의 제4 실시 예에 대해 설명한다. 도 8은 이 출원의 제4 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다. 도 8의 구조를 보면, 도 6 및 7의 구조와 매우 유사하다. 따라서, 중복 설명은 생략하고, 차이점을 중심으로 설명한다.

제4 실시 예에서는 게이트 전극(G)으로 보호 패턴(PAT)의 제1 층을 형성하고, 소스-드레인 전극(S-D)으로 보호 패턴(PAT)의 제2 층을 형성하며, 화소 구동 전극(AE)으로 보호 패턴(PAT)의 제3 층을 형성한 특징이 있다.

기판(SUB) 위에 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 박막 트랜지스터(T)의 게이트 전극(G)이 형성된다. 슬릿 패턴(220) 영역에도 게이트 전극(G)과 동일한 층에 동일한 물질로 보호 패턴(PAT)의 제1 층을 형성한다. 도면에서는 게이트 절연막(GI)이 기판(SUB) 전체에 적층된 구조를 도시하였으나, 이에 국한되는 것은 아니며, 게이트 절연막(GI)은 게이트 전극(G)과 동일한 크기 및 동일한 형상으로 패턴 될 수 있다.

보호 패턴(PAT)의 제1 층 위에는 층간 절연막(ILD)이 적층되어 있다. 층간 절연막(ILD)을 패턴하여, 보호 패턴(PAT)의 제1 층 중앙부 대부분을 노출시킨다. 노출된 보호 패턴(PAT)의 제1 층 중앙부 위에는 박막 트랜지스터(T)의 소스 전극(S)과 동일한 물질로 보호 패턴(PAT)의 제2 층을 형성한다.

보호 패턴(PAT)의 제1 층 및 제2 층 위에는 보호막(PAS)이 적층되어 있다. 보호막(PAS)을 패턴하여 보호 패턴(PAT)의 제1 층 및 제2 층을 노출시킨다. 특히, 보호 패턴(PAT)의 제2 층은 완전히 노출하고, 제2 층의 주변에는 제1 층이 노출되도록 보호막(PAS)을 패턴하는 것이 바람직하다.

보호 패턴(PAT)의 제1 층 및 제2 층을 노출하는 보호막(PAS) 위에 평탄화 막(PLN)이 적층되어 있다. 평탄화 막(PLN)의 일부를 제거하여 슬릿 패턴(220)이 형성되어 있다. 슬릿 패턴(220)은 보호막(PAS)에 노출된 보호 패턴(PAT)의 제1 층 및 제2층을 모두 노출하도록 형성하는 것이 바람직하다.

평탄화 막(PLN)에서 슬릿 패턴(220)을 덮도록 화소 구동 전극(AE)과 동일한 층에 동일한 물질로 보호 패턴(PAT)의 제3 층이 형성되어 있다. 보호 패턴(PAT)의 제3 층은 평탄화 막(PLN)이 식각되어 노출된 측벽을 완전히 덮도록, 그리고 보호 패턴(PAT)의 제1 층 및 제2 층을 노출하는 보호막(PAS)이 식각된 측벽을 완전히 덮으면서, 노출된 보호 패턴(PAT)의 제1 층 및 제2 층의 표면을 완전히 덮도록 슬릿 패턴(220)보다 넓게 형성되는 것이 바람직하다.

평탄화 막(PLN)에 형성된 슬릿 패턴(220)으로 인해 평탄화 막(PLN)과 뱅크(BN) 사이의 계면으로 침투하는 수분을 차단할 수 있다. 또한, 패턴된 평탄화 막(PLN)과 보호막(PAS)이 만나는 단차부에서 보호막(PAS)에 크랙이 발생하여, 보호막(PAS)에 포함된 수소가 확산되더라도, 슬릿 패턴(220) 내에 형성된 보호 패턴(PAT)으로 인해 수소를 포집 하거나, 전파 속도를 억제할 수 있다.

또한, 보호 패턴(PAT)은 게이트 전극(G), 소스 전극(S)과 화소 구동 전극(AE)이 적층된 구조를 갖는다. 이 경우, 게이트 전극(G) 및/또는 소스 전극(S)에 포함된 몰리브덴(Mo) 및 티타늄(Ti)을 이용하여 수소를 포집하여, 수소 전파를 억제함으로써, 산화물 반도체 물질을 포함하는 구동 소자들을 보호할 수 있다.

<제5 실시 예>

이하, 도 9를 참조하여 이 출원의 제5 실시 예에 대해 설명한다. 도 9는 이 출원의 제5 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다. 제5 실시 예를 나타내는 도 9는 제4 실시 예를 나타내는 도 8과 실질적으로 거의 동일하다.

차이가 있다면, 보호 패턴(PAT)의 제2 층의 형상에서 차이가 있다. 제4 실시 예에서는, 소스 전극(S)으로 형성한 보호 패턴(PAT)의 제2 층이 보호 패턴(PAT)의 제1 층의 노출된 중앙 영역 일부에만 형성된 구조를 갖는다. 반면에, 제5 실시 예에서는, 보호 패턴(PAT)의 제2 층이 보호 패턴(PAT)의 제1 층과 동일한 크기를 갖고 보호 패턴(PAT)의 제1 층 위에 적층된다. 그 후에, 보호 패턴(PAT)의 제2 층의 가장자리부를 따라 일부만 제거하여 보호 패턴(PAT)의 제1 층의 표면 일부를 노출하는 구조를 갖는다. 보호 패턴(PAT)의 제3 층은 보호 패턴(PAT)의 제2 층에 의해 노출된 보호 패턴(PAT)의 제1 층과 접촉하며, 보호 패턴(PAT)의 제2 층과 대부분 접촉하는 구조를 갖는다.

또한, 보호 패턴(PAT)의 제1 층과 제2 층이 동일한 크기를 갖도록 형성되므로, 게이트 구동 소자(200)가 형성된 영역에서는 중간 절연막(ILD)가 제거될 수 있다. 한편, 가장 자리 부분이 제거된 보호 패턴(PAT)의 제2 층의 가장자리 부분은 보호막(PAS)에 의해 덮여 있되, 중앙 영역은 보호막(PAS)이 제거되어 노출되는 것이 바람직하다.

이러한 구조에서는 보호 패턴(PAT)의 제3 층과 접촉하는 보호 패턴(PAT)의 제1 층 및 제2 층의 표면적을 가급적 넓게 확보할 수 있다. 따라서, 수소가 침투하여 확산될 때, 몰리브덴(Mo) 및 티타늄(Ti)을 함유한 보호 패턴(PAT)의 제1 층 제2 층에 의해 수소를 포집 하는 능력을 더 향상할 수 있다.

제5 실시 예의 다른 구성 요소들은 실질적으로 제4 실시 예와 동일하므로, 중복 설명은 생략한다.

<제6 실시 예>

이하, 도 10을 참조하여 이 출원의 제6 실시 예에 대해 설명한다. 도 10 이 출원의 제6 실시 예에 의한 전계 발광 표시장치의 구조를 나타내는 것으로 도 3의 절취선 III-III'를 따라 도시한 단면도이다. 제6 실시 예를 나타내는 도 10은 제5 실시 예를 나타내는 도 9 및/또는 제4 실시 예를 나타내는 도 8과 실질적으로 거의 동일하다.

차이가 있다면, 보호 패턴(PAT)의 제1 층의 구조를 좀 더 상세하게 도시하고 있다. 제5 실시 예에서는 단순히 게이트 전극(G)으로 형성한 보호 패턴(PAT)의 제1 층이 단일층 구조인 경우로만 설명하였다. 제6 실시 예에서는 이중층 구조를 갖는 보호 패턴(PAT)의 제1 층에 대해 추가 설명한다.

보호 패턴(PAT)의 제1 층은 게이트 절연막(GI) 위에서 제1 금속층(GM1)과 제2 금속층(GM2)가 순차 적층된 구조를 가질 수 있다. 제1 금속층(GM1)은 몰리브덴(Mo)-티타늄(Mi) 합금으로 형성하고, 제2 금속층(GM2)은 구리(Cu)로 형성할 수 있다. 제1 금속층(GM1)과 제2 금속층(GM2)의 적층 순서는 반대로 적층될 수 있다. 즉, 구리(Cu)가 제1 금속층(GM1)을 형성하고, 몰리브덴(Mo)-티타늄(Mi) 합금이 제2 금속층(GM2)을 형성할 수도 있다.

제6 실시 예에서는 보호 패턴(PAT)의 제1 층을 덮는 보호 패턴(PAT)의 제2 층을 식각하여, 보호 패턴(PAT)의 제1 층의 일부를 노출할 때, 제2 금속층(GM2)을 더 식각하여 제1 금속층(GM1)의 표면을 노출하는 특징이 있다. 제1 금속층(GM1)을 구성하는 몰리브덴(Mo)-티타늄(Mi) 합금을 노출함으로써, 수소 포집 효과를 더 향상할 수 있다.

제6 실시 예의 다른 구성 요소들은 실질적으로 제4 실시 예와 동일하므로, 중복 설명은 생략한다.

상술한 이 출원의 다양한 실시 예들에 설명된 특징, 구조, 효과 등은 이 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 이 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 이 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 이 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 설명한 이 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 이 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 이 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 이 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 이 출원의 범위에 포함되는 것으로 해석되어야 한다.

SUB: 기판 T: 박막 트랜지스터
PLN: 평탄화 층 BN: 뱅크 패턴
SP: 스페이서 DM: 댐 구조물
200: 게이트 구동 회로 300: 구동 집적 회로
120: 화소 어레이층 130: 봉지층
ED: 발광 소자 AE: 화소 구동 전극
EL: 발광층 CE: 공통 전극
CPL: 공통 전원 라인 220: 슬릿 패턴
PAT: 보호 패턴 CH: 콘택홀
GM1: 제1 금속층 GM2: 제2 금속층

Claims

표시 영역과 상기 표시 영역을 둘러싸는 비-표시 영역을 포함하는 기판;
상기 표시 영역에 배치된 발광 소자;
상기 비-표시 영역에 배치된 게이트 구동 회로;
상기 게이트 구동 회로와 중첩 배치된 슬릿 패턴; 그리고
상기 슬릿 패턴 내에서 상기 게이트 구동 회로 사이이의 공간 영역과 중첩 배치된 보호 패턴을 포함하며,
상기 슬릿 패턴은, 상기 게이트 구동 회로를 덮는 평탄화 막 일부를 제거한 트렌치 형상을 가지며,
상기 보호 패턴은, 상기 뱅크 하부에 배치되며, 상기 발광 소자 및 상기 게이트 구동 회로의 일부와 동일한 물질을 포함하는 전계 발광 표시장치.
제 1 항에 있어서,
상기 발광 소자는,
상기 평탄화 막 위에 배치된 화소 구동 전극;
상기 화소 구동 전극 위에 배치된 발광층; 및
상기 발광층 위에 배치된 공통 전극을 포함하며,
상기 보호 패턴은,
상기 슬릿 패턴을 덮으며, 상기 게이트 구동 회로를 덮는 보호막 위에 적층되며, 상기 화소 구동 전극과 동일한 물질로 형성되고,
상기 뱅크는, 상기 보호 패턴의 중앙부를 노출하는 콘택홀을 포함하고,
상기 공통 전극은, 상기 표시 영역에서 연장되어 상기 콘택홀을 통해 상기 보호 패턴과 연결된 전계 발광 표시장치.
제 2 항에 있어서,
상기 보호 패턴은,
상기 화소 구동 전극과 동일한 물질로 형성된 제1 층; 그리고
상기 제1 층 아래에서 상기 게이트 구동 회로의 일부 구성 요소와 동일한 물질로 형성된 제2 층을 포함하며,
상기 제2 층은 상기 제1 층과 접촉하는 전계 발광 표시장치.
제 3 항에 있어서,
상기 제2 층은, 몰리브덴, 타타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함하는 전계 발광 표시장치.
제 3 항에 있어서,
상기 제2 층은,
상기 기판 위에 배치된 게이트 절연막 위에 배치되며, 상기 게이트 구동 회로의 게이트 전극과 동일한 물질을 포함하고,
상기 제1 층은, 상기 제2 층 위에 배치된 층간 절연막 및 보호막을 통해 상기 제2 층과 연결된 전계 발광 표시장치.
제 3 항에 있어서,
상기 제2 층은,
상기 기판 위에 배치된 층간 절연막 위에 배치되며, 상기 게이트 구동 회로의 소스 전극과 동일한 물질을 포함하고,
상기 제1 층은, 상기 제2 층 위에 배치된 보호막을 통해 상기 제2 층과 연결된 전계 발광 표시장치.
제 2 항에 있어서,
상기 보호 패턴은,
상기 화소 구동 전극과 동일한 물질로 형성된 제1 층;
상기 제1 층 아래에서 상기 게이트 구동 회로의 소스 전극과 동일한 물질로 형성된 제2 층; 및
상기 게이트 구동 회로의 게이트 전극과 동일한 물질로 형성된 제3 층을 포함하며,
상기 제2 층 및 상기 제3 층은 상기 제1 층과 접촉하는 전계 발광 표시장치.
제 7 항에 있어서,
상기 제2 층은 상기 제3 층의 중앙부와 접촉하고, 상기 중앙부의 주변 일부를 노출하며,
상기 제3 층은, 상기 제2 층에 노출된 상기 제1 층 및 상기 제2층과 접촉하는 전계 발광 표시장치.
제 7 항에 있어서,
상기 제2 층은 상기 제3 층과 동일한 크기로 접촉하며,
상기 제2 층의 가장자리 부분을 통해 상기 제1 층의 일부가 노출되며,
상기 제3 층은, 상기 제2 층에 의해 노출된 상기 제1 층 및 상기 제2층과 접촉하는 전계 발광 표시장치.
제 7 항에 있어서,
상기 제2 층 및 상기 제3 층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함하는 전계 발광 표시장치.
제 7 항에 있어서,
상기 제3 층은, 상기 게이트 절연막 위에 형성된 제1 금속층; 및
상기 제1 금속층 위에 형성된 제2 금속층을 포함하고,
상기 제2 층과 상기 제2 금속층의 가장자리 부분을 통해 상기 제1 층의 상기 제1 금속층이 노출되며,
상기 제3 층은, 상기 제2 층 및 상기 제2 금속층에 의해 노출된 상기 제1 금속층 및 상기 제2 층과 접촉하는 전계 발광 표시장치.
제 11 항에 있어서,
상기 제1 금속층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 합금 중 적어도 어느 하나를 포함하고,
상기 제2 금속층은, 알루미늄, 구리 및 은 중 어느 하나를 포함하는 전계 발광 표시장치.
제 1 항에 있어서,
상기 비-표시 영역에서 상기 게이트 구동 회로 외측에 배치되며, 상기 표시 영역을 둘러싸는 댐 구조체; 및
상기 공통 전극 위에 배치된 봉지층을 더 포함하는 전계 발광 표시장치.
제 13 항에 있어서,
상기 봉지층은,
상기 표시 영역 및 상기 비-표시 영역을 모두 덮으며, 상기 댐 구조체의 내측 벽면, 상부 표면 및 외측 벽면을 모두 덮는 제1 무기 봉지층;
상기 제1 무기 봉지층 위에 도포되며, 상기 댐 구조체의 내측 벽면 일부와 접촉하는 유기 봉지층;
상기 유기 봉지층 위에 도포되며, 상기 댐 구조체의 적어도 상부 표면 및 외측 벽면에서 상기 제1 무기 봉지층의 상부 표면과 직접 접촉하는 제2 무기 봉지층을 포함하는 전계 발광 표시장치.