KR20230091243A - 반도체 메모리 장치 - Google Patents

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류민태
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이기석
조민희
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상에 배치되며 제 1 방향으로 연장되며 서로 평행한 비트 라인들; 상기 비트라인들 사이의 공간을 채우는 수소 공급 절연막; 상기 비트라인들 각각 상에 위치하며 상기 수소 공급 절연막과 일부 접하는 소오스 패턴; 상기 수소 공급 절연막의 상부면을 덮으며 상기 소오스 패턴의 측면과 접하는 수소 확산 방지막; 상기 소오스 패턴 상에 위치하는 제1 채널 패턴; 상기 제1 채널 패턴의 측면에 인접하며 상기 비트라인들 상을 교차하는 제1 워드라인; 및 상기 제1 채널 패턴 상의 랜딩 패드를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상에 배치되며 제 1 방향으로 연장되며 서로 평행한 비트 라인들; 상기 비트라인들 사이의 공간을 채우는 수소 공급 절연막; 상기 비트라인들 각각 상에 위치하며 상기 수소 공급 절연막과 일부 접하는 소오스 패턴; 상기 수소 공급 절연막의 상부면을 덮으며 상기 소오스 패턴의 측면과 접하는 수소 확산 방지막; 상기 소오스 패턴 상에 위치하는 제1 채널 패턴; 상기 제1 채널 패턴의 측면에 인접하며 상기 비트라인들 상을 교차하는 제1 워드라인; 및 상기 제1 채널 패턴 상의 랜딩 패드를 포함한다.
상기 다른 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상을 가로지르는 제1 비트라인, 상기 제1 비트라인은 서로 반대되는 제1 측벽과 제2 측벽을 가지고; 상기 제1 비트라인의 상기 제1 측벽과 상기 제2 측벽 중 적어도 하나와 접하며 상기 제1 비트라인의 상부면과 접하는 소오스 패턴; 상기 수소 공급 절연막의 상부면을 덮으며 상기 소오스 패턴의 측면과 접하는 수소 확산 방지막; 상기 소오스 패턴 상에 위치하는 제1 채널 패턴; 상기 제1 채널 패턴의 측면에 인접하며 상기 제1 비트라인 상을 교차하는 제1 워드라인; 및 상기 제1 채널 패턴 상의 랜딩 패드를 포함한다.
상기 또 다른 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상에 배치되며 제 1 방향으로 연장되며 서로 평행한 비트 라인들; 상기 비트라인들 사이의 층간절연막; 상기 비트라인들 각각 상에 위치하는 소오스 패턴; 상기 소오스 패턴 상에 위치하며 서로 이격되는 제1 채널 패턴과 제2 채널 패턴; 상기 제1 채널 패턴과 상기 제2 채널 패턴 사이에 위치하며 서로 이격되는 제1 워드라인과 제2 워드라인, 상기 제1 워드라인은 상기 제1 채널 패턴에 인접하고 상기 제2 워드라인은 상기 제2 채널 패턴에 인접하고, 상기 제1 워드라인과 상기 제2 워드라인은 상기 비트라인들 상을 가로지르며; 상기 제1 채널 패턴과 상기 제1 워드라인 사이 그리고 상기 소오스 패턴과 상기 제1 워드라인 사이에 개재되는 제1 게이트 절연막; 상기 제2 채널 패턴과 상기 제2 워드라인 사이 그리고 상기 소오스 패턴과 상기 제2 워드라인 사이에 개재되는 제2 게이트 절연막; 및 상기 제1 채널 패턴과 상기 제2 채널 패턴 상에 각각 배치되는 랜딩 패드를 포함하며, 상기 소오스 패턴 내의 수소의 농도는 상기 제1 채널 패턴 및 상기 제2 채널 패턴 각각의 수소의 농도보다 높다.
본 발명의 실시예들에 따르면, 소오스 패턴이 비트라인의 측면들과 접하여 소오스 패턴과 비트라인 간의 접촉 저항을 줄일 수 있다.
수소 공급 절연막은 상기 소오스 패턴과 접하며, 상기 소오스 패턴에 수소를 공급할 수 있다. 이로써 상기 소오스 패턴의 전기 저항이 작아질 수 있다.
상기 수소 공급 절연막 상에는 수소 확산 방지막이 배치되어 채널 패턴 안으로 수소가 확산되는 것을 방지할 수 있다. 이로써 숏 채널 효과를 방지할 수 있으며 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다. 이로써 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다. 또한 수직 채널을 가져 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A’, B-B’, 및 C-C’ 선을 따라 자른 단면들을 나타낸다.
도 5a 및 도 5b는 본 발명의 실시예들에 따라 도 3의 ‘P1’ 부분을 확대한 도면들이다.
도 5c 내지 도 5e는 본 발명의 실시예들에 따라 도 3의 ‘P2’ 부분을 확대한 도면들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도들이다.
도 7a 내지 도 9a는 도 3의 평면도를 가지는 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 7b 내지 도 9b는 각각 도 7a 내지 도 9a를 A-A’, B-B’ 및 C-C’선들로 자른 단면도들에 해당하며 도 4의 반도체 메모리 장치를 제조하는 과정들을 나타내는 단면도들이다.
도 10a 내지 도 10g는 도 4의 반도체 메모리 장치를 제조하는 과정들을 나타내는 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있으며, 데이터 저장 소자(DS)는 선택 소자(TR)를 통해 비트 라인(BL)과 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100)의 상면에 대해 수직하는 제3 방향(D3)으로 반도체 기판(100)과 셀 어레이 구조체(CS) 사이에 제공될 수 있다.
셀 어레이 구조체(CS)는 비트 라인들(BL) 및 워드 라인들(WL) 및 이들 사이의 메모리 셀들(도 1의 MC)을 포함할 수 있다. 메모리 셀들(도 1의 MC)은 서로 교차하는 제1 및 제2 방향들(D1, D2)로 연장되는 평면 상에 2차원 또는 3차원적으로 배열될 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
실시예들에 따르면, 각 메모리 셀(도 1의 MC)의 선택 소자(TR)로서 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 반도체 기판(100)의 상면에 대해 수직하는 방향(즉, 제3 방향(D3))으로 연장되는 구조를 가리킬 수 있다. 또한, 각 메모리 셀(도 1의 MC)의 데이터 저장 소자(DS)로서 캐패시터가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A’, B-B’, 및 C-C’ 선을 따라 자른 단면들을 나타낸다. 도 5a 및 도 5b는 본 발명의 실시예들에 따라 도 3의 ‘P1’ 부분을 확대한 도면들이다. 도 5c 내지 도 5e는 본 발명의 실시예들에 따라 도 3의 ‘P2’ 부분을 확대한 도면들이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 하부 절연막(110)이 배치된다. 비트 라인들(BL)이 하부 절연막(110) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 하부 절연막(110)은 주변 회로 구조체(PS)를 덮을 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
도 4 및 도 5c를 참조하면, 비트 라인들(BL) 사이에 수소 공급 절연막(HC)이 배치될 수 있다. 수소 공급 절연막(HC)은 ‘층간 절연막’으로도 명명될 수 있다. 상기 수소 공급 절연막(HC)은 예를 들면 수소가 함유된 실리콘 산화물 또는 SiOCH를 포함할 수 있다. 상기 수소 공급 절연막 내에 수소의 농도는 바람직하게는 0.1at%~5at%일 수 있다.
도 5c 내지 도 5e를 참조하면, 상기 비트라인들(BL) 상에는 소오스 패턴들(SP)이 각각 배치될 수 있다. 비트 라인들(BL)은 각각 서로 반대되는 제1 측벽(SW1)과 제2 측벽(SW2)을 가질 수 있다. 소오스 패턴(SP)의 일부는 아래로 연장되어 수소 공급 절연막(HC)과 상기 비트라인(BL) 사이에 개재될 수 있다. 소오스 패턴(SP)의 일부는 아래로 연장되어 비트라인(BL)의 제1 측벽(SW1)과 제2 측벽(SW2) 중 적어도 하나와 접할 수 있다. 상기 비트라인(BL)의 상부면 상에 배치되는 제1 부분(PR1)과 제1 측벽(SW1)과 제2 측벽(SW2) 중 적어도 하나와 접하는 제2 부분(PR2)(들)을 가질 수 있다. 예를 들면, 도 5e처럼 상기 소오스 패턴(SP)은 제1측벽(SW1)과 접하는 하나의 제2 부분(PR2)을 가질 수 있다. 또는 도 5c 및 도 5d처럼, 상기 소오스 패턴(SP)의 제2 부분(PR2)의 개수는 2개일 수 있다. 상기 소오스 패턴(SP)의 제1 부분(PR1)과 제2 부분(PR2)(들) 사이에는 경계면이 없으며 서로 일체형으로 연결될 수 있다.
상기 소오스 패턴(SP)은 제1 부분(PR1)뿐만 아니라 제2 부분(PR2)(들)을 가져, 상기 비트라인(BL)과 접하는 면이 넓어져 상기 비트라인(BL)과 상기 소오스 패턴(SP) 간의 접촉 저항이 작아질 수 있다.
소오스 패턴들(SP)이 각각 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다.
상기 수소 공급 절연막(HC)은 상기 소오스 패턴(SP)과 접하며, 상기 소오스 패턴(SP)에 수소를 공급할 수 있다. 이로써 상기 소오스 패턴(SP) 내에서 수소의 농도가 증가할 수 있다. 상기 소오스 패턴(SP) 내에서 수소의 농도가 증가함에 따라 전하의 양도 증가되며 상기 소오스 패턴(SP)은 제1 도전형으로 도핑될 수 있다. 예를 들면, 상기 소오스 패턴(SP)은 수소의 농도가 증가함에 따라 전자의 양도 증가되며 N형으로 도핑될 수 있다. 이로써 상기 소오스 패턴(SP)의 전기 저항이 작아질 수 있다.
상기 수소 공급 절연막(HC) 상에는 수소 확산 방지막(HB)이 배치될 수 있다. 상기 수소 확산 방지막(HB)은 바람직하게는 실리콘 질화물 및 알루미늄 산화물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 수소 확산 방지막(HB)은 상기 수소 공급 절연막(HC)에 포함된 수소가 수소 확산 방지막(HB)위의 구조물로 확산되는 것을 방지한다. 이로써 상기 수소 공급 절연막(HC) 내의 수소가 채널 패턴들(AP1, AP2) 안으로 확산되지 않아 채널 패턴들(AP1, AP2) 내의 수소 농도가 상대적으로 매우 작아질 수 있다. 이로써 숏 채널 효과를 방지할 수 있으며 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
상기 수소 공급 절연막(HC) 상에 몰드 절연 패턴(115)이 배치될 수 있다., 몰드 절연 패턴(115)은 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장되며 제 1 방향(D1)으로 서로 이격되는 트렌치들을 정의할 수 있다. 몰드 절연 패턴(115)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
한 쌍의 제 1 및 제 2 채널 패턴들(AP1, AP2)은 몰드 절연 패턴(115)에 의해 정의된 각 트렌치 내에 배치될 수 있다. 각 트렌치 내에서, 제 1 채널 패턴들(AP1)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 제 2 채널 패턴들(AP2)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 및 제 2 채널 패턴들(AP1, AP2)은 각각의 비트 라인들(BL) 상에서 제 1 방향(D1)을 따라 번갈아 배열될 수 있다. 즉, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
제 1 및 제 2 채널 패턴들(AP1, AP2)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 제 1 및 제 2 채널 패턴들(AP1, AP2)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 제 1 및 제 2 채널 패턴들(AP1, AP2)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.
또 다른 예로, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제 1 및 제 2 채널 패턴들(AP1, AP2)은 상기 수소 확산 방지막(HB)을 관통하여 상기 소오스 패턴(SP)의 제1 부분(PR1)과 접할 수 있다. 상기 수소 확산 방지막(HB)은 상기 소오스 패턴(SP)의 제1 부분(PR1)의 측면, 그리고 제 1 및 제 2 채널 패턴들(AP1, AP2)의 하부 측면들과 접할 수 있다.
도 5a 및 도 6a를 참조하면, 제 1 및 제 2 채널 패턴들(AP1, AP2)의 하부는 채널 연결부(ACP)에 의해 서로 연결될 수 있다. 채널 연결부(ACP)는 상기 소오스 패턴(SP)의 제1 부분(PR1)의 상부면과 접할 수 있다. 제 1 및 제 2 채널 패턴들(AP1, AP2)와 채널 연결부(ACP) 사이에는 경계면이 없으며 서로 일체형으로 이루어질 수 있다.
또는 도 5b 및 도 6b를 참조하면, 제 1 및 제 2 채널 패턴들(AP1, AP2)은 서로 연결되지 않고 이격될 수 있다.
서로 인접하는 한 쌍의 제 1 및 제 2 채널 패턴들(AP1, AP2) 사이에는 제1 워드라인(WL1)과 제2 워드라인(WL2)이 배치될 수 있다. 제1 워드라인(WL1)과 제2 워드라인(WL2)은 각각 제2 방향(D2)으로 연장될 수 있으며 서로 평행할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 워드 라인들(WL1, WL2)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들은 제 1 및 제 2 채널 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다. 나아가, 제 1 및 제 2 워드 라인들(WL1, WL2)은 스페이서 형태를 가질 수도 있다. 다시 말해, 제 1 및 제 2 워드 라인들(WL1, WL2)은 라운드진 상면을 가질 수 있다.
상기 제1 채널 패턴(AP1)과 상기 제1 워드라인(WL1) 사이에는 제1 게이트 절연 패턴(Gox1)이 개재될 수 있다. 상기 제2 채널 패턴(AP2)과 상기 제2 워드라인(WL2) 사이에는 제2 게이트 절연 패턴 (Gox2)이 개재될 수 있다. 도 5a, 도 5c, 도 5e처럼 상기 제1 게이트 절연 패턴 (Gox1)과 제2 게이트 절연 패턴 (Gox2)은 상기 채널 연결부(ACP) 상에서 서로 연결되며 상기 채널 연결부(ACP)와 접할 수 있다. 또는 도 5b 및 도 5d처럼, 상기 제1 게이트 절연 패턴 (Gox1)과 제2 게이트 절연 패턴 (Gox2)은 상기 소오스 패턴(SP) 상에서 서로 연결되며 상기 소오스 패턴(SP)와 접할 수 있다.
제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한 쌍의 제1 및 제2 워드 라인들(WL1, WL2) 사이에 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)이 배치될 수 있다. 제1 캡핑 패턴(151)은 제1 및 제2 워드 라인들(WL1, WL2)의 외측벽들과 제2 절연 패턴(153) 사이에 개재되며 제1 및 제2 채널 패턴들(AP1, AP2)의 상부 측면을 덮을 수 있다. 제1 캡핑 패턴(151)은 실질적으로 균일한 두께를 가질 수 있으며, 제2 절연 패턴(153)과 다른 절연 물질로 이루어질 수 있다. 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)은 제2 방향(D2)을 따라 연장될 수 있다. 제1 캡핑 패턴(151)은 몰드 절연 패턴(115)의 상부면을 덮을 수 있다.
제2 캡핑 패턴(155)이 제1 및 제2 워드 라인들(WL1, WL2)의 상면들 상에 제공될 수 있다. 제2 캡핑 패턴(155)은 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)의 상면을 덮을 수 있다. 제2 캡핑 패턴(155)은 제2 방향(D2)을 따라 연장될 수 있다. 제2 캡핑 패턴(155)은 제2 절연 패턴(153)과 다른 절연 물질로 이루어질 수 있다.
랜딩 패드들(LP)이 제2 캡핑 패턴(155) 내에 배치될 수 있다. 랜딩 패드들(LP)은 제1 캡핑 패턴(151)을 관통할 수 있다. 랜딩 패드들(LP)의 일부는 아래로 돌출되어 제 1 및 제 2 채널 패턴들(AP1, AP2)과 접할 수 있다. 즉, 랜딩 패드들(LP)은 각각 상기 제 1 및 제 2 채널 패턴들(AP1, AP2)과 접하는 돌출부들(LPP)을 가질 수 있다. 랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 워드 라인들(WL1, WL2)의 상부면들(WL_U)은 각각 제1 레벨(LV1)에 위치할 수 있다. 랜딩 패드들(LP)의 돌출부들(LPP)은 각각 제 1 및 제 2 채널 패턴들(AP1, AP2)과 동일한 폭을 가질 수 있다. 랜딩 패드들(LP)의 돌출부들(LPP)의 하부면들(LP_B)은 각각 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 상기 제1 레벨(LV1)보다 낮을 수 있다.
도 6a 및 도 6b를 참조하면, 제1 워드라인(WL1)과 이에 인접한 제1 채널 패턴(AP1) 및 그 아래의 소오스 패턴(SP)의 일부는 도 2를 참조하여 설명한 트랜지스터들(TR) 중 하나(예를 들면 ‘제1 트랜지스터’라 명명함)를 구성할 수 있다. 랜딩 패드(LP)에 인접한 제 1 채널 패턴(AP1)의 상부는 상기 제1 트랜지스터 동작시 상기 제1 트랜지스터의 드레인 영역(DR)으로써 기능할 수 있다. 제2 워드라인(WL2)과 이에 인접한 제2 채널 패턴(AP2) 및 그 아래의 소오스 패턴(SP)의 다른 일부는 도 2를 참조하여 설명한 트랜지스터들(TR) 중 다른 하나(예를 들면 ‘제2 트랜지스터’라 명명함)를 구성할 수 있다. 랜딩 패드(LP)에 인접한 제 2 채널 패턴(AP2)의 상부는 상기 제2 트랜지스터 동작시 상기 제2 트랜지스터의 드레인 영역(DR)으로써 기능할 수 있다.
제2 레벨(LV2)이 상기 제1 레벨(LV1)보다 낮기에, 제1 또는 제2 워드라인(WL1, WL2)에 전압을 인가할 때, 제1 또는 제2 워드라인(WL1, WL2)에 의한 랜딩 패드(LP)에 대한 지배력이 커지고 랜딩 패드(LP)에 전자가 많이 모이게 할 수 있다. 이로써 랜딩 패드들(LP)과 제1 및 제2 채널 패턴들(AP1, AP2) 간의 접촉 저항이 작아질 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 제 1 및 제 2 채널 패턴들(AP1, AP2) 에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들과 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
다시 도 3을 참조하면, 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 절연 패턴(141)에 의해 제 1 간격(S1)만큼 이격될 수 있다. 서로 인접하는 제 1 및 제 2 채널 패턴들(AP1, AP2)은 몰드 절연 패턴(115)에 의해 제 2 간격(S2) 만큼 이격될 수 있다. 여기서, 제 2 간격(S2)은 제 1 간격(S1)보다 클 수 있다. 이에 따라, 수직 채널 트랜지스터들의 동작시 서로 인접하는 제 1 및 제 2 채널 패턴들(AP1, AP2) 간의 커플링 노이즈가 감소될 수 있다. 따라서, 반도체 메모리 장치의 동작시 선택되는 트랜지스터와 인접하는 비선택 트랜지스터에서 누설 전류가 증가하는 것을 방지할 수 있다.
도 7a 내지 도 9a는 도 3의 평면도를 가지는 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다. 도 7b 내지 도 9b는 각각 도 7a 내지 도 9a를 A-A’, B-B’ 및 C-C’선들로 자른 단면도들에 해당하며 도 4의 반도체 메모리 장치를 제조하는 과정들을 나타내는 단면도들이다. 도 10a 내지 도 10g는 도 4의 반도체 메모리 장치를 제조하는 과정들을 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 기판(100) 상에 하부 절연막(110)을 적층한다. 상기 하부 절연막(110) 상에 비트라인들(BL)을 형성한다. 비트라인들(BL)은 제 1 방향(D1)으로 연장되는 제2 방향(D2)으로 서로 이격될 수 있다. 하부 절연막(110)은 기판(100)을 덮을 수 있으며, 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
비트 라인들(BL)은 하부 절연막(110) 상에 도전막을 증착한 후, 도전막을 패터닝하여 형성될 수 있다. 비트 라인들(BL) 사이에 수소 공급 절연막(HC)이 채워질 수 있으며, 수소 공급 절연막(HC)의 상면은 비트 라인들의 상면들과 실질적으로 공면을 이룰 수 있다. 이와 달리, 비트 라인들(BL)은 수소 공급 절연막(HC)에 먼저 트렌치들을 형성한 후, 트렌치들 내에 도전 물질을 매립함으로써 형성될 수도 있다. 수소 공급 절연막(HC)은 예를 들면 수소가 함유된 실리콘 산화물 또는 SiOCH로 형성될 수 있다. 상기 수소 공급 절연막(HC) 내에 수소의 농도는 바람직하게는 0.1at%~5at%일 수 있다.
도 8a 및 도 8b를 참조하면, 상기 수소 공급 절연막(HC)을 식각하여 상기 비트라인들(BL)의 측벽들을 노출시키는 그루브들(G1)을 형성한다. 상기 그루브들(G1)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 수소 공급 절연막(HC) 상에 소오스막을 적층한 후 패터닝하여 소오스 패턴들(SP)을 형성한다. 이때 상기 소오스 패턴들 (SP)은 각각의 그루브들(G1)을 채울 수 있다. 상기 소오스 패턴들 (SP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다.
도 10a를 참조하면, 상기 소오스 패턴들 (SP)이 형성된 상기 기판(100)의 전면 상에 수소 확산 방지막(HB)을 콘포말하게 형성한다. 수소 확산 방지막(HB)은 실리콘 질화물 및 알루미늄 산화물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
도 10b를 참조하면, 수소 확산 방지막(HB) 상에 몰드 절연 패턴(115)이 형성될 수 있다. 몰드 절연 패턴(115)은 서로 이격되는 트렌치들(T)을 정의할 수 있다. 트렌치들(T)은 수소 확산 방지막(HB)을 노출시킬 수 있다. 트렌치들(T)에 노출된 수소 확산 방지막(HB)을 식각하여 소오스 패턴(SP)을 노출시킨다. 몰드 절연 패턴(115)은 수소 확산 방지막(HB) 및 소오스 패턴(SP)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 몰드 절연 패턴(115)은 예를 들어, 실리콘 산화막으로 형성될 수 있다.
도 10c를 참조하면, C-C’ 단면에서 몰드 절연 패턴(115)을 제거할 수 있다. 그리고 B-B’ 단면에서 몰드 절연 패턴(115)을 식각하여 트렌치들을 추가로 형성할 수 있다. 트렌치들을 갖는 몰드 절연 패턴(115)을 컨포말하게 덮는 활성막(121)이 형성될 수 있다. 활성막(121)은 트렌치들 내에서 비트 라인들(BL)과 접촉할 수 있으며, 몰드 절연 패턴(115)의 상면 및 측벽들을 덮을 수 있다.
활성막(121)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다. 활성막(121)은 트렌치들(T)의 바닥면들 및 내벽들을 실질적으로 균일한 두께로 덮을 수 있다. 활성막(121)의 두께는 트렌치의 폭의 절반보다 작을 수 있다. 활성막(121)은 예를 들어 수 내지 수십 nm의 두께, 예들 들어, 1nm 내지 30nm, 일 예로서, 1nm 내지 10nm의 두께로 증착될 수 있다. 활성막(121)은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 활성막(121)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
활성막(121) 상에 트렌치들을 채우는 희생막(123)이 형성될 수 있다. 희생막(123)은 실질적으로 평탄한 상면을 가질 수 있다. 희생막(123)은 몰드 절연 패턴(115)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 희생막(123)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다
이어서, 몰드 절연 패턴(115)의 상면이 노출되도록 희생막(123) 및 활성막(121)이 평탄화될 수 있다.
이어서, 도 10d를 참조하면, 희생막(123) 및 활성막(121)에 대한 평탄화 공정 후, 평탄화된 희생막(123) 및 활성막(121) 상에 마스크 패턴(MP)이 형성될 수 있다.
마스크 패턴(MP)은 몰드 절연 패턴(115) 상에서 제 1 방향(D1)과 나란한 장축을 갖는 개구들을 가질 수 있다. 마스크 패턴(MP)의 개구들은 제 2 방향(D2)으로 서로 이격될 수 있다. 마스크 패턴(MP)의 개구들은, 평면적 관점에서, 비트 라인들(BL) 사이에 위치할 수 있다. 마스크 패턴(MP)은 활성막의 상면 일부분들을 노출시킬 수 있다.
계속해서, 마스크 패턴(MP)을 식각 마스크로 이용하여 희생막 및 활성막을 차례로 식각하여 비트 라인들(BL) 사이의 갭필 절연 패턴(111)을 노출시키는 오프닝들(OP)이 형성될 수 있다.
이에 따라 각각의 트렌치들 내에 예비 채널 패턴들(AP) 및 예비 채널 패턴들(AP) 상의 희생 패턴들(124)이 형성될 수 있다. 예비 채널 패턴들(AP) 및 희생 패턴들(124)은 각각의 트렌치들 내에서 제 2 방향(D2)으로 서로 이격될 수 있다.
각각의 예비 채널 패턴들(AP)은 비트 라인(BL)과 접촉하는 수평부 및 수평부로부터 연장되며 각 트렌치의 측벽들과 접촉하는 한쌍의 수직부들을 포함할 수 있다.
예비 채널 패턴들(AP)을 형성한 후, 애싱 공정을 수행하여 마스크 패턴(MP)이 제거될 수 있다.
이어서, 도 10e를 참조하면, 몰드 절연 패턴(115) 및 예비 채널 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 희생 패턴들(124)이 제거될 수 있다. 이에 따라, 각 트렌치 내에서 제 2 방향(D2)으로 서로 이격되는 예비 채널 패턴들(AP)의 표면들이 노출될 수 있다.
계속해서, 예비 채널 패턴들(AP)을 컨포말하게 덮는 게이트 절연막(131) 및 게이트 도전막(133)을 차례로 증착될 수 있다. 게이트 절연막(131) 및 게이트 도전막(133)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다.
게이트 절연막(131) 및 게이트 도전막(133)은 예비 채널 패턴들(AP)의 수평부 및 수직부들을 실질적으로 균일한 두께로 덮을 수 있다. 게이트 절연막(131) 및 게이트 도전막(133)의 두께의 합은 트렌치의 폭의 절반보다 작을 수 있다. 이에 따라, 게이트 도전막(133)은 트렌치 내에 갭 영역을 정의하며 게이트 절연막(131) 상에 증착될 수 있다.
예비 채널 패턴들(AP) 사이에서 게이트 절연막(131)은 갭필 절연 패턴(111) 및 몰드 절연 패턴(115)의 측벽들과 직접 접촉할 수 있다.
도 10f를 참조하면, 게이트 도전막(133)에 대한 이방성 식각 공정을 수행하여 각 트렌치 내에 서로 분리된 한 쌍의 제 1 및 제 2 워드 라인들(WL1, WL2)이 형성될 수 있다. 게이트 도전막(133)에 대한 이방성 식각 공정시 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들은 예비 채널 패턴들(AP)의 상면보다 낮아질 수 있다. 이와 달리, 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들을 리세스시키는 식각 공정이 추가적으로 수행될 수도 있다.
계속해서, 제 1 및 제 2 워드 라인들(WL1, WL2)에 노출된 게이트 절연막(131) 및 예비 채널 패턴들(AP)에 대한 이방성 식각 공정이 차례로 수행될 수 있다. 이에 따라, 각 트렌치 내에서 서로 분리된 한 쌍의 제 1 및 제 2 채널 패턴들(AP1, AP2) 및 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)이 형성될 수 있다. 또한, 각 트렌치 내에서 비트 라인들(BL)의 일부분들이 노출될 수 있다.
도 10g를 참조하면, 제 1 및 제 2 채널 패턴들(AP1, AP2)을 형성한 후, 도 4를 참조하면 설명한 바와 같이, 제1 캡핑 패턴(151)을 콘포말하게 적층한다. 절연막을 적층하여 상기 워드라인들(WL1, WL2) 사이의 공간을 채운 후에 리세스시켜 제2 절연 패턴(153)을 형성한다. 그리고 상기 제2 절연 패턴(153)과 제1 캡핑 패턴(151) 상에 제2 캡핑 패턴(155)을 형성한다.
그리고 다시 도 4를 참조하여, 랜딩 패드들(LP)과 데이터 저장 패턴들(DSP)을 형성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치되며 제 1 방향으로 연장되며 서로 평행한 비트 라인들;
    상기 비트라인들 사이의 공간을 채우는 수소 공급 절연막;
    상기 비트라인들 각각 상에 위치하며 상기 수소 공급 절연막과 일부 접하는 소오스 패턴;
    상기 수소 공급 절연막의 상부면을 덮으며 상기 소오스 패턴의 측면과 접하는 수소 확산 방지막;
    상기 소오스 패턴 상에 위치하는 제1 채널 패턴;
    상기 제1 채널 패턴의 측면에 인접하며 상기 비트라인들 상을 교차하는 제1 워드라인; 및
    상기 제1 채널 패턴 상의 랜딩 패드를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수소 공급 절연막 내에 수소의 농도는 0.1at%~5at%인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 수소 확산 방지막은 실리콘 질화물 및 알루미늄 산화물 중 적어도 하나의 단일막 또는 다중막 구조를 가지는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소오스 패턴의 일부는 상기 비트라인들 중 하나의 제1 측벽과 상기 수소 공급 절연막 사이로 연장되며 상기 제1 측벽과 접하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 비트라인들 중 상기 하나는 상기 제1 측벽과 반대되는 제2 측벽을 가지고,
    상기 소오스 패턴의 일부는 상기 비트라인들 중 상기 하나의 상기 제2 측벽과 상기 수소 공급 절연막 사이로 연장되며 상기 제2 측벽과 접하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 워드라인의 상부면은 제1 레벨을 가지고,
    상기 랜딩 패드는 상기 제1 채널 패턴 쪽으로 연장되며 상기 제1 채널 패턴과 동일한 폭을 가지는 패드 돌출부를 가지고,
    상기 패드 돌출부는 제2 레벨을 가지고,
    상기 제2 레벨은 상기 제1 레벨보다 낮은 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 채널 패턴은 상기 수소 확산 방지막을 관통하여 상기 소오스 패턴과 접하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 소오스 패턴 상에 위치하며 상기 제1 채널 패턴에 인접한 제2 채널 패턴;
    상기 제1 워드라인과 상기 제2 채널 패턴 사이에 위치하며 상기 제2 채널에 더 가까운 제2 워드라인을 더 포함하는 반도체 메모리 장치.
  9. 기판 상을 가로지르는 제1 비트라인, 상기 제1 비트라인은 서로 반대되는 제1 측벽과 제2 측벽을 가지고;
    상기 제1 비트라인의 상기 제1 측벽과 상기 제2 측벽 중 적어도 하나와 접하며 상기 제1 비트라인의 상부면과 접하는 소오스 패턴;
    상기 수소 공급 절연막의 상부면을 덮으며 상기 소오스 패턴의 측면과 접하는 수소 확산 방지막;
    상기 소오스 패턴 상에 위치하는 제1 채널 패턴;
    상기 제1 채널 패턴의 측면에 인접하며 상기 제1 비트라인 상을 교차하는 제1 워드라인; 및
    상기 제1 채널 패턴 상의 랜딩 패드를 포함하는 반도체 메모리 장치.
  10. 기판 상에 배치되며 제 1 방향으로 연장되며 서로 평행한 비트 라인들;
    상기 비트라인들 사이의 층간절연막;
    상기 비트라인들 각각 상에 위치하는 소오스 패턴;
    상기 소오스 패턴 상에 위치하며 서로 이격되는 제1 채널 패턴과 제2 채널 패턴;
    상기 제1 채널 패턴과 상기 제2 채널 패턴 사이에 위치하며 서로 이격되는 제1 워드라인과 제2 워드라인, 상기 제1 워드라인은 상기 제1 채널 패턴에 인접하고 상기 제2 워드라인은 상기 제2 채널 패턴에 인접하고, 상기 제1 워드라인과 상기 제2 워드라인은 상기 비트라인들 상을 가로지르며;
    상기 제1 채널 패턴과 상기 제1 워드라인 사이 그리고 상기 소오스 패턴과 상기 제1 워드라인 사이에 개재되는 제1 게이트 절연막;
    상기 제2 채널 패턴과 상기 제2 워드라인 사이 그리고 상기 소오스 패턴과 상기 제2 워드라인 사이에 개재되는 제2 게이트 절연막; 및
    상기 제1 채널 패턴과 상기 제2 채널 패턴 상에 각각 배치되는 랜딩 패드를 포함하며,
    상기 소오스 패턴 내의 수소의 농도는 상기 제1 채널 패턴 및 상기 제2 채널 패턴 각각의 수소의 농도보다 높은 반도체 메모리 장치.
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