KR20230079278A - 붕소-실리콘 막들에서의 붕소 농도 조정 가능성 - Google Patents

붕소-실리콘 막들에서의 붕소 농도 조정 가능성 Download PDF

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Abstract

본 기술의 실시예들은 붕소 대 실리콘의 변화하는 원자 비율을 갖는 붕소 및 실리콘 함유 층들을 만들기 위한 반도체 프로세싱 방법들을 포함한다. 방법들은 실리콘 함유 전구체를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 것, 및, 또한, 붕소 함유 전구체 및 분자 수소(H2)를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 또한 흐르게 하는 것을 포함할 수 있다. 붕소 함유 전구체 및 H2는 붕소 대 수소 유량 비율로 흐를 수 있다. 붕소 함유 전구체 및 H2의 유량은 증가될 수 있는 한편, 붕소 대 수소 유량 비율은 유량 증가 동안 일정하게 유지된다. 붕소 및 실리콘 함유 층은 기판과 기판 상에 증착될 수 있고, 기판과 접촉하는 제1 표면으로부터 기판에서 가장 먼 붕소 및 실리콘 함유 층의 제2 표면까지 붕소 대 실리콘의 연속적으로 증가하는 비율에 의해 특성화될 수 있다.

Description

붕소-실리콘 막들에서의 붕소 농도 조정 가능성
[0001] 본 출원은 2020년 10월 5일자로 출원된 발명의 명칭이 "BORON CONCENTRATION TUNABILITY IN BORON-SILICON FILMS"인 미국 특허 출원 번호 제17/063,339호의 이익 및 우선권을 주장하는데, 이 가출원은 인용에 의해 그 전체가 본원에 포함된다.
[0002] 본 기술은 증착 및 제거 프로세스들 및 챔버들에 관한 것이다. 더 구체적으로, 본 기술은 적어도 하나의 방향을 따라 가변적인 붕소 농도에 의해 특성화되는 막을 만들기 위해 붕소 및 실리콘 함유 층(boron-and-silicon-containing layer) 내의 붕소 농도를 조정하는 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패턴화되는 재료 층들을 생성하는 프로세스들에 의해 가능하게 되었다. 기판 상에 패턴화되는 재료를 생성하는 것은 재료를 형성하고 제거하기 위한 제어된 방법들을 필요로 한다. 재료 특성들은 디바이스가 동작하는 방식에 영향을 끼칠 수 있으며, 막들이 서로에 대해 제거되는 방식에도 또한 영향을 끼칠 수 있다. 증착 프로세스들은 특정한 특성들을 갖는 막들을 생성한다. 형성되는 많은 막들은 적절한 속성(property)들을 제공하기 위해 막의 재료 특성들을 조절하기 위한 또는 향상시키기 위한 추가적인 프로세싱을 필요로 한다.
[0004] 따라서 고품질 디바이스들 및 구조물들을 생산하기 위해 사용할 수 있는 개선된 시스템들 및 방법들에 대한 필요성이 있다. 이들 및 다른 필요성들은 본 기술에 의해 해결된다.
[0005] 본 기술의 실시예들은 붕소 및 실리콘 함유 층을 통해 붕소의 농도를 조정할 수 있는 반도체 프로세싱 방법들 및 시스템들을 포함한다. 실시예들에서, 방법들은 인접한 에칭 정지 층(etch stop layer)에 가장 가까이에서 붕소 대 실리콘의 가장 높은 원자 비율을 그리고 에칭 정지 층에서 가장 멀리에서 붕소 대 실리콘의 가장 낮은 원자 비율을 갖는 붕소 및 실리콘 함유 층을 형성할 수 있다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층은 막의 한쪽 단부로부터 다른 단부까지 붕소 대 실리콘의 원자 비율이 연속적으로 변화하는 구배(gradient)를 가질 수 있다. 실시예들에서, 붕소 및 실리콘 함유 층에서 붕소 농도를 조정하는 시스템들 및 방법들은 한쪽 단부에서 높은 에칭 내성을, 그리고 다른 쪽 단부에서 에칭 정지 층과 비교하여 높은 에칭 선택도를 갖는 하드마스크들을 생성할 수 있다. 추가적인 실시예들에서, 다른 타입들의 반도체 디바이스들 중에서도, DRAM 메모리 및 3D NAND 메모리와 같은 반도체 디바이스들에서, 다른 기판 피처들 중에서도, 콘택들, 비아들, 및 커패시터 구조물들을 정의하기 위해 하드마크들에서 높은 종횡비 개구들이 형성될 수 있다.
[0006] 본 기술의 실시예들은 실리콘 함유 전구체를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 것, 및 붕소 함유 전구체 및 분자 수소(H2)를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 또한 흐르게 하는 것을 포함할 수 있는 반도체 프로세싱 방법을 포함한다. 붕소 함유 전구체 및 H2는 붕소 대 수소 유량 비율로 흐를 수 있다. 방법은 붕소 함유 전구체 및 H2의 유량을 증가시키는 한편, 붕소 대 수소 유량 비율은 유량 증가 동안 일정하게 유지하는 것을 더 포함할 수 있다. 방법은 반도체 프로세싱 챔버의 기판 프로세싱 영역에서 기판 상에 붕소 및 실리콘 함유 층을 증착하는 것을 여전히 더 포함할 수 있다. 증착된 붕소 및 실리콘 함유 층은 기판과 접촉하는 제1 표면으로부터 기판에서 가장 먼 붕소 및 실리콘 함유 층의 제2 표면까지 붕소 대 실리콘의 연속적으로 증가하는 비율에 의해 특성화될 수 있다.
[0007] 추가적인 실시예들에서, 실리콘 함유 전구체는 실란(SiH4)을 포함할 수 있고, 붕소 함유 전구체는 디보란(B2H6)을 포함할 수 있다. 여전히 추가적인 실시예들에서, 실리콘 함유 전구체는 약 40 sccm 이상의 실리콘 전구체 유량으로 기판 프로세싱 영역 안으로 흐를 수 있다. 여전히 추가적인 실시예들에서, 붕소 대 수소 유량 비율은 약 2:1 이상일 수 있다. 일부 실시예들에서, 붕소 함유 전구체 및 H2의 유량은 약 5 sccm/초 이상의 레이트로 증가될 수 있다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 증착은 약 10 Å/초 이상의 증착 레이트에 의해 특성화될 수 있다. 여전히 추가적인 실시예들에서, 증착된 붕소 및 실리콘 함유 층은, 기판 가장 가까이에서 약 20 at.% 이하인 제1 붕소 대 실리콘 비율에 의해 특성화될 수 있고, 기판에서 가장 먼 표면에서 약 50 at.% 이상인 제2 붕소 대 실리콘 비율에 의해 추가로 특성화될 수 있다.
[0008] 본 기술의 실시예들은 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르는 실리콘 함유 전구체를 갖는 반도체 프로세싱 방법을 또한 포함할 수 있다. 일부 실시예들에서, 실리콘 함유 전구체는 실란일 수 있다. 방법은 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 붕소 함유 전구체를 흐르게 하는 것을 또한 포함할 수 있다. 일부 실시예들에서, 붕소 함유 전구체는 디보란일 수 있다. 방법은 반도체 프로세싱 챔버의 기판 프로세싱 영역에서 기판 상에 붕소 및 실리콘 함유 층을 증착하는 것을 더 포함할 수 있다. 붕소 및 실리콘 함유 층은, 기판과 접촉하는 제1 표면으로부터 붕소 및 실리콘 함유 층의 제1 표면 반대쪽의 제2 표면으로 붕소 대 실리콘의 선형적으로 증가하는 비율을 가질 수 있는 한편, 붕소 함유 전구체의 유량은 붕소 및 실리콘 함유 층의 증착 동안 비선형적으로 증가될 수 있다.
[0009] 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 증착 동안 붕소 함유 전구체의 유량의 증가 레이트는 증착되고 있는 붕소 대 실리콘의 비율의 증가에 기초하여 증가될 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층은 층의 제1 표면에서 약 20 at.% 이하인 제1 붕소 대 실리콘 비율에 의해 특성화될 수 있고, 제1 표면 반대쪽의 제2 표면에서 약 50 at.% 이상인 제2 붕소 대 실리콘 비율에 의해 추가로 특성화된다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 증착은 약 300℃ 이상인 증착 온도에 의해 특성화될 수 있다. 여전히 추가적인 실시예들에서, 방법은 열 증착 프로세스로서 특성화될 수 있는 한편, 추가적인 실시예들에서, 방법은 플라즈마 증착 프로세스로서 특성화될 수 있다.
[0010] 본 기술의 실시예들은 반도체 구조물들을 더 포함할 수 있다. 구조물은 붕소 및 실리콘 함유 층, 및 에칭 정지 층을 포함할 수 있다. 실시예들에서, 붕소 및 실리콘 함유 층은, 에칭 정지 층과 접촉하는 층의 근위 부분과 근위 부분 반대쪽에 있는 원위 부분 사이의 연속적으로 변화하는 붕소 대 실리콘 비율에 의해 특성화될 수 있다. 실시예들에서, 붕소 및 실리콘 함유 층의 근위 부분은 약 20 at.% 이하인 제1 붕소 대 실리콘 비율에 의해 특성화될 수 있고, 층의 원위 부분은 약 50 at.% 이상인 제2 붕소 대 실리콘 비율에 의해 특성화될 수 있다.
[0011] 추가적인 실시예들에서, 붕소 및 실리콘 함유 층은 붕소 도핑된 비정질 실리콘을 포함할 수 있다. 여전히 추가적인 실시예들에서, 에칭 정지 층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 근위 부분과 원위 부분 사이의 에칭 레이트 비율은 약 3:1 이상일 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 근위 부분과 에칭 정지 층 사이의 에칭 선택도 비율은 약 5:1 이상일 수 있다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층의 원위 부분과 에칭 정지 층 사이의 에칭 선택도 비율은 약 2:1 이하일 수 있다.
[0012] 그러한 기술은 종래의 프로세싱 방법들에 비해 수많은 이익들을 제공할 수 있다. 예를 들면, 연속적으로 변화하는 붕소 및 실리콘 함유 층은, 한쪽 단부 상에서 우수한 하드마스크 품질들을 그리고 반대쪽 단부 상에서 에칭 정지 층과의 우수한 호환성을 갖는 층을 제공할 수 있다. 연속적으로 변화하는 붕소 및 실리콘 함유 층의 이들 품질들은 층 전체에 걸쳐 붕소 대 실리콘의 균일한 비율을 갖는 종래의 붕소 및 실리콘 함유 층보다 하드마스크 층을 더 잘 적합하게 만든다. 이들 및 다른 실시예들은, 그들의 이점들 및 특징들 중 많은 것과 함께, 하기의 설명 및 첨부된 도면들과 연계하여 더욱 상세하게 설명된다.
[0013] 개시되는 기술의 성질 및 장점들의 추가적인 이해는 도면들 및 본 명세서의 나머지 부분들을 참조함으로써 실현될 수 있다.
[0014] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 상면도를 도시한다.
[0015] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0016] 도 3은 본 기술의 일부 실시예들에 따른 반도체 프로세싱의 예시적인 방법의 동작들을 도시한다.
[0017] 도 4는 본 기술의 일부 실시예들에 따른 반도체 구조물의 단면도를 도시한다.
[0018] 도면들 중 몇몇은 개략도들로서 포함된다. 도면들은 예시적 목적들을 위한 것이며, 실척대로 도시된 것으로 구체적으로 언급되지 않는 한, 실척대로 도시된 것으로 간주되지 않는다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며 실제 표현들과 비교하여 모든 양태들 또는 정보를 포함하지 않을 수 있으며, 예시적 목적들을 위해 과장된 자료들을 포함할 수 있다.
[0019] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 타입의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 문자가 참조 라벨에 후속함으로써 구별될 수 있다. 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은 문자에 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용 가능하다.
[0020] 본 기술의 실시예들은 붕소 및 실리콘 함유 층을 통해 붕소의 농도를 조정할 수 있는 반도체 프로세싱 방법들 및 시스템들을 포함한다. 이들 층들의 실시예들은, 다른 타입들의 반도체 디바이스들 중에서도, DRAM 커패시터 형성에서의 수직 개구들 및 3D 메모리 구조물들에서의 콘택들을 위한 하드마스크들로서 사용될 수 있다. 개구들의 깊이들 및 종횡비들이 증가함에 따라, 하드마스크는, 개구가 후속하는 층에서 착지하는 경우 에칭 정지 층까지 아래로 매끄럽고 곧은 개구를 형성하기 위해서, 더 두꺼워지거나 또는 에칭에 더욱 내성이 있게 될 필요가 있다. 하드마스크 층을 더 두껍게 만드는 것은 하드마스크를 만들기 위한 더 많은 시간 및 더 많은 하드마스크 재료를 필요로 하는데, 이들 둘 모두는 반도체 제조 비용들을 증가시킨다. 하드마스크를 에칭에 더욱 내성이 있게 만드는 것은 하드마스크를 더 두껍게 만들어야 하는 요건을 감소시키지만, 그러나 개구에 대해 선명하게 정의된 엔드포인트에서 정지하는 것을 또한 더 어렵게 만들 수 있다.
[0021] 붕소 및 실리콘 함유 층들은 증가된 에칭 내성을 갖는 재료들로부터 하드마스크들을 만드는 이익들 및 난제들 모두를 예시한다. 이들 층들의 증가된 에칭 내성은 더 얇은 막들이 더 짧은 시간들에서 증착되어 높은 종횡비를 갖는 긴 개구를 선명하게 정의할 수 있는 하드마스크를 형성하는 것을 허용한다. 그러나, 붕소 및 실리콘 함유 층과 인접한 에칭 정지 층 사이의 낮은 에칭 선택도는 에칭 정지 층 안으로 오버에칭하지 않으면서 개구의 엔드포인트에 도달하는 것을 어렵게 만든다. 많은 경우들에서, 결과적인 개구는, 정확하고 잘 정의된 측벽들 및 잘못 정의된 저부를 갖는다. 감소된 붕소 대 실리콘 원자 비율을 갖는 붕소 및 실리콘 함유 층을 형성하는 것은, 더욱 정밀한 착지(landing)가 형성될 수 있도록, 인접한 에칭 정지 층 위에서 층의 에칭 선택도를 증가시킬 수 있다. 그러나, 층에서의 감소된 붕소 대 실리콘 비율은 그것의 에칭 내성을 또한 낮추는데, 이것은 하드마스크 개구 동안 더 거칠고 더욱 굴곡된 채널을 만들 수 있다. 반대로, 증가된 붕소 대 실리콘 원자 비율을 갖는 붕소 및 실리콘 함유 층은 더욱 정밀한 하드마스크 개구를 가질 수 있지만, 그러나 에칭 정지 층 안으로의 오버에칭에 의해 야기될 수 있는 더 거칠고 덜 정밀한 저부 면을 가질 수 있다.
[0022] 본 기술은, 층의 반대쪽 단부들에서의 상이한 붕소 대 실리콘 원자 비율들에 의해 특성화되는 붕소 및 실리콘 함유 층들을 포함하는 프로세스 방법들, 시스템들, 및 구조물들의 실시예들을 사용하여 이들 이슈들을 해결한다. 실시예들에서, (즉, 근위의) 인접한 에칭 정지 층과 접촉하는 붕소 및 실리콘 함유의 단부는 에칭 정지 층에서 가장 먼(즉, 원위) 층의 반대쪽 단부보다 더 낮은 붕소 대 실리콘 원자 비율을 가질 수 있다. 층의 근위 단부에서의 더 낮은 비율은 근위 단부와 인접한 에칭 정지 층 사이에서 증가된 에칭 선택도를 생성하는데, 이것은 하드마스크 개구 동작에서 정확한 저부 면이 형성되는 것을 허용한다. 또한, 층의 원위 단부에서의 더 높은 붕소 대 실리콘 비율은 원위 단부에서 증가된 에칭 내성을 생성하는데, 이것은 에칭에 더 적게 내성이 있는 하드마스크 재료로 가능할 것보다 하드마스크에서 더 매끄럽고, 더 곧은 개구를 허용한다.
[0023] 본 기술은 붕소 및 실리콘 함유 층의 증착이 진행됨에 따라 실리콘 함유 전구체에 비해 붕소 함유 전구체의 유량을 연속적으로 증가시키는 반도체 프로세싱 방법들의 실시예들을 포함한다. 실시예들에서, 방법은 에칭 정지 층에 가장 가까운 근위 단부와 에칭 정지 층에서 가장 먼 반대쪽 원위 단부 사이에서 연속적으로 증가하는 붕소 대 실리콘 원자 비율을 갖는 붕소 및 실리콘 함유 층을 생성한다. 일부 실시예들에서, 붕소 및 실리콘 함유 층의 근위 단부는 약 20 at.% 이하의 붕소에 의해 특성화될 수 있고 층의 원위 단부는 약 50 at.% 이상의 붕소에 의해 특성화될 수 있다.
[0024] 본 기술은 층의 반대쪽 단부들 사이에서 붕소 대 실리콘의 선형적으로 변화하는 원자 비율을 갖는 붕소 및 실리콘 함유 층을 형성하는 반도체 프로세싱 방법들의 실시예들을 더 포함한다. 실시예들에서, 이들 층들은 에칭 정지 층에 가장 가까운 층의 근위 단부와 에칭 정지 층에서 가장 먼 반대쪽 원위 단부 사이에서 붕소 대 실리콘의 선형적으로 증가하는 원자 비율을 포함할 수 있다. 추가적인 실시예들에서, 붕소 대 실리콘의 선형적으로 변화하는 원자 비율에 의해 특성화되는 붕소 및 실리콘 함유 층은, 인접한 에칭 정지 층에 가장 가까운 층의 근위 단부로부터의 거리의 함수로서 비율의 선형적으로 비례하는 변화에 의해 특성화될 수 있다. 구배는, 막 내에서 더욱 대수적인 또는 다른 구배를 생성하기 위해, 유량이 더 빨리 증가될 수 있는 일부 실시예들에서 선형이 아닐 수 있다는 것이 이해되어야 한다.
[0025] 추가적인 실시예들에서, 붕소 및 실리콘 함유 층에서의 붕소 대 실리콘의 선형적으로 변화하는 원자 비율은, 층이 형성될 때 붕소 함유 전구체가 증착 챔버로 비선형적인 레이트로 흐르는 증착 동작에서 형성될 수 있다. 실시예들에서, 붕소 함유 전구체의 비선형적인 유량은, 붕소 대 실리콘의 원자 비율이 증가됨에 따라, 증착 층에서의 붕소의 증가된 흡수 레이트를 보상할 수 있다. 증착 층 안으로의 붕소 혼입의 레이트에 대한 증착된 붕소 레벨의 영향은, 붕소 함유 전구체의 유량의 선형적인 증가가 증착 층의 붕소 레벨에서 선형적인 것보다 더 큰 증가를 야기할 것이라는 것을 의미한다. 일부 실시예들에서, 붕소 함유 전구체의 선형적으로 증가하는 유량은 증착된 층에서 대수적으로 증가하는 붕소 대 실리콘 원자 비율을 야기할 수 있다. 추가적인 실시예들에서, 이러한 영향은, 증착된 층에서 선형적으로 증가하는 레벨의 붕소를 증착하기 위해 붕소 함유 전구체의 유량의 증가를 감소시키는 것에 의해 상쇄될 수 있다.
[0026] 나머지 개시내용은 개시된 기술을 활용하는 특정한 증착 프로세스들을 루틴하게 식별할 것이지만, 시스템들 및 방법들은 다른 증착 및 세정 챔버들뿐만 아니라, 설명된 챔버들에서 발생할 수 있는 프로세스들에 동등하게 적용 가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술은 이들 특정한 증착 프로세스들 또는 챔버들과만 사용하는 것으로서 제한되는 것으로 간주되어서는 안 된다. 본 개시내용은, 본 기술의 실시예들에 따른 추가적인 세부사항들이 설명되기 이전에, 본 기술의 실시예들에 따른 증착 프로세스들을 수행하기 위해 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0027] 도 1은 실시예들에 따른 증착, 에칭, 베이킹, 및 경화 챔버들의 프로세싱 시스템(100)의 하나의 실시예의 상면도를 도시한다. 도면에서, 한 쌍의 전면 개방형 통합 포드(front opening unified pod; 102)들이, 로봇 암들(104)에 의해 수용되며 일렬의 섹션들(109a-c)에서 포지셔닝되는 기판 프로세싱 챔버들(108a-f) 중 하나 안으로 배치되기 이전에 저압 유지 영역(106) 안으로 배치되는 다양한 사이즈들의 기판들을 공급한다. 제2 로봇 암(110)은 유지 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 역으로 기판 웨이퍼들을 이송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는 플라즈마 강화 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 에칭, 사전 세정, 가스 제거, 배향, 및 어닐링, 애싱, 등을 포함하는 다른 기판 프로세스들에 더하여 본원에서 설명되는 반도체 재료들의 스택들의 형성을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 준비될 수 있다.
[0028] 기판 프로세싱 챔버들(108a-f)은 기판 상에 하드마스크 층을 증착, 어닐링, 경화 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 하나의 구성에서, 두 쌍들의 프로세싱 챔버들, 예를 들면, 108c-d 및 108e-f는 기판 상에 하드마스크 층을 증착하기 위해 사용될 수 있고, 프로세싱 챔버들의 제3 쌍, 예를 들면, 108a-b는 증착된 하드마스크를 에칭하기 위해 사용될 수 있다(즉, 하드마스크 개구 동작). 다른 구성에서, 모두 세 개의 쌍들의 챔버들, 예를 들면, 108a-f는 기판 상에 하드마스크 층들을 증착 및 에칭하도록 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상은 상이한 실시예들에서 도시되는 제조 시스템으로부터 분리되는 챔버들에서 실행될 수 있다. 하드마스크 층들에 대한 증착, 에칭, 어닐링, 및 경화 챔버들의 추가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인식될 것이다.
[0029] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템(200)의 개략적인 단면도를 도시한다. 플라즈마 시스템(200)은 상기에서 설명되는 일렬의 섹션들(109) 중 하나 이상에서 끼워질 수 있는 한 쌍의 프로세싱 챔버들(108)을 예시할 수 있는데, 한 쌍의 프로세싱 챔버들은 본 기술의 실시예들에 따라 그리고 하기에서 추가로 설명될 수 있는 바와 같은 덮개 스택 컴포넌트들을 포함할 수 있으며, 그러한 것은 하기에서 추가로 설명될 수 있다. 플라즈마 시스템(200)은 일반적으로 한 쌍의 프로세싱 영역들(220A 및 220B)을 정의하는 측벽들(212), 저부 벽(216), 및 내부 측벽(201)을 갖는 챔버 본체(202)를 포함할 수 있다. 프로세싱 영역들(220A-220B) 각각은 유사하게 구성될 수 있고, 동일한 컴포넌트들을 포함할 수 있다.
[0030] 예를 들면, 프로세싱 영역(220B) ― 이들의 컴포넌트들은 프로세싱 영역(220A) 내에 또한 포함될 수 있음 ― 은 플라즈마 시스템(200)의 저부 벽(216)에서 형성되는 통로(222)를 통해 프로세싱 영역에서 배치되는 페디스털(pedestal; 228)를 포함할 수 있다. 페디스털(228)는 본체 부분과 같은, 페디스털의 노출된 표면 상에 기판(229)을 지지하도록 적응되는 히터를 제공할 수 있다. 페디스털(228)는 가열 엘리먼트들(232), 예를 들면, 저항성 가열 엘리먼트들을 포함할 수 있는데, 이들은 가열하여 기판 온도를 원하는 프로세스 온도로 제어할 수 있다. 페디스털(228)는 또한 원격 가열 엘리먼트, 예컨대 램프 어셈블리, 또는 임의의 다른 가열 디바이스에 의해 가열될 수 있다.
[0031] 페디스털(228)의 본체는 플랜지(233)에 의해 스템(stem; 226)에 커플링될 수 있다. 스템(226)은 페디스털(228)를 전력 콘센트 또는 전력 박스(203)와 전기적으로 커플링할 수 있다. 전력 박스(203)는 프로세싱 영역(220B) 내에서 페디스털(228)의 상승 및 이동을 제어하는 구동 시스템을 포함할 수 있다. 스템(226)은 페디스털(228)에 전력을 제공하기 위한 전력 계면들을 또한 포함할 수 있다. 전력 박스(203)는 전력 및 온도 표시자(indicator)들을 위한 계면들, 예컨대 열전쌍 계면들을 또한 포함할 수 있다. 스템(226)은 전력 박스(203)와 분리 가능하게 커플링되도록 적응되는 베이스 어셈블리(238)를 포함할 수 있다. 원주 링(circumferential ring; 235)이 전력 박스(203) 위에서 도시되어 있다. 일부 실시예들에서, 원주 링(235)은 베이스 어셈블리(238)와 전력 박스(203)의 상부(upper) 표면 사이에서 기계적 계면을 제공하도록 구성되는 기계적 정지부(stop) 또는 착지부(land)로서 적응되는 어깨부(shoulder)일 수 있다.
[0032] 로드(230)가 프로세싱 영역(220B)의 저부 벽(216)에서 형성되는 통로(224)를 통해 포함될 수 있고 페디스털(228)의 본체를 통해 배치되는 기판 리프트 핀들(261)을 포지셔닝시키기 위해 활용될 수 있다. 기판 리프트 핀들(261)은 기판 이송 포트(260)를 통해 기판(229)을 프로세싱 영역(220B) 안으로 그리고 밖으로 이송하기 위해 활용되는 로봇과의 기판(229)의 교환을 용이하게 하기 위해 페디스털로부터 기판(229)을 선택적으로 이격시킬 수 있다.
[0033] 챔버 덮개(204)가 챔버 본체(202)의 최상부(top) 부분과 커플링될 수 있다. 덮개(204)는 자신에게 커플링되는 하나 이상의 전구체 분배 시스템들(208)을 수용할 수 있다. 전구체 분배 시스템(208)은, 이중 채널 샤워헤드(218)를 통해 프로세싱 영역(220B) 안으로 반응물 및 세정 전구체들을 전달할 수 있는 전구체 유입구 통로(240)를 포함할 수 있다. 이중 채널 샤워헤드(218)는 페이스플레이트(faceplate; 246) 중간에 배치되는 블로커 플레이트(blocker plate; 244)를 구비하는 환형의 베이스 플레이트(248)를 포함할 수 있다. 라디오 주파수(radio frequency; "RF") 소스(265)가 듀얼 채널 샤워헤드(218)와 커플링될 수 있는데, 이것은 듀얼 채널 샤워헤드(218)의 페이스플레이트(246)와 페디스털(228) 사이에서의 플라즈마 영역의 생성을 용이하게 하기 위해 듀얼 채널 샤워헤드(218)에 전력을 공급할 수 있다. 이중 채널 샤워헤드(218) 및/또는 페이스플레이트(246)는 전구체 분배 시스템(208)으로부터 프로세싱 영역들(220A 및/또는 220B)로의 전구체들의 흐름을 허용하기 위한 하나 이상의 개구들을 포함할 수 있다. 일부 실시예들에서, 개구들은 직선 형상의 개구들 및 원추 형상의 개구들 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, RF 소스는, 플라즈마 생성을 용이하게 하기 위해, 페디스털(228)과 같은 챔버 본체(202)의 다른 부분들과 커플링될 수 있다. 덮개(204)로 RF 전력이 전도하는 것을 방지하기 위해 덮개(204)와 이중 채널 샤워헤드(218) 사이에 유전성 절연체(258)가 배치될 수 있다. 페디스털(228)의 주변부에는 페디스털(228)과 맞물리는 쉐도우 링(shadow ring; 206)이 배치될 수 있다.
[0034] 동작 동안 환형의 베이스 플레이트(248)를 냉각시키기 위해 전구체 분배 시스템(208)의 환형의 베이스 플레이트(248)에서 옵션 사항의 냉각 채널(247)이 형성될 수 있다. 열 전달 유체, 예컨대 물, 에틸렌 글리콜, 가스, 등은, 베이스 플레이트(248)가 사전 정의된 온도로 유지될 수 있도록, 냉각 채널(247)을 통해 순환될 수 있다. 프로세싱 영역(220B) 내의 프로세싱 환경에 대한 측벽들(201, 212)의 노출을 방지하기 위해, 프로세싱 영역(220B) 내에서 챔버 본체(202)의 측벽들(201, 212)에 매우 근접하게 라이너 어셈블리(227)가 배치될 수 있다. 라이너 어셈블리(227)는, 프로세싱 영역(220B)으로부터 가스들 및 부산물들을 배출하도록 그리고 프로세싱 영역(220B) 내의 압력을 제어하도록 구성되는 펌핑 시스템(264)에 커플링될 수 있는 원주 펌핑 공동(circumferential pumping cavity; 225)을 포함할 수 있다. 라이너 어셈블리(227) 상에는 복수의 배기 포트들(231)이 형성될 수 있다. 배기 포트들(231)은 시스템(200) 내에서의 프로세싱을 촉진하는 방식으로 프로세싱 영역(220B)으로부터 원주 펌핑 공동(225)으로의 가스들의 흐름을 허용하도록 구성될 수 있다.
[0035] 도 3은 본 기술의 일부 실시예들에 따른 반도체 프로세싱의 예시적인 방법(300)의 동작들을 도시한다. 방법은, 상기에서 설명되는 프로세싱 시스템(200)을 비롯한 다양한 프로세싱 챔버들뿐만 아니라, 플라즈마 증착이 수행될 수 있는 임의의 다른 챔버에서 수행될 수 있다. 방법(300)은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있는 또는 연관되지 않을 수 있는 다수의 옵션 사항의 동작들을 포함할 수 있다.
[0036] 방법(300)은 붕소 대 실리콘의 다양한 원자 비율을 갖는 붕소 및 실리콘 함유 층을 형성하기 위한 증착 프로세싱 동작들을 포함할 수 있다. 일부 실시예들에서, 증착 프로세싱 동작들은 플라즈마 강화 화학 기상 증착 동작들을 포함할 수 있는 한편, 추가적인 실시예들에서, 증착 프로세싱 동작들은 열 증착 동작들을 포함할 수 있다. 일부 실시예들에서, 방법은 방법(300)의 개시 이전에 옵션 사항의 동작들을 포함할 수 있거나, 또는 방법은 붕소 및 실리콘 함유 재료의 증착 이후에 추가적인 동작들을 포함할 수 있다. 예를 들면, 실시예들에서, 에칭 정지 층은 붕소 및 실리콘 함유 층을 형성하기 위한 방법(300)의 개시 이전에 형성될 수 있다. 추가적인 실시예들에서, 에칭 정지 층의 표면은 아르곤 및 암모니아로부터 생성되는 플라즈마로 처리되는 것에 의해 붕소 및 실리콘 함유 층의 증착을 위해 준비될 수 있다. 추가적인 실시예들에서, 방법(300)에서 붕소 및 실리콘 함유 층이 형성된 이후 그것에 개구를 형성하기 위해 하드마스크 개구 동작이 수행될 수 있다.
[0037] 방법(300)의 실시예들에서, 도 3에서 도시되는 바와 같이, 실리콘 함유 전구체는, 동작(305)에서, 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐를 수 있다. 추가적인 실시예들에서, 증착 전구체들이 챔버 안으로 흐를 때, 기판이 반도체 프로세싱 챔버의 기판 프로세싱 영역에서 존재할 수 있다. 여전히 추가적인 실시예들에서, 기판은 반도체 프로세싱 챔버의 기판 프로세싱 영역에 노출되는 에칭 정지 층을 포함할 수 있다.
[0038] 일부 실시예들에서, 실리콘 함유 전구체는 실란(SiH4) 및 디실란(Si2H6)과 같은 실리콘 및 수소 함유 전구체일 수 있다. 추가적인 실시예들에서, 실리콘 함유 전구체는 탄소가 없을 수 있다. 여전히 추가적인 실시예들에서, 실리콘 함유 전구체는 산소가 없을 수 있다. 실시예들에서, 실리콘 함유 전구체에 대한 유량은 약 25 sccm 이상, 약 30 sccm 이상, 약 35 sccm 이상, 약 40 sccm 이상, 약 45 sccm 이상, 약 50 sccm 이상, 약 60 sccm 이상, 약 70 sccm 이상, 약 80 sccm 이상, 약 90 sccm 이상, 약 100 sccm 이상, 또는 그 초과일 수 있다.
[0039] 추가적인 실시예들에서, 캐리어 가스는 기판 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르는 실리콘 함유 전구체와 조합될 수 있다. 실시예들에서, 캐리어 가스는, 다른 캐리어 가스들 중에서도, 헬륨, 아르곤, 및 분자 질소(N2) 중 하나 이상일 수 있다. 실시예들에서, 캐리어 가스의 유량은 약 3000 sccm 이상, 약 4000 sccm 이상, 약 5000 sccm 이상, 약 6000 sccm 이상, 약 7000 sccm 이상, 또는 그 초과일 수 있다. 일부 실시예들의 경우, 캐리어 가스 유량을 증가시키는 것은 막의 기계적 속성들에 이로울 수 있다. 캐리어 가스를 갖는 것은 또한 플라즈마를 점화(strike)시키는 것을 더 쉽게 만들 수 있다.
[0040] 방법(300)의 실시예들은, 동작(310)에서, 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 붕소 함유 전구체 및 분자 수소(H2)를 흐르게 하는 것을 더 포함할 수 있다. 추가적인 실시예들에서, 붕소 함유 전구체는 디보란(B2H6)을 포함할 수 있다. 여전히 추가적인 실시예들에서, 붕소 함유 전구체는 보란(BH3)을 포함할 수 있다. 실시예들에서, 붕소 함유 전구체의 유량은 약 500 sccm 이상, 약 750 sccm 이상, 약 1000 sccm 이상, 약 1250 sccm 이상, 약 1500 sccm 이상, 약 1750 sccm 이상, 약 2000 sccm 이상, 또는 그 초과일 수 있다. 추가적인 실시예들에서, H2의 유량은 약 1000 sccm 이상, 약 1500 sccm 이상, 약 2000 sccm 이상, 약 2500 sccm 이상, 약 3000 sccm 이상, 약 3500 sccm 이상, 약 4000 sccm 이상, 약 4500 sccm 이상, 약 5000 sccm 이상, 또는 그 초과일 수 있다.
[0041] 본 기술의 실시예들에서, 반도체 프로세싱 영역 안으로 흐르는 실리콘 함유 전구체 및 붕소 함유 전구체는, 동작(315)에서, 기판 상에 붕소 및 실리콘 함유 재료를 증착한다. 일부 실시예들에서, 형성 동작들은 기판 상에 붕소 및 실리콘 재료를 형성하는 붕소 및 실리콘 함유 플라즈마 유출물들을 생성하기 위한 플라즈마의 생성을 포함한다. 추가적인 실시예들에서, 형성 동작들은 기판 상에 붕소 및 실리콘 층을 열적으로 증착하기 위해 플라즈마의 부재 상태에서 기판을 가열하는 것을 포함한다. 이들 실시예들에서, 증착 동작들은, 기판과 접촉하는 붕소 및 실리콘 함유 층의 제1 표면이, 제1 표면 반대쪽에 있는, 층의 제2 표면과는 상이한 붕소 대 실리콘의 원자 비율을 가지도록, 증착 동안 증착 전구체들에서의 붕소 대 실리콘의 원자 비율을 변경한다.
[0042] 방법(300)의 일부 실시예들에서, 붕소 및 실리콘 함유 층의 반대쪽 표면들 사이의 붕소 대 실리콘 비율의 변화는, 동작(320)에서, 붕소 함유 전구체 및 H2의 유량을 증가시키는 것에 의해 실현될 수 있다. 실시예들에서, 붕소 함유 전구체와 H2의 유량 비율은 약 5 sccm/초 이상, 약 6 sccm/초 이상, 약 7 sccm/초 이상, 약 8 sccm/초 이상, 약 9 sccm/초 이상, 약 10 sccm/초 이상, 약 15 sccm/초 이상, 약 20 sccm/초 이상, 약 25 sccm 이상/초 이상, 또는 그 초과의 레이트로 증가될 수 있다. 추가적인 실시예들에서, 붕소 함유 전구체와 H2 사이의 유량 비율은 그들의 결합된 유량의 증가 동안 일정하게 유지될 수 있다. 실시예들에서, 붕소 함유 전구체 대 H2의 유량 비율은 약 2:1 이상, 약 3:1 이상, 약 4:1 이상, 약 5:1 이상, 또는 그 초과일 수 있다.
[0043] 추가적인 실시예들에서, 붕소 함유 전구체 및 H2의 유량은 붕소 및 실리콘 함유 층의 증착 동안 가장 낮은 유량으로부터 가장 높은 유량까지 비선형적인 진행으로 증가될 수 있다. 실시예들에서, 유량의 비선형적인 증가는, 기판과 접촉하는 층의 제1 표면과 제1 표면 반대쪽의 제2 표면 사이에서 붕소의 선형적으로 변화하는 원자 백분율에 의해 특성화되는 붕소 및 실리콘 함유 층을 형성할 수 있다. 유량의 비선형적인 증가는, 재료 안으로의 더 많은 붕소의 혼입에 대한 증착 재료에서의 붕소의 원자 백분율이 갖는 효과 때문에, 붕소 대 실리콘 원자 비율로의 선형적인 변화를 생성할 수 있다. 일부 경우들에서, 붕소 함유 전구체는 붕소 및 실리콘 함유 층의 증착 레이트에 대해 촉매 효과를 가질 수 있으며, 유량의 선형적인 증가는 증착 레이트의 선형적인 증가보다 더 크게 발생한다. 추가적인 경우들에서, 증가된 증착 레이트는 붕소가 붕소 및 실리콘 함유 층 안으로 혼입되는 것을 더욱 어렵게 만들 수 있다. 따라서, 증착 레이트가 붕소 함유 전구체의 유량보다 불균형적으로 더 빠르게 증가하고 있는 동안, 증착 재료에서의 붕소의 백분율은 붕소 함유 재료의 유량보다 불균형적으로 더 느리게 증가하고 있을 수 있다. 결과적으로, 붕소 함유 전구체에 대한 선형적으로 증가하는 유량은 붕소의 원자 백분율에서의 선형적인 증가보다 더 적은 증가를 갖는 증착된 붕소 및 실리콘 함유 재료를 생성할 수 있다. 일부 실시예들에서, 붕소 혼입 속도에 대한 붕소 원자 백분율의 이러한 효과는 증착 동작 동안 붕소 함유 전구체의 유량의 비선형적인 증가에 의해 상쇄될 수 있다. 실시예들에서, 붕소 함유 전구체 및 H2의 유량은, 층 내에서 붕소의 선형적으로 증가하는 원자 백분율에 의해 특성화되는 붕소 및 실리콘 함유 층을 형성하기 위한 선형적인 증가보다 더 큰 비선형적인 증가에 의해 특성화될 수 있다.
[0044] 여전히 추가적인 실시예들에서, 붕소 함유 전구체 및 H2의 유량의 변화는 연속적일 수 있는 한편, 추가적인 실시예들에서, 변화는 비연속적일 수 있다. 유량의 변화가 불연속적인 실시예들에서, 붕소 및 실리콘 함유 층은 각각의 부분 내에서 균일한 붕소 대 실리콘 비율을 갖는 두 개 이상의 부분들에 의해 특성화될 수 있다. 추가적인 실시예들에서, 기판과 접촉하는 제1 표면을 포함하는 제1 부분은, 붕소 및 실리콘 함유 층 내의 임의의 부분의 붕소 대 실리콘의 가장 낮은 원자 비율에 의해 특성화될 수 있다. 여전히 추가적인 실시예들에서, 제1 표면 반대쪽의 제2 표면을 포함하는 층의 최종 부분은 층 내의 임의의 부분 중 붕소 대 실리콘의 가장 높은 원자 비율에 의해 특성화될 수 있다. 실시예들에서, 붕소 및 실리콘 함유 층은 약 두 개 이상의 부분들, 약 세 개 이상의 부분들, 약 다섯 개 이상의 부분들, 약 열 개 이상의 부분들, 약 15 개 이상의 부분들, 약 20 개 이상의 부분들, 또는 그 초과를 가질 수 있다.
[0045] 추가적인 실시예들에서, 붕소 함유 전구체 및 H2의 유량 증가는 실리콘 함유 전구체의 유량이 일정하게 유지되거나 또는 감소되는 동안 발생할 수 있다. 이들 실시예들 중 일부에서, 붕소 및 실리콘 함유 재료의 증착 레이트는 붕소 함유 전구체 및 H2의 유량의 증가를 실리콘 함유 전구체의 유량으로의 감소와 밸런스를 맞추는 것에 의해 일정하게 유지될 수 있다. 여전히 추가적인 실시예들에서, 실리콘 함유 전구체의 유량은 붕소 함유 전구체 및 H2의 유량 증가보다 더 느린 레이트로 증가될 수 있는데, 이것은 붕소 및 실리콘 함유 재료를 증착하는 증착 전구체들에서의 붕소 대 실리콘의 비율의 전반적인 증가를 야기한다. 이들 실시예들 중 일부에서, 붕소 및 실리콘 함유 재료의 증착 레이트는 증착이 진행됨에 따라 증가한다. 실시예들에서, 붕소 및 실리콘 함유 재료에 대한 증착 레이트는 약 5 Å/초 이상, 약 7.5 Å/초 이상, 약 10 Å/초 이상, 약 12.5 Å/초 이상, 약 15 Å/초 이상, 약 17.5 Å/초 이상, 약 20 Å/초 이상, 약 22.5 Å/초 이상, 약 25 Å/초 이상, 또는 그 초과일 수 있다.
[0046] 실시예들에서, 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르는 증착 전구체들은, 다른 증착 전구체들 중에서도, 하나 이상의 실리콘 함유 전구체들, 하나 이상의 붕소 함유 전구체들, 분자 수소(H2), 및 하나 이상의 캐리어 가스들을 포함할 수 있다. 이들 증착 전구체들은 붕소 및 실리콘 함유 재료의 증착 동안 반도체 프로세싱 챔버의 압력을 변경할 수 있다. 실시예들에서, 반도체 기판 챔버 압력은 저-k 막의 형성 동안 약 1 Torr 이상, 약 2 Torr 이상, 약 3 Torr 이상, 약 4 Torr 이상, 약 5 Torr 이상, 약 6 Torr 이상, 약 7 Torr 이상, 약 8 Torr 이상, 약 9 Torr 이상, 약 10 Torr 이상, 또는 그 초과의 압력에 의해 특성화될 수 있다.
[0047] 본 기술의 실시예들에서, 기판 상의 붕소 및 실리콘 함유 재료의 증착은 플라즈마 증착 동작들을 포함할 수 있는 한편, 추가적인 실시예들에서, 증착은 열 증착 동작들을 포함할 수 있다. 플라즈마 증착 동작들의 실시예들에서, 기판은 플라즈마 증착 동안 약 300℃ 이상, 약 310℃ 이상, 약 320℃ 이상, 약 330℃ 이상, 약 340℃ 이상, 약 350℃ 이상, 약 360℃ 이상, 약 370℃ 이상, 약 380℃ 이상, 약 390℃ 이상, 약 400℃ 이상, 또는 그 초과의 온도에 의해 특성화될 수 있다. 열 증착 동작들의 실시예들에서, 기판은 열 증착 동안 약 400℃ 이상, 약 410℃ 이상, 약 420℃ 이상, 약 430℃ 이상, 약 440℃ 이상, 약 450℃ 이상, 약 460℃ 이상, 약 470℃ 이상, 약 480℃ 이상, 약 490℃ 이상, 약 500℃ 이상, 또는 그 초과의 온도에 의해 특성화될 수 있다. 더 높은 증착 온도는 막의 H% 함량을 감소시킬 수 있는데, 이것은 막을 덜 투명하게 만들면서 그것의 기계적 속성들을 향상시킬 수 있다. B2H6이 BSi 막 증착의 촉매가 되는 레이트 및 통합되는 B%의 양은 온도에 또한 의존할 수 있다.
[0048] 플라즈마 증착 동작들의 실시예들에서, 동작들은 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르는 증착 전구체들로부터 증착 플라즈마를 생성하는 것을 더 포함할 수 있다. 실시예들에서, 증착 플라즈마는, 예컨대 반도체 프로세싱 챔버의 기판 프로세싱 영역 내에서 플라즈마를 생성하기 위해 페이스플레이트에 RF 전력을 제공하는 것에 의해, 프로세싱 영역 내의 증착 전구체들로부터 생성될 수 있다. 증착 플라즈마는 앞서 설명되는 주파수들 중 임의의 것에서 생성될 수 있고, 15 MHz 미만의 주파수(예를 들면, 13.56 MHz)에서 생성될 수 있다.
[0049] 실시예들에서, 붕소 및 실리콘 함유 재료의 증착은, 동작(325)에서, 층에 대한 엔드포인트 두께가 도달되고 층이 완전히 형성될 때까지, 계속될 수 있다. 일부 실시예들에서, 이 엔드포인트 두께는 약 100 Å 이상, 약 500 Å 이상, 약 1000 Å 이상, 약 1500 Å 이상, 약 2000 Å 이상, 약 2500 Å 이상, 약 3000 Å 이상, 약 3500 Å 이상, 약 4000 Å 이상, 약 4500 Å 이상, 약 5000 Å 이상, 또는 그 초과일 수 있다.
[0050] 본 기술의 실시예들에서, 방법(300)은 기판과 접촉하는 제1 표면과 제1 표면 반대쪽의 제2 표면 사이에서 붕소 대 실리콘의 다양한 원자 비율을 갖는 붕소 및 실리콘 함유 층을 형성한다. 도 4는 에칭 정지 층(404) 상에서 형성되는 그러한 붕소 및 실리콘 함유 층(402)을 포함하는 반도체 구조물(400)의 실시예를 도시한다. 구조물(400)에서 도시되는 실시예에서, 붕소 및 실리콘 함유 층은 에칭 정지 층(404)과 접촉하는 제1 표면과 제1 표면 반대쪽의 제2 표면 사이에서 붕소 대 실리콘의 선형적으로 증가하는 원자 비율을 갖는다. 실시예들에서, 에칭 정지 층에 근접한 제1 표면은 약 20 at.% 이하, 약 15 at.% 이하, 약 12.5 at.% 이하, 약 10 at.% 이하, 약 9 at.% 이하, 약 8 at.% 이하, 약 7 at.% 이하, 약 6 at.% 이하, 약 5 at.% 이하, 약 4 at.% 이하, 약 3 at.% 이하, 약 2 at.% 이하, 또는 그 미만의 붕소 농도를 가질 수 있다. 추가적인 실시예들에서, 제1 표면은 약 90 at.% 이상의 실리콘 농도를 가질 수 있다. 여전히 추가적인 실시예들에서, 에칭 정지 층에 대해 가장 원위에 있는 제1 표면의 반대쪽에 있는 붕소 및 실리콘 함유 층의 제2 표면은 붕소 농도가 약 50 at.% 이상, 약 60 at.% 이상, 약 70 at.% 이상, 약 80 at.% 이상, 약 85 at.% 이상, 약 90 at.% 이상, 약 95 at.% 이상, 또는 그 초과의 붕소 농도를 가질 수 있다. 역으로, 제2 표면의 실시예들은 약 50 at.% 이하인 실리콘 농도를 가질 수 있다. 추가적인 실시예들에서, 에칭 정지 층(404)과 접촉하는 붕소 및 실리콘 함유 층의 제1 표면과 제1 표면 반대쪽의 제2 표면 사이의 붕소의 원자 백분율에서의 차이는 약 10 % 이상, 약 20 % 이상, 약 30 % 이상, 약 40 % 이상, 약 50 % 이상, 약 60 % 이상, 약 70 % 이상, 약 80 이상 %, 약 90 % 이상, 또는 그 초과일 수 있다.
[0051] 실시예들에서, 붕소 대 실리콘의 원자 비율은 붕소 및 실리콘 함유 층(402)의 제1 표면과 제2 표면 사이에서 연속적으로 변할 수 있다. 추가적인 실시예들에서, 붕소 대 실리콘의 원자 비율은 에칭 정지 층(404)과 접촉하는 제1 표면으로부터 시작하고 제1 표면 반대쪽의 제2 표면에서 끝나면서 선형적으로 증가할 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층(402)에서 붕소의 원자 백분율의 변화는 다음의 수학식에 의해 표현될 수 있는데:
붕소 at.% = (cxa + x0)×100
여기서 "붕소 at.%"는 붕소 및 실리콘 함유 층(402)의 특정한 로케이션에서의 붕소의 원자 백분율을 나타내고, "x0"는 제1 표면에서의 붕소의 원자 분율을 나타내고(즉, x = 0), "x"는 에칭 정지 층(404)과 접촉하는 제1 표면으로부터의 거리를 나타내고, 그리고 c는 단위 거리당 붕소의 원자 분율의 변화율을 나타낸다. 일부 실시예들에서, "x"는 에칭 정지 층(404)과 접촉하는 붕소 및 실리콘 함유 층(402)의 제1 표면에서 제로의 값을 가지며, 제1 표면 반대쪽의 제2 표면에서 1의 값을 갖는 정규화된 거리일 수 있다. 추가적인 실시예들에서, "c"는 약 0.02 이상, 약 0.05 이상, 약 0.1 이상, 약 0.15 이상, 약 0.2 이상, 약 0.25 이상, 약 0.3 이상, 약 0.35 이상, 약 0.4 이상, 약 0.45 이상, 약 0.5 이상, 약 0.55 이상, 약 0.6 이상, 약 0.65 이상, 약 0.7 이상, 약 0.75 이상, 약 0.8 이상, 또는 그 초과일 수 있다. 붕소 대 실리콘의 원자 비율이 선형적으로 증가하는 실시예들에서, "a"는 1과 동일할 수 있다. 붕소 대 실리콘의 원자 비율이 선형적인 것보다 더 큰 레이트로 증가하는 추가적인 실시예들에서, "a"는 1보다 더 클 수 있다.
[0052] 추가적인 실시예들에서, 붕소 대 실리콘의 원자 비율은 비연속적인 방식으로 변할 수 있다. 실시예들에서, 붕소 대 실리콘의 원자 비율은, 붕소 및 실리콘 함유 층(402)의 한 부분이 층의 다른 부분들의 원자 비율들과는 상이한 붕소 대 실리콘의 균일한 원자 비율을 갖는 단계적 방식으로 변할 수 있다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층(402)은, 붕소 및 실리콘 함유 층(402)의 임의의 부분의 붕소 대 실리콘의 가장 낮은 원자 비율을 갖는 에칭 정지 층(404)과 접촉하는 제1 표면을 포함하는 제1 부분을 가질 수 있다. 추가적인 실시예들에서, 동일한 붕소 및 실리콘 함유 층(402)은, 층의 임의의 부분의 붕소 대 실리콘의 가장 낮은 원자 비율을 가질 수 있는, 제1 표면 반대쪽의 제2 표면을 포함하는 다른 부분을 가질 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층(402)은 제1 부분과 다른 부분 사이에서, 약 1 개 이상, 약 2 개 이상, 약 5 개 이상, 약 10 개 이상, 약 15 개 이상, 약 20 개 이상, 또는 그 초과일 수 있는 다수의 추가적인 부분들을 가질 수 있다. 여전히 추가적인 실시예들에서, 추가적인 부분들 각각은 붕소 대 실리콘의 균일한 원자 비율에 의해 특성화될 수 있다. 여전히 추가적인 실시예들에서, 추가적인 부분들 각각은, 제1 부분으로부터 시작하여 에칭 정지 층(404)과 접촉하는 제1 표면 반대쪽의 제2 표면을 포함하는 부분으로 진행하는 붕소 대 실리콘의 증가하는 원자 비율에 의해 특성화될 수 있다.
[0053] 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층은, 변화하는 붕소 농도를 갖는 하나 이상의 부분들 및 붕소 농도가 부분 전체에 걸쳐 균일한 하나 이상의 추가적인 부분들을 가질 수 있다. 실시예들에서, 붕소 및 실리콘 함유 층은, 에칭 정지 층과 접촉하는 제1 표면으로부터 시작하여 제1 표면 반대쪽의 제2 표면에서 붕소 대 실리콘의 가장 높은 원자 비율까지 증가하는 붕소 대 실리콘의 가장 낮은 원자 비율을 갖는 에칭 정지 층에 가장 가까운 제1 부분을 포함할 수 있다. 붕소 및 실리콘 함유 층은, 제2 부분 전체에 걸쳐 붕소 대 실리콘의 균일한 원자 비율에 의해 특성화되는 층의 제1 부분에 대한 제2 표면과 접촉하는 표면을 갖는 제2 부분을 포함할 수 있다. 일부 실시예들에서, 붕소 대 실리콘의 원자 비율은 대략 붕소 및 실리콘 함유 층의 제1 부분의 제2 표면에서의 원자 비율 이상일 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층은 층의 제2 부분과 접촉하는 표면을 갖는 적어도 제3 부분을 포함할 수 있는데, 여기서 제3 부분은, 제2 부분의 비율과는 상이한, 붕소 대 실리콘의 균일한 원자 비율을 갖는다. 여전히 추가적인 실시예들에서, 제3 부분에서의 붕소 대 실리콘의 원자 비율은 제2 부분에서의 붕소 대 실리콘의 원자 비율보다 더 클 수 있다.
[0054] 실시예들에서, 붕소 및 실리콘 함유 층(402)은 수소, 산소, 및 탄소 중 하나 이상의 0.01 at.% 미만에 의해 특성화될 수 있다. 일부 실시예들에서, 붕소 및 실리콘 함유 층(402)은 붕소 도핑된 비정질 실리콘 층에 의해 특성화될 수 있다. 추가적인 실시예들에서, 붕소 및 실리콘 함유 층(402)은 실리콘 도핑된 붕소 함유 층으로서 특성화될 수 있다. 여전히 추가적인 실시예들에서, 붕소 및 실리콘 함유 층(402)은 층의 어떤 부분이 특성화되고 있는지에 따라 양 타입들의 층들로서 특성화될 수 있다.
[0055] 도시되는 실시예에서, 붕소 및 실리콘 함유 층(402)은 에칭 정지 층(404)에 인접한다. 실시예들에서, 에칭 정지 층(404)은 실리콘 산화물 층 또는 실리콘 질화물 층일 수 있다. 추가적인 실시예들에서, 에칭 정지 층은, 에칭 정지 층에 근접한 붕소 및 실리콘 함유 층(402)의 재료보다, 하나 이상의 타입들의 에천트들에 대해 더 많은 에칭 내성이 있을 수 있다. 실시예들에서, 에천트들 또는 에칭 동작은 약 2:1 이상, 약 3:1 이상, 약 4:1 이상, 약 5:1 이상, 또는 그 초과인 에칭 정지 재료와 비교하여 붕소 및 실리콘 층의 근위 재료에 대한 에칭 선택도를 가질 수 있다. 증가된 에칭 선택도는 붕소 및 실리콘 함유 층(402)과 에칭 정지 층(404)의 근위 계면에서 오버에칭을 선택적으로 감소시키거나 또는 제거한다. 더 정밀하게 에칭된 계면은 붕소 및 실리콘 함유 층(402)에서 형성되는 개구(도시되지 않음)의 더욱 선명하게 정의된 저부 면을 생성할 수 있다.
[0056] 추가적인 실시예들에서, 에칭 정지 층(404)과 접촉하는 제1 표면 반대쪽에 있는 붕소 및 실리콘 함유 층(402)의 제2 표면은, 더 높은 붕소 레벨들을 갖는 것에 기인하여, 제1 표면보다 더 낮은 에칭 레이트(즉, 더 높은 에칭 내성)를 가질 수 있다. 실시예들에서, 에칭 정지 층(404)과 접촉하는 제1 표면과 제1 표면 반대쪽에 있는 제2 표면 사이의 에칭 레이트 비율은 약 2:1 이상, 약 3:1 이상, 약 4:1 이상, 약 5:1 이상, 약 10:1 이상, 약 20:1 이상, 약 50:1 이상, 약 100:1 이상, 또는 그 초과일 수 있다. 붕소 및 실리콘 함유 층(402)의 제2 표면 근처에서의 증가된 에칭 내성은 층에 하드마스크 개구를 형성하기 위해 사용될 수 있는 에칭 동작의 더욱 정밀한 제어를 허용한다. 증가된 에칭 내성은 개구의 형성에서 드리프트 및 가변성을 감소시키는데, 이것은 붕소 및 실리콘 함유 층(402)의 길이를 따라보다 더 곧고 더 매끄러운 개구를 제공한다.
[0057] 전술한 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 기술되었다. 그러나, 특정한 실시예들이, 이들 세부사항들 중 일부가 없어도, 또는 추가적인 세부사항들을 가지고, 실시될 수 있다는 것이 당업자에게는 명백할 것이다.
[0058] 여러 가지 실시예들을 개시하였지만, 실시예들의 사상으로부터 벗어나지 않으면서 다양한 수정예들, 대안적 구성예들, 및 등가예들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해 다수의 널리 공지된 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 상기의 설명은 기술의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0059] 값들의 범위가 제공되는 경우, 문맥이 명백하게 달리 지시하지 않는 한, 그 범위의 상한과 하한 사이의 각각의 개재하는 값이, 하한의 단위의 최소 분율(fraction)까지, 또한 구체적으로 개시된다는 것이 이해된다. 언급된 범위 내의 임의의 언급된 값들 또는 언급되지 않은 개재하는 값들과 그 언급된 범위 내의 임의의 다른 언급된 또는 개재하는 값 사이의 임의의 더 좁은 범위가 포괄된다. 그들 더 작은 범위들의 상한 및 하한은 독립적으로 그 범위에 포함될 수 있거나 또는 그 범위에서 배제될 수 있고, 그 더 작은 범위들에 한계들 중 어느 하나가 포함되는, 한계들 중 어느 것도 포함되지 않는, 또는 한계들 둘 모두가 포함되는 각각의 범위는, 언급된 범위 내의 임의의 구체적으로 배제된 한계를 조건으로, 본 기술 내에 또한 포괄된다. 언급된 범위가 한계들 중 하나 또는 둘 모두를 포함하는 경우, 그들 포함된 한계들 중 어느 하나 또는 둘 모두를 배제하는 범위들이 또한 포함된다.
[0060] 본원에서 및 첨부된 청구항들에서 사용될 때, 단수 형태들 "a(한)", "an(한)" 및 "the(그)"는, 문맥이 명백하게 달리 지시하지 않는 한, 복수의 언급들을 포함한다. 따라서, 예를 들면, "재료"에 대한 언급은 복수의 그러한 재료들을 포함하고, "전구체"에 대한 언급은 하나 이상의 전구체들 및 당업자들에게 공지되는 그들의 등가물들, 등에 대한 언급을 포함한다.
[0061] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 피처들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 피처들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    실리콘 함유 전구체를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 단계;
    붕소 대 수소 유량 비율(boron-to-hydrogen flow rate ratio)로, 붕소 함유 전구체 및 분자 수소(H2)를 상기 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 단계;
    상기 붕소 함유 전구체 및 상기 H2의 유량을 증가시키는 단계 ― 상기 붕소 대 수소 유량 비율은 상기 유량 증가 동안 일정하게 유지됨 ―;
    상기 반도체 프로세싱 챔버의 기판 프로세싱 영역에서 기판 상에 붕소 및 실리콘 함유 층(boron-and-silicon-containing layer)을 증착하는 단계 ― 상기 붕소 및 실리콘 함유 층은 상기 기판과 접촉하는 제1 표면으로부터 상기 기판에서 가장 먼 상기 붕소 및 실리콘 함유 층의 제2 표면까지 붕소 대 실리콘의 연속적으로 증가하는 비율을 가짐 ― 를 포함하는, 반도체 프로세싱 방법.
  2. 제1항에 있어서,
    상기 실리콘 함유 전구체는 실란(SiH4)을 포함하는, 반도체 프로세싱 방법.
  3. 제1항에 있어서,
    상기 실리콘 함유 전구체는 약 40 sccm 이상의 실리콘 유량으로 상기 기판 프로세싱 영역 안으로 흐르는, 반도체 프로세싱 방법.
  4. 제1항에 있어서,
    상기 붕소 함유 전구체는 디보란(B2H6)을 포함하는, 반도체 프로세싱 방법.
  5. 제4항에 있어서,
    상기 붕소 대 수소 유량 비율은 약 2:1 이상인, 반도체 프로세싱 방법.
  6. 제1항에 있어서,
    상기 붕소 함유 전구체 및 상기 H2의 유량 증가는 약 5 sccm/초 이상인, 반도체 프로세싱 방법.
  7. 제1항에 있어서,
    상기 붕소 및 실리콘 함유 층의 증착은 약 10 Å/초 이상의 증착 레이트에 의해 특성화되는, 반도체 프로세싱 방법.
  8. 제1항에 있어서,
    상기 붕소 및 실리콘 함유 층은 상기 기판 가장 가까이에서 약 20 at.% 이하인 제1 붕소 대 실리콘 비율에 의해 특성화되고, 상기 기판에서 가장 먼 표면에서 약 50 at.% 이상인 제2 붕소 대 실리콘 비율에 의해 추가로 특성화되는, 반도체 프로세싱 방법.
  9. 반도체 프로세싱 방법으로서,
    실리콘 함유 전구체를 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 단계;
    붕소 함유 전구체를 상기 반도체 프로세싱 챔버의 기판 프로세싱 영역 안으로 흐르게 하는 단계;
    상기 반도체 프로세싱 챔버의 기판 프로세싱 영역에서 기판 상에 붕소 및 실리콘 함유 층을 증착하는 단계 ― 상기 붕소 및 실리콘 함유 층은 상기 기판과 접촉하는 제1 표면으로부터 상기 제1 표면 반대쪽인 상기 붕소 및 실리콘 함유 층의 제2 표면까지 붕소 대 실리콘의 선형적으로 증가하는 비율에 의해 특성화되고, 상기 붕소 함유 전구체의 유량은 상기 붕소 및 실리콘 함유 층의 증착 동안 비선형적으로 증가함 ― 를 포함하는, 반도체 프로세싱 방법.
  10. 제9항에 있어서,
    상기 붕소 및 실리콘 함유 층의 증착 동안 상기 붕소 함유 전구체의 유량의 증가 레이트는 증착되고 있는 붕소 대 실리콘의 비율의 증가에 기초하여 증가되는, 반도체 프로세싱 방법.
  11. 제9항에 있어서,
    상기 붕소 및 실리콘 함유 층은 상기 기판 가장 가까이에서 약 20 at.% 이하인 제1 붕소 대 실리콘 비율들에 의해 특성화되고, 상기 기판에서 가장 먼 표면에서 약 50 at.% 이상인 제2 붕소 대 실리콘 비율들에 의해 추가로 특성화되는, 반도체 프로세싱 방법.
  12. 제9항에 있어서,
    상기 실리콘 함유 전구체는 실란을 포함하고 상기 붕소 함유 전구체는 디보란을 포함하는, 반도체 프로세싱 방법.
  13. 제9항에 있어서,
    상기 기판은 약 300℃ 이상의 증착 온도에 의해 특성화되는, 반도체 프로세싱 방법.
  14. 제9항에 있어서,
    상기 붕소 및 실리콘 함유 층의 증착은 열 증착 프로세스 또는 플라즈마 증착 프로세스인, 반도체 프로세싱 방법.
  15. 반도체 구조물로서,
    붕소 및 실리콘 함유 층; 및
    에칭 정지 층을 포함하고,
    상기 붕소 및 실리콘 함유 층은 상기 에칭 정지 층과 접촉하는 근위 부분과 상기 근위 부분 반대쪽의 원위 부분 사이에서 연속적으로 변화하는 붕소 대 실리콘 비율을 가지며,
    상기 붕소 및 실리콘 함유 층의 상기 근위 부분은 약 20 at.% 이하인 제1 붕소 대 실리콘 비율에 의해 특성화되고, 상기 원위 부분은 약 50 at.% 이상인 제2 붕소 대 실리콘 비율에 의해 특성화되는, 반도체 구조물.
  16. 제15항에 있어서,
    상기 붕소 및 실리콘 함유 층은 붕소 도핑된 비정질 실리콘을 포함하는, 반도체 구조물.
  17. 제15항에 있어서,
    상기 에칭 정지 층은 실리콘 산화물 또는 실리콘 질화물을 포함하는, 반도체 구조물.
  18. 제15항에 있어서,
    상기 붕소 및 실리콘 함유 층의 상기 근위 부분과 상기 원위 부분 사이의 에칭 비율은 약 3:1 이상인, 반도체 구조물.
  19. 제15항에 있어서,
    상기 붕소 및 실리콘 함유 층의 근위 부분과 상기 에칭 정지 층 사이의 에칭 선택도 비율은 약 5:1 이상인, 반도체 구조물.
  20. 제15항에 있어서,
    상기 붕소 및 실리콘 함유 층의 상기 원위 부분과 상기 에칭 정지 층 사이의 에칭 선택도 비율은 약 2:1 이하인, 반도체 구조물.
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