KR20230078477A - 이미지 센서 - Google Patents

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KR20230078477A
KR20230078477A KR1020220058544A KR20220058544A KR20230078477A KR 20230078477 A KR20230078477 A KR 20230078477A KR 1020220058544 A KR1020220058544 A KR 1020220058544A KR 20220058544 A KR20220058544 A KR 20220058544A KR 20230078477 A KR20230078477 A KR 20230078477A
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엄재하
장수종
한영훈
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삼성전자주식회사
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Abstract

이미지 센서에서, 아날로그 디지털 변환 회로는 복수의 열 라인으로부터 복수의 화소 신호를 각각 수신하고, 복수의 화소 신호를 복수의 화소 값으로 각각 변환한다. 복수의 데이터 버퍼 클러스터는 타이밍 컨트롤러로부터의 복수의 인에이블 신호에 각각 대응하며, 각 데이터 버퍼 클러스터는 상기 복수의 화소 값 중에서 상기 복수의 열 라인 중 연속적으로 배열된 일부 열 라인의 화소 값을 저장하며 대응하는 인에이블 신호에 응답하여 저장된 화소 값을 읽어서 출력한다. 디지털 처리 회로는 복수의 데이터 버퍼 클러스터로부터 출력되는 복수의 화소 값에 대해 디지털 처리를 수행할 수 있다.

Description

이미지 센서{IMAGE SENSOR}
개시 내용은 이미지 센서에 관한 것이다.
이미지 센서는 입사 광의 양에 따라 가변되는 화소 신호를 생성하고, 화소 신호를 아날로그 디지털 변환하여 이미지 데이터를 생성한다. 이미지 센서는 한 행의 화소 신호를 이미지 데이터로 변환하여 저장하고, 저장한 이미지 데이터를 디지털 회로로 전달한다. 이미지 센서의 화소 어레이에는 많은 열이 형성되고, 특히 해상도가 높아짐에 따라 열의 개수는 더 증가하고 있다. 뒤쪽에 위치하는 열에 해당하는 이미지 데이터는 디지털 회로로 지연되어 전달될 수 있다. 지연 시간으로 인해, 디지털 회로로 이미지 데이터를 전달하기 위한 타이밍 조건을 충족하기 어려워질 수 있으며, 디지털 회로에서 이미지 데이터를 고속으로 처리함으로써 큰 피크가 전류가 발생할 수 있다.
어떤 실시예는 이미지 데이터의 전달 지연을 줄일 수 있는 이미지 센서를 제공할 수 있다.
한 실시예에 따르면, 아날로그 디지털 변환 회로, 타이밍 컨트롤러, 복수의 데이터 버퍼 클러스터 및 디지털 처리 회로를 포함하는 이미지 센서가 제공될 수 있다. 상기 아날로그 디지털 변환 회로는 복수의 열 라인으로부터 복수의 화소 신호를 각각 수신하고, 상기 복수의 화소 신호를 복수의 화소 값으로 각각 변환할 수 있다. 상기 타이밍 컨트롤러는 복수의 인에이블 신호를 출력할 수 있다. 상기 복수의 데이터 버퍼 클러스터는 상기 복수의 인에이블 신호에 각각 대응하며, 각 데이터 버퍼 클러스터는 상기 복수의 화소 값 중에서 상기 복수의 열 라인 중 연속적으로 배열된 일부 열 라인의 화소 값을 저장하며 상기 복수의 인에이블 신호 중 대응하는 인에이블 신호에 응답하여 저장된 상기 화소 값을 출력할 수 있다. 상기 디지털 처리 회로는 상기 복수의 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 화소 값에 대해 디지털 처리를 수행할 수 있다.
어떤 실시예에서, 상기 디지털 처리는 상기 복수의 화소 값을 정렬하는 처리를 포함할 수 있다.
어떤 실시예에서, 상기 디지털 처리 회로는 상기 복수의 데이터 버퍼 클러스터에 각각 대응하는 복수의 디지털 처리 클러스터를 포함할 수 있다. 각 디지털 처리 클러스터는 상기 복수의 데이터 버퍼 클러스터 중 대응하는 데이터 버퍼 클러스터로부터 출력되는 상기 일부 열 라인의 상기 화소 값에 대해 상기 디지털 처리를 수행할 수 있다.
어떤 실시예에서, 상기 타이밍 컨트롤러는 실질적으로 동일한 타이밍에서 인에이블 펄스를 가지도록 상기 복수의 인에이블 신호를 출력할 수 있다. 각 데이터 버퍼 클러스터는 상기 대응하는 인에이블 신호의 상기 인에이블 펄스에 응답하여 상기 저장된 화소 값을 출력할 수 있다.
어떤 실시예에서, 상기 타이밍 컨트롤러는 서로 다른 타이밍에서 인에이블 펄스를 가지도록 상기 복수의 인에이블 신호를 출력할 수 있다. 각 데이터 버퍼 클러스터는 상기 대응하는 인에이블 신호의 상기 인에이블 펄스에 응답하여 상기 저장된 화소 값을 출력할 수 있다.
어떤 실시예에서, 상기 복수의 인에이블 신호는 제1 인에이블 신호와 제2 인에이블 신호를 포함할 수 있다. 상기 타이밍 컨트롤러는 상기 제1 인에이블 신호의 상기 인에이블 펄스의 상승 엣지를 상기 제2 인에이블 신호의 상기 인에이블 펄스의 상승 엣지로부터 소정 시간만큼 지연시킬 수 있다.
어떤 실시예에서, 각 디지털 처리 클러스터는 복수의 제1 메모리와 제2 메모리를 포함할 수 있다. 상기 복수의 제1 메모리는 상기 일부 열 라인의 상기 화소 값에 각각 대응하며, 각 제1 메모리는 상기 일부 열 라인의 상기 화소 값 중 대응하는 화소 값을 저장하고, 상기 대응하는 화소 값의 비트를 정렬할 수 있다. 상기 제2 메모리는 상기 복수의 제1 메모리에서 상기 비트가 정렬된 상기 일부 열 라인의 상기 화소 값을 주소에 기초해서 정렬할 수 있다.
어떤 실시예에서, 각 디지털 처리 클러스터는, 상기 복수의 제1 메모리에서 상기 비트가 정렬된 상기 일부 열 라인의 상기 화소 값을 선택해서 상기 제2 메모리로 전달하는 선택기를 더 포함할 수 있다.
어떤 실시예에서, 상기 이미지 센서는 상기 복수의 인에이블 신호를 상기 복수의 데이터 버퍼 클러스터로 각각 전달하는 복수의 버스를 더 포함할 수 있다.
어떤 실시예에서, 각 데이터 버퍼 클러스터는 상기 일부 열 라인의 상기 화소 값을 각각 저장하는 복수의 메모리를 포함할 수 있다. 각 메모리는 상기 대응하는 인에이블 신호에 응답하여 저장된 상기 화소 값을 출력할 수 있다.
어떤 실시예에서, 각 화소 값은 복수의 비트를 가질 수 있다. 각 인에이블 신호는 상기 복수의 비트에 각각 대응하는 복수의 펄스를 포함하고, 상기 타이밍 컨트롤러는 상기 복수의 펄스를 순차적으로 출력할 수 있다.
다른 실시예에 따르면, 아날로그 디지털 변환 회로, 타이밍 컨트롤러, 복수의 데이터 버퍼 클러스터, 복수의 버스 및 디지털 처리 회로를 포함하는 이미지 센서가 제공될 수 있다. 상기 아날로그 디지털 변환 회로는 복수의 열 라인으로부터 복수의 화소 신호를 각각 수신하고, 상기 복수의 화소 신호를 복수의 화소 값으로 각각 변환할 수 있다. 상기 타이밍 컨트롤러는 인에이블 신호를 출력할 수 있다. 각 데이터 버퍼 클러스터는 상기 복수의 화소 값 중에서 상기 복수의 열 라인 중 연속적으로 배열된 일부 열 라인의 화소 값을 저장하며 상기 인에이블 신호에 응답하여 저장된 상기 화소 값을 출력할 수 있다. 상기 복수의 버스는 상기 복수의 데이터 버퍼 클러스터에 각각 연결되며, 각 버스는 상기 타이밍 컨트롤러로부터의 상기 인에이블 신호를 상기 복수의 데이터 버퍼 클러스터 중 연결된 데이터 버퍼 클러스터로 전달할 수 있다. 상기 디지털 처리 회로는 상기 복수의 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 화소 값에 대해 디지털 처리를 수행할 수 있다.
또 다른 실시예에 따르면, 화소 어레이, 아날로그 디지털 변환 회로, 타이밍 컨트롤러, 제1 데이터 버퍼 클러스터, 제2 데이터 버퍼 클러스터 및 디지털 처리 회로를 포함하는 이미지 센서가 제공될 수 있다. 상기 화소 어레이는 행 방향으로 연속적으로 배열된 복수의 제1 화소와 연속적으로 배열된 복수의 제2 화소를 포함할 수 있다. 상기 아날로그 디지털 변환 회로는 상기 복수의 제1 화소의 제1 화소 신호를 각각 복수의 제1 화소 값으로 변환하고, 상기 복수의 제2 화소의 제2 화소 신호를 각각 복수의 제2 화소 값으로 변환할 수 있다. 상기 타이밍 컨트롤러는 제1 인에이블 신호와 제2 인에이블 신호를 출력할 수 있다. 상기 제1 데이터 버퍼 클러스터는 상기 복수의 제1 화소 값을 저장하며, 상기 제1 인에이블 신호에 응답하여 상기 복수의 제1 화소 값을 출력할 수 있다. 상기 제2 데이터 버퍼 클러스터는 상기 복수의 제2 화소 값을 저장하며, 상기 제2 인에이블 신호에 응답하여 상기 복수의 제2 화소 값을 출력할 수 있다. 상기 디지털 처리 회로는 상기 제1 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 제1 화소 값과 상기 제2 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 제2 화소 값에 대해 디지털 처리를 수행할 수 있다.
도 1 및 도 2는 이미지 센서의 예시 블록도이다.
도 3은 이미지 센서의 동작 타이밍을 예시하는 도면이다.
도 4는 한 실시예에 따른 이미지 센서를 예시하는 도면이다.
도 5는 한 실시예에 따른 이미지 센서의 동작 타이밍을 예시하는 도면이다.
도 6은 다른 실시예에 따른 이미지 센서의 예시 블록도이다.
도 7 및 도 8은 각각 다른 실시예에 따른 이미지 센서의 동작 타이밍을 예시하는 도면이다.
도 9는 또 다른 실시예에 따른 이미지 센서의 예시 블록도이다.
도 10은 한 실시예에 따른 컴퓨터 장치의 예시 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1 및 도 2는 각각 이미지 센서의 예시 블록도이며, 도 3은 이미지 센서의 동작 타이밍을 예시하는 도면이다.
도 1을 참고하면, 이미지 센서(100)는 타이밍 컨트롤러(110), 화소 어레이(120), 행 드라이버(130), 아날로그 디지털 변환(analog to digital converting) 회로(앞으로 "ADC 회로"라 한다)(140), 데이터 버퍼(150) 및 디지털 처리 회로(160)를 포함할 수 있다. 어떤 실시예에서, 이미지 센서(100)는 도 1에 도시한 것처럼 이미지 신호 처리기(170)를 더 포함할 수 있다. 어떤 실시예에서, 이미지 센서(100)는 외부의 이미지 신호 처리기(170)에 연결될 수 있다.
이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 장치에 탑재될 수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)) 기기, 가전 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable multimedia player), 네비게이션(navigation), 드론(drone), 첨단 운전자 보조 시스템(advanced drivers assistance system, ADAS) 등과 같은 전자 장치에 탑재될 수 있다. 또는 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 장치에 탑재될 수 있다.
타이밍 컨트롤러(110)는 이미지 센서(100)의 타이밍을 제어할 수 있다. 어떤 실시예에서, 타이밍 컨트롤러(110)는 행 드라이버(130), ADC 회로(140), 데이터 버퍼(150) 또는 디지털 처리 회로(160)의 타이밍을 제어할 수 있다. 타이밍 컨트롤러(110)는 행 드라이버(130), ADC 회로(140), 데이터 버퍼(150) 또는 디지털 처리 회로(160)로 타이밍을 제어하는 제어 신호를 제공할 수 있다.
화소 어레이(120)는 행렬 형태로 배열된 복수의 화소(PX), 그리고 복수의 화소(PX)에 각각 연결되는 복수의 행 라인(RL) 및 복수의 열 라인(CL)을 포함할 수 있다. 어떤 실시예에서, 각 화소(PX)는 적어도 하나의 광전 변환 소자(또는 광 감지 소자라고 한다)를 포함할 수 있으며. 광전 변환 소자는 입사되는 광을 감지하고, 입사 광을 광량에 따른 전기 신호를 변환할 수 있다. 행 라인(RL)은 행 방향으로 뻗어 있으며, 동일한 행에 배치된 화소(PX)에 연결될 수 있다. 예를 들어, 행 라인(RL)은 화소(PX)에 구비되는 소자, 예를 들면 트랜지스터에 행 드라이버(130)로부터 출력되는 제어 신호를 전달할 수 있다. 열 라인(CL)은 열 방향으로 뻗어 있으며, 동일한 열에 배치된 화소(PX)에 연결될 수 있다. 열 라인(CL)은 화소(PX)로부터 출력되는 화소 신호를 ADC 회로(140)에 전달할 수 있다.
행 드라이버(130)는 타이밍 컨트롤러(110)의 제어 신호에 응답하여 화소 어레이(120)를 구동하기 위한 제어 신호를 생성하고, 복수의 행 라인(RL)을 통해 화소 어레이(120)의 복수의 화소(PX)에 제어 신호를 제공할 수 있다. 어떤 실시예에서, 행 드라이버(130)는 행 단위로 화소(PX)가 입사되는 광을 감지하도록 제어할 수 있다. 행 단위는 하나의 행을 포함할 수 있다. 어떤 실시예에서, 행 단위는 둘 이상의 행을 포함할 수 있다. 어떤 실시예에서, 행 드라이버(130)는 행 단위로 화소(PX)를 선택하고, 선택한 화소(PX)가 화소 신호를 복수의 열 라인(CL)을 통해 출력하도록 제어할 수 있다.
ADC 회로(140)는 타이밍 컨트롤러(110)에서 출력된 제어 신호에 응답하여 복수의 화소(PX) 중에서 선택된 행의 화소(PX)에서 출력된 화소 신호(또는 전기 신호)를 광량을 나타내는 화소 값으로 변환할 수 있다. 어떤 실시예에서, ADC 회로(140)는 복수의 열 라인(CL)에 각각 대응하는 복수의 아날로그 디지털 변환기(analog to digital converter, ADC)(앞으로 "ADC"라 한다)(141)를 포함할 수 있다. 각 ADC(141)는 대응하는 열 라인(CL)을 통해 수신되는 화소 신호를 화소 값으로 변환할 수 있다. 화소 값은 복수의 비트를 가지는 이미지 데이터일 수 있다.
데이터 버퍼(150)는 ADC 회로(140)로부터 전달되는 화소 값을 저장하고, 타이밍 컨트롤러(110)로부터 수신된 인에이블 신호에 응답하여 저장된 화소 값을 출력할 수 있다.
디지털 처리 회로(160)는 데이터 버퍼(150)로부터 복수의 화소 값을 수신하며, 수신한 화소 값에 대해서 디지털 처리를 수행할 수 있다. 어떤 실시예에서, 디지털 처리는 복수의 화소 값을 정렬하는 처리를 포함할 수 있다. 어떤 실시예에서, 디지털 처리 회로(160)는 각 화소의 화소 값을 비트에 기초해서 정렬할 수 있다. 어떤 실시예에서, 디지털 처리 회로(160)는 복수의 화소의 화소 값을 화소의 주소에 기초해서 정렬할 수 있다.
디지털 처리 회로(160)는 처리된(예를 들면, 정렬된) 화소 값을 가지는 이미지 데이터를 이미지 신호 처리기(170)로 전달할 수 있다. 이미지 신호 처리기(170)는 수신한 이미지 데이터에 대해서 이미지 신호 처리를 수행할 수 있다.
도 2를 참고하면, 데이터 버퍼(150)는 복수의 ADC(141)(또는 복수의 열 라인(CL) 또는 행 방향으로 배열된 복수의 화소(PX))에 각각 대응하는 복수의 메모리(151)를 포함할 수 있다. 도 2에는 복수의 메모리(151) 중 일부 메모리(151)가 도시되어 있다. 메모리(151)는 예를 들면 정적 랜덤 액세스 메모리(static random access memory, SRAM), 래치(latch), 플립-플롭(flip-flop) 또는 이들의 결합으로 구현될 수 있으며, 이에 한정되지 않는다.
각 메모리(151)는 대응하는 ADC(141)로부터 전달되는 화소 값에 대응하는 복수의 비트를 각각 저장할 수 있다. 또한, 각 메모리(151)는 타이밍 컨트롤러(110)로부터의 인에이블 신호(EN[M-1:0])에 응답하여 저장된 복수의 비트를 각각 출력할 수 있다. 앞으로, 화소 값을 읽기 위한 인에이블 신호를 "읽기 인에이블 신호"라 한다. 어떤 실시예에서, 화소 값이 M개의 비트로 표현되는 경우, 읽기 인에이블 신호(EN[M-1:0])는 화소 값의 M개의 비트에 각각 대응하는 M개의 비트를 가질 수 있다. 이 경우, 읽기 인에이블 신호(EN[M-1:0])의 M개의 비트가 차례로 인에이블되면서 메모리(151)는 저장된 M개의 비트를 차례로 읽고, 읽은 비트를 출력할 수 있다. 메모리(151)는 읽기 인에이블 신호(EN[M-1:0])의 i번째 비트에 응답하여, 저장된 M개의 비트들 중 i번째 비트를 출력할 수 있다.
도 2 및 도 3을 참고하면, 타이밍 컨트롤러(110)는 읽기 인에이블 신호(EN[M-1:0])를 버스(111)를 통해 복수의 메모리(151)로 전달할 수 있다. 복수의 메모리(151)는 버스(111)를 통해 읽기 인에이블 신호(EN[M-1:0])를 순차적으로 수신할 수 있다. 타이밍 컨트롤러(110)는 각 메모리(151)에서 화소 값의 M개의 비트를 순차적으로 읽을 수 있도록 읽기 인에이블 신호(EN[M-1:0])의 M개의 비트를 순차적으로 인에이블할 수 있다. 타이밍 컨트롤러(110)는 각 비트(i번째 비트)에 해당하는 읽기 인에이블 신호(EN[i])로 소정 기간 동안 인에이블 레벨(예를 들면, 하이 레벨)을 가지는 펄스(앞으로 "인에이블 펄스"라 한다)를 출력할 수 있다. 예를 들면, 타이밍 컨트롤러(110)는 i번째 비트에 해당하는 인에이블 펄스(EN[i])를 출력한 다음에 (i+1)번째 비트에 해당하는 인에이블 펄스(EN[i+1])를 출력할 수 있다. 여기서, i는 0과 (M-1) 사이의 정수이다. 다른 예로, 타이밍 컨트롤러(110)는 비트 순서에 관계없이 읽기 인에이블 신호(EN[M-1:0])의 M개의 비트를 순차적으로 출력할 수 있다. 타이밍 컨트롤러(110)는 인에이블 펄스(EN[i])의 시작 엣지로부터 소정 시간이 경과한 후에 다음 인에이블 펄스(EN[i+1])가 시작 엣지를 가지도록 인에이블 펄스(EN[M-1:0])를 출력할 수 있다.
각 메모리(151)는 인에이블 펄스(EN[i])에 응답하여 화소 값의 M개의 비트 중 i번째 비트를 읽어서 출력할 수 있다. 따라서, 디지털 처리 회로(160)는 인에이블 펄스(EN[i])의 시작 엣지와 인에이블 펄스(EN[i+1])의 시작 엣지 사이의 기간(앞으로 "읽기 사이클"이라 한다)(310) 동안 화소 값의 i번째 비트에 대해서 디지털 처리를 수행할 수 있다.
한편, 메모리(151)와 버스(111) 사이에 형성되는 기생 성분으로 인해, 메모리(151)를 통과할 때마다 읽기 인에이블 신호(EN[M-1:0])가 지연될 수 있다. 디지털 처리 회로(160)는 한 행의 화소(PX)의 화소 값을 모두 수신한 후에 디지털 처리를 수행할 수 있으므로, 읽기 사이클(310)에서 읽기 인에이블 신호(EN[i])가 마지막 메모리(151)에 도달할 때까지의 지연 시간(311)은 디지털 처리에 사용될 수 없을 수 있다. 따라서, 화소 어레이(120)의 열 라인(CL)의 개수가 N인 경우, N개의 메모리에 의한 기생 성분에 의해 최대 지연 시간(311)이 발생할 수 있다. 또한, 메모리(151)에서 읽은 화소 값의 각 비트가 디지털 처리 회로(160)로 라우팅되는 시간을 위해, 읽기 사이클(310)에서 최대 지연 시간(311)과 디지털 처리 기간(313) 사이에 신호 전달 기간(312)이 추가될 수 있다.
높은 해상도를 가지는 이미지 센서(100)가 사용됨에 따라 한 행에 많은 화소(PX)가 포함될 수 있다. 이에 따라, 최대 지연 시간(311)이 증가하여서 한 읽기 사이클 동안 신호 전달 기간(312)이나 디지털 처리 기간(313)에 사용될 시간이 줄어들 수 있다. 따라서, 짧은 디지털 처리 기간(313) 동안의 고속 디지털 처리를 위해 디지털 처리 회로(160)의 크기가 증가할 수 있고, 또한 피크 전류가 증가할 수 있다.
도 4는 일 실시예에 따른 이미지 센서를 예시하는 도면이며, 도 5는 일 실시예에 따른 이미지 센서의 동작 타이밍을 예시하는 도면이다.
도 4를 참고하면, 이미지 센서(400)는 타이밍 컨트롤러(410), 화소 어레이(420), ADC 회로(440), 데이터 버퍼(450) 및 디지털 처리 회로(460)를 포함할 수 있다. 데이터 버퍼(450)는 복수의 데이터 버퍼 클러스터(4501, 4502, ..., 450n)로 클러스트화될 수 있다. 복수의 데이터 버퍼 클러스터(4501 ~ 450n) 각각은 복수의 메모리(4511, 4512, ..., 451n)를 포함할 수 있다.
화소 어레이(420)는 행렬 형태로 배열된 복수의 화소(PX), 그리고 복수의 화소(PX)에 각각 연결되는 복수의 열 라인(CL1, CL2, ..., CLN)을 포함할 수 있다. N은 열 라인의 개수이다. 도 1을 참고로 하여 설명한 것처럼, 화소 어레이(420)는 복수의 화소(PX)에 각각 연결되는 복수의 행 라인을 더 포함하고, 복수의 행 라인은 행 드라이버에 의해 제어될 수 있다. 복수의 열 라인(CL1 ~ CLN)은 화소(PX)로부터 출력되는 화소 신호를 ADC 회로(440)에 전달할 수 있다. ADC 회로(440)는 복수의 열 라인(CL1 ~ CLN)에 각각 대응하는 복수의 ADC(441)를 포함할 수 있다.
타이밍 컨트롤러(410)는 복수의 데이터 버퍼 클러스터(4501 ~ 450n)에 각각 읽기 인에이블 신호(EN1[M-1:0] ~ ENn[M-1:0])를 전달할 수 있다. 어떤 실시예에서, 타이밍 컨트롤러(410)는 버스(4111, 4112, ..., 411n)를 통해 복수의 데이터 버퍼 클러스터(4501 ~ 450n)에 각각 연결될 수 있다. 서로 다른 데이터 버퍼 클러스터(4501 ~ 450n)는 서로 다른 버스(4111 ~ 411n)에 연결될 수 있다. 따라서, 각 데이터 버퍼 클러스터(450j)는 대응하는 버스(411j)을 통해 전달되는 대응하는 읽기 인에이블 신호(ENj[M-1:0])를 수신할 수 있다(j는 1과 n 사이의 정수이다).
복수의 데이터 버퍼 클러스터(4501 ~ 450n)는 ADC 회로(440)의 복수의 ADC(441)로부터 복수의 화소(PX)의 화소 값을 수신할 수 있다. 각 데이터 버퍼 클러스터(450j)는 화소 어레이(410)의 복수의 열 라인(CL1 ~ CLN) 중 행 방향으로 연속적으로 배열된 일부 열 라인(또는 ADC 회로(440)의 일부 ADC(441) 또는 행 방향으로 연속적으로 배열된 일부 화소(PX))에 대응할 수 있다. 서로 다른 데이터 버퍼 클러스터(4501 ~ 450n)는 서로 다른 일부 열 라인에 대응할 수 있다. 예를 들면, j번째 데이터 버퍼 클러스터(450j)는 ((j-1)*N/n+1)번째 열 라인(CL(j-1)*N/n+1)부터 (j*N/n)번째 열 라인(CLj*N/n)에 대응할 수 있다.
각 데이터 버퍼 클러스터(450j)의 복수의 메모리(451j)는 복수의 열 라인(예를 들면, (N/n)개의 열 라인(CL(j-1)*N/n+1 ~ CLj*N/n))에 각각 대응할 수 있다. 각 메모리(451j)는 대응하는 ADC(441)로부터 전달되는 대응하는 열 라인의 화소 값의 복수의 비트를 각각 저장할 수 있다. 또한, 데이터 버퍼 클러스터(450j)의 각 메모리(451j)는 타이밍 컨트롤러(410)로부터의 읽기 인에이블 신호(ENj[M-1:0])에 응답하여 저장된 화소 값의 복수의 비트를 각각 읽어서 출력할 수 있다.
디지털 처리 회로(460)는 복수의 데이터 버퍼 클러스터(4501 ~ 450n)로부터 복수의 화소 값을 수신하고, 복수의 화소 값에 대해서 디지털 처리(예를 들면, 정렬 처리)를 수행할 수 있다.
도 4 및 도 5를 참고하면, 타이밍 컨트롤러(410)는 복수의 읽기 인에이블 신호(EN1[M-1:0] ~ ENn[M-1:0])를 복수의 데이터 버퍼 클러스터(4501 ~ 450n)로 각각 전달할 수 있다. 각 데이터 버퍼 클러스터(450j)에서 읽기 인에이블 신호(ENj[M-1:0])는 해당 데이터 버퍼 클러스터(450j)의 복수의 메모리(451j)로 순차적으로 전달될 수 있다. 타이밍 컨트롤러(410)는 각 메모리(451j)에서 화소 값의 M개의 비트를 순차적으로 읽을 수 있도록 읽기 인에이블 신호(ENj[M-1:0])의 M개의 비트를 순차적으로 인에이블할 수 있다. 타이밍 컨트롤러(410)는 각 비트(i번째 비트)에 해당하는 읽기 인에이블 신호(ENj[i])로 소정 기간 동안 인에이블 레벨을 가지는 인에이블 펄스를 출력할 수 있다.
각 데이터 버퍼 클러스터(450j)의 각 메모리(451j)는 해당하는 인에이블 펄스(ENj[i])에 응답하여 화소 값의 i번째 비트를 읽어서 출력할 수 있다. 인에이블 펄스(ENj[i])는 대응하는 데이터 버퍼 클러스터(450j)의 복수의 메모리(451j)에 의해서 지연될 수 있지만, 데이터 버퍼 클러스터(450j)에는 예를 들면 (N/n)개의 메모리(451j)가 형성되므로, (N/n)개의 메모리(451j)에 의한 기생 성분에 의해 최대 지연 시간(511)이 발생할 수 있다. 따라서, 최대 지연 시간(511)이 도 2 및 도 3을 참고로 하여 설명한 실시예에서의 최대 지연 시간(311)보다 짧아질 수 있다.
이와 같이, 최대 지연 시간(511)을 줄일 수 있으므로, 읽기 사이클(510)에서 데이터 버퍼 클러스터(450j)의 화소 값을 디지털 처리 회로(460)로 라우팅하는데 사용될 신호 전달 기간(512)과 디지털 처리 회로(460)의 디지털 처리 기간(513)을 충분히 확보할 수 있다. 이에 따라, 디지털 처리 회로(460)에서 처리 속도를 줄일 수 있으므로 디지털 처리 회로(460)의 크기를 줄이거나 디지털 처리 과정에서 발생하는 피크 전류를 줄일 수 있다.
도 6은 다른 실시예에 따른 이미지 센서의 예시 블록도이며, 도 7 및 도 8은 각각 다른 실시예에 따른 이미지 센서의 동작 타이밍을 예시하는 도면이다. 도 7 및 도 8에서는 설명의 편의상 화소 값의 2 비트에 해당하는 읽기 인에이블 신호(EN1[M-1:0], EN2[M-1:0])가 도시되어 있다.
도 6을 참고하면, 이미지 센서(600)는 타이밍 컨트롤러(610), 화소 어레이(620), ADC 회로(640), 데이터 버퍼(650) 및 디지털 처리 회로(660)를 포함할 수 있다. 데이터 버퍼(650)는 복수의 데이터 버퍼 클러스터(6501, 6502, ..., 650n)로 클러스트화되고, 디지털 처리 회로(660)가 복수의 디지털 처리 클러스터(6601, 6602, ..., 660n)로 클러스트화될 수 있다. 복수의 데이터 버퍼 클러스터(6501 ~ 650n) 각각은 복수의 메모리(6511, 6512, ..., 651n)를 포함할 수 있다. 어떤 실시예에서, 타이밍 컨트롤러(610)는 버스(6111, 6112, ..., 611n)를 통해 복수의 데이터 버퍼 클러스터(6501 ~ 650n)에 각각 연결될 수 있다.
도 4를 참고로 하여 설명한 것처럼, 화소 어레이(620)는 행렬 형태로 배열된 복수의 화소(PX), 그리고 복수의 화소(PX)에 각각 연결되는 복수의 열 라인(CL1 ~ CLN)을 포함할 수 있다. 복수의 열 라인(CL1 ~ CLN)은 화소(PX)로부터 출력되는 화소 신호를 ADC 회로(640)에 전달할 수 있다. ADC 회로(640)는 복수의 열 라인(CL1 ~ CLN)에 각각 대응하는 복수의 ADC(641)를 포함할 수 있다. 각 데이터 버퍼 클러스터(650j)는 화소 어레이(610)의 복수의 열 라인(CL1 ~ CLN) 중 행 방향으로 연속적으로 배열된 일부 열 라인(예를 들면, CL(j-1)*N/n+1 ~ CLj*N/n)에 대응할 수 있다.
복수의 디지털 처리 클러스터(6601 ~ 660n)는 복수의 데이터 버퍼 클러스터(6501 ~ 650n)에 각각 대응할 수 있다. 각 디지털 처리 클러스터(660j)는 대응하는 데이터 버퍼 클러스터(650j)로부터 복수의 화소 값을 수신하고, 복수의 화소 값에 대해서 디지털 처리(예를 들면, 정렬 처리)를 수행할 수 있다. 이와 같이, 디지털 처리 회로(660)가 복수의 디지털 처리 클러스터(6601 ~ 660n)로 클러스트화됨으로써, 화소 값을 전달하기 위해 데이터 버퍼(650)와 디지털 처리 회로(660) 사이에 연결되는 버스를 분산시킬 수 있다. 따라서, 버스의 배치로 인한 혼잡도를 줄일 수 있다.
어떤 실시예에서, 도 7에 도시한 것처럼, 타이밍 컨트롤러(610)는 복수의 읽기 인에이블 신호(EN1[M-1:0] ~ ENn[M-1:0])를 실질적으로 동일한 타이밍에서 복수의 데이터 버퍼 클러스터(6501 ~ 650n)로 각각 전달할 수 있다. 타이밍 컨트롤러(610)는 실질적으로 동일한 타이밍에서 상승 엣지를 가지도록 복수의 인에이블 펄스(EN1[M-1:0] ~ ENn[M-1:0])를 출력할 수 있다.
어떤 실시예에서, 도 8에 도시한 것처럼, 타이밍 컨트롤러(610)는 복수의 읽기 인에이블 신호(EN1[M-1:0] ~ ENn[M-1:0])를 서로 다른 타이밍에서 복수의 데이터 버퍼 클러스터(6501 ~ 650n)로 각각 전달할 수 있다. 예를 들면, 타이밍 컨트롤러(610)는 읽기 인에이블 신호(ENj[i])에서 소정 시간(또는 지연 시간)만큼 지연해서 읽기 인에이블 신호(EN(j+1)[i])를 출력할 수 있다. 이에 따라, 데이터 버퍼 클러스터(650(j+1))로 전달되는 인에이블 펄스(EN(j+1)[i])의 상승 엣지는 데이터 버퍼 클러스터(650j)로 전달되는 인에이블 펄스(ENj[i])의 상승 엣지로부터 소정 시간만큼 지연될 수 있다. 각 데이터 버퍼 클러스터(650j)의 복수의 메모리(651j)는 인에이블 펄스(ENj[i])에 응답하여 화소 값을 읽어서 대응하는 디지털 처리 클러스터(660j)로 전달하므로, 도 8에 도시한 것처럼, 복수의 디지털 처리 클러스터(6601 ~ 660n)에서의 디지털 처리 기간이 분산될 수 있다. 복수의 디지털 처리 클러스터(6601 ~ 660n)에서의 디지털 처리 기간이 분산되므로, 피크 전류가 분산될 수 있다.
도 9는 또 다른 실시예에 따른 이미지 센서의 예시 블록도이다.
도 9를 참고하면, 이미지 센서(900)는 타이밍 컨트롤러(910), 화소 어레이(920), ADC 회로(940), 데이터 버퍼(950) 및 디지털 처리 회로(960)를 포함할 수 있다. 도 9에 도시한 것처럼, 데이터 버퍼(950)는 복수의 데이터 버퍼 클러스터(9501, 9502, ..., 950n)로 클러스트화되고, 디지털 처리 회로(960)는 복수의 디지털 처리 클러스터(9601, 9602, ..., 960n)로 클러스트화될 수 있다. 복수의 데이터 버퍼 클러스터(9501 ~ 950n) 각각은 복수의 메모리(9511, 9512, ..., 912n)를 포함할 수 있다. 어떤 실시예에서, 타이밍 컨트롤러(910)는 버스(9111, 9112, ..., 911n)를 통해 복수의 데이터 버퍼 클러스터(9501 ~ 950n)에 각각 연결될 수 있다.
도 4를 참고로 하여 설명한 것처럼, 화소 어레이(920)는 행렬 형태로 배열된 복수의 화소(PX), 그리고 복수의 화소(PX)에 각각 연결되는 복수의 열 라인(CL1 ~ CLN)을 포함할 수 있다. 복수의 열 라인(CL1 ~ CLN)은 화소(PX)로부터 출력되는 화소 신호를 ADC 회로(940)에 전달할 수 있다. ADC 회로(940)는 복수의 열 라인(CL1 ~ CLN)에 각각 대응하는 복수의 ADC(641)를 포함할 수 있다. 각 데이터 버퍼 클러스터(950j)는 화소 어레이(910)의 복수의 열 라인(CL1 ~ CLN) 중 행 방향으로 연속적으로 배열된 일부 열 라인(예를 들면, CL(j-1)*N/n+1 ~ CLj*N/n)에 대응할 수 있다.
복수의 디지털 처리 클러스터(9601 ~ 960n) 각각은 복수의 제1 메모리(9611, 9612, ..., 9612n)와 제2 메모리(9621, 9622, ..., 962n)를 포함할 수 있다. 각 디지털 처리 클러스터(960j)의 복수의 제1 메모리(961j)는 대응하는 데이터 버퍼 클러스터(950j)의 복수의 메모리(951j)에 각각 대응할 수 있다. 제1 메모리(961j)와 제2 메모리(962j)는 예를 들면 플립플롭, 래치, SRAM 또는 이들의 결합으로 구현될 수 있으며, 이에 한정되지 않는다.
각 제1 메모리(961j)는 데이터 버퍼 클러스터(950j)의 대응하는 메모리(951j)로부터 전달되는 화소 값의 복수의 비트를 저장하고, 화소 값의 복수의 비트를 정렬할 수 있다. 어떤 실시예에서, 각 제1 메모리(961j)는 타이밍 컨트롤러(910)로부터의 제어 신호에 응답하여 화소 값의 복수의 비트를 정렬할 수 있다. 제2 메모리(962j)는 복수의 제1 메모리(961j)로부터 전달되는 복수의 화소 값을 저장하고, 복수의 화소 값을 복수의 화소 값에 대응하는 복수의 화소의 주소에 따라 정렬할 수 있다. 어떤 실시예에서, 제2 메모리(962j)는 타이밍 컨트롤러(910)로부터의 제어 신호에 응답하여 복수의 화소 값을 주소에 기초해서 정렬할 수 있다.
어떤 실시예에서, 복수의 디지털 처리 클러스터(9601 ~ 960n) 각각은 선택기(9631, 9632, ..., 963n)를 더 포함할 수 있다. 선택기(963j)는 예를 들면 다중화기(multiplexer)로 구현될 수 있으며, 이에 한정되지 않는다. 제2 메모리(962j)가 디지털 처리 클러스터(960j)의 복수의 제1 메모리(961j)의 복수의 화소 값을 동시에 처리할 수 없는 경우, 선택기(963j)는 복수의 제1 메모리(961j)의 복수의 화소 값 중 일부 화소 값을 제2 메모리(962j)로 전달할 수 있다. 어떤 실시예에서, 선택기(963j)는 타이밍 컨트롤러(910)로부터의 제어 신호에 응답하여 일부 화소 값을 선택할 수 있다.
이에 따라, 각 디지털 처리 클러스터(960j)는 비트에 기초해서 정렬되고 화소의 주소에 기초해서 정렬된 복수의 화소 값을 이미지 신호 처리기(예를 들면, 도 1의 170)로 전달할 수 있다.
도 10은 한 실시예에 따른 컴퓨터 장치의 예시 블록도이다.
도 10을 참고하면, 컴퓨팅 장치(1000)은 카메라(1010), 컨트롤러(1020), 메모리(1030) 및 디스플레이(1040)를 포함할 수 있다.
카메라(1010)는 이미지 센서(1011)를 포함할 수 있다. 이미지 센서(1011)는 도 1 내지 도 9를 참고로 하여 설명한 이미지 센서로 구현될 수 있다. 카메라(1010)는 이미지 센서(1011)를 이용하여 이미지 데이터를 생성하고, 이미지 데이터에 대해 이미지 신호 처리를 수행하고, 처리된 이미지 데이터를 컨트롤러(1020)로 출력할 수 있다.
컨트롤러(1020)는 프로세서(1021)를 포함할 수 있다. 프로세서(1021)는 컴퓨팅 장치(1000)의 각 구성의 전반적인 동작을 제어할 수 있다. 프로세서(1021)는 CPU(central processing unit), AP(application processor), GPU(graphic processing unit) 등의 다양한 프로세싱 유닛 중 적어도 하나로 구현될 수 있다. 어떤 실시예에서, 컨트롤러(1020)는 집적 회로 또는 시스템 온 칩(system on chip, SoC))로 구현될 수 있다.
어떤 실시예에서, 도 10에 도시한 것처럼, 컨트롤러(1020)는 인터페이스(1022), 메모리 컨트롤러(1023), 디스플레이 컨트롤러(1024) 및 버스(1025)를 더 포함할 수 있다. 어떤 실시예에서, 인터페이스(1022), 메모리 컨트롤러(1023), 디스플레이 컨트롤러(1024) 및 버스(1025) 중 적어도 일부는 컨트롤러(1020) 외부에 제공될 수 있다. 어떤 실시예에서, 컨트롤러(1020)는 이미지 신호 처리기를 더 포함할 수 있다.
인터페이스(1022)는 이미지 센서(1011)로부터 수신된 이미지 데이터를 버스(1025)를 통해 메모리 컨트롤러(1023) 또는 디스플레이 컨트롤러(1024)로 전송할 수 있다.
메모리(1030)는 각종 데이터 및 명령을 저장할 수 있다. 메모리 컨트롤러(1023)는 메모리(1030)로의 및 메모리(1030)로부터의 데이터 또는 명령의 전달을 제어할 수 있다.
디스플레이 컨트롤러(1024)는 프로세서(1021)의 제어에 따라 디스플레이(1040)에서 디스플레이될 데이터를 디스플레이(1040)로 전송하고, 디스플레이(1040)는 수신한 데이터에 따라 화면을 디스플레이할 수 있다. 어떤 실시예에서, 디스플레이(1040)는 터치 스크린을 더 포함할 수 있다. 터치 스크린은 컴퓨팅 장치(1000)의 동작을 제어할 수 있는 사용자 입력을 컨트롤러(1020)로 전송할 수 있다. 사용자 입력은 사용자가 터치 스크린을 터치할 때 생성될 수 있다.
버스(1025)는 컨트롤러(1020)의 구성 요소간 통신 기능을 제공할 수 있다. 버스(1025)는 구성 요소간의 통신 프로토콜에 따라 적어도 하나의 유형의 버스를 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 복수의 열 라인으로부터 복수의 화소 신호를 각각 수신하고, 상기 복수의 화소 신호를 복수의 화소 값으로 각각 변환하는 아날로그 디지털 변환 회로,
    복수의 인에이블 신호를 출력하는 타이밍 컨트롤러,
    상기 복수의 인에이블 신호에 각각 대응하는 복수의 데이터 버퍼 클러스터로서, 각 데이터 버퍼 클러스터는 상기 복수의 화소 값 중에서 상기 복수의 열 라인 중 연속적으로 배열된 일부 열 라인의 화소 값을 저장하며 상기 복수의 인에이블 신호 중 대응하는 인에이블 신호에 응답하여 저장된 상기 화소 값을 출력하는, 상기 복수의 데이터 버퍼 클러스터, 그리고
    상기 복수의 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 화소 값에 대해 디지털 처리를 수행하는 디지털 처리 회로
    를 포함하는 이미지 센서.
  2. 제1항에서,
    상기 디지털 처리는 상기 복수의 화소 값을 정렬하는 처리를 포함하는, 이미지 센서.
  3. 제1항에서,
    상기 디지털 처리 회로는 상기 복수의 데이터 버퍼 클러스터에 각각 대응하는 복수의 디지털 처리 클러스터를 포함하며,
    각 디지털 처리 클러스터는 상기 복수의 데이터 버퍼 클러스터 중 대응하는 데이터 버퍼 클러스터로부터 출력되는 상기 일부 열 라인의 상기 화소 값에 대해 상기 디지털 처리를 수행하는
    이미지 센서.
  4. 제3항에서,
    상기 타이밍 컨트롤러는 실질적으로 동일한 타이밍에서 인에이블 펄스를 가지도록 상기 복수의 인에이블 신호를 출력하며,
    각 데이터 버퍼 클러스터는 상기 대응하는 인에이블 신호의 상기 인에이블 펄스에 응답하여 상기 저장된 화소 값을 출력하는
    이미지 센서.
  5. 제3항에서,
    상기 타이밍 컨트롤러는 서로 다른 타이밍에서 인에이블 펄스를 가지도록 상기 복수의 인에이블 신호를 출력하며,
    각 데이터 버퍼 클러스터는 상기 대응하는 인에이블 신호의 상기 인에이블 펄스에 응답하여 상기 저장된 화소 값을 출력하는
    이미지 센서.
  6. 제5항에서,
    상기 복수의 인에이블 신호는 제1 인에이블 신호와 제2 인에이블 신호를 포함하며,
    상기 타이밍 컨트롤러는 상기 제1 인에이블 신호의 상기 인에이블 펄스의 상승 엣지를 상기 제2 인에이블 신호의 상기 인에이블 펄스의 상승 엣지로부터 지연 시간만큼 지연시키는
    이미지 센서.
  7. 제3항에서,
    각 디지털 처리 클러스터는
    상기 일부 열 라인의 상기 화소 값에 각각 대응하는 복수의 제1 메모리로, 각 제1 메모리는 상기 일부 열 라인의 상기 화소 값 중 대응하는 화소 값을 저장하고, 상기 대응하는 화소 값의 비트를 정렬하는 상기 복수의 제1 메모리, 그리고
    상기 복수의 제1 메모리에서 상기 비트가 정렬된 상기 일부 열 라인의 상기 화소 값을 주소에 기초해서 정렬하는 제2 메모리
    를 포함하는 이미지 센서.
  8. 제1항에서,
    상기 복수의 인에이블 신호를 상기 복수의 데이터 버퍼 클러스터로 각각 전달하는 복수의 버스를 더 포함하는, 이미지 센서.
  9. 복수의 열 라인으로부터 복수의 화소 신호를 각각 수신하고, 상기 복수의 화소 신호를 복수의 화소 값으로 각각 변환하는 아날로그 디지털 변환 회로,
    인에이블 신호를 출력하는 타이밍 컨트롤러,
    복수의 데이터 버퍼 클러스터로서, 각 데이터 버퍼 클러스터는 상기 복수의 화소 값 중에서 상기 복수의 열 라인 중 연속적으로 배열된 일부 열 라인의 화소 값을 저장하며 상기 인에이블 신호에 응답하여 저장된 상기 화소 값을 출력하는, 상기 복수의 데이터 버퍼 클러스터,
    상기 복수의 데이터 버퍼 클러스터에 각각 연결되는 복수의 버스로서, 각 버스는 상기 타이밍 컨트롤러로부터의 상기 인에이블 신호를 상기 복수의 데이터 버퍼 클러스터 중 연결된 데이터 버퍼 클러스터로 전달하는, 복수의 버스, 그리고
    상기 복수의 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 화소 값에 대해 디지털 처리를 수행하는 디지털 처리 회로
    를 포함하는 이미지 센서.
  10. 행 방향으로 연속적으로 배열된 복수의 제1 화소와 연속적으로 배열된 복수의 제2 화소를 포함하는 화소 어레이,
    상기 복수의 제1 화소의 제1 화소 신호를 각각 복수의 제1 화소 값으로 변환하고, 상기 복수의 제2 화소의 제2 화소 신호를 각각 복수의 제2 화소 값으로 변환하는 아날로그 디지털 변환 회로,
    제1 인에이블 신호와 제2 인에이블 신호를 출력하는 타이밍 컨트롤러,
    상기 복수의 제1 화소 값을 저장하며, 상기 제1 인에이블 신호에 응답하여 상기 복수의 제1 화소 값을 출력하는 제1 데이터 버퍼 클러스터,
    상기 복수의 제2 화소 값을 저장하며, 상기 제2 인에이블 신호에 응답하여 상기 복수의 제2 화소 값을 출력하는 제2 데이터 버퍼 클러스터, 그리고
    상기 제1 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 제1 화소 값과 상기 제2 데이터 버퍼 클러스터로부터 출력되는 상기 복수의 제2 화소 값에 대해 디지털 처리를 수행하는 디지털 처리 회로
    를 포함하는 이미지 센서.
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