KR20230076916A - 표시 장치 및 이의 구동 방법 - Google Patents

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Abstract

표시 장치는, 제1 노드와 제2 노드 사이에 접속되어 구동 전류를 생성하는 제1 트랜지스터를 포함하고, 제1 주사선, 제2 주사선, 제3 주사선, 제4 주사선, 발광 제어선, 및 데이터선에 접속되는 화소; 발광 제어선에 제1 주파수로 발광 제어 신호를 공급하는 발광 구동부; 발광 제어 신호가 공급되는 기간 내에서 제1 내지 제4 주사선들에 제1 내지 제4 주사 신호들을 각각 공급하는 주사 구동부; 및 데이터선에 데이터 신호를 공급하는 데이터 구동부를 포함한다.
제1 주사 신호는 제1 노드로 제1 전원의 전압이 공급되는 타이밍을 제어하고, 제2 주사 신호는 제2 노드와 제1 트랜지스터의 게이트 전극이 연결되는 타이밍을 제어하며, 제3 주사 신호는 제1 트랜지스터의 게이트 전극에 제2 전원의 전압이 공급되는 타이밍을 제어하고, 제2 주사 신호는 제1 주사 신호의 적어도 일부 및 제3 주사 신호의 적어도 일부와 중첩한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 다양한 프레임 주파수들로 동작 가능한 표시 장치 및 이의 구동 방법에 관한 것이다.
표시 장치의 구동 효율 향상을 위해 저소비 전력의 표시 장치가 요구된다. 예를 들어, 정지 영상 표시 시에 구동 주파수(또는, 데이터 기입 주파수)를 낮춰 표시 장치의 소비 전력이 저감될 수 있다. 또한, 다양한 조건에서의 영상 표시를 위해 표시 장치는 다양한 프레임 주파수(또는, 구동 주파수)로 영상을 표시할 수 있다.
다만, 낮은 구동 주파수에 의해 화소 내부에서의 구동 전류의 누설이 발생될 수 있고, 영상의 플리커 등이 인지될 수 있다. 또한, 프레임 주파수 변화, 프레임 응답 속도 변화 등에 따른 영상 왜곡이 시인될 수 있다.
본 발명의 일 목적은 화소의 구동 트랜지스터의 바이어스 상태를 제어하여 다양한 프레임 주파수들에 대한 영상 품질을 개선하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 제1 노드와 제2 노드 사이에 접속되어 구동 전류를 생성하는 제1 트랜지스터를 포함하고, 제1 주사선, 제2 주사선, 제3 주사선, 제4 주사선, 발광 제어선, 및 데이터선에 접속되는 화소; 상기 발광 제어선에 제1 주파수로 발광 제어 신호를 공급하는 발광 구동부; 상기 발광 제어 신호가 공급되는 기간 내에서 상기 제1 내지 제4 주사선들에 제1 내지 제4 주사 신호들을 각각 공급하는 주사 구동부; 및 상기 데이터선에 데이터 신호를 공급하는 데이터 구동부를 포함할 수 있다. 상기 제1 주사 신호는 상기 제1 노드로 제1 전원의 전압이 공급되는 타이밍을 제어하고, 상기 제2 주사 신호는 상기 제2 노드와 상기 제1 트랜지스터의 게이트 전극이 연결되는 타이밍을 제어하며, 상기 제3 주사 신호는 상기 제1 트랜지스터의 게이트 전극에 제2 전원의 전압이 공급되는 타이밍을 제어하고, 상기 제2 주사 신호는 상기 제1 주사 신호의 적어도 일부 및 상기 제3 주사 신호의 적어도 일부와 중첩할 수 있다.
일 실시예에 의하면, 상기 화소는, 발광 소자; 상기 데이터선과 상기 제1 노드 사이에 접속되며, 상기 제4 주사 신호에 응답하여 턴-온되는 제2 트랜지스터; 상기 제2 노드와 상기 제1 트랜지스터의 상기 게이트 전극에 접속되는 제3 노드 사이에 접속되며, 상기 제2 주사 신호에 응답하여 턴-온되는 제3 트랜지스터; 상기 제1 노드와 상기 제1 전원의 전압을 제공하는 제2 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제4 트랜지스터; 구동 전원을 제공하는 제1 전원선과 상기 제1 노드 사이에 접속되며, 상기 발광 제어 신호에 응답하여 턴-오프되는 제5 트랜지스터; 및 상기 제2 노드와 상기 발광 소자의 제1 전극 사이에 접속되며, 상기 발광 제어선으로 공급되는 상기 발광 제어 신호에 응답하여 턴-오프되는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 연속되는 제1 기간 및 제2 기간에 상기 제1 주사선으로 상기 제1 주사 신호를 공급하고, 상기 제2 기간에 상기 제2 주사선으로 상기 제2 주사 신호를 공급할 수 있다.
일 실시예에 의하면, 상기 제1 기간 및 상기 제2 기간에 상기 제4 트랜지스터가 턴-온되고, 상기 제2 기간에 상기 제3 트랜지스터가 턴-온될 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 제3 기간 중에 상기 제3 주사선으로 상기 제3 주사 신호를 공급하고, 상기 제2 주사선으로 상기 제2 주사 신호를 공급할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 제3 노드와 상기 제2 전원의 전압을 제공하는 제3 전원선 사이에 접속되고, 상기 제3 주사 신호에 응답하여 턴-온되는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제3 기간에 상기 제7 트랜지스터가 턴-온되고, 상기 제7 트랜지스터가 턴-온된 상태에서 상기 제3 트랜지스터가 턴-온될 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 제4 기간에 상기 제2 주사선 및 상기 제4 주사선으로 상기 제2 주사 신호 및 상기 제4 주사 신호를 각각 공급하고, 상기 제4 기간에 상기 제2 트랜지스터 및 상기 제3 트랜지스터가 턴-온될 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 제5 기간에 상기 제1 주사선으로 상기 제1 주사 신호를 공급하고, 상기 발광 구동부는 상기 제1 내지 제5 기간들 동안 상기 발광 제어 신호를 공급하여 상기 제5 및 제6 트랜지스터들을 턴-오프시킬 수 있다.
일 실시예에 의하면, 상기 제1, 제2, 제4, 제5, 및 제6 트랜지스터들은 폴리실리콘 반도체층에 형성되는 액티브 영역들을 포함하고, 폴리실리콘 반도체층은, 상기 제1, 제2, 제5, 및 제6 트랜지스터들의 상기 액티브 영역들을 포함하는 제1 반도체 패턴; 및 상기 제4 트랜지스터의 상기 액티브 영역을 포함하며, 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 및 제7 트랜지스터들은 상기 폴리실리콘 반도체층과 다른 층에 배치되는 산화물 반도체층에 형성되는 액티브 영역들을 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 발광 제어 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하며, 상기 제8 트랜지스터와 상기 제5 트랜지스터의 타입이 상이할 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 상기 화소에 연결되는 제5 주사선으로 제5 주사 신호를 더 공급할 수 있다. 상기 화소는, 상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제5 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하며, 상기 제5 주사 신호는 상기 제1 주사 신호의 반전된 파형을 가질 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 비발광 기간에 상기 제1 주사 신호 및 상기 제2 주사 신호를 각각 복수 회 공급할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 주사 신호들의 펄스 폭들은 상기 제4 주사 신호의 펄스 폭보다 클 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 상기 제3 주사 신호, 및 상기 제4 주사 신호를 프레임 주파수에 대응하는 제2 주파수로 공급하고, 상기 제2 주파수는 상기 제1 주파수 이하일 수 있다.
일 실시예에 의하면, 일 프레임 기간은 상기 발광 제어 신호에 의해 구분되는 복수의 비발광 기간들을 포함하고, 상기 주사 구동부는 상기 비발광 기간들에 상기 제1 주사 신호를 공급하며, 상기 주사 구동부는 상기 비발광 기간들 중 제1 비발광 기간에만 상기 제2 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호를 공급할 수 있다.
일 실시예에 의하면, 상기 주사 구동부는 상기 제1 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호 각각에 중첩하도록 상기 제2 주사 신호의 공급을 유지하고, 상기 주사 구동부는 상기 제1 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호를 상호 중첩하지 않도록 서로 다른 시점에 공급할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치의 구동 방법은, 제1 주사선, 제2 주사선, 제3 주사선, 제4 주사선, 발광 제어선, 및 데이터선에 접속되며, 제1 노드와 제2 노드 사이에 접속되어 구동 전류를 생성하는 제1 트랜지스터를 구비하는 화소를 구동할 수 있다. 표시 장치의 구동 방법은, 제1 기간에 상기 제1 주사선에 제1 주사 신호를 공급하여 상기 제1 트랜지스터의 제1 전극에 제1 전원의 전압을 인가하는 단계; 제2 기간에 상기 제1 주사선 및 상기 제2 주사선에 각각 상기 제1 주사 신호 및 제2 주사 신호를 공급하여 상기 제1 트랜지스터를 다이오드 연결하는 단계; 제3 기간에 상기 제2 주사선 및 상기 제3 주사선에 각각 상기 제2 주사 신호 및 제3 주사 신호를 공급하여 상기 제1 트랜지스터의 게이트 전극 및 제2 전극에 제2 전원의 전압을 인가하는 단계; 제4 기간에 상기 제2 주사선 및 상기 제4 주사선에 각각 상기 제2 주사 신호 및 제4 주사 신호를 공급하여 상기 제1 트랜지스터에 데이터 신호를 기입하는 단계; 및 제5 기간에 상기 제1 주사선에 상기 제1 주사 신호를 공급하여 상기 제1 트랜지스터의 상기 제1 전극에 상기 제1 전원의 전압을 다시 인가하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 발광 소자; 상기 데이터선과 상기 제1 노드 사이에 접속되며, 상기 제4 주사 신호에 응답하여 턴-온되는 제2 트랜지스터; 상기 제2 노드와 상기 제1 트랜지스터의 상기 게이트 전극에 접속되는 제3 노드 사이에 접속되며, 상기 제2 주사 신호에 응답하여 턴-온되는 제3 트랜지스터; 상기 제1 노드와 상기 제1 전원의 전압을 제공하는 제2 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제4 트랜지스터; 구동 전원을 제공하는 제1 전원선과 상기 제1 노드 사이에 접속되며, 상기 발광 제어선으로 공급되는 발광 제어 신호에 응답하여 턴-오프되는 제5 트랜지스터; 상기 제2 노드와 상기 발광 소자의 제1 전극 사이에 접속되며, 상기 발광 제어선으로 공급되는 상기 발광 제어 신호에 응답하여 턴-오프되는 제6 트랜지스터; 및 상기 제3 노드와 상기 제2 전원의 전압을 제공하는 제3 전원선 사이에 접속되고, 상기 제3 주사 신호에 응답하여 턴-온되는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함할 수 있다. 상기 제1 기간 및 상기 제5 기간에 상기 제8 트랜지스터를 통해 상기 발광 소자의 제1 전극으로 상기 제3 전원의 전압이 공급될 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호는 제1 주파수로 공급되고, 상기 제3 주사 신호, 및 상기 제4 주사 신호는 프레임 주파수에 대응하는 제2 주파수로 공급되며, 상기 제2 주파수는 상기 제1 주파수 이하일 수 있다.
일 실시예에 의하면, 일 프레임 기간은 상기 발광 제어 신호에 의해 구분되는 복수의 비발광 기간들을 포함하고, 상기 비발광 기간들에 상기 제1 주사 신호가 공급되며, 상기 비발광 기간들 중 제1 비발광 기간에만 상기 제2 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호가 공급될 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 구동 방법은 제1 기간에 제1 트랜지스터에 온-바이어스를 인가하기 위해 제4 트랜지스터를 턴-온한 상태에서 제2 기간에 제3 트랜지스터를 턴-온하여 히스테리시스 특성을 추가 개선함으로써 스텝 효율이 개선될 수 있다.
또한, 표시 장치 및 이의 구동 방법은 제3 기간에 제1 트랜지스터의 게이트 전압을 초기화하기 위해 제7 트랜지스터를 턴-온한 상태에서 제3 트랜지스터를 턴-온(제2 주사 신호와 제3 주사 신호가 중첩함)하여 제1 트랜지스터(M1)의 게이트 전압의 킥백을 제거 내지 최소화함으로써, 1000 니트 이상의 고휘도 발광이 용이하게 구현될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함되는 주사 구동부의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 5는 일 프레임 기간 동안 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 6은 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 7은 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 8은 도 3의 화소에 포함되는 화소 회로를 포함하는 백플레인 구조물의 일 예를 나타내는 레이아웃 도면이다.
도 9는 도 8의 백플레인 구조물에 포함되는 제1 반도체층의 일 예를 나타내는 평면도이다.
도 10은 도 8의 백플레인 구조물에 포함되는 제1 도전층 및 제2 도전층의 일 예를 나타내는 평면도이다.
도 11은 도 8의 백플레인 구조물에 포함되는 제3 도전층 및 제2 반도체층의 일 예를 나타내는 평면도이다.
도 12는 도 8의 백플레인 구조물에 포함되는 제3 도전층, 제2 도전층, 및 제4 도전층의 일 예를 나타내는 평면도이다.
도 13은 도 8의 백플레인 구조물에 포함되는 제5 도전층의 일 예를 나타내는 평면도이다.
도 14는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 15는 도 14의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 16은 표시 장치의 일 예를 나타내는 도면이다.
도 17은 도 16의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 18은 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 19는 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 20은 일 프레임 기간 동안 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 21a 및 도 21b는 도 17의 화소에 공급되는 신호들의 일 예들을 나타내는 타이밍도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 주사 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시 장치(1000)는 구동 조건에 따라 다양한 프레임 주파수(리프레시 레이트, 구동 주파수, 또는, 화면 재생률)로 영상을 표시할 수 있다. 프레임 주파수는 1초 동안 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 전압이 기입되는 빈도수이다. 예를 들어, 프레임 주파수는 화면 주사율, 화면 재생 빈도수라도고 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다.
일 실시예에서, 데이터 구동부(400) 및/또는 데이터 신호 공급을 위해 제4 주사선(S4i)으로 공급되는 제4 주사 신호의 출력 주파수는 프레임 주파수에 대응하여 변경될 수 있다. 예를 들어, 동영상 구동을 위한 프레임 주파수는 약 60Hz 이상(예를 들어, 120Hz)의 주파수일 수 있다. 프레임 주파수가 60Hz인 경우, 각각의 수평라인(화소행)에는 1초에 60회의 제4 주사 신호가 공급될 수 있다.
일 실시예에서, 표시 장치(1000)는, 구동 조건에 따라 주사 구동부(200) 및 발광 구동부(300)의 출력 주파수 및 이에 대응하는 데이터 구동부(400)의 출력 주파수를 조절할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 프레임 주파수들에 대응하여 영상을 표시할 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 120Hz 이상의 프레임 주파수(예를 들어, 240Hz, 480Hz)로도 영상을 표시할 수 있다.
화소부(100)는 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dm)을 포함하고, 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dm)에 연결되는 화소(PX)들을 포함할 수 있다(단, m, n은 1보다 큰 정수). 화소(PX)들 각각은 구동 트랜지스터와 복수의 스위칭 트랜지스터들을 포함할 수 있다.
타이밍 제어부(500)는 소정의 인터페이스를 통해 AP(Application processor)와 같은 호스트 시스템으로부터 입력 영상 데이터(IRGB) 및 제어 신호들(Sync, DE)을 공급받을 수 있다.
타이밍 제어부(500)는 입력 영상 데이터(IRGB), 동기신호(Sync, 예를 들어, 수직 동기신호, 수평 동기신호, 등), 데이터 인에이블 신호(DE) 및 클럭 신호 등에 기초하여 제1 제어 신호(SCS), 제2 제어 신호(ECS), 및 제3 제어 신호(DCS)를 생성할 수 있다. 제1 제어 신호(SCS)는 주사 구동부(200)로 공급되고, 제2 제어 신호(ECS)는 발광 구동부(300)로 공급되며, 제3 제어 신호(DCS)는 데이터 구동부(400)로 공급될 수 있다. 타이밍 제어부(500)는 입력 영상 데이터(IRGB)를 재정렬하여 데이터 구동부(400)로 공급할 수 있다.
주사 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS)를 수신하고, 제1 제어 신호(SCS)에 기초하여 제1 주사선들(S11 내지 S1n), 제2 주사선들(S21 내지 S2n), 제3 주사선들(S31 내지 S3n), 및 제4 주사선들(S41 내지 S4n)로 각각 제1 주사 신호, 제2 주사 신호, 제3 주사 신호, 및 제4 주사 신호를 공급할 수 있다.
제1 내지 제4 주사 신호들은 해당 주사 신호들이 공급되는 트랜지스터의 타입에 상응하는 게이트-온 전압(예를 들어, 로우 전압)으로 설정될 수 있다. 주사 신호를 수신하는 트랜지스터는 주사 신호가 공급될 때 턴-온 상태로 설정될 수 있다. 예를 들어, PMOS(P-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 로우 레벨이고, NMOS(N-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 하이 레벨일 수 있다. 이하, "주사 신호가 공급된다"는 의미는, 주사 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
일 실시예에서, 주사 구동부(200)는 비발광 기간에 제1 내지 제4 주사 신호들 중 일부를 복수 회 공급할 수 있다. 이에 따라, 화소(PX)에 포함되는 구동 트랜지스터의 바이어스 상태가 제어될 수 있다.
발광 구동부(300)는 제2 제어 신호(ECS)에 기초하여 발광 제어선들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 예를 들어, 발광 제어 신호는 발광 제어선들(E1 내지 En)로 순차적으로 공급될 수 있다.
발광 제어 신호는 게이트 오프 전압(예를 들어, 하이 전압)으로 설정될 수 있다. 발광 제어 신호를 수신하는 트랜지스터는 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온 상태로 설정될 수 있다. 이하, "발광 제어 신호가 공급된다"는 의미는, 발광 제어 신호가 이에 의해 제어되는 트랜지스터를 턴-오프시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
도 1에는 설명의 편의를 위해 주사 구동부(200) 및 발광 구동부(300)가 각각 단일 구성인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 설계에 따라 주사 구동부(200)는 제1 내지 제4 주사 신호들 중 적어도 하나를 각각 공급하는 복수의 주사 구동부들을 포함할 수 있다. 또한, 주사 구동부(200) 및 발광 구동부(300)의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수도 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(400)는 디지털 형식의 영상 데이터(RGB)를 아날로그 데이터 신호(데이터 전압)로 변환할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS)에 대응하여 데이터선들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 이때, 데이터선들(D1 내지 Dm)로 공급되는 데이터 신호는 제4 주사선들(S41 내지 S4n)로 공급되는 제4 주사 신호와 동기되도록 공급될 수 있다.
일 실시예에서, 표시 장치(1000)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 화소(PX)의 구동을 위한 제1 구동 전원(VDD)의 전압, 제2 구동 전원(VSS)의 전압, 제1 전원(Vbs, 또는, 바이어스 전원)의 전압, 제2 전원(Vint1, 또는, 제1 초기화 전원)의 전압, 및 제3 전원(Vint2, 또는, 제2 초기화 전원)의 전압을 화소부(100)에 공급할 수 있다.
한편, 표시 장치(1000)는 다양한 프레임 주파수들로 동작할 수 있다. 저주파수 구동의 경우, 화소 내부의 전류 누설로 인해 플리커 등의 영상 불량이 시인될 수 있다. 또한, 다양한 프레임 주파수로의 구동에 의해 구동 트랜지스터의 바이어스 상태 변화, 히스테리시스 특성에 따른 문턱전압 시프트 등으로 인한 응답 속도 변화에 따라 영상 끌림 등의 잔상이 시인될 수 있다.
영상 품질 개선을 위해 화소(PX)의 하나의 프레임 기간은 프레임 주파수에 따라 하나의 표시 주사 기간(display scan period) 및 적어도 하나의 바이어스 주사 기간(bias scan period)을 포함할 수 있다. 표시 주사 기간 및 바이어스 주사 기간의 동작은 도 4 및 도 5를 참조하여 자세히 설명하기로 한다.
도 2는 도 1의 표시 장치에 포함되는 주사 구동부의 일 예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 주사 구동부(200)는 제1 주사 구동부(220), 제2 주사 구동부(240), 제3 주사 구동부(260), 및 제4 주사 구동부(280)를 포함할 수 있다.
제1 제어 신호(SCS)는 제1 내지 제4 주사 시작 신호들(FLM1 내지 FLM4)을 포함할 수 있다. 제1 내지 제4 주사 시작 신호들(FLM1 내지 FLM4)은 제1 내지 제4 주사 구동부들(220, 240, 260, 280)에 각각 공급될 수 있다.
제1 내지 제4 주사 시작 신호들(FLM1 내지 FLM4)의 폭, 공급 타이밍 등은 화소(PX)의 구동 조건 및 프레임 주파수에 따라 결정될 수 있다. 제1 내지 제4 주사 신호들은 각각 제1 내지 제4 주사 시작 신호들(FLM1 내지 FLM4)에 기초하여 출력될 수 있다. 예를 들어, 제1 내지 제4 주사 신호들 중 적어도 하나의 신호 폭은 나머지의 신호 폭과 다를 수 있다.
제1 주사 구동부(220)는 제1 주사 시작 신호(FLM1)에 응답하여 제1 주사선들(S11 내지 S1n)로 제1 주사 신호를 순차적으로 공급할 수 있다. 제2 주사 구동부(240)는 제2 주사 시작 신호(FLM2)에 응답하여 제2 주사선들(S21 내지 S2n)로 제2 주사 신호를 순차적으로 공급할 수 있다. 제3 주사 구동부(260)는 제3 주사 시작 신호(FLM3)에 응답하여 제3 주사선들(S31 내지 S3n)로 제3 주사 신호를 순차적으로 공급할 수 있다. 제4 주사 구동부(280)는 제4 주사 시작 신호(FLM4)에 응답하여 제4 주사선들(S41 내지 S4n)로 제4 주사 신호를 순차적으로 공급할 수 있다.
도 3은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3에서는 설명의 편의를 위하여 i번째 수평라인(또는 i번째 화소행)에 위치되며 j번째 데이터선(Dj)과 접속된 화소(10)를 도시하기로 한다(단, i, j는 자연수).
도 1 및 도 3을 참조하면, 화소(10)는 발광 소자(LD), 제1 내지 제8 트랜지스터들(M1 내지 M8), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(애노드 전극 또는 캐소드 전극)은 제6 트랜지스터(M6)에 접속되고 제2 전극(캐소드 전극 또는 애노드 전극)은 제2 구동 전원(VSS)을 제공하는 전극에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(M1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
일 실시예에서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 다른 실시예에서, 발광 소자(LD)는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다. 또는 발광 소자(LD)는 복수의 무기 발광 소자들이 제2 구동 전원(VSS)과 제6 트랜지스터(M6) 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(M1)(또는 구동 트랜지스터)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 제1 구동 전원(VDD)은 제2 구동 전원(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(M2)는 j번째 데이터선(Dj, 이하, 데이터선이라 함)과 제1 노드(N1) 사이에 접속될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 i번째 제4 주사선(S4i, 이하, 제4 주사선이라 함)에 접속될 수 있다. 제2 트랜지스터(M2)는 제4 주사선(S4i)으로 제4 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극(즉, 제2 노드(N2))과 제3 노드(N3) 사이에 접속될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 i번째 제2 주사선(S2i, 이하, 제2 주사선)에 접속될 수 있다. 제3 트랜지스터(M3)는 제2 주사선(S2i)으로 제2 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(M1)의 제2 전극과 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 즉, 제2 주사 신호에 의해 제1 트랜지스터(M1)의 제2 전극(예를 들어, 드레인 전극)과 제1 트랜지스터(M1)의 게이트 전극이 연결되는 타이밍이 제어될 수 있다. 제3 트랜지스터(M3)가 턴-온되면 제1 트랜지스터(M1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 제1 전원(Vbs)의 전압을 제공하는 제2 전원선(PL2) 사이에 접속될 수 있다. 제4 트랜지스터(M4)는 i번째 제1 주사선(S1i, 이하, 제1 주사선이라 함)으로 공급되는 제1 주사 신호에 응답하여 턴-온되고, 제1 노드(N1)에 제1 전원(Vbs)의 전압을 공급할 수 있다. 여기서, 제1 주사 신호에 의해 제1 노드(N1)로 제1 전원(Vbs)의 전압이 공급되는 타이밍이 제어될 수 있다.
일 실시예에서, 제1 전원(Vbs)의 전압은 블랙 계조의 데이터 전압과 유사한 수준일 수 있다. 예를 들어, 제1 전원(Vbs)의 전압은 약 5~7V 수준일 수 있다. 또는, 제1 전원(Vbs)의 전압은 제1 구동 전원(VDD)의 전압보다 크고, 주사 신호들의 하이 레벨에 상응하는 전압보다 작을 수 있다.
이에 따라, 제4 트랜지스터(M4)의 턴-온에 의해 제1 트랜지스터(M1)의 제1 전극(예를 들어, 소스 전극)에 소정의 고전압이 인가될 수 있다. 이 때, 제3 트랜지스터(M3)가 턴-오프 상태라면, 제1 트랜지스터(M1)는 온-바이어스(on-bias) 상태(턴-온될 수 있는 상태)를 가질 수 있다(즉, 온-바이어스됨).
제5 트랜지스터(M5)는 제1 구동 전원(VDD)을 제공하는 제1 전원선(PL1)과 제1 노드(N1) 사이에 접속될 수 있다. 제5 트랜지스터(M5)의 게이트 전극은 i번째 발광 제어선(Ei, 이하, 발광 제어선이라 함)에 접속될 수 있다. 제5 트랜지스터(M5)는 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(M6)는 제1 트랜지스터(M1)의 제2 전극(즉, 제2 노드(N2))과 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4)) 사이에 접속될 수 있다. 제6 트랜지스터(M6)의 게이트 전극은 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(M6)는 제5 트랜지스터(M5)와 실질적으로 동일하게 제어될 수 있다.
제7 트랜지스터(M7)는 제3 노드(N3)와 제2 전원(Vint1, 이하, 제1 초기화 전원이라 함)을 제공하는 제3 전원선(PL3) 사이에 접속될 수 있다. 제7 트랜지스터(M7)의 게이트 전극은 i번째 제3 주사선(S3i, 이하, 제3 주사선이라 함)에 접속될 수 있다.
제7 트랜지스터(M7)는 제3 주사선(S3i)으로 제3 주사 신호가 공급될 때 턴-온되어 제1 초기화 전원(Vint1)의 전압을 제3 노드(N3)로 공급할 수 있다. 여기서, 제1 초기화 전원(Vint1)의 전압은 데이터선(Dj)으로 공급되는 데이터 신호의 최저 레벨보다 낮은 전압으로 설정된다.
이에 따라, 제7 트랜지스터(M7)의 턴-온에 의해 제1 트랜지스터(M1)의 게이트 전압이 제1 초기화 전원(Vint1)의 전압으로 초기화될 수 있다.
제8 트랜지스터(M8)는 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))과 제3 전원(Vint2, 이하, 제2 초기화 전원이라 함)을 제공하는 제4 전원선(PL4) 사이에 접속될 수 있다. 일 실시예에서, 제8 트랜지스터(M8)의 게이트 전극은 제1 주사선(S1i)에 접속될 수 있다.
제8 트랜지스터(M8)는 제1 주사선(S1i)으로 제1 주사 신호가 공급될 때 턴-온되어 제2 초기화 전원(Vint2)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
발광 소자(LD)의 제1 전극으로 제2 초기화 전원(Vint2)의 전압이 공급되면, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 기생 커패시터에 충전된 잔류 전압이 방전(제거)됨에 따라 의도치 않은 미세 발광이 방지될 수 있다. 따라서, 화소(10)의 블랙 표현 능력이 향상될 수 있다.
한편, 제1 초기화 전원(Vint1)과 제2 초기화 전원(Vint2)은 서로 다른 전압을 생성할 수 있다. 즉, 제3 노드(N3)를 초기화하는 전압과 제4 노드(N4)를 초기화하는 전압은 서로 다르게 설정될 수 있다.
한 프레임 기간의 길이가 길어지는 저주파수 구동에서, 제3 노드(N3)로 공급되는 제1 초기화 전원(Vint1)의 전압이 지나치게 낮은 경우, 제1 트랜지스터(M1)에 강한 온-바이어스가 인가되므로 히스테리시스 특성에 의해 해당 프레임 기간에서의 제1 트랜지스터(M1)의 문턱 전압이 시프트된다. 이러한 특성은 저주파수 구동에서 플리커 현상을 야기할 수 있다. 따라서, 저주파수 구동의 표시 장치에서는 제2 구동 전원(VSS)의 전압보다 높은 제1 초기화 전원(Vint1)의 전압이 요구될 수 있다.
그러나, 제4 노드(N4)에 공급되는 제2 초기화 전원(Vint2)의 전압이 소정의 기준보다 높아지는 경우, 발광 소자(LD)의 기생 커패시터의 전압이 방전되지 않고 오히려 충전될 수 있다. 따라서, 제2 초기화 전원(Vint2)의 전압은 제2 구동 전원(VSS)의 전압보다 낮아야 한다.
다만, 이는 예시적인 것으로서, 제1 초기화 전원(Vint1)의 전압과 제2 초기화 전원(Vint2)의 전압은 실질적으로 동일할 수도 있다.
스토리지 커패시터(Cst)는 제1 전원선(PL1)과 제3 노드(N3) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 제3 노드(N3)에 인가된 전압을 저장할 수 있다.
일 실시예에서, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제8 트랜지스터(M8)는 폴리실리콘 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제8 트랜지스터(M8)는 액티브층(채널)로서 LTPS(low temperature poly-silicon) 공정을 통해 형성된 폴리실리콘 반도체층을 포함할 수 있다.
또한, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제8 트랜지스터(M8)는 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있다. 이에 따라, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제8 트랜지스터(M8)를 턴-온시키는 게이트-온 전압은 논리 로우 레벨일 수 있다.
폴리실리콘 반도체 트랜지스터는 빠른 응답 속도의 장점이 있으므로, 빠른 스위칭이 요구되는 스위칭 소자에 적용될 수 있다.
제3 트랜지스터(M3) 및 제7 트랜지스터(M7)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)는 N형 산화물 반도체 트랜지스터(예를 들어, NMOS 트랜지스터)일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다. 이에 따라, 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)를 턴-온시키는 게이트-온 전압은 논리 하이 레벨일 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)를 산화물 반도체 트랜지스터로 형성하면 저주파수 구동에 따른 제3 노드(N3)로부터의 누설전류를 최소화할 수 있고, 이에 따라 표시품질을 향상시킬 수 있다.
도 4는 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이고, 도 5는 일 프레임 기간 동안 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 3, 도 4, 및 도 5를 참조하면, 프레임 주파수를 제어하는 가변 주파수 구동에서, 하나의 프레임 기간(FP)은 표시 주사 기간(DSP) 및 적어도 하나의 바이어스 주사 기간(BSP)을 포함할 수 있다.
표시 주사 기간(DSP)은 제1 비발광 기간(NEP1) 및 제1 발광 기간(EP1)을 포함할 수 있다. 바이어스 주사 기간(BSP)은 제2 비발광 기간(NEP2) 및 제2 발광 기간(EP2)을 포함할 수 있다. 도 4의 비발광 기간(NEP) 및 발광 기간(EP)은 각각 도 5의 제1 비발광 기간(NEP1) 및 제1 발광 기간(EP1)에 대응할 수 있다.
표시 주사 기간(DSP)은 출력 영상에 실제로 대응하는 데이터 신호가 기입되는 기간을 포함할 수 있다. 예를 들어, 저주파수 구동으로 정지 영상이 표시되는 경우, 표시 주사 기간(DSP)마다 데이터 신호가 기입될 수 있다.
도 5에 도시된 바와 같이, 발광 제어 신호는 프레임 주파수 이상의 제1 주파수로 발광 제어선(Ei)에 공급될 수 있다. 제3 주사 신호 및 제4 주사 신호는 제1 주파수보다 낮은 제2 주파수로 공급될 수 있다. 예를 들어, 제1 주파수는 240Hz이고, 제2 주파수는 60Hz일 수 있다. 이 때, 제3 주사 신호 및 제4 주사 신호의 주파수는 프레임 주파수와 실질적으로 동일할 수 있다. 제3 주사 신호는 제1 트랜지스터(M1)의 게이트 전극에 제1 초기화 전원(Vint1)의 전압이 공급되는 타이밍을 제어할 수 있다.
다만, 이는 예시적인 것으로서, 제2 주파수는 60Hz 미만일 수 있다. 제2 주파수가 낮아질수록, 또는 제1 주파수와 제2 주파수의 차이가 클수록, 프레임 기간(FP)에서 바이어스 주사 기간(BSP)이 반복되는 횟수(즉, 바이어스 주사 기간(BSP)의 개수)가 증가할 수 있다. 예를 들어, 프레임 주파수에 따라 프레임 기간(FP)은 하나의 표시 주사 기간(DSP)과 복수의 연속된 바이어스 주사 기간(BSP)들을 포함할 수 있다.
일 실시예에서, 하나의 프레임 기간(FP)은 표시 주사 기간(DSP)만을 포함할 수도 있다. 예를 들어, 제1 주파수 및 제2 주파수가 프레임 주파수에 대응하고, 바이어스 주사 기간이 생략될 수 있다. 예를 들어, 발광 제어 신호, 제3 주사 신호, 및 제4 주사 신호는 프레임 주파수인 240Hz로 공급될 수도 있다.
일 실시예에서, 제2 주사 신호는 제1 비발광 기간(NEP1)에만 공급될 수 있다. 제2 주사 신호는 제1 비발광 기간(NEP1)에 제2 주사선(S2i)으로 복수회 공급될 수 있다. 제2 주사 신호는 제1 트랜지스터(M1)의 제1 전극(소스 전극)과 게이트 전극이 연결되는(즉, 다이오드 연결되는) 타이밍을 제어할 수 있다.
일 실시예에서, 제1 주사 신호는 제1 비발광 기간(NEP1) 및 제2 비발광 기간(NEP2)에 공급될 수 있다. 제1 주사 신호는 제1 비발광 기간(NEP1)에 제1 주사선(S1i)으로 복수회 공급될 수 있다. 또한, 제1 주사 신호는 제2 비발광 기간(NEP2)에 제1 주사선(S1i)으로 복수회 공급될 수 있다.
제1 주사 신호는 제1 노드(N1)로 제1 전원(Vbs)의 전압이 공급되는 타이밍을 제어할 수 있다. 제1 주사 신호는 제1 트랜지스터(M1)를 온-바이어스 상태로 제어하기 위한 신호일 수 있다. 예를 들어, 제1 주사 신호에 의해 제4 트랜지스터(M4)가 턴-온되면, 제1 전원(Vbs)의 전압이 제1 노드(N1)로 공급될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제4 트랜지스터(M4)를 이용하여 주기적으로 제1 트랜지스터(M1)의 소스 전극에 제1 전원(Vbs)의 전압을 인가할 수 있다. 제1 트랜지스터(M1)의 소스 전극에 제1 전원(Vbs)의 전압이 공급되면, 제1 트랜지스터(M1)는 온-바이어스 상태가 되고, 제1 트랜지스터(M1)의 문턱전압 특성이 변경될 수 있다. 따라서, 저주파수 구동에서 제1 트랜지스터(M1)의 특성이 특정 상태로 고정되어 열화되는 것이 방지될 수 있다.
도 5에는 제1 주사 신호가 모든 비발광 기간들(NEP1, NEP2)에 공급되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 제1 주사 신호는 제2 비발광 기간(NEP2)들 중 일부에만 공급될 수도 있다. 예를 들어, 제1 주사 신호는 표시 주사 기간(DSP) 및 도 5의 두 번째 바이어스 주사 기간(BSP)에만 제1 주사선(S1i)으로 공급될 수 있다.
발광 제어 신호가 논리 로우 레벨을 갖는 기간은 발광 기간(EP, EP1, EP2)일 수 있고, 발광 기간(EP, EP1, EP2) 이외의 기간은 비발광 기간(NEP, NEP1, NEP2)일 수 있다.
N형 트랜지스터인 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)에 각각 공급되는 제2 주사 신호 및 제3 주사 신호의 게이트-온 전압은 논리 하이 레벨이다. P형 트랜지스터인 제2 트랜지스터(M2), 제4 트랜지스터(M4), 및 제8 트랜지스터(M8)로 각각 공급되는 제4 주사 신호 및 제1 주사 신호의 게이트-온 전압은 논리 로우 레벨이다.
도 5에 도시된 바와 같이, 바이어스 주사 기간(BSP)의 비발광 기간인 제2 비발광 기간(NEP2)에는 제1 주사선(S1i)으로 제1 주사 신호가 공급될 수 있다. 따라서, 제2 비발광 기간(NEP2)에 제1 트랜지스터(M1)의 소스 전극으로 제1 전원(Vbs)의 전압이 공급될 수 있다. 즉, 프레임 주파수와 무관하게 주기적으로 제1 트랜지스터(M1)로 온-바이어스 스트레스가 인가될 수 있다. 예를 들어, 해 제2 비발광 기간(NEP2)에 제1 주사선(S1i)으로 제1 주사 신호가 복수회 공급될 수 있다. 이에 따라, 저주파수 구동의 프레임 기간(FP)에서의 제1 트랜지스터(M1)의 휘도 변화가 최소화될 수 있다. 한편, 제1 주사 신호는 주사 구동부(200)의 구동 및 표시 장치(1000)의 구성의 단순화를 위해 표시 주사 기간(DSP)에도 제1 주사선(Si1)으로 복수회 공급될 수 있다.
이하, 도 4를 참조하여 표시 주사 기간(DSP)에 공급되는 주사 신호들 및 화소(10)의 동작을 구체적으로 설명하기로 한다.
일 실시예에서, 제2 주사 신호는 제1 주사 신호의 적어도 일부 및 제3 주사 신호의 적어도 일부와 중첩할 수 있다. 따라서, 제3 트랜지스터(M3)와 제4 트랜지스터(M4)가 동시에 턴-온되는 기간 및 제3 트랜지스터(M3)와 제7 트랜지스터(M7)가 동시에 턴-온되는 기간이 존재할 수 있다.
비발광 기간(NEP) 동안 발광 제어선(Ei)으로 발광 제어 신호가 공급될 수 있다. 이에 따라, 비발광 기간(NEP) 동안 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 턴-오프될 수 있다. 비발광 기간(NEP)은 제1 내지 제5 기간들(P1 내지 P5)을 포함할 수 있다.
일반적으로, 이전 영상에서 현재 영상으로 화면 전환이 급격한 계조 변화를 가지면서 일어나는 경우, 현재 영상의 목표 휘도(즉, 이상적인 휘도)에 대한 화면 전환 직후의 휘도(즉, 화면 전환 후 첫 번째 프레임의 실제 휘도) 비율인 스텝 효율(step efficiency)이 저하된다.
제1 기간(P1)에 주사 구동부(200)는 제1 주사선(S1i)으로 제1 주사 신호를 공급할 수 있다. 제1 주사 신호는 제1 시점(t1)에 로우 레벨로 천이될 수 있다. 이에 따라, 제4 트랜지스터(M4)가 턴-온되고, 제1 노드(N1, 즉, 제1 트랜지스터(M1)의 소스 전극)로 제1 전원(Vbs)의 전압이 공급될 수 있다. 제1 전원(Vbs)의 전압은 제1 전원(VDD)의 전압보다 높은 레벨을 가질 수 있다. 또한, 제1 트랜지스터(M1)의 게이트 전극이 플로팅 상태이므로, 제1 기간(P1)에 제1 트랜지스터(M1)의 게이트-소스 전압의 절대값이 증가(즉, 온-바이어스됨)할 수 있다. 이에 따라, 제1 트랜지스터(M1)의 문턱 전압은 감소되는 방향으로 시프트되고, 구동 전류가 빠르게 변할 수 있게 되므로, 스텝 효율이 개선될 수 있다.
제2 기간(P2)에 주사 구동부(200)는 제1 주사선(S1i)으로 제1 주사 신호를 공급하고, 제2 주사선(S2i)으로 제2 주사 신호를 공급할 수 있다. 예를 들어, 제2 주사 신호는 제2 시점(t2)에 하이 레벨로 천이될 수 있다. 즉, 제2 기간(P2)에는 제1 주사 신호와 제2 주사 신호가 중첩할 수 있다. 일 실시예에서, 제1 시점(t1)과 제2 시점(t2) 사이의 시간은 1수평기간에 상응할 수 있다. 1수평기간은 하나의 화소행에 데이터를 기입하는 시간에 상응할 수 있다.
제2 기간(P2)에 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 턴-온될 수 있다. 제4 트랜지스터(M4)의 턴-온 상태는 제1 기간(P1)으로부터 제2 기간(P2)까지 유지될 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 턴-온에 의해 제1 트랜지스터(M1)는 다이오드 연결되고, 제1 트랜지스터(M1)의 게이트-소스 전압의 크기는 제1 트랜지스터(M1)의 문턱 전압의 절대값에 상응하는 수준으로 감소될 수 있다.
한편, 제1 트랜지스터(M1)의 바이어스 상태 변화에 따라 제1 트랜지스터(M1)의 문턱 전압 및 구동 전류가 변하는 히스테리시스 특성은 영상의 스텝 효율에 영향을 줄 수 있다. 예를 들어, 동일한 기간 동안 제1 트랜지스터(M1)의 바이어스 상태의 변화 빈도가 많을수록 히스테리시스 특성에 따른 구동 전류 및 휘도의 흔들림이 감소될 수 있으며, 영상의 스텝 효율이 개선될 수 있다. 이에 따라, 제2 기간(P2)에 제1 트랜지스터(M1)는 턴-오프되고, 제1 트랜지스터(M1)의 바이어스 상태가 변화되므로(예를 들어, 오프-바이어스됨), 스텝 효율이 더욱 개선될 수 있다.
일 실시예에서, 제1 기간(P1) 및 제2 기간(P2) 동안 제1 주사 신호에 응답하여 제8 트랜지스터(M8)가 턴-온되고, 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))으로 제2 초기화 전원(Vint2)의 전압이 공급될 수 있다. 따라서, 발광 소자(LD)의제1 전극의 전압이 초기화될 수 있다.
제1 주사 신호는 제3 시점(t3)에 하이 레벨로 천이될 수 있다. 이에 따라, 제3 시점(t3)에서 제4 트랜지스터(M4) 및 제8 트랜지스터(M8)는 턴-오프될 수 있다.
일 실시예에서, 제2 주사 신호의 공급은 제4 시점(t4)에 중단될 수 있다. 예를 들어, 제2 주사 신호는 제4 시점(t4)에 로우 레벨로 천이될 수 있다. 이에 따라, 제4 시점(t4)에서 제3 트랜지스터(M3)가 턴-오프될 수 있다.
도 4에는 제4 시점(t4)이 제3 시점(t3) 이후인 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제4 시점(t4)과 제3 시점(t3)은 실질적으로 동일할 수도 있다.
일 실시예에서, 제1 주사 신호 및 제2 주사 신호의 펄스 폭은 2수평기간 이상을 가질 수 있다. 따라서, 제1 주사 신호 및 제2 주사 신호는 상호 인접한 소정의 화소행들에 공통으로 공급될 수도 있다.
이후, 주사 구동부(200)는 제3 기간(P3)에 제3 주사선(S3i)으로 제3 주사 신호를 공급할 수 있다. 예를 들어, 제3 주사 신호는 제5 시점(t5)에 하이 레벨로 천이되고, 제7 시점(t7)에 로우 레벨로 천이될 수 있다. 다시 말하면, 제3 주사 신호의 펄스 폭은 2수평기간 이상을 가질 수 있다. 따라서, 제3 주사 신호는 상호 인접한 소정의 화소행들에 공통으로 공급될 수도 있다.
제3 기간(P3) 동안 제7 트랜지스터(M7)는 제3 주사 신호에 응답하여 턴-온되고, 제1 초기화 전원(Vint1)의 전압이 제3 노드(N3)에 공급될 수 있다. 따라서, 제1 트랜지스터(M1)의 게이트 전압은 제1 초기화 전원(Vint1)의 전압으로 초기화될 수 있다. 따라서, 제1 트랜지스터(M1)에는 데이터 기입 전에 강한 온-바이어스가 다시 인가되고, 제1 트랜지스터(M1)의 문턱 전압이 시프트됨에 따라 응답 속도가 개선될 수 있다. 제3 기간(P3)은 2수평기간 이상일 수 있다.
주사 구동부(200)는 제3 기간(P3) 중의 제6 시점(t6)부터 제2 주사선(S2i)으로 제2 주사 신호를 다시 공급할 수 있다. 예를 들어, 주사 구동부(200)는 비발광 기간(NEP) 동안 제2 주사선(S2i)으로 제2 주사 신호를 2회 공급할 수 있다.
두 번째로 공급되는 제2 주사 신호는 제3 주사 신호 및 제4 주사 신호와 중첩할 수 있다. 예를 들어, 제2 주사 신호의 공급은 제5 기간(P5) 전까지 유지될 수 있다.
예를 들어, 제3 기간(P3)의 제6 시점(t6)부터 제7 시점(t7)까지 제3 주사 신호와 제2 주사 신호가 중첩하고, 제3 트랜지스터(M3)와 제7 트랜지스터(M7)가 동시에 턴-온 상태를 가질 수 있다. 따라서, 제2 노드(N2)에 제1 초기화 전원(Vint1)의 전압이 공급되고, 제1 트랜지스터(M1)의 드레인 전압이 제1 초기화 전원(Vint1)의 전압으로 초기화될 수 있다.
또한, 주사 구동부(200)는 제4 기간(P4)에 제4 주사선(S4i)으로 제4 주사 신호를 더 공급할 수 있다. 일 실시예에서, 제4 주사 신호의 펄스 폭은 1수평기간 이하일 수 있다. 예를 들어, 제1 내지 제3 주사 신호들의 펄스 폭들은 상기 제4 주사 신호의 펄스 폭보다 클 수 있다.
제4 기간(P4)에서는 제4 주사 신호 및 제2 주사 신호에 각각 응답하여 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)가 턴-온될 수 있다. 따라서, 데이터선(Dj)으로 공급되는 데이터 신호가 제1 노드(N1)로 공급되고, 제1 트랜지스터(M1)는 다이오드 연결되므로, 데이터 기입 및 제1 트랜지스터(M1)의 문턱 전압 보상이 수행될 수 있다. 제4 주사 신호의 공급이 중단된 후에도 제2 주사 신호의 공급이 유지되므로, 충분한 시간 동안 제1 트랜지스터(M1)의 문턱 전압이 보상될 수 있다.
한편, 본 발명의 실시예들과 다르게, 제3 주사 신호의 공급이 중단된 후에 제2 주사 신호가 공급된다면(즉, 제3 주사 신호와 제2 주사 신호가 중첩하지 않는 경우), 제2 주사선(S2i)과 제3 노드(N3)에 상응하는 도전 패턴 사이의 기생 캡의 커플링에 의해 제3 노드(N3)의 전압(즉, 제1 트랜지스터(M1)의 게이트 전압)에 킥백(kickback) 현상이 발생될 수 있다. 즉, 제2 주사 신호의 상승에 의해 제1 초기화 전원(Vint1)의 전압을 갖는 제3 노드(N3)의 전압이 의도치 않게 상승할 수 있다.
이러한 제3 노드(N3)의 전압 상승으로 구동 전류에 손실이 발생되며, 목적하는 최대 휘도로의 발광이 이루어질 수 없다. 예를 들어, 1200 니트(nit)의 발광 능력을 갖도록 설계된 표시 장치가 1200 니트로 발광할 수 없다.
이러한 킥백 현상을 제거 내지 최소화하기 위해 제3 기간(P3) 중 제3 주사 신호가 공급되고 있는 상태에서 제2 주사 신호가 공급될 수 있다. 따라서, 1000 니트 이상의 고휘도 발광이 용이하게 구현될 수 있다.
이후 제5 기간(P5)에 주사 구동부(200)는 제1 주사선(S1i)으로 제1 주사 신호를 다시 공급할 수 있다. 따라서, 제4 트랜지스터(M4) 및 제8 트랜지스터(M8)가 턴-온될 수 있다. 제4 트랜지스터(M4)의 턴-온에 의해 제1 노드(N1)로 제1 전원(Vbs)의 전압이 공급될 수 있다.
제2 기간(P2)에 인가된 강한 온-바이어스의 영향은 제4 기간(P4)의 데이터 신호의 기입 및 문턱 전압 보상 동작에 의해 제거될 수 있다. 예를 들어, 제4 기간(P4)에서의 문턱 전압 보상에 의해 제1 트랜지스터(M1)의 게이트 전압과 소스 전압의 전압차가 크게 감소될 수 있다. 그러면 제1 트랜지스터(M1)의 특성이 다시 변화하고, 발광 기간(EP)의 구동 전류가 증가하거나 블랙 계조의 들뜸이 시인될 수 있다.
이러한 특성 변화를 방지하기 위해, 제5 기간(P5)에 제4 트랜지스터(M4)가 턴-온될 수 있다. 따라서, 제5 기간(P5)에 제1 트랜지스터(M1)의 소스 전극으로 제1 전원(Vbs)의 전압이 공급됨으로써 제1 트랜지스터(M1)가 온-바이어스 상태로 설정될 수 있다.
이후, 발광 구동부(300)는 발광 기간(EP)에 발광 제어선(Ei)으로의 발광 제어 신호의 공급을 중단할 수 있다. 이에 따라, 제5 및 제6 트랜지스터들(M5, M6)이 턴-온되고, 데이터 신호에 기초한 구동 전류가 제1 트랜지스터(M1)를 통해 발광 소자(LD)에 공급될 수 있다. 발광 소자(LD)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(1000) 및 이의 구동 방법은 제1 기간(P1)에 제1 트랜지스터(M1)에 온-바이어스를 인가하기 위해 제4 트랜지스터(M4)를 턴-온한 상태에서 제2 기간(P2) 제3 트랜지스터(M3)를 턴-온하여 히스테리시스 특성을 추가 개선함으로써 스텝 효율이 개선될 수 있다.
또한, 표시 장치(1000) 및 이의 구동 방법은 제3 기간(P3)에 제1 트랜지스터(M1)의 게이트 전압을 초기화하기 위해 제7 트랜지스터(M7)를 턴-온한 상태에서 제3 트랜지스터(M3)를 턴-온하여 제1 트랜지스터(M1)의 게이트 전압의 킥백을 제거 내지 최소화함으로써, 1000 니트 이상의 고휘도 발광이 용이하게 구현될 수 있다.
도 6은 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 6의 타이밍도는 제2 주사 신호를 제외하면, 도 4의 타이밍도와 동일 또는 유사하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 3, 및 도 6을 참조하면, 표시 주사 기간의 비발광 기간(NEP)은 제2 기간(P2'), 제3 기간(P3'), 제4 기간(P4), 및 제5 기간(P5)을 포함할 수 있다.
도 6의 제2 기간(P2')의 동작은 도 4를 참조하여 설명된 제2 기간(P2)의 동작과 실질적으로 동일할 수 있다. 다시 말하면, 제1 시점(t1)에 제1 주사 신호와 제2 주사 신호가 동시에 공급될 수 있다. 제2 기간(P2')은 제1 주사 신호가 로우 레벨을 갖는 제1 시점(t1)부터 제2 시점(t2)까지의 기간일 수 있다.
제2 기간(P2')에 제3 트랜지스터(M3), 제4 트랜지스터(M4), 및 제8 트랜지스터(M8)가 동시에 턴-온되며, 도 4의 제2 기간(P2)에서의 동작에서와 같은 효과로 스텝 효율이 개선될 수 있다.
일 실시예에서, 주사 구동부(200)는 제1 주사 신호, 제3 주사 신호, 및 제4 주사 신호 각각에 중첩하도록 제2 주사 신호의 공급을 유지할 수 있다. 예를 들어, 제2 주사 신호는 제1 시점(t1)에 공급되기 시작하여 제5 기간(P5) 전까지(예를 들어, 제6 기간(P6) 동안) 유지될 수 있다.
제3 기간(P3')에는 제3 주사선(S3i)으로 제3 주사 신호가 더 공급될 수 있다. 따라서, 제3 기간(P3') 동안 제3 트랜지스터(M3) 및 제7 트랜지스터(M7)가 턴-온되고, 제2 노드(N2) 및 제3 노드(N3)에 제1 초기화 전원(Vint1)의 전압이 공급될 수 있다. 제2 주사 신호와 제3 주사 신호가 중첩하므로, 주사 신호들의 천이에 따른 제1 트랜지스터(M1)의 게이트 전압의 킥백이 제거될 수 있다.
이와 같이, 제2 주사 신호가 상대적으로 긴 시간 동안 하나의 펄스로 공급되므로, 도 6의 실시예에 따른 표시 장치 및 이의 구동 방법은 도 4의 실시예 대비 소비 전력이 개선될 수 있다.
도 7은 도 3의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 7의 타이밍도는 제2 주사 신호를 제외하면, 도 4 또는 도 6의 타이밍도와 동일 또는 유사하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 3, 및 도 7을 참조하면, 표시 주사 기간의 비발광 기간(NEP)은 제1 기간(P1), 제2 기간(P2), 제3 기간(P3'), 제4 기간(P4), 및 제5 기간(P5)을 포함할 수 있다.
도 7의 제1 기간(P1) 및 제2 기간(P2)의 동작은 도 4의 제1 기간(P1) 및 제2 기간(P2)의 동작과 실질적으로 동일하다. 예를 들어, 제1 시점(t1)부터 제1 주사 신호가 공급되고, 제2 시점(t2)부터 제2 주사 신호가 공급될 수 있다. 따라서, 도 4의 제1 기간(P1) 및 제2 기간(P2)에서의 동작에서와 같은 효과로 스텝 효율이 개선될 수 있다.
일 실시예에서, 주사 구동부(200)는 제1 주사 신호, 제3 주사 신호, 및 제4 주사 신호 각각에 중첩하도록 제2 주사 신호의 공급을 유지할 수 있다. 예를 들어, 제2 주사 신호는 제2 시점(t2)에 공급되기 시작하여 제5 기간(P5) 전까지(예를 들어, 제7 기간(P7) 동안) 유지될 수 있다.
이와 같이, 도 7의 실시예에 따른 표시 장치 및 이의 구동 방법은 도 4의 실시예 대비 소비 전력이 개선될 수 있으며, 도 6의 실시예 대비 스텝 효율이 더욱 개선될 수 있다.
도 8은 도 3의 화소에 포함되는 화소 회로를 포함하는 백플레인 구조물의 일 예를 나타내는 레이아웃 도면이고, 도 9는 도 8의 백플레인 구조물에 포함되는 제1 반도체층의 일 예를 나타내는 평면도며, 도 10은 도 8의 백플레인 구조물에 포함되는 제1 도전층 및 제2 도전층의 일 예를 나타내는 평면도고, 도 11은 도 8의 백플레인 구조물에 포함되는 제3 도전층 및 제2 반도체층의 일 예를 나타내는 평면도며, 도 12는 도 8의 백플레인 구조물에 포함되는 제3 도전층, 제2 도전층, 및 제4 도전층의 일 예를 나타내는 평면도고, 도 13은 도 8의 백플레인 구조물에 포함되는 제5 도전층의 일 예를 나타내는 평면도이다.
도 8에는 설명의 편의 상 발광 소자(LD)가 생략되었다.
도 3, 도 8, 도 9, 도 10, 도 11, 도 12, 및 도 13을 참조하면, 백플레인 구조물은 화소 회로에 포함되는 제1 내지 제8 트랜지스터들(M1 내지 M8) 및 스토리지 커패시터(Cst)를 포함하며, 이들에 연결되는 각종 신호선들을 포함할 수 있다.
베이스층 상에 제1 반도체층(SCL1), 제1 도전층(CDL1), 제2 도전층(CDL2), 제2 반도체층(SCL2), 제3 도전층(CDL3), 제4 도전층(CDL4), 및 제5 도전층(CDL5)이 소정의 절연층들을 사이에 두고 순차적으로 적층될 수 있다.
도 9 및 도 10에 도시된 바와 같이, 제1 반도체층(SCL1)은 복수의 액티브 영역들(ACT1, ACT2, ACT4, ACT5, ACT6, ACT8), 소스 영역들(SA1, SA2, SA4, SA5, SA6, SA8), 및 드레인 영역들(DA1, DA2, DA4, DA5, DA6, DA8)을 포함할 수 있다. 제1 반도체층(SCL1)은 폴리실리콘 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 LTPS(low temperature poly-silicon) 공정을 통해 형성될 수 있다.
반도체층(SCL)에서 제1 도전층(CDL1)과 중첩하는 소정의 부분들은 제1, 제2, 제4, 제5, 제6, 및 제8 액티브 영역들(ACT1, ACT2, ACT4, ACT5, ACT6, ACT8)로 정의될 수 있다. 제1, 제2, 제4, 제5, 제6, 및 제8 액티브 영역들(ACT1, ACT2, ACT4, ACT5, ACT6, ACT8)은 제1, 제2, 제4, 제5, 제6, 및 제8 트랜지스터들(M1, M2, M4, M5, M6, M8)에 대응할 수 있다.
제1, 제2, 제4, 제5, 제6, 및 제8 소스 영역들(SA1, SA2, SA4, SA5, SA6, SA8)은 제1, 제2, 제4, 제5, 제6, 및 제8 트랜지스터들(M1, M2, M4, M5, M6, M8)에 대응할 수 있다. 제1, 제2, 제4, 제5, 제6, 및 제8 드레인 영역들(DA1, DA2, DA4, DA5, DA6, DA8)은 제1, 제2, 제4, 제5, 제6, 및 제8 트랜지스터들(M1, M2, M4, M5, M6, M8)에 대응할 수 있다.
제1 액티브 영역(ACT1)의 일단은 제1 소스 영역(SA1)과 연결되고, 타단은 제1 드레인 영역(DA1)과 연결될 수 있다. 나머지 액티브 영역들과 소스 영역들 및 드레인 영역들의 관계는 이와 유사할 수 있다.
제1 액티브 영역(ACT1)은 제1 방향(DR1)으로 연장된 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 영역(ACT1)이 길게 형성됨으로써 제1 화소 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 화소 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어질 수 있다. 일 실시예에서, 제1 방향(DR1)은 수평 방향 또는 화소행과 실질적으로 평행한 방향일 수 있다.
일 실시예에서, 제1 반도체층(SCL1)은 제1 반도체 패턴(SCP1) 및 제2 반도체 패턴(SCP2)을 포함할 수 있다. 제1 반도체 패턴(SCP1)은 제1, 제2, 제5, 및 제6 액티브 영역들(ACT1, ACT2, AC5, ACT6)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은 제1 반도체 패턴(SCP1)과 이격하여 배치될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)은 제1 반도체 패턴(SCP1)과 분리되어 배치될 수 있다. 제2 반도체 패턴(SCP2)은 섬 형태로 배치될 수 있다. 제2 반도체 패턴(SCP2)은 제4 액티브 영역(ACT4), 제4 드레인 영역(DA4), 및 제4 소스 영역(SA4)을 포함할 수 있다.
즉, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)을 이용하여 제1 내지 제8 트랜지스터(M1 내지 M8)을 구현하는 화소 회로에서 설계 공간 및 공정의 최적화를 위해 제2 반도체 패턴(SCP2)은 제1 반도체 패턴(SCP1)과 이격하여 형성될 수 있다.
제1 반도체층(SCL)의 적어도 일부를 커버하는 제1 게이트 절연층 상에 제1 도전층(CDL1)이 형성될 수 있다. 도 10에 도시된 바와 같이, 제1 도전층(CDL1)은 스토리지 커패시터(Cst)의 하부 전극(LE), 제1 주사선(S1i), 제4 주사선(S4i), 발광 제어선(Ei), 및 제3 전원선(PL3)을 포함할 수 있다.
일 실시예에서, 제1 도전층(CDL1)의 제1 반도체층(SCL1)에 중첩하는 부분은 각각 이에 대응하는 트랜지스터들(예를 들어, M1, M2, M4, M5, M6, M8)의 게이트 전극들일 수 있다. 스토리지 커패시터(Cst)의 하부 전극(LE), 제1 주사선(S1i), 제4 주사선(S4i), 발광 제어선(Ei), 제3 전원선(PL3), 및 게이트 전극들은 동일한 물질 및 공정으로 동일한 층에 형성될 수 있다.
제3 전원선(PL3)은 제1 초기화 전원(Vint1)의 전압을 전달할 수 있다.
제1 주사선(S1i), 제4 주사선(S4i), 발광 제어선(Ei), 및 제3 전원선(PL3)은 제1 방향(DR1)으로 연장될 수 있다.
제1 도전층(CDL1)의 적어도 일부를 커버하는 제1 절연층 상에 제2 도전층(CDL2)이 형성될 수 있다. 도 10에 도시된 바와 같이, 제2 도전층(CDL2)은 스토리지 커패시터(Cst)의 상부 전극(UE)을 포함하는 연결선(CNL), 제1 보조선(AXL1), 및 제2 보조선(AXL2)을 포함할 수 있다. 연결선(CNL), 제1 보조선(AXL1), 및 제2 보조선(AXL2)은 제1 방향(DR1)으로 연장될 수 있다. 일 실시예에서, 연결선(CNL), 제1 보조선(AXL1), 및 제2 보조선(AXL2)은 동일한 물질 및 공정으로 동일한 층에 형성될 수 있다.
연결선(CNL)으로는 제1 전원(VDD)의 전압이 제공될 수 있다. 또한, 상부 전극(UE)은 하부 전극(LE)에 중첩하며 제공될 수 있다. 따라서, 스토리지 커패시터(Cst)는 제1 절연층을 사이에 두는 하부 전극(LE)과 상부 전극(UE)에 의해 형성될 수 있다. 일 실시예에서, 상부 전극(UE)의 면적이 하부 전극(LE)의 면적보다 더 클 수 있다. 일 실시예에서, 상부 전극(UE)은 이에 중첩하는 제5 연결 패턴(CNP5) 부분에 개구를 포함할 수 있다.
제1 보조선(AXL1)은 제3 주사선(S3i)에 중첩할 수 있다. 일 실시예에서, 제1 보조선(AXL1)은 제7 트랜지스터(M7)의 액티브 영역(제7 액티브 영역(ACT7))과 중첩할 수 있다. 제1 보조선(AXL1)은 제7 액티브 영역(ACT7)으로 입사되는 광을 차단하여 산화물 반도체 트랜지스터인 제7 트랜지스터(M7)의 동작 특성을 안정화할 수 있다. 다만, 이는 예시적인 것으로서, 제1 보조선(AXL1)은 제7 트랜지스터(M7)에 대한 보조적인 게이트 전극 및 보조적인 주사선의 역할을 수행할 수도 있다.
제2 보조선(AXL2)은 제2 주사선(S2i)에 중첩할 수 있다. 일 실시예에서, 제2 보조선(AXL2)은 제3 트랜지스터(M3)의 액티브 영역(제3 액티브 영역(ACT3))과 중첩할 수 있다. 제2 보조선(AXL2)은 제3 액티브 영역(ACT3)으로 입사되는 광을 차단하여 산화물 반도체 트랜지스터인 제3 트랜지스터(M3)의 동작 특성을 안정화할 수 있다. 다만, 이는 예시적인 것으로서, 제2 보조선(AXL2)은 제3 트랜지스터(M3)에 대한 보조적인 게이트 전극 및 보조적인 주사선의 역할을 수행할 수도 있다.
제2 도전층(CDL2)의 적어도 일부를 커버하는 제2 절연층 상에 제2 반도체층(SCL2)이 형성될 수 있다. 도 11에 도시된 바와 같이, 제2 반도체층(SCL2)은 제3 및 제7 액티브 영역들(ACT3, ACT7), 제3 및 제7 소스 영역들(SA3, SA7), 및 제3 및 제7 드레인 영역들(DA3, DA7)을 포함할 수 있다. 제2 반도체층(SCL2)은 산화물 반도체층을 포함할 수 있다.
제3 및 제7 액티브 영역들(ACT3, ACT7)은 제3 도전층(CDL3)에 중첩할 수 있다. 제3 및 제7 액티브 영역들(ACT3, ACT7)은 각각 제3 및 제7 트랜지스터들(M3, M7)에 대응할 수 있다.
제3 및 제7 소스 영역들(SA3, SA7)은 각각 제3 및 제7 트랜지스터들(M3, M7)에 대응할 수 있다. 제3 및 제7 드레인 영역들(DA3, DA7)은 각각 제3 및 제7 트랜지스터들(M3, M7)에 대응할 수 있다.
제1 반도체층(SCL)의 적어도 일부를 커버하는 제2 게이트 절연층 상에 제3 도전층(CDL3)이 형성될 수 있다. 도 11에 도시된 바와 같이, 제3 도전층(CDL3)은 제2 주사선(S2i), 제3 주사선(S3i), 및 제2 전원선(PL2)을 포함할 수 있다.
일 실시예에서, 제3 도전층(CDL3)의 제2 반도체층(SCL2)에 중첩하는 부분은 각각 이에 대응하는 트랜지스터들(예를 들어, M3, M7)의 게이트 전극들일 수 있다.
제2 전원선(PL2)은 제1 전원(Vbs)의 전압을 전달할 수 있다.
제2 주사선(S2i), 제3 주사선(S3i), 및 제2 전원선(PL2)은 제1 방향(DR1)으로 연장될 수 있다.
제3 도전층(CDL3)의 적어도 일부를 커버하는 제3 절연층 상에 제4 도전층(CDL4)이 형성될 수 있다. 도 12에 도시된 바와 같이, 제4 도전층(CDL4)은 제4 전원선(PL4), 및 제1 내지 제8 연결 패턴들(CNP1 내지 CNP8)을 포함할 수 있다. 일 실시예에서, 제4 전원선(PL4), 및 제1 내지 제8 연결 패턴들(CNP1 내지 CNP8)은 동일한 물질 및 공정으로 동일한 층에 형성될 수 있다.
제4 전원선(PL4)은 제1 방향(DR1) 및 제2 방향(DR2)으로 화소(10)를 가르지르며 연장될 수 있다. 제4 전원선(PL4)은 제2 초기화 전원(Vint2)의 전압을 전달할 수 있다.
제4 전원선(PL4)은 제7 컨택홀(CTH7)을 통해 제1 반도체층(SCL1)의 제8 드레인 영역(DA8)에 연결될 수 있다. 따라서, 제2 초기화 전원(Vint2)의 전압이 제8 트랜지스터(M8)에 제공될 수 있다.
제1 연결 패턴(CNP1)은 데이터선(Dj)과 제2 트랜지스터(M2)의 연결을 매개할 수 있다. 예를 들어, 제1 연결 패턴(CNP1)은 제2 컨택홀(CTH2)을 통해 제1 반도체층(SCL1)의 제2 소스 영역(SA2)에 연결될 수 있다.
제2 연결 패턴(CNP2)은 스토리지 커패시터(Cst)의 상부 전극(UE)을 통해 제1 구동 전원(VDD)과 제5 트랜지스터(M5)의 연결을 매개할 수 있다. 제2 연결 패턴(CNP2)은 제11 컨택홀(CTH11)을 통해 상부 전극(UE)을 포함하는 연결선(CNL)에 연결될 수 있다. 상부 전극(UE)은 제1 구동 전원(VDD)에 연결되므로, 제2 연결 패턴(CNP2)으로 제1 구동 전원(VDD)이 전달될 수 있다.
또한, 제2 연결 패턴(CNP2)은 제4 컨택홀(CTH4)을 통해 제1 반도체층(SCL1)의 제5 소스 영역(SA5)에 연결될 수 있다. 따라서, 제2 연결 패턴(CNP2)를 통해 제5 트랜지스터(M5)로 제1 구동 전원(VDD)의 전압이 제공될 수 있다.
제3 연결 패턴(CNP3)은 제4 트랜지스터(M4)와 제5 트랜지스터(M5)를 연결할 수 있다. 일 실시예에서, 제3 연결 패턴(CNP3)은 제3 컨택홀(CTH3)을 통해 제1 반도체층(SCL1)의 제5 드레인 영역(DA5)에 연결되고, 제5 컨택홀(CTH5)을 통해 제1 반도체층(SCL1)의 제4 드레인 영역(DA4)에 연결될 수 있다. 예를 들어, 제3 연결 패턴(CNP3)은 도 3의 회로도 상에서 제1 노드(N1)와 같은 역할을 할 수 있다.
제4 연결 패턴(CNP4)은 제4 트랜지스터(M4)와 제2 전원선(PL2)을 연결할 수 있다. 일 실시예에서, 제4 연결 패턴(CNP4)은 제6 컨택홀(CTH6)을 통해 제1 반도체층(SCL1)의 제4 소스 영역(SA4)에 연결되고, 제15 컨택홀(CTH15)을 통해 제2 전원선(PL2)에 연결될 수 있다. 따라서, 제4 트랜지스터(M4)로 제1 전원(Vbs)의 전압이 제공될 수 있다.
제5 연결 패턴(CNP5)은 스토리지 커패시터(Cst)의 하부 전극(LE)과 제7 트랜지스터(M7)를 연결할 수 있다. 일 실시예에서, 제5 연결 패턴(CNP5)은 제1 컨택홀(CTH1)을 통해 하부 전극(LE)에 연결되고, 제13 컨택홀(CTH13)을 통해 제2 반도체층(SCL2)의 제7 드레인 영역(DA7)에 연결될 수 있다.
제6 연결 패턴(CNP6)은 제3 트랜지스터(M3)와 제1 트랜지스터(M1)를 연결할 수 있다. 일 실시예에서, 제6 연결 패턴(CNP6)은 제8 컨택홀(CTH8)을 통해 제1 반도체층(SCL1)의 제1 드레인 영역(DA1)에 연결되고, 제14 컨택홀(CTH14)을 통해 제2 반도체층(SCL2)의 제3 드레인 영역(DA3)에 연결될 수 있다.
제7 연결 패턴(CNP7)은 제6 트랜지스터(M6)와 발광 소자(LD)의 연결을 매개할 수 있다. 제7 연결 패턴(CNP7)은 제8 컨택홀(CTH9)을 통해 제1 반도체층(SCL1)의 제6 드레인 영역(DA6)에 연결될 수 있다. 또한, 제7 연결 패턴(CNP7)은 제17 컨택홀(CTH17)을 통해 상부의 제9 연결 패턴(CNP9)에 연결될 수 있다. 제9 연결 패턴(CNP9)은 제18 컨택홀(CTH18)을 통해 그 상부의 발광 소자(LD)의 제1 전극에 연결될 수 있다.
제8 연결 패턴(CNP8)은 제7 트랜지스터(M7)와 제3 전원선(PL3)을 연결할 수 있다. 일 실시예에서, 제8 연결 패턴(CNP8)은 제10 컨택홀(CTH10)을 통해 제3 전원선(PL3)에 연결되고, 제12 컨택홀(CTH12)을 통해 제2 반도체층(SCL2)의 제7 소스 영역(SA7)에 연결될 수 있다. 따라서, 제1 초기화 전원(Vint1)의 전압이 제7 트랜지스터(M7)에 제공될 수 있다.
제4 도전층(CDL4)의 적어도 일부를 커버하는 제4 절연층 상에 제5 도전층(CDL5)이 형성될 수 있다. 도 13에 도시된 바와 같이, 제5 도전층(CDL5)은 제1 전원선(PL1), 데이터선(Dj), 및 제9 연결 패턴(CNP9)을 포함할 수 있다. 일 실시예에서, 제1 전원선(PL1), 데이터선(Dj), 및 제9 연결 패턴(CNP9)은 동일한 물질 및 공정으로 동일한 층에 형성될 수 있다.
제1 전원선(PL1)은 도전 패턴들 중 가장 넓은 면적을 가지며, 제2 방향(DR2)으로 연장될 수 있다. 도13에는 제1 전원선(PL1)의 일부만이 도시된 것이며, 제1 전원선(PL1)은 도시되지 않은 부분에 존재하는 소정의 컨택홀을 통해 연결선(CNL)에 연결될 수 있다. 이에 따라, 화소(10)에 제1 전원(VDD)의 전압이 제공될 수 있다.
데이터선(Dj)은 제2 방향(DR2)으로 연장되며, 데이터 신호를 제공할 수 있다. 데이터선(Dj)은 제16 컨택홀(CTH16)을 통해 제1 연결 패턴(CNP1)에 연결될 수 있다. 따라서, 데이터 신호는 데이터선(Dj) 및 제1 연결 패턴(CNP1)을 거쳐 제2 트랜지스터(M2)의 제2 소스 영역(SA2)에 제공될 수 있다.
제9 연결 패턴(CNP9)은 이에 중첩하는 제7 연결 패턴(CNP7)과 함께 제6 트랜지스터(M6)와 발광 소자(LD)의 연결을 매개할 수 있다. 일 실시예에서, 제9 연결 패턴(CNP9)은 제17 컨택홀(CTH17)을 통해 제7 연결 패턴(CNP7)에 연결되고, 제18 컨택홀(CTH18)을 통해 그 상부의 발광 소자(LD)의 제1 전극에 연결될 수 있다.
이와 같은 도전층들(CDL1 내지 CDL5) 및 반도체층들(SCL1, SCL2)의 레이아웃 구조에 의해 도 3의 화소의 회로가 구현될 수 있다.
도 14는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 14에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 14의 화소(11)는 제8 트랜지스터(M8')를 제외하면, 도 3의 화소(10)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 14를 참조하면, 화소(11)는 발광 소자(LD), 제1 내지 제8 트랜지스터들(M1 내지 M8'), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제8 트랜지스터(M8')는 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))과 제4 전원선(PL4) 사이에 접속될 수 있다. 일 실시예에서, 제8 트랜지스터(M8')의 게이트 전극은 발광 제어선(Ei)에 접속될 수 있다.
제8 트랜지스터(M8')는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제8 트랜지스터(M8')는 N형 산화물 반도체 트랜지스터일 수 있다. 따라서, 제8 트랜지스터(M8')와 제5 트랜지스터(M5)의 타입이 상이할 수 있다.
제8 트랜지스터(M8')는 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-온되어 제2 초기화 전원(Vint2)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 즉, 제8 트랜지스터(M8')는 제5 및 제6 트랜지스터들(M5, M6)과 반대로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 비발광 기간 동안 제8 트랜지스터(M8')는 턴-온 상태를 유지할 수 있다.
제8 트랜지스터(M8')를 N형 트랜지스터로 대체하는 경우, 발광 제어 신호를 이용하여 제8 트랜지스터(M8')를 제어할 수 있고, 제8 트랜지스터(M8')의 턴-오프 전압은 0V보다 낮은 전압으로 적용 가능하므로, 소비 전력 측면에서 더욱 유리할 수 있다. 또한, 산화물 반도체 트랜지스터인 제8 트랜지스터(M8')가 배치되는 경로의 전류 누설이 감소될 수 있다.
도 15는 도 14의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 14 및 도 15를 참조하면, 표시 주사 기간(DSP)의 비발광 기간(NEP)에 제1 주사선(S1i), 제3 주사선(S3i), 및 제2 주사선(S2i)으로 제1 주사 신호, 제3 주사 신호, 및 제2 주사 신호가 순차적으로 공급될 수 있다. 제1 주사 신호는 비발광 기간(NEP)에 제1 주사선(S1i)으로 복수회 공급될 수 있다. 제4 주사 신호는 제2 주사 신호의 공급 중에 제4 주사선(S4i)으로 공급될 수 있다.
도 15에는 제1 내지 제3 주사 신호들이 상호 중첩하지 않는 것으로 도시되었으나, 이는 예시적인 것으로서, 제1 내지 제3 주사 신호들 중 적어도 일부는 중첩할 수 있다. 또한, 제1 내지 제3 주사 신호들의 펄스 폭들 또한 구동 목적이 변경되지 않는 선에서 적용되는 조건에 따라 자유롭게 설정될 수 있다.
제1 기간(P1a)에 제1 주사선(S1i)으로 제1 주사 신호가 공급되고, 제4 트랜지스터(M4)가 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(M1)는 온-바이어스될 수 있다.
제2 기간(P2a)에 제3 주사선(S3i)으로 제3 주사 신호가 공급되고, 제7 트랜지스터(M7)가 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 게이트 전압이 제1 초기화 전원(Vint1)의 전압으로 초기화될 수 있다.
제3 기간(P3a)에 제2 주사선(S2i)으로 제2 주사 신호가 공급되고, 제3 트랜지스터(M3)가 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 문턱 전압이 보상될 수 있다. 또한, 제3 기간(P3a) 중에 제4 주사선(S4i)으로 제4 주사 신호가 공급되어 제2 트랜지스터(M2)가 턴-온되고, 데이터 신호가 기입될 수 있다.
제4 기간(P4a)에는 제1 주사선(P1i)으로 다시 제1 주사 신호가 공급되고, 제4 트랜지스터(M4)가 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(M1)가 다시 온-바이어스 상태로 설정될 수 있다.
이 때, 비발광 기간(NEP) 동안 제8 트랜지스터(M8')는 턴-온 상태를 유지할 수 있다.
다만, 이는 예시적인 것으로서, 도 4 및 도 5를 참조하여 설명된 신호들이 도 14의 화소(11)에 그대로 공급될 수 있다. 이 경우, 도 3 및 도 4를 참조하여 설명된 바와 같이, 제1 트랜지스터(M1)에 온-바이어스를 인가하기 위해 제4 트랜지스터(M4)를 턴-온한 상태에서 제3 트랜지스터(M3)를 턴-온하여 히스테리시스 특성을 추가 개선함으로써 스텝 효율이 개선될 수 있다. 또한, 제1 트랜지스터(M1)의 게이트 전압을 초기화하기 위해 제7 트랜지스터(M7)를 턴-온한 상태에서 제3 트랜지스터(M3)를 턴-온(제2 주사 신호와 제3 주사 신호가 중첩함)하여 제1 트랜지스터(M1)의 게이트 전압의 킥백이 제거될 수 있다. 또한, 도 6 또는 도 7을 참조하여 설명된 신호들이 도 14의 화소(11)에 적용될 수도 있다.
도 16은 표시 장치의 일 예를 나타내는 도면이다.
도 16에서는 도 1을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 표시 장치(1001)는 화소부(100), 주사 구동부(200'), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
화소부(100)는 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n, S51 내지 S5n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dm)을 포함하고, 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n, S51 내지 S5n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dm)에 연결되는 화소(PX')들을 포함할 수 있다.
주사 구동부(200')는 제1 제어 신호(SCS)에 기초하여 제1 주사선들(S11 내지 S1n), 제2 주사선들(S21 내지 S2n), 제3 주사선들(S31 내지 S3n), 제4 주사선들(S41 내지 S4n), 및 제5 주사선들(S51 내지 S5n)로 각각 제1 주사 신호, 제2 주사 신호, 제3 주사 신호, 제4 주사 신호, 및 제5 주사 신호를 공급할 수 있다.
일 실시예에서, 제5 주사 신호는 제1 주사 신호의 반전된 파형을 가질 수 있다.
일 실시예에서, 주사 구동부(200')는 제1 주사 신호, 제2 주사 신호, 제3 주사 신호, 제4 주사 신호, 및 제5 주사 신호를 각각 출력하기 위한 5개의 주사 구동부들(주사 구동 회로들)을 포함할 수 있다. 또는, 주사 구동부(200')는 제1 주사 신호를 반전시키는 구성을 통해 제5 주사 신호를 생성할 수도 있다.
도 17은 도 16의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 17에서는 도 14를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 17의 화소(12)는 제8 트랜지스터(M8') 및 그 구동을 제외하면, 도 14의 화소(11)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 17를 참조하면, 화소(12)는 발광 소자(LD), 제1 내지 제8 트랜지스터들(M1 내지 M8'), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제8 트랜지스터(M8')는 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))과 제4 전원선(PL4) 사이에 접속될 수 있다. 일 실시예에서, 제8 트랜지스터(M8')의 게이트 전극은 i번째 제5 주사선(S5i, 이하, 제5 주사선이라 함)에 접속될 수 있다.
제8 트랜지스터(M8')는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제8 트랜지스터(M8')는 N형 산화물 반도체 트랜지스터일 수 있다.
제8 트랜지스터(M8')는 제5 주사선(S5i)으로 발광 제어 신호가 공급될 때 턴-온되어 제2 초기화 전원(Vint2)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
도 14의 화소(11) 대비, 도 17의 화소(12)는 제8 트랜지스터(M8')를 독립적으로 제어할 수 있다.
도 18은 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 18의 타이밍도는 제5 주사선(S5i)으로 공급되는 제5 주사 신호를 제외하면, 도 15의 타이밍도 및 그에 따른 동작과 실질적으도 동일하므로, 중복되는 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 표시 주사 기간(DSP)의 비발광 기간(NEP)에 제1 주사선(S1i), 제3 주사선(S3i), 및 제2 주사선(S2i)으로 제1 주사 신호, 제3 주사 신호, 및 제2 주사 신호가 순차적으로 공급될 수 있다. 제1 주사 신호는 비발광 기간(NEP)에 제1 주사선(S1i)으로 복수회 공급될 수 있다. 제4 주사 신호는 제2 주사 신호의 공급 중에 제4 주사선(S4i)으로 공급될 수 있다.
일 실시예에서, 제5 주사 신호는 제1 기간(P1a) 및 제4 기간(P4a)에 공급될 수 있다. 제8 트랜지스터(M8')는 제5 주사선(S5i)으로 공급되는 제5 주사 신호에 응답하여 제1 기간(P1a) 및 제4 기간(P4a)에 턴-온될 수 있다. 따라서, 제1 기간(P1a) 및 제4 기간(P4a)에 제4 노드(N4)로 제2 초기화 전원(Vint2)의 전압이 공급될 수 있다.
도 19는 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이고, 도 20은 일 프레임 기간 동안 도 17의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 19 및 도 20에서는 도 4 및 도 5를 참조하여 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 도 19 및 도 20은 제5 주사선(S5i)으로 공급되는 제5 주사 신호를 제외하면, 도 4 및 도 5를 참조하여 설명된 신호들 및 화소의 동작과 실질적으로 동일하거나 유사할 수 있다.
도 17, 도 19, 및 도 20을 참조하면, 프레임 주파수를 제어하는 가변 주파수 구동에서, 하나의 프레임 기간(FP)은 표시 주사 기간(DSP) 및 적어도 하나의 바이어스 주사 기간(BSP)을 포함할 수 있다.
제8 트랜지스터(M8')는 N형 트랜지스터이므로, 제4 트랜지스터(M4)와 제8 트랜지스터(M8')로 공급되는 주사 신호들이 분리될 수 있다. 예를 들어, 제8 트랜지스터(M8')로 공급되는 제5 주사 신호는 제1 주사 신호의 반전 신호일 수 있다. 따라서, 제4 트랜지스터(M4)와 제8 트랜지스터(M8')는 실질적으로 동시에 턴-온될 수 있다.
이에 따라, 도 18 및 도 19의 타이밍도들에 따른 화소(12)의 동작은 도 4 및 도 5의 타이밍도들에 따른 화소(10)의 동작과 실질적으로 동일할 수 있다. 실시예에 따라, 소비 전력 개선을 위해 제2 주사 신호는 도 6 및 도 7과 같이 하나의 연속된 펄스로 공급될 수도 있다.
도 21a 및 도 21b는 도 17의 화소에 공급되는 신호들의 일 예들을 나타내는 타이밍도들이다.
도 21a 및 도 21b에서는 도 4, 도 5, 및 도 19를 참조하여 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 도 21a 및 도 21b은 제1 주사 신호와 제2 주사 신호가 중첩하는 기간을 제외하면, 도 4, 도 5, 도 17, 도 19, 및 도 20을 참조하여 설명된 신호들 및 화소의 동작과 실질적으로 동일하거나 유사할 수 있다.
도 17, 도 21a, 및 도 21b를 참조하면, 표시 주사 기간(DSP)의 비발광 기간(NEP)은 제1 기간(P1c, P1d), 제3 기간(P3), 제4 기간(P4), 및 제5 기간(P5)을 포함할 수 있다.
제3 기간(P3), 제4 기간(P4), 및 제5 기간(P5)의 동작은 도 3 및 도 4를 참조하여 설명된 동작과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
일 실시예에서, 제1 기간(P1c, P1d)에 제1 주사선(S1i), 제2 주사선(S2i), 및 제5 주사선(S5i) 각각으로 공급되는 제1 주사 신호, 제2 주사 신호, 및 제5 주사 신호는 전체적으로 중첩할 수 있다. 따라서, 제1 기간(P1c, P1d)에 제3 트랜지스터(M3), 제4 트랜지스터(M4), 및 제8 트랜지스터(M8')가 모두 동시에 턴-온될 수 있다.
일 실시예에서, 도 21a에 도시된 바와 같이, 제1 기간(P1c)에서 제1 주사 신호, 제2 주사 신호, 및 제5 주사 신호의 펄스 폭들은 모두 실질적으로 동일할 수 있다.
일 실시예에서, 도 21b에 도시된 바와 같이, 제1 기간(P1d)에서 제2 주사 신호의 펄스 폭이 제1 및 제5 주사 신호들의 폭들보다 클 수 있다. 예를 들어, 제1 기간(P1d)에서 제3 트랜지스터(M3)는 제4 및 제8 트랜지스터들(M4, M8')보다 먼저 턴-온되고, 제4 및 제8 트랜지스터들(M4, M8')이 턴-오프된 후에 제3 트랜지스터(M3)가 턴-오프될 수 있다. 다만, 이는 예시적인 것으로서, 제2 주사 신호에 대한 제어에 따라, 제3 트랜지스터(M3)는 제4 트랜지스터(M4)보다 먼저 턴-오프되거나, 제4 트랜지스터(M4)와 동시에 턴-오프될 수도 있다.
예를 들어, 제3 트랜지스터(M3)의 턴-온에 의해 제2 노드(N2)와 제3 노드(N3)가 도통될 수 있다. 이후, 제4 트랜지스터(M4)가 턴-온되면 제1 전원(Vbs)의 전압이 제1 노드(N1)를 통해 제3 노드(N3)까지 전달될 수 있다. 예를 들어, 제1 노드(N1)와 제3 노드(N3)의 전압차는 제1 트랜지스터(M1)의 문턱 전압 수준으로 감소될 수 있다. 따라서, 제1 기간(P1d)에서 제1 트랜지스터(M1)의 게이트-소스 전압의 크기가 매우 낮아지고, 제1 트랜지스터(M1d)는 오프-바이어스 상태로 설정될 수 있다. 이에 따라, 데이터 신호 기입 전의 제1 전원(Vbs)의 전압 공급에 의한 의도치 않은 휘도 상승이 방지될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 화소부 200, 220, 240, 260, 280: 주사 구동부
300: 발광 구동부 400: 데이터 구동부
500: 타이밍 제어부 1001: 표시 장치
PX, 10, 11, 12: 화소 M1~M8: 트랜지스터
Cst: 스토리지 커패시터 LD: 발광 소자

Claims (24)

  1. 제1 노드와 제2 노드 사이에 접속되어 구동 전류를 생성하는 제1 트랜지스터를 포함하고, 제1 주사선, 제2 주사선, 제3 주사선, 제4 주사선, 발광 제어선, 및 데이터선에 접속되는 화소;
    상기 발광 제어선에 제1 주파수로 발광 제어 신호를 공급하는 발광 구동부;
    상기 발광 제어 신호가 공급되는 기간 내에서 상기 제1 내지 제4 주사선들에 제1 내지 제4 주사 신호들을 각각 공급하는 주사 구동부; 및
    상기 데이터선에 데이터 신호를 공급하는 데이터 구동부를 포함하고,
    상기 제1 주사 신호는 상기 제1 노드로 제1 전원의 전압이 공급되는 타이밍을 제어하고,
    상기 제2 주사 신호는 상기 제2 노드와 상기 제1 트랜지스터의 게이트 전극이 연결되는 타이밍을 제어하며,
    상기 제3 주사 신호는 상기 제1 트랜지스터의 게이트 전극에 제2 전원의 전압이 공급되는 타이밍을 제어하고,
    상기 제2 주사 신호는 상기 제1 주사 신호의 적어도 일부 및 상기 제3 주사 신호의 적어도 일부와 중첩하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 화소는,
    발광 소자;
    상기 데이터선과 상기 제1 노드 사이에 접속되며, 상기 제4 주사 신호에 응답하여 턴-온되는 제2 트랜지스터;
    상기 제2 노드와 상기 제1 트랜지스터의 상기 게이트 전극에 접속되는 제3 노드 사이에 접속되며, 상기 제2 주사 신호에 응답하여 턴-온되는 제3 트랜지스터;
    상기 제1 노드와 상기 제1 전원의 전압을 제공하는 제2 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제4 트랜지스터;
    구동 전원을 제공하는 제1 전원선과 상기 제1 노드 사이에 접속되며, 상기 발광 제어 신호에 응답하여 턴-오프되는 제5 트랜지스터; 및
    상기 제2 노드와 상기 발광 소자의 제1 전극 사이에 접속되며, 상기 발광 제어선으로 공급되는 상기 발광 제어 신호에 응답하여 턴-오프되는 제6 트랜지스터를 더 포함하는, 표시 장치.
  3. 제 2 항에 있어서, 상기 주사 구동부는 연속되는 제1 기간 및 제2 기간에 상기 제1 주사선으로 상기 제1 주사 신호를 공급하고, 상기 제2 기간에 상기 제2 주사선으로 상기 제2 주사 신호를 공급하는, 표시 장치.
  4. 제 3 항에 있어서, 상기 제1 기간 및 상기 제2 기간에 상기 제4 트랜지스터가 턴-온되고,
    상기 제2 기간에 상기 제3 트랜지스터가 턴-온되는, 표시 장치.
  5. 제 3 항에 있어서, 상기 주사 구동부는 제3 기간 중에 상기 제3 주사선으로 상기 제3 주사 신호를 공급하고, 상기 제2 주사선으로 상기 제2 주사 신호를 공급하는, 표시 장치.
  6. 제 5 항에 있어서, 상기 화소는,
    상기 제3 노드와 상기 제2 전원의 전압을 제공하는 제3 전원선 사이에 접속되고, 상기 제3 주사 신호에 응답하여 턴-온되는 제7 트랜지스터를 더 포함하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 제3 기간에 상기 제7 트랜지스터가 턴-온되고, 상기 제7 트랜지스터가 턴-온된 상태에서 상기 제3 트랜지스터가 턴-온되는, 표시 장치.
  8. 제 6 항에 있어서, 상기 주사 구동부는 제4 기간에 상기 제2 주사선 및 상기 제4 주사선으로 상기 제2 주사 신호 및 상기 제4 주사 신호를 각각 공급하고,
    상기 제4 기간에 상기 제2 트랜지스터 및 상기 제3 트랜지스터가 턴-온되는, 표시 장치.
  9. 제 8 항에 있어서, 상기 주사 구동부는 제5 기간에 상기 제1 주사선으로 상기 제1 주사 신호를 공급하고,
    상기 발광 구동부는 상기 제1 내지 제5 기간들 동안 상기 발광 제어 신호를 공급하여 상기 제5 및 제6 트랜지스터들을 턴-오프시키는, 표시 장치.
  10. 제 6 항에 있어서, 상기 제1, 제2, 제4, 제5, 및 제6 트랜지스터들은 폴리실리콘 반도체층에 형성되는 액티브 영역들을 포함하고,
    폴리실리콘 반도체층은,
    상기 제1, 제2, 제5, 및 제6 트랜지스터들의 상기 액티브 영역들을 포함하는 제1 반도체 패턴; 및
    상기 제4 트랜지스터의 상기 액티브 영역을 포함하며, 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는, 표시 장치.
  11. 제 10 항에 있어서, 상기 제3 및 제7 트랜지스터들은 상기 폴리실리콘 반도체층과 다른 층에 배치되는 산화물 반도체층에 형성되는 액티브 영역들을 포함하는, 표시 장치.
  12. 제 9 항에 있어서, 상기 화소는,
    상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하는, 표시 장치.
  13. 제 9 항에 있어서, 상기 화소는, 상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 발광 제어 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하며,
    상기 제8 트랜지스터와 상기 제5 트랜지스터의 타입이 상이한, 표시 장치.
  14. 제 9 항에 있어서, 상기 주사 구동부는 상기 화소에 연결되는 제5 주사선으로 제5 주사 신호를 더 공급하고,
    상기 화소는,
    상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제5 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하며,
    상기 제5 주사 신호는 상기 제1 주사 신호의 반전된 파형을 갖는, 표시 장치.
  15. 제 3 항에 있어서, 상기 주사 구동부는 비발광 기간에 상기 제1 주사 신호 및 상기 제2 주사 신호를 각각 복수 회 공급하는, 표시 장치.
  16. 제 15 항에 있어서, 상기 제1 내지 제3 주사 신호들의 펄스 폭들은 상기 제4 주사 신호의 펄스 폭보다 큰, 표시 장치.
  17. 제 3 항에 있어서, 상기 주사 구동부는 상기 제3 주사 신호, 및 상기 제4 주사 신호를 프레임 주파수에 대응하는 제2 주파수로 공급하고,
    상기 제2 주파수는 상기 제1 주파수 이하인, 표시 장치.
  18. 제 17 항에 있어서, 일 프레임 기간은 상기 발광 제어 신호에 의해 구분되는 복수의 비발광 기간들을 포함하고,
    상기 주사 구동부는 상기 비발광 기간들에 상기 제1 주사 신호를 공급하며,
    상기 주사 구동부는 상기 비발광 기간들 중 제1 비발광 기간에만 상기 제2 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호를 공급하는, 표시 장치.
  19. 제 3 항에 있어서, 상기 주사 구동부는 상기 제1 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호 각각에 중첩하도록 상기 제2 주사 신호의 공급을 유지하고,
    상기 주사 구동부는 상기 제1 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호를 상호 중첩하지 않도록 서로 다른 시점에 공급하는, 표시 장치.
  20. 제1 주사선, 제2 주사선, 제3 주사선, 제4 주사선, 발광 제어선, 및 데이터선에 접속되며, 제1 노드와 제2 노드 사이에 접속되어 구동 전류를 생성하는 제1 트랜지스터를 구비하는 화소를 구동하는 표시 장치의 구동 방법에 있어서,
    제1 기간에 상기 제1 주사선에 제1 주사 신호를 공급하여 상기 제1 트랜지스터의 제1 전극에 제1 전원의 전압을 인가하는 단계;
    제2 기간에 상기 제1 주사선 및 상기 제2 주사선에 각각 상기 제1 주사 신호 및 제2 주사 신호를 공급하여 상기 제1 트랜지스터를 다이오드 연결하는 단계;
    제3 기간에 상기 제2 주사선 및 상기 제3 주사선에 각각 상기 제2 주사 신호 및 제3 주사 신호를 공급하여 상기 제1 트랜지스터의 게이트 전극 및 제2 전극에 제2 전원의 전압을 인가하는 단계;
    제4 기간에 상기 제2 주사선 및 상기 제4 주사선에 각각 상기 제2 주사 신호 및 제4 주사 신호를 공급하여 상기 제1 트랜지스터에 데이터 신호를 기입하는 단계; 및
    제5 기간에 상기 제1 주사선에 상기 제1 주사 신호를 공급하여 상기 제1 트랜지스터의 상기 제1 전극에 상기 제1 전원의 전압을 다시 인가하는 단계를 포함하는, 표시 장치의 구동 방법.
  21. 제 20 항에 있어서, 상기 화소는,
    발광 소자;
    상기 데이터선과 상기 제1 노드 사이에 접속되며, 상기 제4 주사 신호에 응답하여 턴-온되는 제2 트랜지스터;
    상기 제2 노드와 상기 제1 트랜지스터의 상기 게이트 전극에 접속되는 제3 노드 사이에 접속되며, 상기 제2 주사 신호에 응답하여 턴-온되는 제3 트랜지스터;
    상기 제1 노드와 상기 제1 전원의 전압을 제공하는 제2 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제4 트랜지스터;
    구동 전원을 제공하는 제1 전원선과 상기 제1 노드 사이에 접속되며, 상기 발광 제어선으로 공급되는 발광 제어 신호에 응답하여 턴-오프되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 소자의 제1 전극 사이에 접속되며, 상기 발광 제어선으로 공급되는 상기 발광 제어 신호에 응답하여 턴-오프되는 제6 트랜지스터; 및
    상기 제3 노드와 상기 제2 전원의 전압을 제공하는 제3 전원선 사이에 접속되고, 상기 제3 주사 신호에 응답하여 턴-온되는 제7 트랜지스터를 더 포함하는, 표시 장치의 구동 방법.
  22. 제 21 항에 있어서, 상기 화소는,
    상기 발광 소자의 상기 제1 전극과 제3 전원의 전압을 공급하는 제4 전원선 사이에 접속되고, 상기 제1 주사 신호에 응답하여 턴-온되는 제8 트랜지스터를 더 포함하고,
    상기 제1 기간 및 상기 제5 기간에 상기 제8 트랜지스터를 통해 상기 발광 소자의 제1 전극으로 상기 제3 전원의 전압이 공급되는, 표시 장치의 구동 방법.
  23. 제 21 항에 있어서, 상기 발광 제어 신호는 제1 주파수로 공급되고,
    상기 제3 주사 신호, 및 상기 제4 주사 신호는 프레임 주파수에 대응하는 제2 주파수로 공급되며,
    상기 제2 주파수는 상기 제1 주파수 이하인, 표시 장치의 구동 방법.
  24. 제 23 항에 있어서, 일 프레임 기간은 상기 발광 제어 신호에 의해 구분되는 복수의 비발광 기간들을 포함하고,
    상기 비발광 기간들에 상기 제1 주사 신호가 공급되며,
    상기 비발광 기간들 중 제1 비발광 기간에만 상기 제2 주사 신호, 상기 제3 주사 신호, 및 상기 제4 주사 신호가 공급되는, 표시 장치의 구동 방법.
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