KR20230072386A

KR20230072386A - 페이지 버퍼 회로 및 페이지 버퍼 회로를 포함하는 메모리 장치

Info

Publication number: KR20230072386A
Application number: KR1020220068256A
Authority: KR
Inventors: 천진영; 서민재; 김무성
Original assignee: 삼성전자주식회사
Priority date: 2021-11-17
Filing date: 2022-06-03
Publication date: 2023-05-24

Abstract

일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀; 메모리 셀에 연결되는 비트라인; 비트라인에 연결되는 센싱 노드를 통하여 메모리 셀로부터 센싱된 데이터를 저장하는 제1 크로스 커플드 인버터; 제1 크로스 커플드 인버터의 양단에 각각 연결되어 제1 크로스 커플드 인버터의 양단에 그라운드 전압을 각각 전달하는 제1 트랜지스터 및 제2 트랜지스터; 및 센싱 노드가 방전되는 초기화 구간 및 비트라인을 프리차지하는 프리차지 구간 중 적어도 하나의 구간에서 제1 트랜지스터 및 상기 제2 트랜지스터 각각을 적어도 1회 동작시키는 제어 회로를 포함한다.

Description

페이지 버퍼 회로 및 페이지 버퍼 회로를 포함하는 메모리 장치{PAGE BUFFER CIRCUITRY AND MEMORY APPARATUS INCLUDING THE SAME}

본 발명은 페이지 버퍼 회로 및 페이지 버퍼 회로를 포함하는 메모리 장치에 관한 것이다.

반도체 메모리 장치는 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.

최근, 정보 통신 장치의 다기능화에 따라 휘발성 메모리 장치나 비휘발성 메모리 장치의 대용량화 및 고집적화, 저전력화가 요구되고 있다. 특히, 소자의 크기가 작아지면서 다양한 소자 열화 현상으로 인해 반도체 장치의 성능 저하나 신뢰성 문제가 나타나고 있다.

일 실시예는 에러 비트의 발생을 최소화하여 높은 신뢰성을 가지는 비휘발성 반도체 장치를 제공한다.

일 실시예는 페이지 버퍼의 초기화 동작을 수행하는 비휘발성 반도체 장치를 제공한다.

한 실시예에 따른 비휘발성 메모리 장치는 메모리 셀; 메모리 셀에 연결되는 비트라인; 비트라인에 연결되는 센싱 노드를 통하여 메모리 셀로부터 센싱된 데이터를 저장하는 제1 크로스 커플드 인버터; 제1 크로스 커플드 인버터의 양단에 각각 연결되어 제1 크로스 커플드 인버터의 양단에 그라운드 전압을 각각 전달하는 제1 트랜지스터 및 제2 트랜지스터; 및 센싱 노드가 방전되는 초기화 구간 및 비트라인을 프리차지하는 프리차지 구간 중 적어도 하나의 구간에서 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 제어 회로를 포함한다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터와 그라운드 전원 사이에 연결되는 제3 트랜지스터를 포함할 수 있다.

어떤 실시예에서, 제3 트랜지스터는 초기화 구간에서 턴 온되고, 초기화 구간은 제1 트랜지스터가 턴 온되는 제1 구간 및 제1 구간 이후에 제2 트랜지스터가 턴 온되는 제2 구간을 포함할 수 있다.

어떤 실시예에서, 초기화 구간은 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고, 프리차지 구간은 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며, 제1 구간은 제1 트랜지스터가 턴 온되는 구간을 포함하고, 제2 구간은 제2 트랜지스터가 턴 온되는 구간을 포함할 수 있다.

어떤 실시예에서, 센싱 노드를 통하여 메모리 셀에 저장된 데이터를 센싱하는 제2 크로스 커플드 인버터; 및 제3 트랜지스터와 제2 크로스 커플드 인버터의 일단 사이에 연결되어 제2 크로스 커플드 인버터의 일단에 그라운드 전압을 전달하는 제4 트랜지스터 및 제3 트랜지스터와 제2 크로스 커플드 인버터의 타단 사이에 연결되어 제2 크로스 커플드 인버터의 타단에 그라운드 전압을 전달하는 제5 트랜지스터를 포함할 수 있다.

어떤 실시예에서, 제3 트랜지스터는 초기화 구간에서 턴 온되고, 초기화 구간은 제1 트랜지스터 및 제4 트랜지스터가 턴 온되는 제1 구간 및 제1 구간 이후에 제2 트랜지스터 및 제5 트랜지스터가 턴 온되는 제2 구간을 포함할 수 있다.

어떤 실시예에서, 초기화 구간은 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고, 프리차지 구간은 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며, 제1 구간은 제1 트랜지스터 및 제4 트랜지스터가 턴 온되는 구간을 포함하고, 제2 구간은 제2 트랜지스터 및 제4 트랜지스터가 턴 온되는 구간을 포함할 수 있다.

어떤 실시예에서, 초기화 구간은 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고, 프리차지 구간은 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며, 제1 구간은, 제1 트랜지스터가 턴 온되는 제3 구간 및 제3 구간 이후에 제2 트랜지스터가 턴 온되는 제4 구간을 포함하고, 제2 구간은, 제4 트랜지스터가 턴 온되는 제5 구간 및 제5 구간 이후에 제5 트랜지스터가 턴 온되는 제6 구간을 포함할 수 있다.

일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀; 메모리 셀에 연결되는 비트라인; 비트라인에 연결되는 센싱 노드를 통하여 메모리 셀로부터 센싱된 데이터를 래치 값으로 저장하는 크로스 커플드 인버터; 래치 값에 따라 센싱 노드가 그라운드로 방전되는 경우, 크로스 커플드 인버터의 일단을 그라운드에 연결하는 제1 트랜지스터; 및 래치 값에 따라 센싱 노드의 전압이 유지되는 경우, 크로스 커플드 인버터의 타단을 그라운드에 연결하는 제2 트랜지스터를 포함한다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터와 그라운드 전원 사이에 연결되는 제3 트랜지스터; 일단이 센싱 노드에 연결된 제4 트랜지스터; 및 제4 트랜지스터의 타단과 그라운드 전원 사이에 연결되며 래치 값에 따라 제어되는 제5 트랜지스터를 포함할 수 있다.

어떤 실시예에서, 제4 트랜지스터가 턴 온되고, 래치 값에 따라 제5 트랜지스터가 턴 온되어, 센싱 노드의 전압이 그라운드로 방전되며, 제3 트랜지스터 및 제1 트랜지스터가 턴 온되어 크로스 커플드 인버터의 일단의 전압이 그라운드로 방전될 수 있다.

어떤 실시예에서, 제2 트랜지스터의 일단과 그라운드 전원 사이에 연결되며 센싱 노드의 전압에 의해 제어되는 제6 트랜지스터를 더 포함할 수 있다.

어떤 실시예에서, 제15 트랜지스터는 턴 온되고, 크로스 커플드 인버터의 일단의 전압에 따라 제5 트랜지스터가 턴 오프되어 센싱 노드의 전압이 유지되며, 제3 트랜지스터 및 제1 트랜지스터가 턴 온되어 크로스 커플드 인버터의 일단의 전압이 그라운드로 유지되고, 제2 트랜지스터가 턴 온되고, 센싱 노드의 전압에 따라 제6 트랜지스터가 턴 온되어 크로스 커플드 인버터의 타단의 전압이 그라운드로 방전되어 크로스 커플드 인버터의 일단의 전압이 반전될 수 있다.

일 실시예에 따른 비휘발성 메모리 장치에 의해 실행되는 방법은, 초기화 구간 동안, 메모리 셀의 비트라인에 연결되는 센싱 노드를 그라운드에 연결하여 방전시키는 단계; 프리차지 구간 동안 비트라인을 프리차지하는 단계; 센싱 노드에 연결된 제1 크로스 커플드 인버터를 사용하여 메모리 셀에 저장된 데이터를 센싱하는 단계; 및 초기화 구간 및 프리차지 구간 중 적어도 하나의 구간 동안, 제1 크로스 커플드 인버터의 양단에 각각 연결되어 제1 크로스 커플드 인버터의 양단에 그라운드 전압을 각각 전달하는 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 단계를 포함한다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제1 구간 동안 제1 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 초기화 구간 중 제1 구간 이후의 제2 구간 동안 제1 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함할 수 있다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제1 구간 동안 제1 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 프리차지 구간 중 제2 구간 동안 제1 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함할 수 있다.

어떤 실시예에서, 센싱 노드에 연결된 제2 크로스 커플드 인버터를 사용하여 메모리 셀에 저장된 데이터를 센싱하는 단계; 및 초기화 구간 및 프리차지 구간 중 적어도 하나의 구간 동안, 제2 크로스 커플드 인버터의 양단에 각각 연결되어 제2 크로스 커플드 인버터의 양단에 그라운드 전압을 각각 전달하는 제4 트랜지스터 및 제5 트랜지스터 각각을 적어도 1회 동작시키는 단계를 더 포함할 수 있다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제1 구간 동안 제1 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 초기화 구간 중 제1 구간 이후의 제2 구간 동안 제1 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함하고, 제4 트랜지스터 및 제5 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제3 구간 동안 제2 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 초기화 구간 중 제3 구간 이후의 제4 구간 동안 제2 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함할 수 있다.

어떤 실시예에서, 제1 트랜지스터 및 제2 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제1 구간 동안 제1 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 프리차지 구간 중 제2 구간 동안 제1 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함하고, 제4 트랜지스터 및 제5 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 초기화 구간 중 제3 구간 동안 제2 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 프리차지 구간 중 제4 구간 동안 제2 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함할 수 있다.

어떤 실시예에서, 제1 크로스 커플드 인버터에 래치된 값을 초기화하는 단계는, 초기화 구간 중 제1 구간 동안 제1 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 초기화 구간 중 제1 구간 이후의 제2 구간 동안 제1 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함하고, 제4 트랜지스터 및 제5 트랜지스터 각각을 적어도 1회 동작시키는 단계는, 프리차지 구간 중 제3 구간 동안 제2 크로스 커플드 인버터의 셋 단자를 초기화하는 단계; 및 프리차지 구간 중 제4 구간 동안 제2 크로스 커플드 인버터의 리셋 단자를 초기화하는 단계를 포함할 수 있다.

도 1은 일 실시예에 따른 메모리 시스템의 예시 블록도이다.
도 2는 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 일 실시예에 따른 셀 어레이와 페이지 버퍼의 구성을 예시적으로 보여주는 블록도이다.
도 4는 일 실시예에 따른 페이지 버퍼의 구조를 도시한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 일부를 나타낸 회로도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다.
도 7은 일 실시예에 따른 초기화 신호를 나타내는 타이밍도이다.
도 8은 또 다른 실시예에 따른 초기화 신호를 나타낸 타이밍도이다.
도 9는 또 다른 실시예에 따른 초기화 신호를 나타낸 타이밍도이다.
도 10은 또 다른 실시예에 따른 초기화 신호를 나타낸 타이밍도이다.
도 11은 또 다른 실시예에 따른 초기화 신호를 나타낸 타이밍도이다.
도 12는 또 다른 실시예에 따른 초기화 신호를 나타낸 타이밍도이다.
도 13은 또 다른 실시예에 따른 메모리 장치의 읽기 동작을 나타낸 타이밍도이다.
도 14는 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 15는 일 실시예에 따른 컴퓨터 시스템을 나타내는 예시 블록도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.

또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.

도 1은 일 실시예에 따른 메모리 시스템의 예시 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(20)를 포함한다. 어떤 실시예에서, 메모리 장치(100)와 메모리 컨트롤러(20)는 메모리 인터페이스를 통해 연결되어 메모리 인터페이스를 통해 신호를 주고받을 수 있다.

메모리 장치(100)는 메모리 셀 어레이(110) 및 페이지 버퍼 회로(130)를 포함한다. 메모리 장치(100)는 C2C(Chip to Chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 어떤 실시예에서, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예시로, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다. 메모리 장치(100)의 구조와 관련하여서는, 도 14를 참조하여 구체적으로 후술한다.

메모리 셀 어레이(110)는 복수의 메모리 셀을 포함한다. 페이지 버퍼 회로(130)는 셀 어레이(110)에 데이터를 기입하기 위한 기입 드라이버(Write driver)로 또는 셀 어레이(110)에 저장된 데이터를 읽기 위한 감지 증폭기(Sense amplifier)로 동작할 수 있다.

메모리 컨트롤러(20)는 메모리 장치(100)로 신호를 제공하여 메모리 장치(100)의 동작을 제어한다. 예를 들어, 신호는 명령(CMD)과 어드레스(ADDR)를 포함할 수 있다. 어떤 실시예에서, 메모리 컨트롤러(20)는 명령(CMD)과 어드레스(ADDR)를 메모리 장치(100)로 제공하여 메모리 셀 어레이(110)에 액세스하고 읽기 또는 쓰기 등의 메모리 동작을 제어할 수 있다. 읽기 동작에 따라 메모리 셀 어레이(110)로부터 메모리 컨트롤러(20)에 데이터(DATA)가 전달되고, 쓰기 동작에 따라 메모리 컨트롤러(20)로부터 메모리 셀 어레이(110)에 데이터(DATA)가 전달될 수 있다.

명령(CMD)은 초기화(Initiate) 명령, 읽기/쓰기 명령을 포함할 수 있다. 초기화 명령은 메모리 셀 어레이(110)로부터 데이터를 읽기 전에 페이지 버퍼 회로(130)에 저장되어 있는 데이터를 제거하기 위한 명령일 수 있다. 읽기/쓰기 명령은 대상 메모리 셀로부터 읽기 또는 대상 메모리 셀에 쓰기 동작을 수행하기 위한 명령일 수 있다.

도 2는 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼(140), 제어 회로(150), 그리고 전압 발생기(160)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 행과 복수의 열에 의해 정의되는 복수의 메모리 셀을 포함한다. 어떤 실시예에서, 행은 워드라인(WL)에 의해 정의되고, 열은 비트라인(BL)에 의해 정의될 수 있다.

메모리 셀 어레이(110)는 워드라인(WL) 또는 선택 라인(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트라인(BL)을 통해서 페이지 버퍼 회로(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링(NAND Cell String)을 포함한다. 셀 스트링의 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 셀 어레이(110)는 낸드 셀 스트링을 형성하는 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 비트라인(BL) 및 워드라인(WL) 중 적어도 하나에 의해 제공되는 전압에 의해서 읽기, 쓰기될 수 있다.

일 실시예에서, 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 복수의 낸드 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인(WL)에 각각 연결된 메모리 셀을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있다.

행 디코더(120)는 제어 회로(150)로부터 수신한 X 어드레스 신호(X-ADDR)에 응답하여 셀 어레이(110)의 하나의 메모리 블록을 선택할 수 있다. 메모리 블록은 하나의 워드라인(WL)에 연결되어 있는 복수의 메모리 셀을 포함한다. 다시 말하면, 행 디코더(120)는 X 어드레스 신호(X-ADDR)에 응답하여 복수의 워드라인(WL) 중 어느 하나의 워드라인(WL)을 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드라인(WL)에 메모리 블록의 동작에 대응하는 전압을 전달할 수 있다. 페이지 버퍼 회로(130)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 각각의 비트라인(BL)에 대응하는 페이지 버퍼(PB)를 포함할 수 있다. 페이지 버퍼 회로(130)는 읽기 동작 시 비트라인(BL)을 통해서 선택된 메모리 셀에 저장된 데이터를 센싱한다. 페이지 버퍼 회로(130)가 메모리 셀의 데이터를 센싱하는 방법에 대해서는 도 6을 참조하여 후술한다.

또한, 페이지 버퍼 회로(130)는 프로그램 동작 시 셀 어레이(110)의 비트라인(BL)을 통해 프로그램될 데이터에 대응하는 비트라인(BL) 전압을 전달한다. 구체적으로, 복수의 페이지 버퍼(PB0~PBn-1) 각각은 센싱 노드를 셋업 또는 프리차지한다. 그 후, 복수의 페이지 버퍼(PB0~PBn-1) 각각은 프로그램될 데이터를 래치에 저장하고, 비트라인(BL)을 프리차지한다. 다음으로, 복수의 페이지 버퍼(PB0~PBn-1) 각각은 래치에 저장된 데이터를 비트라인(BL)을 통해 셀 어레이(110)로 전달한다.

입출력 버퍼(140)는 외부에서 제공되는 데이터(DATA)를 페이지 버퍼 회로(130)에 제공할 수 있다. 또한, 입출력 버퍼(140)는 페이지 버퍼 회로(130)에 의해 래치된 데이터를 외부로 출력할 수 있다. 입출력 버퍼(140)는 외부에서 제공되는 명령(CMD) 및 어드레스(ADDR)를 제어 회로(150)에 제공할 수 있다.

제어 회로(150)는 외부로부터 전달되는 명령어(CMD), 어드레스(ADDR)에 응답하여 행 디코더(120), 페이지 버퍼 회로(130), 및 전압 발생기(160)를 제어한다. 제어 회로(150)는 행 디코더(120), 페이지 버퍼 회로(130), 및 전압 발생기(160)를 제어하는 데 제어 신호를 사용할 수 있다. 예를 들어, 어드레스(ADDR)는 X 어드레스 신호(X-ADDR) 및 Y 어드레스 신호(Y-ADDR)를 포함할 수 있다.

예를 들어, 제어 신호는 초기화 신호(INIT), X 어드레스 신호(X-ADDR), Y 어드레스 신호(Y-ADDR), 및 전압 제어 신호(CTRL_vol)를 포함할 수 있다. 제어 회로(150)는 제어 신호를 사용하여 행 디코더(120)에 의해 선택된 메모리 셀에 대한 읽기 동작, 쓰기 동작을 수행하도록 페이지 버퍼 회로(130)를 제어할 수 있다.

제어 회로(150)는 초기화 신호(INIT)를 사용하여 페이지 버퍼 회로(130)가 초기화되도록 페이지 버퍼 회로(130)를 제어한다.

전압 발생기(160)는 제어 회로(150)의 전압 제어 신호(CTRL_vol)에 따라 각각의 워드라인(WL)들로 공급될 다양한 종류의 워드라인 전압(VWL)들과 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 생성한다.

도 3은 셀 어레이와 페이지 버퍼의 구성을 예시적으로 보여주는 블록도이다.

메모리 셀 어레이(110)는 복수의 셀 스트링(CS0~CSn-1)을 포함할 수 있다.

복수의 셀 스트링(CS0~CSn-1)은 스트링 선택 라인(SSL), 복수의 워드라인(WL0~WLn-1), 그라운드 선택 라인(GSL), 및 공통 소스 라인(CSL)과 연결될 수 있다. 복수의 셀 스트링(CS0~CSn-1) 중 셀 스트링(CS0)은 스트링 선택 트랜지스터(SST0), 복수의 메모리 셀(Cell0~Celln-1), 및 그라운드 선택 트랜지스터(GST0)를 포함한다. 셀 스트링(CS0)은 스트링 선택 라인(SSL)을 통해 전달되는 신호에 의해 스트링 선택 트랜지스터(SST0)가 온 되면, 대응하는 비트라인(BL0)에 연결될 수 있다.

나머지 셀 스트링(CS1~CSn-1)도 셀 스트링(CS0)과 동일하게 구성되고, 대응하는 비트 라인(BT1~BTn-1)에 연결될 수 있다.

셀 스트링(CS0)은 그라운드 선택 라인(GSL)에 의해 구동되는 그라운드 선택 트랜지스터(GST0)를 통해서 공통 소스 라인(CSL)에 연결될 수 있다.

나머지 셀 스트링(CS1~CSn-1)도 셀 스트링(CS0)과 동일한 방식으로 공통 소스 라인(CSL)에 연결될 수 있다.

비트라인(BL0~BLn-1) 각각은 복수의 페이지 버퍼(PB0~PBn-1) 중 대응하는 하나에 연결될 수 있다.

도 4는 일 실시예에 따른 페이지 버퍼의 구조를 도시한 블록도이다.

페이지 버퍼(PB0)는 비트라인(BL0)에 연결되고 낸드 셀 스트링(CS0)의 메모리 셀들과 연결될 수 있다.

페이지 버퍼(PB0)는 비트라인 선택 트랜지스터(Tr_hv)를 포함할 수 있다. 비트라인 선택 트랜지스터(Tr_hv)는 비트라인(BL0)과 제1 노드(N1) 사이에 연결되며, 비트라인 선택 신호(BLSLT)에 의해 제어된다. 비트라인 선택 트랜지스터(Tr_hv)는 고전압 트랜지스터로 구현될 수 있다.

페이지 버퍼(PB0)는 래치(SL, FL, DL0, DL1, …, DLn-1, CL), 비트라인(BL0)과 래치(SL, FL, DL0, DL1, …, DLn-1, CL)를 연결하기 위한 연결 회로, 및 프리차지 회로 등을 포함할 수 있다. 프리차지 회로는 메모리 셀로부터 데이터를 읽어오거나 메모리 셀에 데이터를 쓰기 위해 비트라인(BL0) 또는 센싱 노드(SO)를 프리차지하는 회로이다. 페이지 버퍼 각각은 상기 회로들을 구현하기 위한 복수의 반도체 소자들을 포함할 수 있다.

센싱 래치(SL: sensing latch)는 읽기 동작 시, 메모리 셀에 저장된 데이터의 센싱 결과를 센싱하여 래치 값으로 저장할 수 있다.

포싱 래치(FL: forcing latch)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 구체적으로, 포싱 래치(FL)는 포스 데이터(force data)를 저장한다. 프로그램 동작 중 메모리 셀의 문턱 전압이 타겟 영역에 못 미치는 포싱 영역에 진입한 때 포싱 래치(FL)에 저장된 포스 데이터 값이 변경될 수 있다. 이후, 포싱 래치(FL)는 포스 데이터를 사용하여 프로그램 동작 중 비트라인(BL) 전압을 제어함으로써, 프로그램 문턱 전압 산포를 포싱 래치(FL)를 사용하지 않을 때 대비 좁게 형성할 수 있다.

일 실시예에서, 포싱 래치는 읽기 동작 시, 센싱 래치와 마찬가지로, 메모리 셀에 저장된 데이터의 센싱 결과를 센싱하여 래치 값으로 저장할 수 있다. 이 경우, 센싱 래치가 동작하지 않고, 포싱 래치만 동작할 수 있다.

일 실시예에서, 포싱 래치는 센싱 래치에 저장된 센싱 결과를 전달받아 포싱할 수 있다.

복수의 데이터 래치(DL0, DL1, …, DLn-1)는 센싱 래치(SL)에 의해서 센싱된 값을 저장하는 데 사용될 수 있거나, 프로그램 동작 시 외부에서 입력된 데이터를 저장하는 데 사용될 수 있다. 데이터 래치의 개수는 실시예에 따라 다양하게 변경될 수 있다.

또한, 캐시 래치(CL)는 메모리 셀에 저장된 데이터의 센싱 결과를 센싱 래치(SL)로부터 전달받아 입출력 버퍼(도 2의 140)를 통해 외부로 출력할 수 있다.

센싱 래치(SL), 포싱 래치(FL), 복수의 데이터 래치(DL0, DL1, …, DLn-1), 및 캐시 래치(CL)는 센싱 노드(SO)를 통해 서로 연결될 수 있다.

페이지 버퍼(PB0)는 제1 트랜지스터(NM1) 및 제2 트랜지스터(NM2)를 포함할 수 있다. 제1 트랜지스터(NM1)는 센싱 노드(SO)와 센싱 래치(SL) 사이에 연결될 수 있고, 그라운드 제어 신호(SOGND)에 의해 제어될 수 있다. 제2 트랜지스터(NM2)는 센싱 노드(SO)와 포싱 래치(FL) 사이에 연결될 수 있고, 포싱 모니터링 신호(MON_F)에 의해 제어될 수 있다.

비트라인 프리차지 회로(410)는 제3 내지 제6 트랜지스터(NM3, NM4, NM5, NM6)를 포함할 수 있다.

제3 트랜지스터(NM3)는 전원 전압과 제2 노드(N2) 사이에 연결되며, 비트라인 클램핑 제어 신호(BLCLAMP)에 의해 제어되어 비트라인(BL0)에 대한 프리차지 동작을 제어할 수 있다.

제4 트랜지스터(NM4)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있고, 비트라인 셧-오프 신호(BLSHF)에 의해 제어될 수 있다. 제5 트랜지스터(NM5)는 제1 노드(N1)와 그라운드 전원 사이에 연결될 수 있고, 쉴딩 신호(SHLD)에 의해 제어될 수 있다. 제6 트랜지스터(NM6)는 제2 노드(N2)와 센싱 노드(SO) 사이에 연결되고, 비트라인 연결 제어 신호(CLBLK)에 의해 제어될 수 있다.

센싱 노드 프리차지 회로(430)는 프리차지 트랜지스터(PM) 및 로드 트랜지스터(PM')를 포함할 수 있다.

프리차지 트랜지스터(PM)의 일단은 센싱 노드(SO)에 연결되고 타단은 로드 트랜지스터(PM')에 연결되며, 프리차지 트랜지스터(PM)는 비트라인 셋업 신호(BLSETUP)에 의해 제어될 수 있다. 로드 트랜지스터(PM')의 일단은 전원 전압에 연결되고 타단은 프리차지 트랜지스터(PM)에 연결되며, 로드 트랜지스터(PM')는 로드 신호(LOAD)에 의해 제어된다. 센싱 노드 프리차지 회로는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있다.

도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 일부를 나타낸 회로도이다.

센싱 래치(SL)는 래치 회로 및 트랜지스터들(NM11 내지 NM15)을 포함한다.

센싱 단계에서, 센싱 노드(SO)의 디벨롭된 전압의 레벨이 센싱 래치(SL)의 래치 회로에서 논리 '0' 또는 논리 '1'의 데이터로 저장된다. 래치 회로는 셋 단자(QS)와 리셋 단자(QS_N) 사이에 연결된 크로스 커플드 인버터(cross coupled inverter)인 인버터들(INV11, INV12)을 포함할 수 있다. 즉, 래치 회로의 어느 하나의 노드(QS)의 전압 값이 논리 '1'인 경우, 다른 하나의 노드(QS_N)의 전압 값은 논리 '0'이 된다. 제11 인버터(INV11)는 제11_1 트랜지스터(PM11_1) 및 제11_2 트랜지스터(NM11_2)를 포함한다. 제11_1 트랜지스터(PM11_1) 및 제11_2 트랜지스터(NM11_2)는 전원 단자(VA) 및 그라운드 전원 사이에 직렬로 연결되어 있다. 제12 인버터(INV12)는 제12_1 트랜지스터(PM12_1) 및 제12_2 트랜지스터(NM12_2)를 포함한다. 제12_1 트랜지스터(PM12_1) 및 제12_2 트랜지스터(NM12_2)는 전원 단자(VA) 및 그라운드 전원 사이에 직렬로 연결되어 있다.

제11 트랜지스터(NM11)의 게이트는 셋 단자(QS)에 연결될 수 있다. 제12 트랜지스터(NM12)는 셋 단자(QS)와 제4 노드(N4) 사이에 연결되며, 센싱 셋 신호(SET_S)에 의해 제어될 수 있다. 제12 트랜지스터(NM12)는 센싱 셋 트랜지스터라고 지칭될 수도 있다. 제13 트랜지스터(NM13)는 리셋 단자(QS_N)와 제4 노드(N4) 사이에 연결되며, 센싱 리셋 신호(RST_S)에 의해 제어될 수 있다. 제13 트랜지스터(NM13)는 센싱 리셋 트랜지스터라고 지칭될 수도 있다. 제14 트랜지스터(NM14)는 제4 노드(N4)와 그라운드 전원 사이에 연결되며, 리프레쉬 신호(REFRESH)에 의해 제어될 수 있다. 제14 트랜지스터(NM14)는 리프레쉬 트랜지스터라고 지칭될 수 있다. 제15 트랜지스터(NM15)는 제4 노드(N4)와 그라운드 전원 사이에 연결되며, 센싱 노드(SO)의 전압에 의해 제어될 수 있다.

포싱 래치(FL)는 래치 회로 및 트랜지스터들(NM21 내지 NM23)을 포함한다.

센싱 단계에서, 센싱 노드(SO)의 디벨롭된 전압의 레벨이 센싱 래치(SL)의 래치 회로에서 논리 '0' 또는 논리 '1'의 데이터로 저장된다. 래치 회로는 셋 단자(QF)와 리셋 단자(QF_N) 사이에 연결된 크로스 커플드 인버터인 인버터들(INV21, INV22)을 포함할 수 있다. 즉, 래치 회로의 어느 하나의 노드(QS)의 전압 값이 논리 '1'인 경우, 다른 하나의 노드(QS_N)의 전압 값은 논리 '0'이 된다. 제21 인버터(INV21)는 제21_1 트랜지스터(PM21_1) 및 제21_2 트랜지스터(NM21_2)를 포함한다. 제21_1 트랜지스터(PM21_1) 및 제21_2 트랜지스터(NM21_2)는 전원 단자(VA) 및 그라운드 전원 사이에 직렬로 연결되어 있다. 제22 인버터(INV22)는 제22_1 트랜지스터(PM22_1) 및 제22_2 트랜지스터(NM22_2)를 포함한다. 제22_1 트랜지스터(PM22_1) 및 제22_2 트랜지스터(NM22_2)는 전원 단자(VA) 및 그라운드 전원 사이에 직렬로 연결되어 있다.

제21 트랜지스터(NM21)는 제2 트랜지스터(NM2)의 일단 및 그라운드 전원 사이에 연결되어 있고, 제21 트랜지스터(NM21)의 게이트는 리셋 단자(QF_N)에 연결될 수 있다. 제22 트랜지스터(NM22)는 셋 단자(QF)와 제4 노드(N4) 사이에 연결되며, 포싱 셋 신호(SET_F)에 의해 제어될 수 있다. 제22 트랜지스터(NM22)는 포싱 셋 트랜지스터라고 지칭될 수 있다. 제23 트랜지스터(NM23)는 리셋 단자(QF_N)와 제4 노드(N4) 사이에 연결되며, 포싱 리셋 신호(RST_F)에 의해 제어될 수 있다. 제23 트랜지스터(NM23)는 포싱 리셋 트랜지스터라고 지칭될 수 있다.

또한, 페이지 버퍼 회로(PB0)는 와이어드 오어 단자(WOR: wired OR)에 연결되는 트랜지스터(NM1')를 더 포함할 수 있다. 구체적으로, 트랜지스터(NM1')는 제3 노드(N3)와 와이어드 오어 단자(WOR) 사이에 배치될 수 있고, 제어 신호(PF)에 의해 제어될 수 있다.

도 6은 메모리 장치의 읽기 동작을 나타내는 타이밍도이다.

이하에서, 도 1, 도 5, 및 도 6을 함께 참조하여 설명한다. 메모리 장치(100)가 메모리 컨트롤러(20)로부터 읽기 명령을 수신하면, 페이지 버퍼 회로(130)는 메모리 셀들을 센싱하기 위한 읽기 동작을 수행한다. 도 6에 도시된 바와 같이, 읽기 동작은 페이지 버퍼 초기화 구간(PBINIT), 비트라인 프리차지 구간(BL Precharge), 포싱 센싱 구간(FS), 및 메인 센싱 구간(MS)을 포함할 수 있다.

페이지 버퍼 초기화 구간(PBINIT)은, 페이지 버퍼(PB0)의 구성 요소들 각각을 초기화하는 구간이다.

구체적으로, 페이지 버퍼 초기화 구간(PBINIT)에서 비트라인 선택 신호(BLSLT), 쉴딩 신호(SHLD), 로드 신호(LOAD), 비트라인 셧오프 신호(BLSHF), 및 비트라인 연결 신호(CLBLK)가 하이 레벨로 천이된다. 이에 따라, 비트라인(BL0)과 센싱 노드(SO)는 모두 그라운드에 연결되어 비트라인(BL0)과 센싱 노드(SO)의 전하는 모두 그라운드를 통해 방전될 수 있다.

비트라인 프리차지 구간(BL Precharge)은, 비트라인(BL)을 비트라인 프리차지 전압(Vpre1)으로 충전하기 위한 구간이다.

구체적으로, 비트라인 프리차지 신호(BLCLAMP) 및 비트라인 셧오프 신호(BLSHF)가 하이 레벨로 천이되고, 비트라인(BL0)을 그라운드와 연결시키기 위한 쉴딩 신호(SHLD)는 로 레벨로 천이된다. 비트라인 선택 신호(BLSLT)는 페이지 버퍼 초기화 구간(PBINIT)에 이어 하이 레벨이다. 이에 따라, 대응하는 비트라인(BL0)은 비트라인 프리차지 전압(Vpre1)으로 충전될 수 있다. 이 때, 비트라인 연결 신호(CLBLK)는 로 레벨로 천이되어 센싱 노드(SO)와 비트라인(BL0) 사이의 연결은 끊어진다.

한편, 비트라인 프리차지 구간(BL Precharge)에서 리프레쉬 신호(REFRESH)는 t601에서 하이 레벨로 천이되었다가 t602에서 로 레벨로 천이된다. 센싱 리셋 신호(RST_S)는 리프레쉬 신호(REFRESH)가 하이 레벨을 유지하는 기간 내의 임의의 시점에 소정의 펄스 폭을 가지는 펄스 형태로 활성화될 수 있다. 센싱 리셋 신호(RST_S)는 t621에 하이 레벨로 천이되었다가 t622에 로 레벨로 천이된다. 센싱 리셋 신호(RST_S)가 하이 레벨을 유지하는 기간 동안 리셋 단자(QS_N)와 그라운드는 연결되어, 리셋 단자(QS_N)에 저장되어 있던 전하는 모두 그라운드를 통해 방전될 수 있다.

이후, 포싱 센싱 구간(FS)은 제1 프리차지 구간(F_precharge), 제1 디벨롭 구간(F_develop), 및 제1 센싱 구간(F_sensing)을 포함할 수 있다.

제1 프리차지 구간(F_precharge)은 비트라인 셋업(BLSETUP) 신호가 로 레벨로 천이되는 시점부터 하이 레벨로 천이되는 시점까지의 시구간으로 정의될 수 있다.

제1 프리차지 구간(F_precharge)에서, 비트라인 연결 신호(CLBLK)는 하이 레벨로 천이되고, 비트라인(BL) 셧오프 신호(BLSHF), 및 비트라인 선택 신호(BLSLT)가 하이 레벨을 유지한다. 이에 따라, 제1 프리차지 구간(F_precharge)에서 비트라인(BL0) 및 센싱 노드(SO)는 연결되어 있다. 비트라인 셋업 신호(BLSETUP)는 로 레벨로 천이되어, 로드 신호(LOAD)는 로 레벨을 유지하므로, 비트라인(BL0) 및 센싱 노드(SO)는 센싱 노드 프리차지 전압(Vpre2)으로 프리차지된다. 비트라인 프리차지 전압(Vpre1)과 센싱 노드 프리차지 전압(Vpre2)은 상이할 수 있으나, 실시예들이 이에 한정되는 것은 아니다.

제1 디벨롭 구간(F_develop)은 비트라인 셋업 신호(BLSETUP)의 하이 레벨로 천이된 시점(t61)부터 비트라인 연결 제어 신호(CLBLK)의 로 레벨로 천이되는 시점(t62)까지의 시구간으로 정의될 수 있다.

제1 디벨롭 구간(F_develop)에서, 비트라인 셋업 신호(BLSETUP)는 하이 레벨로 천이된다. 또한, 비트라인(BL0)과 센싱 노드(SO)는 연결되어 있으므로, 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 비트라인(BL0)에 연결되어 있는 메모리 셀의 상태에 따라 디벨롭된다.

예를 들어, 메모리 셀이 온 셀인 경우, 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 급속히 강하하여 전하가 유출된다. 반면, 메모리 셀이 오프 셀인 경우 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 상대적으로 미미하게 강하하게 될 것이다.

이후, 제1 센싱 구간(F_sensing)은 비트라인 연결 제어 신호(CLBLK)의 비활성화 구간, 즉, 비트라인 연결 제어 신호(CLBLK)가 로 레벨로 천이되는 시점(t62)부터 하이 레벨로 천이되는 시점(t64)까지의 시구간으로 정의될 수 있다.

제1 센싱 구간(F_sensing)에서, 비트라인 연결 신호(CLBLK)는 로 레벨이므로, 비트라인(BL0)은 센싱 노드(SO)와 전기적으로 차단된다. 포싱 리셋 신호(RST_F)가 하이 레벨로 천이되기까지의 제1 디벨롭 시간(DT1)은 미리 설정되어 있을 수 있다. 비트라인 셋업 신호(BLSETUP)의 하이 레벨로의 활성화 시점(t61)부터 제1 디벨롭 시간(DT1)이 경과한 시점(t63)에 포싱 리셋 신호(RST_F)가 소정의 펄스 폭을 가지는 펄스 형태로 활성화되어 디벨롭된 센싱 노드(SO)의 전압이 포싱 래치(FL), 즉 리셋 단자(QF_N)에 전달될 수 있다.

메인 센싱 구간(MS)은 제2 프리차지 구간(S_precharge), 제2 디벨롭 구간(S_develop), 제2 센싱 구간(S_sensing)을 포함할 수 있다.

제2 프리차지 구간(S_precharge)은 비트라인 셋업 신호(BLSETUP)가 로 레벨로 천이되는 시점(t64)부터 하이 레벨로 천이되는 시점(t65)까지의 시구간으로 정의될 수 있다.

제2 프리차지 구간(S_precharge)에서, 비트라인 연결 신호(CLBLK)는 하이 레벨로 천이되고, 비트라인 셧오프 신호(BLSHF), 및 비트라인 선택 신호(BLSLT)가 하이 레벨을 유지한다. 이에 따라, 제2 프리차지 구간(F_precharge)에서 비트라인(BL0) 및 센싱 노드(SO)는 연결되어 있다. 비트라인 셋업 신호(BLSETUP)가 로 레벨로 천이되며, 로드 신호(LOAD)는 로 레벨을 유지하므로, 비트라인(BL0) 및 센싱 노드(SO)는 센싱 노드 프리차지 전압(Vpre2)으로 프리차지된다.

제2 디벨롭 구간(S_develop)은 비트라인 셋업 신호(BLSETUP)가 하이 레벨로 천이된 시점(t65)부터 비트라인 연결 제어 신호(CLBLK)가 로 레벨로 천이되는 시점(t66)까지의 시구간으로 정의될 수 있다.

제2 디벨롭 구간(S_develop)에서, 비트라인 셋업 신호(BLSETUP)는 하이 레벨로 천이된다. 또한, 비트라인(BL0)과 센싱 노드(SO)는 연결되어 있으므로, 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 비트라인(BL0)에 연결되어 있는 메모리 셀의 상태에 따라 디벨롭된다.

마찬가지로, 메모리 셀이 온 셀인 경우, 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 급속히 강하하여 전하가 유출된다. 반면, 메모리 셀이 오프 셀인 경우 비트라인(BL0)과 센싱 노드(SO)에 프리차지된 전압은 상대적으로 미미하게 강하하게 될 것이다.

제2 센싱 구간(S_sensing)은 비트라인 연결 제어 신호(CLBLK)가 로 레벨로 천이되는 시점(t66)부터 로드 신호(LOAD)가 하이 레벨로 천이되는 시점(t68)까지의 시구간으로 정의될 수 있다.

제2 센싱 구간(S_sensing)에서, 비트라인 연결 신호(CLBLK)는 로 레벨이므로, 비트라인(BL0)은 센싱 노드(SO)와 전기적으로 차단된다. 센싱 리셋 신호(RST_S)가 하이 레벨로 천이하기까지의 제2 디벨롭 시간(DT2)은 미리 설정되어 있을 수 있다. 비트라인 셋업 신호(BLSETUP)의 하이 레벨로의 활성화 시점(t65)부터 제2 디벨롭 시간(DT2)이 경과한 시점(t67)에 센싱 리셋 신호(RST_S)가 소정의 펄스 폭을 가지는 펄스 형태로 활성화되어 디벨롭된 센싱 노드(SO)의 전압이 센싱 래치(SL), 즉 리셋 단자(QS_N)에 전달될 수 있다.

페이지 버퍼(PB0)는 이러한 읽기 동작을 반복하여 메모리 셀에 저장되어 있는 데이터를 독출할 수 있다. 도 6에서는 페이지 버퍼(PB0)를 예로 들어 읽기 동작을 설명하였으나, 이러한 설명은 복수의 페이지 버퍼(PB1~PBn-1)에도 동일하게 적용될 수 있다.

한편, 페이지 버퍼(PB0) 내의 센싱 래치(SL) 및 포싱 래치(FL)에는 하나의 읽기 동작이 끝나고 다음 읽기 동작이 시작되기 전까지 직전의 읽기 동작을 통해 센싱한 데이터가 래치되어 있다. 예를 들어, 센싱 래치(SL)가 읽기 동작을 수행하여 포싱 래치(FL)에 데이터를 덤핑하는 경우, 센싱 래치(SL) 및 포싱 래치(FL)에는 센싱한 데이터가 래치되어 있고, 포싱 래치(FL)만이 읽기 동작을 수행하는 경우, 포싱 래치(FL)에만 센싱한 데이터가 래치될 수 있다. 새로운 읽기 동작을 통해 센싱한 데이터가 센싱 래치(SL)와 포싱 래치(FL)에 전달되기 전까지, 센싱 래치(SL)와 포싱 래치(FL) 내의 인버터에는 직전의 읽기 동작을 통해 센싱한 데이터가 유지되고 있을 수 있다.

도 5를 함께 참조하여 설명하면, 메인 센싱 구간(MS)에서 제2 프리차지 구간(S_precharge), 제2 디벨롭 구간(S_develop), 제2 센싱 구간(S_sensing)에 의해 독출된 데이터는 인버터(INV11, INV12)에 저장되어 있을 수 있다.

예를 들어, 메모리 셀이 온 셀인 경우, 리셋 단자(QS_N)에는 프리차지 전압으로부터 급속히 전하가 강하되어 논리 “0”에 대응하는 값이 래치되고, 셋 단자(QS)에는 논리 “1”에 대응하는 값이 래치될 수 있다. 이 때, 제11_1 트랜지스터(PM11_1)는 턴 온되어 있고, 제11_2 트랜지스터(NM11_2)는 턴 오프되며, 제12_1 트랜지스터(PM12_1)는 턴 오프되어 있고, 제12_2 트랜지스터(NM12_2)는 턴 온되어 있다. 제11_1 트랜지스터(PM11_1)의 게이트에는 새로운 읽기 동작을 통해 새로운 데이터가 센싱되기 전까지 문턱 전압(Vth)보다 큰 전압이 인가되어 턴 온되어 있을 수 있다.

또한, 포싱 센싱 구간(FS)에서 제1 프리차지 구간(F_precharge), 제1 디벨롭 구간(F_develop), 및 제1 센싱 구간(F_sensing)에 의해 독출된 데이터는 인버터(INV21, INV22)에 저장되어 있을 수 있다.

예를 들어, 메모리 셀이 온 셀인 경우, 리셋 단자(QF_N)에는 논리 “0”에 대응하는 값이 래치되고, 셋 단자(QF)에는 논리 “1”에 대응하는 값이 래치될 수 있다. 이 때, 제21_1 트랜지스터(PM21_1)는 턴 온되어 있고, 제21_2 트랜지스터(NM21_2)는 턴 오프되어 있으며, 제22_1 트랜지스터(PM22_1)는 턴 오프되어 있고, 제22_2 트랜지스터(NM22_2)는 턴 온되어 있다. 제21_1 트랜지스터(PM21_1)는 새로운 데이터가 센싱되기 전까지 문턱 전압(Vth)보다 큰 전압이 인가되어 턴 온되어 있을 수 있다.

PMOS 트랜지스터의 턴 온을 유지하기 위해 PMOS 트랜지스터의 게이트에 지속적으로 음의 게이트 전압이 인가되고, 소자 구동으로 인해 동작 온도가 상승하면 게이트 산화막에 양전하(hole)의 인터페이스 트랩(interface trap)이 생길 수 있다. 이로 인해, 반도체 메모리 장치에서 사용하는 부 바이어스(negative bias)가 온도의 변화에 따라 불안정하게 되며, 이러한 현상을 NBTI(Negative Bias Temperature Instability) 현상이라고 한다.

NBTI 현상이 발생하면, 게이트 산화막에 트랩된 양전하로 인하여 채널 형성이 방해되므로 PMOS 트랜지스터의 문턱 전압(threshold voltage)이 증가하며, 이러한 문턱 전압 시프트는 고온으로 갈수록 더 크게 나타나서 NBTI 현상을 악화시킬 수 있다. 이에 따라, 반도체 메모리 장치의 신뢰성 성능이 저하될 수 있다.

한편, 반도체 공정 스케일링(scaling)과 더 높은 주파수(Frequency) 에서의 동작이 요구됨에 따라서 트랜지스터의 게이트 산화막 두께는 점점 얇아지는 추세이다. 얇은 게이트 산화막에서는 산화막에 걸리는 전기장의 영향성이 커지고, 인터페이스 트랩의 발생 빈도가 높아진다. 이로 인하여 PMOS 트랜지스터는 NBTI 현상의 영향을 더 받게 되고, PMOS 트랜지스터의 문턱 전압(Vth)의 시프트가 예상보다 증가할 수 있다.

따라서, 제11_1 트랜지스터(PM11_1) 및 제21_1 트랜지스터(PM21_1)에는 NBTI 현상으로 인하여 문턱 전압(Vth)이 시프트될 수 있다.

마찬가지로, 예를 들어, 메모리 셀이 오프 셀인 경우, 리셋 단자(QS_N) 및 리셋 단자(QF_N)에는 프리차지 전압으로부터 전하가 미미하게 강하된 논리값 “1”이 래치되고, 셋 단자(QS) 및 셋 단자(QF)에는 논리값 “0”이 래치될 수 있다. 이 때, 제11_1 트랜지스터(PM11_1)는 턴 오프되어 있고, 제11_2 트랜지스터(NM11_2)는 턴 온되며, 제12_1 트랜지스터(PM12_1)는 턴 온되어 있고, 제12_2 트랜지스터(NM12_2)는 턴 오프되어 있다. 또한, 제21_1 트랜지스터(PM21_1)는 턴 오프되어 있고, 제21_2 트랜지스터(NM21_2)는 턴 온되어 있으며, 제22_1 트랜지스터(PM22_1)는 턴 온되어 있고, 제22_2 트랜지스터(NM22_2)는 턴 오프되어 있다.

따라서, 제12_1 트랜지스터(PM12_1) 및 제22_1 트랜지스터(PM22_1)에서도 NBTI 현상으로 인하여 문턱 전압(Vth)이 시프트될 수 있다.

도 7은 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다.

본 발명의 일 실시 예에 따르면, 복수의 페이지 버퍼(PB0~PBn-1)는 페이지 버퍼 초기화 구간(PBINIT) 및 비트라인 프리차지 구간(BL Precharge) 동안 센싱 래치(SL)에 트립된 전하를 제거하기 위해 초기화 신호(INIT)에 응답하여 센싱 래치(SL)를 리셋할 수 있다. 구체적으로, 페이지 버퍼(PB0)는 센싱 래치 제어 신호(SET_S, RST_S) 및 리프레쉬 신호(REFRESH)에 따라 센싱 래치(SL) 내에 트랩되어 있는 전하를 제거할 수 있다.

구체적으로, 도 7은 페이지 버퍼 초기화 구간(PBINIT)에서 센싱 래치(SL)의 셋 단자(QS)의 전하를 방전하고, 비트라인 프리차지 구간에서 리셋 단자(QS_N)의 전하를 방전하는 경우를 나타낸 타이밍도이다.

먼저, t701에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t702에서 로 레벨로 천이된다. t711에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t712에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다.

도 7에서, 센싱 셋 신호(SET_S)는 t711에 소정의 펄스 폭을 가지는 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 펄스 형태로 활성화될 수 있다.

이후, t703에서 리프레쉬 신호(REFRESH) 신호가 하이 레벨로 천이되고, t704에서 로 레벨로 천이된다. t721에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t722에서 로 레벨로 천이된다. 이 때, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)에 저장되어 있는 전하는 모두 그라운드를 통해 방전될 수 있다.

이 때에도, 센싱 리셋 신호(RST_S)는 t721에 소정의 펄스 폭을 가지는 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 리셋 신호(RST_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 펄스 형태로 턴 온될 수 있다.

페이지 버퍼(PB0)는 초기화 신호(INIT)에 응답하여 센싱 래치(SL) 내의 셋 단자(QS) 및 리셋 단자(QS_N)의 전하를 차례로 방전시킴으로써, 센싱 래치(SL) 내에 트랩되어 있는 전하를 제거할 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니고 리셋 단자(QS_N) 및 셋 단자(QS)의 전하를 차례로 방전시킬 수도 있다. 따라서, 센싱 래치(SL) 내에서 NBTI 현상으로 인해 시프트되어 있는 문턱 전압이 복구될 수 있다.

구체적으로, 도 5를 함께 참조하여 설명한다. 리셋 단자(QS_N)에 논리 “0”에 대응하는 데이터 값(메모리 셀이 온 셀)이 래치되어 있다고 가정한다. 이 때, 제11_1 트랜지스터(PM11_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고, 제12_1 트랜지스터(PM12_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가된다. 셋 단자(QS)가 그라운드에 연결되면, 즉, 센싱 셋 신호(SET_S) 및 리프레쉬 신호(REFRESH)가 활성화되면, 리셋 단자(QS_N)의 전압은 논리 “1”에 대응하는 값으로 변동된다. 제11_1 트랜지스터(PM11_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가되고, 제12_1 트랜지스터(PM12_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가된다. 따라서, PMOS인 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트에는 기존에 인가되고 있던 전압과 반대되는 전압이 인가되어, 각각의 게이트에 트랩되어 있던 양전하가 채널로 복구되므로, NBTI로 인한 열화를 보상할 수 있다.

리셋 단자(QS_N)에 논리 “1”에 대응하는 데이터 값(메모리 셀이 오프 셀)이 래치되어 있다고 가정한다. 이 때에는 제11_1 트랜지스터(PM11_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가되고, 제12_1 트랜지스터(PM12_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고 있다. 이에 따라, 셋 단자(QS)가 그라운드에 연결되더라도 제11_1 트랜지스터(PM11_1)의 게이트 및 제12_1 트랜지스터(PM12_1)의 게이트에 인가되는 전압은 변동이 생기지 않는다. 그러나, 이후 리셋 단자(QS_N)가 그라운드에 연결되면, 즉, 센싱 리셋 신호(RST_S) 및 리프레쉬 신호(REFRESH)가 활성화되면, 셋 단자(QS)의 전압은 논리 “1”에 대응하는 전압으로 변동된다. 즉, 제11_1 트랜지스터(PM11_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고, 제12_1 트랜지스터(PM12_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가된다. 따라서, PMOS인 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트에는 기존에 인가되고 있던 전압과 반대되는 전압이 인가되어, 각각의 게이트에 트랩되어 있던 양전하가 채널로 복구되므로, NBTI로 인한 열화를 보상할 수 있다.

정리하면, 센싱 래치(SL)에 기존에 래치되어 있던 데이터의 값과는 상관없이 셋 단자(QS)와 리셋 단자(QS_N)를 순차적으로 그라운드에 연결시켜 리셋 단자(QS_N)와 셋 단자(QS)에 논리 “1”에 대응하는 전압을 순차적으로 인가함으로써, 인버터(INV11, INV12) 내의 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트에는 기존에 래치되어 있던 전압과 반대되는 전압이 인가될 수 있다. 따라서, 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트의 산화막에 트랩되어 있는 양전하가 제거될 수 있다.

이후, t723에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-Precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다. 결과적으로, 페이지 버퍼(PB0)는 메모리 셀로부터 데이터를 더 정확하게 독출할 수 있다. 한편, 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 신호(SET_S) 및 센싱 리셋 신호(RST_S)가 1회씩 활성화되는 것으로 기술하였으나, 본 발명은 이에 한정되는 것은 아니며, 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 신호(SET_S) 및 센싱 리셋 신호(RST_S)가 복수 회 활성화될 수도 있다. 즉, 제어 회로(150)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 트랜지스터(NM12) 및 센싱 리셋 트랜지스터(NM13)가 적어도 1회 동작하도록 제어할 수 있다.

도 8은 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다.

구체적으로, 도 8은 페이지 버퍼 초기화 구간(PBINIT)에서 센싱 래치(SL)의 셋 단자(QS) 및 리셋 단자(QS_N)의 전하를 방전하는 경우의 신호 파형을 나타낸 타이밍도이다.

먼저, t801에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t802에서 로 레벨로 천이된다. t811에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t812에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다. t821에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t822에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 리셋 신호(RST_S)가 모두 하이 레벨인 구간에서, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)에 저장되어 있던 전하는 모두 그라운드를 통해 방전될 수 있다.

도 8에서, 센싱 셋 신호(SET_S)는 t811에 소정의 펄스 폭을 가지는 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 펄스 형태로 활성화될 수 있다. 또한, 센싱 리셋 신호(RST_S)는 t821에 소정의 펄스 폭을 가지는 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점 중 센싱 셋 신호(SET_S)가 비활성화된 이후의 임의의 시점에 펄스 형태로 활성화될 수 있다.

페이지 버퍼(PB0)는 초기화 신호(INIT)에 응답하여 센싱 래치(SL) 내의 셋 단자(QS) 및 리셋 단자(QS_N)를 방전시킴으로써, 센싱 래치(SL) 내에 트랩되어 있는 전하를 제거할 수 있다. 따라서, 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트의 산화막에 트랩되어 있는 양전하가 채널로 복구되어, NBTI로 인한 열화를 보상할 수 있다. 이와 관련하여서는, 도 5 및 도 7을 참조하여 상술한 설명을 참고한다.

이후, t823에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다.

도 9는 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다. 본 발명의 또 다른 실시 예에 따르면, 복수의 페이지 버퍼(PB0~PBn-1)는 페이지 버퍼 초기화 구간(PBINIT) 및 비트라인 프리차지 구간(BL Precharge) 동안 센싱 래치(SL) 뿐 아니라 포싱 래치(FL)에 트립된 전하를 제거하기 위해 초기화 신호(INIT)에 응답하여 센싱 래치(SL) 및 포싱 래치(FL)를 리셋할 수 있다. 구체적으로, 페이지 버퍼(PB0)는 센싱 래치 제어 신호(SET_S, RST_S), 포싱 래치 제어 신호(SET_F, RST_F), 및 리프레쉬 신호(REFRESH)에 따라 센싱 래치(SL) 및 포싱 래치(FL) 내에 트랩되어 있는 전하를 제거할 수 있다.

구체적으로, 도 9는 페이지 버퍼 초기화 구간(PBINIT) 내에서 센싱 래치(SL) 및 포싱 래치(FL)의 노드의 전하를 방전하는 경우의 신호 파형을 나타낸 타이밍도이다.

먼저, t901에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t902에서 로 레벨로 천이된다. t911에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t912에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t921에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t922에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 리셋 신호(RST_S)가 모두 하이 레벨인 구간에서, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)의 전하는 모두 그라운드를 통해 방전될 수 있다. 따라서, 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트의 산화막에 트랩되어 있는 양전하가 채널로 복구되어, NBTI로 인한 열화를 보상할 수 있다. 이와 관련하여서는, 도 5 및 도 7을 참조하여 상술한 설명을 참고한다.

또한, t931에서, 포싱 셋 신호(SET_F)가 하이 레벨로 천이되고, t932에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 셋 신호(SET_F)가 모두 하이 레벨인 구간에서, 셋 단자(QF)는 그라운드에 연결되어 셋 단자(QF)의 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t941에서 포싱 리셋 신호(RST_F)가 하이 레벨로 천이되고, t942에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 리셋 신호(RST_F)가 모두 하이 레벨인 구간에서, 리셋 단자(QF_N)는 그라운드에 연결되어 리셋 단자(QF_N)의 전하는 모두 그라운드를 통해 방전될 수 있다.

구체적으로, 도 5를 함께 참조하여 설명한다. 리셋 단자(QF_N)에 논리 “0”에 대응하는 데이터 값(메모리 셀이 온 셀)이 래치되어 있다고 가정한다. 이 때, 제21_1 트랜지스터(PM21_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고, 제22_1 트랜지스터(PM22_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가된다. 셋 단자(QF)가 그라운드에 연결되면, 즉, 포싱 셋 신호(SET_F) 및 리프레쉬 신호(REFRESH)가 활성화되면, 리셋 단자(QS_F)의 전압은 논리 “1”에 대응하는 전압으로 변동된다. 제21_1 트랜지스터(PM21_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가되고, 제22_1 트랜지스터(PM22_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가된다. 따라서, PMOS인 제21_1 트랜지스터(PM21_1) 및 제22_1 트랜지스터(PM22_1)의 게이트에는 기존에 인가되고 있던 전압과 반대되는 전압이 인가되어, 각각의 게이트에 트랩되어 있던 양전하가 채널로 복구되므로, NBTI로 인한 열화를 보상할 수 있다.

다만, 리셋 단자(QS_F)에 논리 “1”에 대응하는 데이터 값(메모리 셀이 오프 셀)이 래치되어 있다고 가정한다. 이 때에는 제21_1 트랜지스터(PM21_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가되고, 제22_1 트랜지스터(PM22_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고 있다. 이에 따라, 셋 단자(QF)가 그라운드에 연결되더라도 제21_1 트랜지스터(PM21_1)의 게이트 및 제22_1 트랜지스터(PM22_1)의 게이트에 인가되는 전압은 변동이 생기지 않는다. 그러나, 이후 리셋 단자(QF_N)가 그라운드에 연결되면, 즉, 포싱 리셋 신호(RST_F) 및 리프레쉬 신호(REFRESH)가 활성화되면, 셋 단자(QF)의 전압은 논리 “1”에 대응하는 전압으로 변화된다. 제21_1 트랜지스터(PM21_1)의 게이트에는 논리 “1”에 대응하는 전압이 인가되고, 제22_1 트랜지스터(PM22_1)의 게이트에는 논리 “0”에 대응하는 전압이 인가된다. 따라서, PMOS인 제21_1 트랜지스터(PM21_1) 및 제22_1 트랜지스터(PM22_1)의 게이트에는 기존에 인가되고 있던 전압과 반대되는 전압이 인가되어, 각각의 게이트에 트랩되어 있던 양전하가 채널로 복구되므로, NBTI로 인한 열화를 보상할 수 있다.

정리하면, 센싱 래치(SL)와 유사하게, 포싱 래치(FL)에 기존에 래치되어 있던 데이터의 값과는 상관없이 셋 단자(QF)와 리셋 단자(QF_N)를 순차적으로 그라운드에 연결시켜 리셋 단자(QF_N)와 셋 단자(QF)에 논리 “1”에 대응하는 전압을 인가함으로써, 인버터(INV21, INV22) 내의 제21_1 트랜지스터(PM21_1) 및 제22_1 트랜지스터(PM22_1)의 게이트에는 기존에 래치되어 있던 전압과 반대되는 전압이 인가될 수 있다. 따라서, 제12_1 트랜지스터(PM21_1) 및 제22_1 트랜지스터(PM22_1)의 게이트의 산화막에 트랩되어 있는 양전하가 제거될 수 있다.도 9에서, 센싱 셋 신호(SET_S)는 t911에서 펄스 형태로 활성화되고, 포싱 셋 신호(SET_F)는 t931에서 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S) 및 포싱 셋 신호(SET_F)는 리프레쉬 신호(REFRESH)가 턴 온되어 있는 기간 내의 임의의 시점에 턴 온될 수 있다.

또한, 센싱 리셋 신호(RST_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점 중 센싱 셋 신호(SET_S)가 비활성화된 이후에 활성화될 수 있다. 마찬가지로, 포싱 리셋 신호(RST_F) 또한 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점 중 포싱 셋 신호(SET_F)가 비활성화된 이후에 활성화될 수 있다. 한편, 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 신호(SET_S), 센싱 리셋 신호(RST_S), 포싱 셋 신호(SET_F), 및 포싱 리셋 신호(RST_F)가 1회씩 활성화되는 것으로 기술하였으나, 본 발명은 이에 한정되는 것은 아니며, 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 신호(SET_S), 센싱 리셋 신호(RST_S), 포싱 셋 신호(SET_F), 및 포싱 리셋 신호(RST_F)가 복수 회 활성화될 수도 있다. 즉, 제어 회로(150)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내에 센싱 셋 트랜지스터(NM12), 센싱 리셋 트랜지스터(NM13), 포싱 셋 트랜지스터(NM22), 및 포싱 리셋 트랜지스터(NM23)가 적어도 1회 동작하도록 제어할 수 있다.

페이지 버퍼(PB0)는 초기화 신호(INIT)에 응답하여 센싱 래치(SL) 내의 셋 단자(QS) 및 리셋 단자(QS_N)를 그라운드에 연결시켜 각각의 노드를 방전시키고, 포싱 래치(FL) 내의 셋 단자(QF) 및 노드(QG_N)를 그라운드에 연결시켜 각각의 노드를 방전시킬 수 있다. 따라서, 센싱 래치(SL) 및 포싱 래치(FL) 내에서 NBTI 현상으로 인해 시프트되어 있는 문턱 전압이 복구될 수 있다.

이후, t943에서 포싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(F-precharge) 및 디벨롭(F-develop) 동작을 통해 센싱한 데이터를 초기화된 포싱 래치(FL)에 저장할 수 있다. 이어서, t923에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다.

도 10은 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다. 구체적으로, 도 10은 페이지 버퍼 초기화 구간(PBINIT) 내에서 센싱 래치(SL) 및 포싱 래치(FL)의 노드의 전하를 방전하는 경우의 신호 파형을 나타낸 타이밍도이다.

먼저, t1001에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t1002에서 로 레벨로 천이된다. t1011에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t1012에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t1031에서, 포싱 셋 신호(SET_F)가 하이 레벨로 천이되고, t1032에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 셋 신호(SET_F)가 모두 하이 레벨인 구간에서, 셋 단자(QF)는 그라운드에 연결되어 셋 단자(QF)의 전하는 모두 그라운드를 통해 방전될 수 있다.

도 10에서, 센싱 셋 신호(SET_S)는 t1011에 펄스 형태로 활성화되고, 포싱 셋 신호(SET_F)는 t1031에 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다. 마찬가지로, 포싱 셋 신호(SET_F) 또한 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다.

이후, t1003에서, 리프레쉬 신호(REFRES)가 하이 레벨로 천이되고, t1004에서 로 레벨로 천이된다. t1021에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t1022에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 리셋 신호(RST_S)가 모두 하이 레벨인 구간에서, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)에 저장되어 있는 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t1041에서 포싱 리셋 신호(RST_F)가 하이 레벨로 천이되고, t1042에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 리셋 신호(RST_F)가 모두 하이 레벨인 구간에서, 리셋 단자(QF_N)는 그라운드에 연결되어 리셋 단자(QF_N)의 전하는 모두 그라운드를 통해 방전될 수 있다.

따라서, 제11_1 트랜지스터(PM11_1), 제12_1 트랜지스터(PM12_1), 제21_1 트랜지스터(PM21_1), 및 제22_1 트랜지스터(PM22_1)의 게이트의 산화막에 트랩되어 있는 양전하가 채널로 복구되어, NBTI로 인한 열화를 보상할 수 있다. 이와 관련하여서는, 도 7 및 도 9를 참조하여 상술한 설명을 참고한다.

도 10에서, 센싱 리셋 신호(RST_S)는 t1021에 펄스 형태로 활성화되고, 포싱 리셋 신호(RST_F)는 t1041에 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 리셋 신호(RST_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다. 마찬가지로, 포싱 리셋 신호(RST_F) 또한 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다.

이후, t1043에서 포싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(F-precharge) 및 디벨롭(F-develop) 동작을 통해 센싱한 데이터를 초기화된 포싱 래치(FL)에 저장할 수 있다. 이어서, t1023에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다.

도 11은 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다. 구체적으로, 도 11은 페이지 버퍼 초기화 구간(PBINIT) 및 비트라인 프리차지 구간(BL Precharge)에서 센싱 래치(SL) 및 포싱 래치(FL)의 노드의 전하를 방전하는 경우의 신호 파형을 나타낸 타이밍도이다.

먼저, t1101에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t1102에서 로 레벨로 천이된다. t1111에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t1112에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t1131에서, 포싱 셋 신호(SET_F)가 하이 레벨로 천이되고, t1132에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 셋 신호(SET_F)가 모두 하이 레벨인 구간에서, 셋 단자(QF)는 그라운드에 연결되어 셋 단자(QF)의 전하는 모두 그라운드를 통해 방전될 수 있다.

도 11에서, 센싱 셋 신호(SET_S)는 t1111에 펄스 형태로 활성화되고, 포싱 셋 신호(SET_F)는 t1131에 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S) 및 포싱 셋 신호(SET_F)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다.

이후, t1103에서, 리프레쉬 신호(REFRES)가 하이 레벨로 천이되고, t1104에서 로 레벨로 천이된다. t1121에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t1122에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 리셋 신호(RST_S)가 모두 하이 레벨인 구간에서, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)에 저장되어 있는 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t1141에서 포싱 리셋 신호(RST_F)가 하이 레벨로 천이되고, t1142에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 리셋 신호(RST_F)가 모두 하이 레벨인 구간에서, 리셋 단자(QF_N)는 그라운드에 연결되어 리셋 단자(QF_N)의 전하는 모두 그라운드를 통해 방전될 수 있다.

도 11에서, 센싱 리셋 신호(RST_S)는 t1121에서 펄스 형태로 활성화되고, 포싱 리셋 신호(RST_F)는 t1141에 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 리셋 신호(RST_S) 및 포싱 리셋 신호(RST_F)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 턴 온될 수 있다.

이후, t1143에서 포싱 리셋 신호(RST_F)가 펄스 형태로 활성화되어, 프리차지(F-precharge) 및 디벨롭(F-develop) 동작을 통해 센싱한 데이터를 초기화된 포싱 래치(FL)에 저장할 수 있다. 이어서, t1123에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다.

도 12는 본 개시의 일 실시예에 따른 메모리 장치의 읽기 동작을 나타내는 타이밍도이다.

구체적으로, 도 12는 페이지 버퍼 초기화 구간(PBINIT) 및 비트라인 프리차지 구간(BL Precharge)에서 센싱 래치(SL) 및 포싱 래치(FL)의 노드의 전하를 방전하는 경우의 신호 파형을 나타낸 타이밍도이다.

먼저, t1201에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이되고, t1202에서 로 레벨로 천이된다. t1211에서, 센싱 셋 신호(SET_S)가 하이 레벨로 천이되고, t1212에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 구간에서, 셋 단자(QS)는 그라운드에 연결되어 셋 단자(QS)의 전하는 모두 그라운드를 통해 방전될 수 있다. t1221에서, 센싱 리셋 신호(RST_S)가 하이 레벨로 천이되고, t1222에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 센싱 리셋 신호(RST_S)가 모두 하이 레벨인 구간에서, 리셋 단자(QS_N)는 그라운드에 연결되어 리셋 단자(QS_N)에 저장되어 있는 전하는 모두 그라운드를 통해 방전될 수 있다.

도 12에서, 센싱 셋 신호(SET_S)는 t1211에서 펄스 형태로 활성화되고 센싱 리셋 신호(RST_S)는 t1221에서 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다. 센싱 리셋 신호(RST_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점 중 센싱 셋 신호(SET_S)가 비활성화된 이후에 활성화될 수 있다.

이후, t1203에서, 리프레쉬 신호(REFRES)가 하이 레벨로 천이되고, t1204에서 로 레벨로 천이된다. t1231에서, 포싱 셋 신호(SET_F)가 하이 레벨로 천이되고, t1232에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 셋 신호(SET_F)가 모두 하이 레벨인 구간에서, 셋 단자(QF)는 그라운드에 연결되어 셋 단자(QF)의 전하는 모두 그라운드를 통해 방전될 수 있다. 또한, t1241에서 포싱 리셋 신호(RST_F)가 하이 레벨로 천이되고, t1242에서 로 레벨로 천이된다. 리프레쉬 신호(REFRESH)와 포싱 리셋 신호(RST_F)가 모두 하이 레벨인 구간에서, 리셋 단자(QF_N)는 그라운드에 연결되어 리셋 단자(QF_N)의 전하는 모두 그라운드를 통해 방전될 수 있다.

도 12에서, 포싱 셋 신호(SET_F)는 t1231에서 펄스 형태로 활성화되고, 포싱 리셋 신호(RST_F)는 t1241에서 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 포싱 셋 신호(SET_F)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다. 포싱 리셋 신호(RST_F)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점 중 포싱 셋 신호(SET_F)가 비활성화된 이후에 턴 온될 수 있다.

이후, t1243에서 포싱 리셋 신호(RST_F)가 펄스 형태로 활성화되어, 프리차지(F-precharge) 및 디벨롭(F-develop) 동작을 통해 센싱한 데이터를 초기화된 포싱 래치(FL)에 저장할 수 있다. 이어서, t1223에서 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화되어, 프리차지(S-precharge) 및 디벨롭(S-develop) 동작을 통해 센싱한 데이터를 초기화된 센싱 래치(SL)에 저장할 수 있다.

도 13은 또 다른 실시예에 따른 메모리 장치의 읽기 동작을 나타낸 타이밍도이다.

구체적으로, 도 13은 페이지 버퍼 초기화 구간(PBINIT) 및 비트라인 프리차지 구간(BL Precharge)에서 센싱 래치(SL)에 저장되어 있는 데이터를 반전하여 센싱 래치(SL)에 다시 저장하는 경우의 신호 파형을 나타낸 타이밍도이다. 이와 관련하여 도 5를 함께 참조하여 설명한다.

메모리 장치(100)가 메모리 컨트롤러(20)로부터 읽기 명령을 수신하면, 페이지 버퍼 회로(130)는 선택된 메모리 셀들을 센싱하기 위한 읽기 동작을 수행한다. 읽기 동작은 페이지 버퍼 초기화 구간(PBINIT), 비트라인 프리차지 구간(BL Precharge), 포싱 센싱 구간(FS), 메인 센싱 구간(MS)을 포함할 수 있다.

본 발명의 일 실시예에 따른 메모리 장치(100)의 읽기 동작은, 센싱 노드(SO)가 프리차지되는 P 구간, 센싱 노드가 디스차지(discharge)되는 D 구간, 셋 단자(QS)가 리셋되는 R 구간, 및 리셋 단자(QS_N)에 저장되어 있는 값을 변경하는 S 구간을 더 포함할 수 있다.

P 구간의 t130에서, 로드 신호(LOAD), 비트라인 셋업 신호(BLSETUP), 및 비트라인 연결 신호(CLBLK)는 로 레벨로 천이된다. 이후, t131에서 로드 신호(LOAD), 비트라인 셋업 신호(BLSETUP), 및 비트라인 연결 신호(CLBLK)는 하이 레벨로 천이된다. t130부터 t131까지, 센싱 노드(SO)는 프리차지 전압(Vpre2)으로 프리차지된다.

그 후, D 구간에서, 그라운드 제어 신호(SOGND)가 하이 레벨로 천이된다. 이 때, 센싱 노드(SO)는 제3 노드(N3)와 연결된다. 만일 셋 단자(QS)에 래치되어 있는 값이 데이터 “1”일 때, 제11 트랜지스터(NM11)는 턴 온된다. 이후, 센싱 노드(SO)는 그라운드와 연결되므로, 센싱 노드(SO)의 전하가 그라운드로 방전된다. 또한, 셋 단자(QS)에도 데이터 “0”에 대응하는 값이 래치된다.

그러나, 셋 단자(QS)에 래치되어 있는 값이 데이터 “0”일 때, 제11 트랜지스터(NM11)는 턴 오프되므로 센싱 노드(SO)의 전하는 유지되며, 셋 단자(QS)에 래치되어 있는 전하도 유지된다.

다음으로, R 구간에서, 리프레쉬 신호(REFRESH)가 하이 레벨로 천이된다. t1311에서, 센싱 셋 신호(SET_S)는 하이 레벨로 천이되고, t1312에서 로 레벨로 천이된다. 센싱 셋 신호(SET_S)는 t1311에 펄스 형태로 활성화되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 센싱 셋 신호(SET_S)는 리프레쉬 신호(REFRESH)가 활성화되어 있는 기간 내의 임의의 시점에 활성화될 수 있다.

리프레쉬 신호(REFRESH)와 센싱 셋 신호(SET_S)가 모두 하이 레벨인 R 구간에서, 셋 단자(QS)는 그라운드와 연결되어 셋 단자(QS)의 전하는 그라운드로 방전될 수 있다. 이에 따라, 셋 단자(QS)의 전압은 로 레벨로, 셋 단자(QS)에는 데이터 “0”이 래치되고, 리셋 단자(QS_N)의 전압은 하이 레벨로, 리셋 단자(QS_N)에는 데이터 “1”이 래치될 수 있다.

마지막으로, S 구간에서, 센싱 리셋 신호(RST_S)가 펄스 형태로 활성화된다.

이 때, 센싱 노드(SO)가 하이 레벨에 대응하는 전압(리셋 단자(QS_N)에 래치되어 있는 값이 “1”인 경우)을 가지면, 제15 트랜지스터(NM15)는 턴 온될 수 있다. 제15 트랜지스터(NM15)가 턴 온됨에 따라, 리셋 단자(QS_N)는 그라운드와 연결되므로, 리셋 단자(QS_N)의 전하는 그라운드로 방전될 수 있다.

센싱 노드(SO)가 로 레벨에 대응하는 전압(리셋 단자(QS)에 래치되어 있는 값이 “0”인 경우)을 가지면, 제15 트랜지스터(NM15)는 턴 온되지 않으므로, 리셋 단자(QS_N)의 전하는 유지된다. 즉, 리셋 단자(QS_N)는 논리 “1”에 대응하는 값을 가질 수 있다.

정리하면, 메모리 장치(100)는 상술한 P 구간, D 구간, R 구간, 및 S 구간을 포함하는 읽기 동작을 수행함으로써, 센싱 래치(SL)에 래치되어 있던 값과 반대의 값을 래치함으로써, 시프트되어 있는 래치들의 문턱 전압을 복구할 수 있다.

구체적으로, 메모리 장치(100)는 리셋 단자(QS_N)에 래치되어 있는 값이 “0”인 경우에는 리셋 단자(QS_N)가 논리 “1”에 대응하는 값을 가지도록, 리셋 단자(QS_N)에 래치되어 있는 값이 “1”인 경우에는 리셋 단자(QS_N)가 논리 “0”에 대응하는 값을 가지도록 제어할 수 있다. 이에 따라, 제11_1 트랜지스터(PM11_1) 및 제12_1 트랜지스터(PM12_1)의 게이트에는 기존에 인가되고 있던 전압과 반대되는 전압이 인가되어 각각의 게이트의 산화막에 트랩되어 있는 양전하가 제거되므로, NBTI로 인한 열화를 보상할 수 있다.

도 13에서, P 구간은 페이지 버퍼 초기화 구간(PBINIT) 내에 도시되었으며, D 구간, R 구간, 및 S 구간은 비트라인 프리차지 구간(BL Precharge) 내에 도시되었으나, 실시예들은 이에 한정되는 것은 아니다. 예를 들어, 비트라인 프리차지 구간(BL Precharge) 내에 P 구간, D 구간, R 구간, 및 S 구간이 모두 포함될 수 있으며, 페이지 버퍼 초기화 구간(PBINIT) 내에 P 구간, D 구간, R 구간, 및 S 구간이 모두 포함될 수도 있다.

이상의 본 발명에 따른 메모리 장치는 읽기 동작 시 페이지 버퍼의 래치의 트립된 전하에 의한 문턱 전압의 변화를 제거할 수 있다. 따라서, 래치의 트립된 전하에 따라 비트라인이나 센싱 노드의 프리차지 전압의 레벨이 영향을 받지 않게 되어 높은 센싱 마진을 제공할 수 있으며, 높은 신뢰성을 제공할 수 있다.

도 14는 일 실시예에 따른 메모리 장치를 나타내는 도면이다.

구체적으로, 본 발명의 일 실시예에 따른 메모리 장치(1000)는, 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 메모리 장치(1000)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(1000)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(1000)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 상부와 하부 방향이 표시된다. 즉, 하부 칩의 상부는 +Z축 방향을 의미하고, 제1 및 제2 상부 칩의 상부는 -Z축 방향을 의미한다. 다만 이에 한정되는 것은 아니고는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.

메모리 장치(1000)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.

주변 회로 영역(PERI)은 제1 기판(2210) 및 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c)을 포함할 수 있다. 복수의 회로 소자들(2220a, 2220b, 2220c) 상에는 적어도 한 층의 층간 절연층(2215)이 제공될 수 있으며, 상기 층간 절연층(2215) 상에는 상기 복수의 회로 소자들(2220a, 2220b, 2220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈 배선(2230a, 2230b, 2230c), 제1 메탈 배선(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈 배선(2240a, 2240b, 2240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.

본 명세서에서는 제1 메탈 배선(2230a, 2230b, 2230c)과 제2 메탈 배선(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(2240a, 2240b, 2240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈 배선 중 적어도 일부는, 제2 메탈 배선(2240a, 2240b, 2240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.

층간 절연층(2215)은 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

제1 및 제2 셀 영역(CELL1, CELL2)은 적어도 하나의 메모리 블록을 제공할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331-2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부에는 스트링 선택 라인들(SSL)과 그라운드 선택 라인(GSL)이 배치될 수 있으며, 스트링 선택 라인들(SSL)과 그라운드 선택 라인(GSL) 사이에 복수의 워드라인들(2330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(2410)과 공통 소스 라인(2420)을 포함하며, 제3 기판(2410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2431-2438: 2430)이 적층될 수 있다. 제2 기판(2310) 및 제3 기판(2410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.

일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(2350c) 및 제2 메탈 배선(2360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(2360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(2350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(2320) 및 하부 워드라인들(2331, 2332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(2333~2338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(2350c) 및 제2 메탈 배선(2360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(1000)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.

A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(2332) 및 워드라인(2333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들이 구성하는 페이지(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들이 구성하는 페이지의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.

한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(2331, 2332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(2333~2338)보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.

비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 14에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(2320) 및 복수의 워드라인들(2330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(2310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.

일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(2372d) 및 제2 관통 메탈 패턴(2472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(2372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(2472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(2350c) 및 제2 메탈 배선(2360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(2372d) 사이에 하부 비아(2371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(2472d) 사이에 상부 비아(2471d)가 형성될 수 있다. 제1 관통 메탈 패턴(2372d)과 제2 관통 메탈 패턴(2472d)은 본딩 방식으로 연결될 수 있다.

또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(2252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(2392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(2252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(2360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(2220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(2360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(2370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(2270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다.

계속해서, 도 14를 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341-2347; 2340)과 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈 배선(2350b)과 제2 메탈 배선(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(2370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(2270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(2220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(2340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(2370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(2270b)을 통해 로우 디코더를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.

마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드라인들(2430)은 제3 기판(2410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2441-2447; 2440)과 연결될 수 있다. 셀 컨택 플러그들(2440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(2348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.

워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(2370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(2270b)이 형성될 수 있다. 1 셀 영역(CELL1)의 상부 본딩 메탈(2370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(2270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(2370b)과 상부 본딩 메탈(2270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.

외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(2371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(2472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(2371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(2472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(2372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(2272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(2372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(2272a)은 본딩 방식에 의해 연결될 수 있다.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(2380, 2480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(2380, 2480)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(2380)는 공통 소스 라인(2320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(2480)는 공통 소스 라인(2420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈 배선(2350a)과 제2 메탈 배선(2360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(2480) 상부에는 제1 메탈 배선(2450a)과 제2 메탈 배선(2460a)이 차례로 적층될 수 있다.

외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2405, 2406)이 배치될 수 있다. 도 14를 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.

제3 기판(2410)의 상부에는 제3 기판(2410)의 상면을 덮는 상부 절연막(2401)이 형성될 수 있다. 상부 절연막(2401) 상에는 제2 입출력 패드(2405) 및/또는 제3 입출력 패드(2406)가 배치될 수 있다. 제2 입출력 패드(2405)는 제2 입출력 컨택 플러그들(2403, 2303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(2406)는 제3 입출력 컨택 플러그들(2404, 2304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a) 중 적어도 하나와 연결될 수 있다.

일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(2410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(2404)는 제3 기판(2410)의 상면에 평행한 방향에서 제3 기판(2410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(2415)을 관통하여 제3 입출력 패드(2406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(2404)는 다양한 공정으로 형성될 수 있다.

예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(2404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(2401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(2401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(2404)의 직경은 상부 절연막(2401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(2404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.

또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(2404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(2401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(2404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(2401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(2404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(2440)과 함께 형성될 수 있다.

다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(2410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(2403)는 제2 셀 영역(CELL2)의 층간 절연층(2415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(2410)을 통하여 제2 입출력 패드(2405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(2403)와 제2 입출력 패드(2405)의 연결 구조는 다양한 방식으로 구현될 수 있다.

예시적으로, C1에 도시된 바와 같이, 제3 기판(2410)을 관통하는 개구부(2408)가 형성되고, 제2 입출력 컨택 플러그(2403)는 제3 기판(2410)에 형성된 개구부(2408)를 통하여 직접 제2 입출력 패드(2405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(2403)의 직경은 제2 입출력 패드(2405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(2403)의 직경은 제2 입출력 패드(2405)로 갈수록 작아지도록 형성될 수도 있다.

예시적으로, C2에 도시된 바와 같이, 제3 기판(2410)을 관통하는 개구부(2408)가 형성되고, 개구부(2408) 내에는 컨택(2407)이 형성될 수 있다. 컨택(2407)의 일 단부는 제2 입출력 패드(2405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(2403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(2403)가 개구부(2408) 내의 컨택(2407)를 통하여 제2 입출력 패드(2405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(2407)의 직경은 제2 입출력 패드(2405)로 갈수록 커지고, 제2 입출력 컨택 플러그(2403)의 직경은 제2 입출력 패드(2405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(2403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(2440)과 함께 형성되고, 컨택(2407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.

또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(2410)의 개구부(2408)의 상면에는 C2에 비하여 스토퍼(stopper, 2409)가 더 형성될 수도 있다. 스토퍼(2409)는 공통 소스 라인(2420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(2409)는 워드라인들(2403) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(2403)는 컨택(2407) 및 스토퍼(2409)를 통하여 제2 입출력 패드(2405)에 전기적으로 연결될 수 있다.

한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(2403, 2404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(2303, 2304)는 각각 하부 메탈 패턴(2371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(2371e)으로 갈수록 직경이 커지도록 형성될 수 있다.

한편, 실시 예들에 따라, 제3 기판(2410)에는 슬릿(slit, 2411)이 형성될 수 있다. 예를 들어, 슬릿(2411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(2411)은 평면에서 봤을 때에 제2 입출력 패드(2405)와 셀 컨택 플러그들(2440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(2405)가 슬릿(2411)과 셀 컨택 플러그들(2440) 사이에 위치하도록, 슬릿(2411)이 형성될 수도 있다.

예시적으로, D1에 도시된 바와 같이, 슬릿(2411)은 제3 기판(2410)을 관통하도록 형성될 수 있다. 슬릿(2411)은, 예를 들어, 개구부(2408)를 형성할 때에 기판(2410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(2411)은 제3 기판(2410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.

또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(2411) 내에는 도전 물질(2412)이 형성될 수도 있다. 도전 물질(2412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(2412)은 외부의 그라운드 라인에 연결될 수도 있다.

또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(2411) 내에는 절연 물질(2413)이 형성될 수도 있다. 절연 물질(2413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(2405) 및 제2 입출력 컨택 플러그(2403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(2411) 내에 절연 물질(2413)을 형성함으로써, 제2 입출력 패드(2405)를 통하여 제공되는 전압이 제3 기판(2410) 상면에 배치된 워드라인 본딩 영역(WLBA)의 메탈층에 영향을 미치는 것을 차단할 수 있다.

한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(2205, 2405, 2406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제3 기판(2410)의 상부에 배치되는 제2 입출력 패드(2405)만을 포함하거나, 또는 상부 절연막(2401)의 상부에 배치되는 제3 입출력 패드(2406)만을 포함하도록 구현될 수 있다.

한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(2310) 및 제2 셀 영역(CELL2)의 제3 기판(2410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(2310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(2320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(2410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(2420)의 상면을 덮는 상부 절연막(2401) 또는 연결을 위한 도전막이 형성될 수 있다.

도 15는 일 실시예에 따른 컴퓨터 시스템을 나타내는 예시 블록도이다.

도 15를 참고하면, 컴퓨팅 장치(1500)는 프로세서(1510), 메모리(1520), 메모리 컨트롤러(1530), 저장 장치(1540), 통신 인터페이스(1550) 및 버스(1560)를 포함한다. 컴퓨팅 장치(1500)는 다른 범용적인 구성 요소를 더 포함할 수 있다.

프로세서(1510)는 컴퓨팅 장치(1500)의 각 구성의 전반적인 동작을 제어한다. 프로세서(1510)는 CPU(central processing unit), AP(application processor), GPU(graphic processing unit) 등의 다양한 프로세싱 유닛 중 적어도 하나로 구현될 수 있다.

메모리(1520)는 각종 데이터 및 명령을 저장한다. 메모리 컨트롤러(1530)는 메모리(1520)로의 및 메모리(1520)로부터의 데이터 또는 명령의 전달을 제어한다. 어떤 실시예에서, 메모리 컨트롤러(1530)는 프로세서(1510)와 별도의 칩으로 제공될 수 있다. 어떤 실시예에서, 메모리 컨트롤러(1530)는 프로세서(1510)의 내부 구성으로 제공될 수 있다.

저장 장치(1540)는 프로그램 및 데이터를 비임시적으로 저장한다. 어떤 실시예에서, 저장 장치(1540)는 도 1 내지 도 14를 참고로 하여 설명한 페이지 버퍼 회로를 포함하는 저장 장치로 구현될 수 있다. 통신 인터페이스(1550)는 컴퓨팅 장치(1500)의 유무선 인터넷 통신을 지원한다. 또한, 통신 인터페이스(1550)는 인터넷 통신 외의 다양한 통신 방식을 지원할 수도 있다. 버스(1560)는 컴퓨팅 장치(1500)의 구성 요소간 통신 기능을 제공한다. 버스(1560)는 구성 요소간의 통신 프로토콜에 따라 적어도 하나의 유형의 버스를 포함할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

메모리 셀;
상기 메모리 셀에 연결되는 비트라인;
상기 비트라인에 연결되는 센싱 노드를 통하여 상기 메모리 셀로부터 센싱된 데이터를 저장하는 제1 크로스 커플드 인버터;
상기 제1 크로스 커플드 인버터의 양단에 각각 연결되어 상기 제1 크로스 커플드 인버터의 양단에 그라운드 전압을 각각 전달하는 제1 트랜지스터 및 제2 트랜지스터; 및
상기 센싱 노드가 방전되는 초기화 구간 및 상기 비트라인을 프리차지하는 프리차지 구간 중 적어도 하나의 구간에서 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각을 적어도 1회 동작시키는 제어 회로를 포함하는 비휘발성 메모리 장치.
제1항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터와 그라운드 전원 사이에 연결되는 제3 트랜지스터를 포함하는, 비휘발성 메모리 장치.
제2항에 있어서,
상기 제3 트랜지스터는 상기 초기화 구간에서 턴 온되고, 상기 초기화 구간은 상기 제1 트랜지스터가 턴 온되는 제1 구간 및 상기 제1 구간 이후에 상기 제2 트랜지스터가 턴 온되는 제2 구간을 포함하는, 비휘발성 메모리 장치.
제2항에 있어서,
상기 초기화 구간은 상기 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고,
상기 프리차지 구간은 상기 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며,
상기 제1 구간은 상기 제1 트랜지스터가 턴 온되는 구간을 포함하고,
상기 제2 구간은 상기 제2 트랜지스터가 턴 온되는 구간을 포함하는, 비휘발성 메모리 장치.
제2항에 있어서,
상기 센싱 노드를 통하여 상기 메모리 셀에 저장된 데이터를 센싱하는 제2 크로스 커플드 인버터; 및
상기 제3 트랜지스터와 상기 제2 크로스 커플드 인버터의 일단 사이에 연결되어 상기 제2 크로스 커플드 인버터의 일단에 그라운드 전압을 전달하는 제4 트랜지스터 및 상기 제3 트랜지스터와 상기 제2 크로스 커플드 인버터의 타단 사이에 연결되어 상기 제2 크로스 커플드 인버터의 타단에 그라운드 전압을 전달하는 제5 트랜지스터를 더 포함하는, 비휘발성 메모리 장치.
제5항에 있어서,
상기 제3 트랜지스터는 상기 초기화 구간에서 턴 온되고, 상기 초기화 구간은 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온되는 제1 구간 및 상기 제1 구간 이후에 상기 제2 트랜지스터 및 상기 제5 트랜지스터가 턴 온되는 제2 구간을 포함하는, 비휘발성 메모리 장치.
제6항에 있어서,
상기 초기화 구간은 상기 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고,
상기 프리차지 구간은 상기 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며,
상기 제1 구간은 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온되는 구간을 포함하고, 상기 제2 구간은 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 턴 온되는 구간을 포함하는, 비휘발성 메모리 장치.
제6항에 있어서,
상기 초기화 구간은 상기 제3 트랜지스터가 턴 온되는 제1 구간을 포함하고,
상기 프리차지 구간은 상기 제3 트랜지스터가 턴 온되는 제2 구간을 포함하며,
상기 제1 구간은, 상기 제1 트랜지스터가 턴 온되는 제3 구간 및 상기 제3 구간 이후에 상기 제2 트랜지스터가 턴 온되는 제4 구간을 포함하고,
상기 제2 구간은, 상기 제4 트랜지스터가 턴 온되는 제5 구간 및 상기 제5 구간 이후에 상기 제5 트랜지스터가 턴 온되는 제6 구간을 포함하는, 비휘발성 메모리 장치.
메모리 셀;
상기 메모리 셀에 연결되는 비트라인;
상기 비트라인에 연결되는 센싱 노드를 통하여 상기 메모리 셀로부터 센싱된 데이터를 래치 값으로 저장하는 크로스 커플드 인버터;
상기 래치 값에 따라 상기 센싱 노드가 그라운드에 연결되는 경우, 상기 크로스 커플드 인버터의 일단을 그라운드에 연결하는 제1 트랜지스터; 및
상기 래치 값에 따라 상기 센싱 노드의 전압이 유지되는 경우, 상기 크로스 커플드 인버터의 타단을 그라운드에 연결하는 제2 트랜지스터를 포함하는, 비휘발성 메모리 장치.
제9항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터와 그라운드 전원 사이에 연결되는 제3 트랜지스터;
일단이 상기 센싱 노드에 연결된 제4 트랜지스터; 및
상기 제4 트랜지스터의 타단과 그라운드 전원 사이에 연결되며 상기 래치 값에 따라 제어되는 제5 트랜지스터를 포함하는, 비휘발성 메모리 장치.