KR20230064685A - 다진법 연산을 위한 준-이종 반도체 접합 전자소자 및 이의 제조방법 - Google Patents

다진법 연산을 위한 준-이종 반도체 접합 전자소자 및 이의 제조방법 Download PDF

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Abstract

본 발명의 일실시예는, 기판; 상기 기판 상에 위치하는 절연층; 상기 절연층 상에 위치하되, 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 포함하는 반도체층; 상기 제1영역 상에 위치하는 소스 전극; 및 상기 제3영역 상에 위치하는 드레인 전극;을 포함하며, 상기 제1영역, 제2영역 및 제3영역은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역 및 상기 제3영역의 일함수와 상기 제2영역의 일함수가 다르게 조절된 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 및 이의 제조방법을 제공한다.
본 발명의 구성 및 제조방법에 따르면 간단한 공정 방법으로 다진법 연산 소자를 구현할 수 있으며, 기존의 연산 소자 제조방법에 기반하므로 적용이 용이하여 상업적 적용이 뛰어나며 경제적인 장점이 있다.

Description

다진법 연산을 위한 준-이종 반도체 접합 전자소자 및 이의 제조방법{PSEUDO-HETEROGENEOUS SEMICONDUCTOR JUNCTION ELECTRONIC DEVICE FOR MULTINARY NUMERAL SYSTEM, AND MANUFACTURING METHOD THEREOF}
본 발명은 다진법 연산을 위한 반도체 소자에 관한 것으로, 더욱 상세하게는 간단한 화학적 처리로 준-이종 반도체 접합을 구현한 다진법 연산을 위한 반도체 소자 및 이의 제조방법에 관한 것이다.
무어의 법칙(Moore's law)을 따라가던 전자 소자의 소형화가 한계에 부딪히면서 기존의 이진법 논리소자를 대체할 유망한 방법의 하나로 다진법 논리소자 개발의 필요성이 대두되었다.
다진법 논리소자는 더 높은 정보 밀도로 장치 집적도 수준을 높이고 회로 복잡성을 줄여 전력 소비를 크게 줄이는 등 많은 이점을 제공하기 때문에 차세대 논리 시스템에 매우 중요하다.
이러한 잠재적인 장점에 기인하여 코어/쉘 나노 와이어, 반 데르 발스 p-n 접합, 나노 입자 내장 유전층 및 유기-무기 이종 접합과 같은 다양한 유형의 이종 구조를 포함하여 유망한 재료에 관한 연구가 수행되었다.
그러나 상기 방법들은 이종 물질을 사용하였기에 최적화 및 정확한 제어를 위해서는 복잡한 제조 프로세스가 수반되는 문제가 있었다.
현재 실리콘을 이용하여 터널링 효과를 사용한 삼진법 소자가 개발되었지만, 실리콘 이외의 물질에서는 여전히 이종접합을 포함한 복잡한 구조로서 삼진법 소자를 구현하고 있는 실정이다.
예를 들어, 공개 문헌(문헌 명칭 : ADVANCED MATERIALS. 2021. 2101243.)에 따르면 대한민국 연세대학교 연구팀은 IGZO MOSFET에 N,N′-dioctyl-3,4,9,10-perylenedicarboximide(PTCDI-C8)을 금속, 반도체 사이의 중간층으로 활용하여 터널링 효과를 이용한 삼진법 소자를 개시하였으나, 이종 물질을 접합하여 삼진법 소자를 구현하는 점에서 최적화 및 정확한 제어를 위해서는 복잡한 제조 프로세스가 수반되는 문제가 여전히 있다.
따라서, 공정의 가격과 복잡함을 줄이고 두 가지 이상의 물질이 사용되는 이종접합이 아닌 단일 물질 기반의 다진법 연산 소자의 개발이 필요하며 이를 위해 일함수 차이에 따른 터널링 효과에 기반한 다진법 연산 소자 개발이 필요한 실정이다.
동시에 상용화를 위해 대면적으로 소자를 구현할 수 있는 기술 개발이 필요한 실정이다.
대한민국 공개특허 제10-2017-0093547호
상기와 같은 문제를 해결하기 위한 본 발명의 목적은, 단일 물질 소자에 기반하여 이종 물질을 이용한 이종 접합 소자와 같은 기능을 구현할 수 있는 다진법 소자를 제공하는 것이다.
본 발명의 또 다른 목적은, 간단한 공정 방법으로 상기 다진법 소자를 구현할 수 있으며 대면적 제작이 가능한 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예로 준-이종 반도체 접합 다진법 연산 소자는, 기판; 상기 기판 상에 위치하는 절연층; 상기 절연층 상에 위치하되, 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 포함하는 반도체층; 상기 제1영역 상에 위치하는 소스 전극; 및 상기 제3영역 상에 위치하는 드레인 전극;을 구성으로 포함하며, 이때 상기 제1영역, 제2영역 및 제3영역은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역 및 상기 제3영역의 일함수와 상기 제2영역의 일함수가 다르게 조절된 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 제1영역 및 상기 제3영역은, 상기 제2영역의 양단에 이격되어 위치할 수 있다.
본 발명의 실시 예에 있어서, 상기 제1영역 및 상기 제3영역은, 화학적 처리로 상기 제2영역보다 높은 일함수를 가지는 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 반도체층은, 이황화-몰리브덴, 이황화-텅스텐, 이셀레늄화-몰리브덴, 이셀레늄화-텅스텐, 그래핀, 이황화-하프늄 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 실시 예에 있어서, 상기 반도체층은 두께가 8nm 이상 15nm 이하일 수 있다.
본 발명의 실시 예에 있어서, 상기 제2영역은, 공극 결함을 총 몰수 대비 20% 이상 포함하는 것일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예로 준-이종 반도체 접합 다진법 연산 소자 제조방법은, (i) 기판 상에 절연층을 형성하는 단계; (ii) 상기 절연층 상에 반도체층을 형성하는 단계; (iii) 상기 반도체층 상에 부분적으로 차단층을 형성하는 단계; (iv) 상기 차단층이 부분적으로 형성된 반도체층 상에 화학적 처리를 수행하여 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 형성하는 단계; (v) 상기 제1영역 상에 소스 전극을 형성하고 상기 제3영역 상에 드레인 전극을 형성하는 단계; 및 (vi) 상기 차단층을 제거하는 단계;를 구성으로 포함하며, 이때, 상기 제1영역, 제2영역 및 제3영역은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역 및 제3영역의 일함수와 상기 제2영역의 일함수가 다르게 조절된 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 (ii) 단계의 반도체층은, 이황화-몰리브덴, 이황화-텅스텐, 이셀레늄화-몰리브덴, 이셀레늄화-텅스텐, 그래핀, 이황화-하프늄 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 실시 예에 있어서, 상기 (ii) 단계의 반도체층은, 공극 결함을 총 몰수 대비 20% 이상 포함하는 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 (ii) 단계의 반도체층은, 8nm 이상 15nm 이하의 두께로 형성하는 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 (iii) 단계의 차단층은, 상기 제2영역 상에 형성하여 상기 화학적 처리 및 연속되는 전극 형성에 이용되는 것일 수 있다.
본 발명의 실시 예에 있어서, 상기 (iv) 단계의 화학적 처리는, 용액처리 및 이온주입방법을 포함할 수 있다.
본 발명의 실시 예에 있어서, 상기 화학적 처리는, bis(trifluoromethane)sulfonimide, methanethiol 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 이용하여 수행되는 것일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예는 상기 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터일 수 있다.
상기와 같은 구성에 따른 본 발명의 효과는, 단일 물질에 간단한 화학적 처리를 하여 3 이상의 상태를 나타낼 수 있는 다진법 소자를 구현할 수 있다.
용액 공정법에 기반하여 대면적 제작이 용이하며, 기존의 포토리소그래피 공정을 큰 변화 없이 이용하므로 상용화에 용이하며, 공정 방법이 간단하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도1은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 단면도이다.
도2 (a)는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 모식도이며, (b)는 화학적 처리 유무에 의해 계면에서 준-이종 반도체 접합을 나타내는 반도체층의 계면을 확대한 모식도이다.
도3 (a)는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 전자 전달 메커니즘을 설명하기 위해 각 구성 물질의 밴드갭을 나타낸 모식도이며, (b)는 게이트 전압 인가에 따른 반도체층의 밴드갭 및 전자 전도 태양을 나타낸 모식도이다.
도4는 화학적 처리를 하지 않은 소자(MoS2)와 전면적 화학 처리를 한 소자(c-MoS2)의 transfer curve이다.
도5는 본 발명을 통해 개발한 부분적 화학 처리로 중간 상태를 구현할 수 있는 소자의 transfer curve이다.
도6은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자 제조방법의 순서도이다.
도7은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터의 회로도 및 Vin-Vout curve이다.
도8은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터의 시간에 따른 응답 구동을 측정한 데이터이다.
도9는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하여 제조한 NMIN, NMAX 논리 소자와 그 구동을 나타낸 데이터이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도1 내지 도3을 참고하여 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 상세히 설명하기로 한다.
도1은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 단면도이다.
도2 (a)는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 모식도이며, (b)는 화학적 처리 유무에 의해 계면에서 준-이종 반도체 접합을 나타내는 반도체층(300)의 계면을 확대한 모식도이다.
도1을 참조하면, 본 발명의 일 실시예인 준-이종 반도체 접합 다진법 연산 소자는 구성으로 기판(100); 상기 기판(100) 상에 위치하는 절연층(200); 상기 절연층(200) 상에 위치하며, 화학적 처리로 반도체의 일함수가 조절되어 영역이 구분되는 제1영역(310), 제2영역(320) 및 제3영역(330)이 수평방향으로 직렬로 연결된 구조인 반도체층(300); 상기 제1영역(310) 상에 위치하는 소스 전극(400); 및 상기 제3영역(330) 상에 위치하는 드레인 전극(500);을 포함한다.
이때, 상기 제1영역(310), 제2영역(320) 및 제3영역(330)은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역(310) 및 상기 제3영역(330)의 일함수와 상기 제2영역(320)의 일함수가 다르게 조절된 것을 특징으로 한다.
또한, 상기 제1영역(310) 및 상기 제3영역(330)은, 상기 제2영역(320)의 양단에 이격되어 위치하는 것을 특징으로 한다.
위와 같은 구성을 통해, 상기 반도체층(300)은 2 이상의 문턱 전압을 가지며, 이에 따라 3 이상의 상태를 나타낼 수 있으므로 다진법 연산 소자로서 기능할 수 있다.
이하 각 구성을 자세히 살펴보기로 한다.
본 실시예의 구성으로 상기 기판(100)은, 실리콘(Si), 게르마늄(Ge)과 같이 반도체 공정에서 널리 사용되는 기판이나, 금(Au), 백금(Pt), 구리(Cu)와 같은 기판 상에 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 형태의 기판일 수 있다.
다음 구성으로 상기 절연층(200)은, 상기 기판(100) 상에 위치하며 게이트 전극 역할을 한다. 상기 절연층(200)은 게이트 전극 역할을 하기 위해 유전 물질로 구성되는 것이 바람직하다. 예를 들어, 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 형태일 수 있다.
다음 구성으로 상기 반도체층(300)은, 상기 절연층(200) 상에 위치하며, 동일 물질로 성장 또는 증착된 반도체층(300)이다. 상기 반도체층(300)은 동일 물질로 성장 또는 증착되며, 일함수를 변경하는 화학적 처리로 일함수가 구분되는 제1영역(310), 제2영역(320) 및 제3영역(330)이 수평방향으로 직렬로 연결된 구조일 수 있다.
상기 구조에 따라 2 이상의 문턱 전압(Threshold Voltage)이 형성될 수 있으며, 이종 반도체 접합과 유사한 역할을 할 수 있다.
이때 본 발명의 제조예에서는 공정의 편의를 고려하여 상기 제1영역(310) 및 상기 제3영역(330)의 일함수가 동일하고 상기 제2영역(320)의 일함수보다 높게 구현하였으나 이에 제한되지 않으며 상기 제1영역(310), 제2영역(320) 및 제3영역(330)은 각기 다른 일함수를 가지도록 조절되어 3 이상의 문턱 전압을 형성할 수 있다.
또한 본 발명의 제조예에서는 공정의 편의를 고려하여 제1영역(310) 내지 제3영역(330)으로 구현하였으나 이에 제한되지 않으며 화학적 처리가 수행되는 영역을 달리하여 제4영역 이상으로 구분할 수 있으며, 이에 따라 3 이상의 문턱 전압을 형성할 수 있다.
다음으로 도2를 참조하면 상기 반도체층(300)은, 별도의 처리 없이 반도체 증착에 통상적으로 수행되는 방법으로 증착하였을 때 공극 결함을 가지는 물질을 포함하는 것을 특징으로 한다. 예를 들어 상기 반도체층(300)은 이황화-몰리브덴(MoS2), 이황화-텅스텐(WS2), 이셀레늄화-몰리브덴(MoSe2), 이셀레늄화-텅스텐(WSe2), 그래핀, 이황화-하프늄(HfS2) 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 반도체층(300)은 공극 결함을 가지므로 화학적 처리를 수행하여 상기 공극 결함에 원자 또는 분자를 채워 넣는 방식으로 상기 공극 결함을 치유 또는 제거할 수 있으며, 이에 따라 화학적 처리가 수행된 반도체 영역의 일함수는 변하게 되어, 동일 물질로 구성된 반도체층(300) 상에서 이종 접합에 준하는 상태를 형성할 수 있게 된다.
구체적으로 본 발명의 제조예에서는 이황화-몰리브덴(MoS2)를 이용하여 구현하였으며, 이황화-몰리브덴(MoS2)을 포함하여 반도체층(300)을 증착하는 경우 반도체층(300)에는 황-원자 공극(Sulfur vacancy) 결함이 존재한다.
따라서 이하 제조방법에서 자세히 설명할 것과 같이 TSFI(bis(trifluoromethane)sulfonimide)를 포함하는 물질로 상기 반도체층(300)에 화학 처리를 수행하면, 수행된 부분의 황-원자 공극(Sulfur vacancy) 결함이 치유 또는 제거되며 이에 따라 해당 부분의 일함수 값이 변하게 된다.
위와 같은 메커니즘으로 반도체층(300)의 일함수 값이 조절되므로, 화학적 처리가 수행되지 않은 반도체층(300)은 일정 수준의 공극 결함을 포함하여야 화학적 처리에 따라 영역 간에 구분될 수 있는 일함수 차이가 발생한다.
따라서 상기 제2영역(320) 또는 화학적 처리가 수행되지 않은 상기 반도체층(300)은 공극 결함을 총 몰수 대비 20% 이상 포함하는 것을 특징으로 한다.
구체적으로 본 발명에 따라 구현한 이황화-몰리브덴(MoS2)의 경우 황-원자 공극 결함이 황 원자 대비 20% 미만으로 포함되면, 즉 S/Mo의 비율이 1.6보다 큰 경우, 상기 제1영역(310)과 제3영역(330)에 화학적 처리가 수행되어도 상기 제2영역(320)과 일함수 차이가 불분명하며, 이로 인해 안정적인 중간층 형성이 어렵다.
다음으로 상기 반도체층(300)은, 8nm 이상 15nm 이하의 두께로 형성되는 것을 특징으로 한다. 상기 반도체층(300)의 두께가 증가함에 따라 반도체층(300)의 컨덕턴스(conductance)가 증가하는 경향을 보이며, 컨덕턴스가 증가할수록 상기 반도체층(300)의 채널은 더 낮은 게이트 전압에서도 온(on) 상태가 될 수 있다.
반면 상기 반도체층(300)의 두께가 증가할수록 화학적 처리로 일함수를 조절함에 있어서 균일한 영역 형성이 어려우며, 영역 간 일함수 차이가 상대적으로 모호해지는 경향을 보인다.
상기 내용을 바탕으로, 상기 반도체층(300)은 균일한 박막을 형성할 수 있으며 화학적 처리 시 균일한 영역 형성이 가능한 8nm 이상의 두께를 하한으로 함이 바람직하며, 15nm를 초과하는 반도체층(300)을 형성할 경우 터널링의 확률이 증가하면서 중간층의 형성이 어려우므로 15nm 이하의 두께를 상한으로 함이 바람직하다. 즉 상기 반도체층(300)은 8nm 이상 15nm 이하의 두께로 형성되는 것이 바람직하다.
다음으로 상기 반도체층(300)의 제2영역(320)은, 수평 방향으로 길이가 40μm를 초과하는 것을 특징으로 한다. 상기 제2영역(320)의 수평 방향의 길이가 40μm 이하인 경우 제2상태를 구현함에 있어서 한계가 있기 때문이다.
구체적으로 본 발명에 따라 이황화-몰리브덴(MoS2)을 이용하여 구현한 반도체층(300)의 경우 상기 제1영역(310) 및 제3영역(330)에 수행되는 화학적 처리 과정에서 상기 제2영역(320)으로 확산에 의한 침투가 발생하며, 각각 최대 19μm의 확산에 의한 침투가 발생하므로, 상기 제2영역(320)의 수평 방향 길이가 40μm 이하일 경우 상기 제1영역(310), 제2영역(320) 및 제3영역(330)의 구분이 제한된다.
다음 구성으로 상기 소스 전극(400)은 제1영역(310) 상에 위치하며, 상기 드레인 전극(500)은 제3영역(330) 상에 위치할 수 있다. 상기 소스 전극(400) 및 드레인 전극(500)을 구성하는 물질은 상기 반도체층(300)을 구성하는 물질의 일함수를 고려하고 전기 전도성을 고려하여 선택될 수 있으며, 예를 들어, 크롬(Cr), 금(Au), 니켈(Ni), 타이타늄(Ti) 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것으로 구성될 수 있으며, 다만 이외에도 전도성을 갖는 모든 물질을 사용할 수 있다.
이하 도3 내지 도5를 참조하여 본 발명의 일 실시예인 준-이종 반도체 접합 다진법 연산 소자의 구동 메커니즘을 자세히 설명하기로 한다.
도3 (a)는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자의 전자 전달 메커니즘을 설명하기 위해 각 구성 물질의 밴드갭을 나타낸 모식도이며, (b)는 게이트 전압 인가에 따른 반도체층(300)의 밴드갭 및 전자 전도 태양을 나타낸 모식도이다.
도4는 화학적 처리를 하지 않은 소자(MoS2)와 전면적 화학 처리를 한 소자(c-MoS2)의 transfer curve이다.
도5는 본 발명을 통해 개발한 부분적 화학 처리로 중간 상태를 구현할 수 있는 소자의 transfer curve이다.
설명에 앞서서 도3의 c-MoS2는 chemically treated-MoS2를 의미하며 이하 c-MoS2는 같은 의미로 기술하기로 한다.
또한 앞서 언급한 바와 같이 상기 반도체층(300)에는 화학적 처리에 기인하여 3 이상의 문턱 전압이 형성될 수 있다. 다만 도3과 달리 3 이상의 문턱 전압을 가지도록 구성한 경우에도 다진법 연산 소자의 구동 메커니즘은 동일하므로 설명의 편의를 위해 본 발명의 제조예로 삼은 MoS2 및 c-MoS2로 구성된 경우를 대상으로 설명하기로 한다.
도3(b)를 참조하면, MoS2의 문턱 전압보다 낮은 전압이 인가되면 드레인 전극(500)으로 전류가 흐를 수 없으며, 구체적으로 MoS2 및 c-MoS2에서 전류가 오프(off) 상태이며 이때 MoS2와 c-MoS2의 band off-set으로 인해서 전류가 차단된 상태이다. 이때의 상태를 '0' 또는 '제1상태'로 나타낼 수 있다.
인가되는 전압이 증가하여 상대적으로 낮은 문턱 전압을 가지는 MoS2의 문턱 전압 이상이며 동시에 c-MoS2의 문턱 전압 이하의 전압이 인가되면, MoS2는 전류가 원활하게 흐르는 온(on) 상태이며, c-MoS2는 문턱 전압 이하의 전압이 인가되어 오프(off) 상태이나 상기 제1상태의 오프(off)와는 달리 전자가 Schottky emission을 통해 MoS2에서 c-MoS2으로 이동할 수 있는 상태이다. 결과적으로 드레인 전극(500)으로 흐르는 전류는 상기 제1상태와 비교하여 증가하며, 이때의 상태를 '1' 또는 '제2상태'로 나타낼 수 있다.
인가되는 게이트 전압이 더욱 증가하여 MoS2 및 c-MoS2의 문턱 전압보다 높은 전압이 인가되면 전류가 MoS2 및 c-MoS2 영역에 생긴 채널을 통해 원활하게 흐르며 이때의 상태를 '2' 또는 '제3상태'로 나타낼 수 있다.
도4를 참조하여 다시 살피면, -12V 내지 12V의 게이트 전압을 MoS2와 c-MoS2 각각에 인가할 때 드레인 전극(500)에서 측정되는 전류를 확인한 실험에서 MoS2와 달리 c-MoS2는 0V 이상에서 전류가 측정되기 시작하며 4V부터 급격하게 증가하는 모습을 보였다.
도5를 참조하면, 본 발명인 준-이종 반도체 접합 다진법 연산 소자의 상기 제2영역(320)을 MoS2로 구성하고 상기 제1영역(310) 내지 상기 제3영역(330)을 c-MoS2로 구성한 제조예를 대상으로 게이트 전압 인가에 따른 드레인 전극(500)에서의 전류를 측정한 실험이며, 제1상태 내지 제3상태가 명확하게 구분됨을 확인할 수 있다.
상기 결과를 통해 화학적 처리에 따라 일함수가 달라진 MoS2 및 c-MoS2로 반도체층(300)을 형성하는 경우 인가되는 게이트 전압에 따라 측정되는 드레인 전류가 확연하게 구별됨을 알 수 있으며, 이를 통해 별개의 상태를 나타낼 수 있고 결과적으로 -12V 내지 12V의 게이트 전압 범위에서 3개의 상태를 나타내는 연산 소자로서 기능할 수 있음을 확인하였다.
이하 도6을 참조하여 본 발명의 또 다른 실시예인 준-이종 반도체 접합 다진법 연산 소자 제조방법을 자세히 설명하기로 한다. 설명에 있어서 상기 준-이종 반도체 접합 다진법 연산 소자와 동일한 구성은 동일하게 해석되어야 하며 중복 설명은 생략하기로 한다.
도6은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자 제조방법의 순서도이다.
도6에 따르면, 본 발명의 또 다른 실시예인 준-이종 반도체 접합 다진법 연산 소자 제조방법은 구성으로, (i) 기판 상에 절연층을 형성하는 단계(S100); (ii) 상기 절연층 상에 반도체층을 형성하는 단계(S200); (iii) 상기 반도체층 상에 부분적으로 차단층을 형성하는 단계(S300); (iv) 상기 차단층이 부분적으로 형성된 반도체층 상에 화학적 처리를 수행하여 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 형성하는 단계(S400); (v) 상기 제1영역 상에 소스 전극을 형성하고 상기 제3영역 상에 드레인 전극을 형성하는 단계(S500); 및 (vi) 상기 차단층을 제거하는 단계(S600);를 포함한다.
이때, 상기 제1영역(310), 제2영역(320) 및 제3영역(330)은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역(310) 및 제3영역(330)의 일함수와 상기 제2영역(320)의 일함수가 다르게 조절된 것을 특징으로 한다.
각 구성을 자세히 살피면, 상기 (i) 단계(S100)는 기판(100) 및 기판(100) 상에 절연층(200)을 형성하는 단계이며, 박막 증착에 통상적으로 수행되는 전자 빔 증착법 (e-beam evaporation), 열 증착법(thermal evaporator), 스퍼터링(sputtering) 화학적 진공 증착법(chemical vapor deposition), 물리적 진공 증착법(physical vapor deposition), 산화 (oxidation) 등을 이용하여 형성될 수 있으나 이에 한정되지 않는다. 예를 들어 본 발명의 구현예에서는 원자층 증착법(atomic-layer deposition)이 사용되었다.
다음 구성으로 상기 (ii) 단계(S200)는 상기 절연층(200) 상에 반도체층(300)을 형성하는 단계이며, 스핀 코팅(spin coating)을 포함하여 반도체층(300) 형성에 통상적으로 수행되는 전자 빔 증착법 (e-beam evaporation), 열 증착법(thermal evaporator), 스퍼터링(sputtering) 화학적 진공 증착법(chemical vapor deposition), 물리적 진공 증착법(physical vapor deposition), 산화 (oxidation) 등을 이용하여 형성될 수 있으나 이에 한정되지 않는다.
이때 상기 (ii) 단계(S200)의 반도체층(300)은, 이황화-몰리브덴, 이황화-텅스텐, 이셀레늄화-몰리브덴, 이셀레늄화-텅스텐, 그래핀, 이황화-하프늄 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 형성할 수 있다.
또한 상기 (ii) 단계(S200)의 반도체층(300)은, 공극 결함을 총 몰수 대비 20% 이상 포함하도록 형성할 수 있다.
또한 상기 (ii) 단계(S200)의 반도체층(300)은, 스핀 코팅(spin-coating) 횟수 조절을 통해 원하는 두께로 형성할 수 있으며, 8nm 이상 15nm 이하의 두께로 형성하는 것이 바람직하다.
다음 구성으로 상기 (iii) 단계(S300)의 차단층은, 상기 제2영역(320) 상에 형성하여 상기 화학적 처리 및 연속되는 전극 형성에 이용되는 것을 특징으로 한다.
상기 차단층은 상기 제2영역(320) 상에 형성되어 이후 수행되는 화학적 처리로부터 상기 제2영역(320)을 보호(passivation)하여 화학적 처리가 상기 제1영역(310) 및 상기 제3영역(330)에만 수행되도록 하는 역할을 한다.
또한 상기 차단층은 화학적 처리 이후 연속하여 수행되는 전극 증착에 있어서도 상기 제2영역(320)을 보호(passivation)하여 전극의 증착이 상기 제1영역(310) 및 상기 제3영역(330)에만 수행되도록 하는 역할을 한다.
1회의 차단층 형성으로 상기 화학적 처리와 전극 형성이 수행되므로 공정 절차가 간단하고 공정 비용 측면에서 경제적인 장점이 있다. 또한 기존에 전극 증착에 사용되는 포토리소그래피 공정을 그대로 이용하므로 별도의 공정 비용의 소요나 공정 단계의 추가가 없으며 상업적 측면에서 적용이 용이한 장점을 가진다.
상기 차단층은 포토리소그래피 공정을 포함하여 금속 전극 증착을 위해 통상적으로 사용되는 공정 방법과 공정 물질을 이용하여 수행될 수 있다.
다음 구성으로 상기 (iv) 단계(S400)는 상기 차단층이 부분적으로 형성된 반도체층(300) 상에 화학적 처리를 수행하여 수평방향으로 직렬로 연결된 제1영역(310), 제2영역(320) 및 제3영역(330)을 형성하는 단계이다.
이때 상기 (iv) 단계(S400)의 상기 제2영역(320)은, 상기 준-이종 반도체 접합 다진법 연산 소자에서 설명한 바와 같이 수평 방향으로 길이가 40μm 초과로 형성될 수 있다.
다음으로 상기 (iv) 단계(S400)의 상기 화학적 처리는, 제1영역(310) 및 제3영역(330)에만 수행되어 일함수를 변경하므로 상기 반도체층(300)은 일함수를 기준으로 제1영역(310) 내지 제3영역(330)으로 구분된다. 이에 따라 상기 반도체층(300)은 일함수를 달리하는 이종 물질이 접합하고 있는 이종 반도체 접합과 유사하게 된다.
상기 화학적 처리의 구체적인 메커니즘을 살피면, 공극 결함을 가지는 반도체층(300)의 공극 결함을 치유 또는 제거하는 공정을 의미한다. 구체적으로 공극 결함을 가지는 반도체층(300)은 공극(vacancy)에서 에너지가 높거나 극성을 띄어 전자가 몰리는 경향을 보이며 공극을 통해 전자의 이동이 비교적 자유로운 경향을 보인다.
이때 화학적 처리를 통해 공극을 원자 또는 분자로 메우는 방식으로 치유 또는 제거하면 상기 반도체층(300)을 구성하는 물질의 결합이 완전하게 되므로 해당 부분의 일함수가 높아지며, 동시에 상기 화학적 처리 전에 공극을 통해 비교적 수월하게 반도체층(300)을 통과하던 전자의 이동이 상대적으로 어렵게 되어 상기 화학적 처리 전후로 해당 반도체 영역의 전기적 특성이 현저하게 달라진다.
상기 화학적 처리의 구체적인 방법을 살피면, 상기 화학적 처리는 황 공극(vacancy)을 막아주는(passivation) 공정을 의미하며 예를 들어, bis(trifluoromethane)sulfonimide(TSFI)를 이용한 용액처리 및 이온주입방법을 포함할 수 있다.
구체적으로 본 실시예에 따라 구현한 준-이종 반도체 접합 다진법 연산 소자 제조방법에서는 상기 반도체층(300)을 MoS2를 포함하여 구성하였으며, 증착된 MoS2 반도체층(300)에는 황-원자 공극(sulfur vacancy) 결함이 존재한다. 여기에 bis(trifluoromethane)sulfonimide(이하, TSFI로 기술한다)를 포함하는 용액처리를 이용하여 화학적 도핑을 수행하면, TSFI의 황-원자가 MoS2에 존재하는 황-원자 공극 주의의 황과 결합하여 항-원자 공극을 메운다. 이에 따라 MoS2 반도체층(300) 상에 용액처리가 수행된 영역은 일함수가 높아진다.
추가로, 상기 메커니즘에 기반하므로 화학적 처리에 사용된 물질의 농도를 달리하거나, 화학적 처리 횟수를 달리하여 공극 결함을 치유 또는 제거하는 정도를 달리할 수 있으며 결과적으로 일함수를 조절할 수 있다.
이하 본 발명의 또 다른 실시예는 상기 준-이종 반도체 접합 연산 소자의 응용 분야로, 상기 준-이종 반도체 접합 연산 소자를 포함하는 인버터이다.
상기 준-이종 반도체 접합 연산 소자를 포함하므로, 본 실시예인 인버터는 간단한 화학적 처리로 3 이상의 상태를 나타낼 수 있으며, 제조 공정에 있어서 공정 방법이 간단하며 공정 비용 측면에서 경제적인 장점이 있다. 또한 기존에 사용되는 포토리소그래피 공정을 그대로 이용하므로 별도의 공정 비용의 소요나 공정 단계의 추가가 없으며 상업적 측면에서 적용이 용이한 장점을 가진다.
제조예
준-이종 반도체 접합 연산 소자의 제조
(1) MoS 2 분산액의 제조
MoS2 분산액은 전기화학적으로 이온주입법을 통하여 MoS2 crystal의 면간 거리를 증가시키고, 초음파 처리를 통해 MoS2 박편(flake)를 형성한 뒤, 여러 용매에 분산하는 과정으로 이뤄진다.
1) 전기화학 cell 구성
Graphite rod와 MoS2 crystal을 각각 (-), (+) 극으로 tetraheptylammonium bromide(THAB)-acetonitrile(ACN) 용액에서 전기화학 cell을 구성한 뒤, 7 V의 전압을 1 시간 동안 인가한다.
2) 초음파 처리 및 세척
상기 전압 인가에 따라 면간 거리가 증가된 MoS2 crystal을 Dimethylformamide(DMF)-Polyvinylpyrrolidone(PVP) 용액 안에 넣은 후, 초음파 처리를 통하여 MoS2 flake를 형성한다.
초음파 처리를 마친 MoS2 분산액을 원심분리법을 통하여 박리가 되지 않은 물질을 일차적으로 분리한다. 이후 알코올과 원심분리법을 이용하여 세 차례 세척을 진행한다.
3) MoS 2 flake 의 분산
박리된 flake를 최종적으로 사용하고자 하는 용매에 분산하여 잉크 형태로 제조한다. 제조예에서는 Isopropanol (IPA)를 이용하여 최종 잉크를 제조하였다.
(2) 반도체층의 형성
절연막으로 사용할 기판 위에 (1)에서 제조된 MoS2 분산액을 스핀 코팅하여 반도체 박막층을 형성한다. 스핀 코팅의 횟수에 따라서 반도체 박막의 두께를 조절할 수 있다. 스핀 코팅을 마친 기판을 핫 플레이트에서 열처리를 진행하여 잔여 용매를 날려준다.
(3) TSFI를 이용한 화학적 도핑
TFSI-1,2-dichloroethane (DCE) 용액에 (2)의 형성된 반도체층과 기판을 담금으로써 화학적 처리를 진행한다.
실험예1
MoS 2 및 c-MoS 2 의 transfer curve 비교 확인 실험
도4를 참조하여 설명한다.
도4는 화학적 처리를 하지 않은 소자(MoS2)와 전면적 화학 처리를 한 소자(c-MoS2)의 transfer curve이다.
도4에 따르면 MoS2는 실험이 수행된 게이트 전압 범위에서 드레인 전류가 완전히 off가 되지 않는 모습을 보였다. 또한 c-MoS2에 비해 높은 드레인 전류 레벨을 보였다. 반면 c-MoS2는 0V의 게이트 전압이 인가될 때까지 드레인 전극으로 전류가 흐르지 못하다가 0V 이후 전류가 측정되는 모습을 보였다.
상기 결과는 MoS2의 공극 결함 주위에 전자 밀도가 높아 n-type 도핑과 유사한 상태를 보이던 반도체층이 TSFI를 이용한 화학적 처리로 공극 결함이 치유 또는 제거됨에 따라 n-type 도핑 효과를 떨어뜨려 전하 밀도가 감소하고 문턱 전압이 상승하기 때문이다.
상기 결과에 따라 본 발명에서 제안하는 화학적 처리가 수반된 c-MoS2의 문턱 전압과 MoS2의 문턱 전압이 상이하며 선명(clear)하게 구분될 수 있음을 확인하였으며, 동시에 동일한 물질로 구성된 반도체층에서 간단한 화학적 처리만으로 상이한 문턱 전압을 유효하게 형성할 수 있음을 확인하였다.
실험예2
본 발명에 따른 부분적인 화학적 처리로 구현한 3진법 소자의 trans curve 확인 실험
도5를 참조하여 설명한다.
도5는 본 발명을 통해 개발한 부분적 화학 처리로 중간 상태를 구현할 수 있는 소자의 transfer curve이다.
도5에 따르면, 부분적 화학 처리를 통해서 ~10-10A의 off current, ~10-6A의 on current, 10-8A의 중간층을 가짐을 확인하였다.
상기 결과를 통해 화학적 처리에 따라 일함수가 달라진 MoS2 및 c-MoS2로 반도체층을 형성하는 경우 인가되는 게이트 전압에 따라 측정되는 드레인 전류가 확연하게 구별됨을 알 수 있으며, 이를 통해 별개의 상태를 나타낼 수 있고 결과적으로 본 발명에 따라 구현된 소자가 3개의 상태를 나타내는 연산 소자로서 기능할 수 있음을 확인하였다.
실험예3
본 발명인 준-이종 반도체 접합 다진법 연산 소자를 포함하여 제조한 논리 소자의 구동 확인 실험
도7 내지 도9를 참조하여 설명한다.
도7은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터의 회로도 및 Vin-Vout curve이다.
도8은 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터의 시간에 따른 응답 구동을 측정한 데이터이다.
도9는 본 발명의 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하여 제조한 NMIN, NMAX 논리 소자와 그 구동을 나타낸 데이터이다.
도7을 통해 단일 스윕에서의 삼진 인버터 구동을 확인할 수 있었다.
도8을 통해 시간에 따른 삼진 인버터 회로의 구동을 확인할 수 있었다.
도9를 통해 NMIN, NMAX 회로의 진리표와 A, B 두 개의 트랜지스터와 한 개의 저항으로 이뤄진 회로에서 NMIN, NMAX 구동을 확인할 수 있었다.
상기 결과를 통해 본 발명의 일 실시예인 준-이종 반도체 접합 다진법 연산 소자를 포함하여 제조한 NMIN, NMAX 논리 소자가 3 이상의 상태를 명확히 구분하며 작동하며, 논리 소자로서 우수하게 기능할 수 있음을 확인하였다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 기판
200 : 절연층
300 : 반도체층
310 : 제1영역
320 : 제2영역
330 : 제3영역
400 : 소스 전극
500 : 드레인 전극

Claims (14)

  1. 기판;
    상기 기판 상에 위치하는 절연층;
    상기 절연층 상에 위치하되, 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 포함하는 반도체층;
    상기 제1영역 상에 위치하는 소스 전극; 및
    상기 제3영역 상에 위치하는 드레인 전극;을 포함하며,
    상기 제1영역, 제2영역 및 제3영역은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역 및 상기 제3영역의 일함수와 상기 제2영역의 일함수가 다르게 조절된 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  2. 제1항에 있어서,
    상기 제1영역 및 상기 제3영역은, 상기 제2영역의 양단에 이격되어 위치하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  3. 제1항에 있어서,
    상기 제1영역 및 상기 제3영역은, 화학적 처리로 상기 제2영역보다 높은 일함수를 가지는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  4. 제1항에 있어서,
    상기 반도체층은, 이황화-몰리브덴, 이황화-텅스텐, 이셀레늄화-몰리브덴, 이셀레늄화-텅스텐, 그래핀, 이황화-하프늄 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  5. 제1항에 있어서,
    상기 반도체층은, 두께가 8nm 이상 15nm 이하인 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  6. 제1항에 있어서,
    상기 제2영역은, 공극 결함을 총 몰수 대비 20% 이상 포함하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자.
  7. (i) 기판 상에 절연층을 형성하는 단계;
    (ii) 상기 절연층 상에 반도체층을 형성하는 단계;
    (iii) 상기 반도체층 상에 부분적으로 차단층을 형성하는 단계;
    (iv) 상기 차단층이 부분적으로 형성된 반도체층 상에 화학적 처리를 수행하여 수평방향으로 직렬로 연결된 제1영역, 제2영역 및 제3영역을 형성하는 단계;
    (v) 상기 제1영역 상에 소스 전극을 형성하고 상기 제3영역 상에 드레인 전극을 형성하는 단계; 및
    (vi) 상기 차단층을 제거하는 단계;를 포함하며,
    이때, 상기 제1영역, 제2영역 및 제3영역은 동일 물질로 구성되되, 화학적 처리로 상기 제1영역 및 제3영역의 일함수와 상기 제2영역의 일함수가 다르게 조절된 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  8. 제7항에 있어서,
    상기 (ii) 단계의 반도체층은, 이황화-몰리브덴, 이황화-텅스텐, 이셀레늄화-몰리브덴, 이셀레늄화-텅스텐, 그래핀, 이황화-하프늄 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 형성하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  9. 제7항에 있어서,
    상기 (ii) 단계의 반도체층은, 공극 결함을 총 몰수 대비 20% 이상 포함하도록 형성하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  10. 제7항에 있어서,
    상기 (ii) 단계의 반도체층은, 8nm 이상 15nm 이하의 두께로 형성하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  11. 제7항에 있어서,
    상기 (iii) 단계의 차단층은, 상기 제2영역 상에 형성하여 상기 화학적 처리 및 연속되는 전극 형성에 이용되는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  12. 제7항에 있어서,
    상기 (iv) 단계의 화학적 처리는, 용액처리 및 이온주입방법을 포함하는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  13. 제12항에 있어서,
    상기 화학적 처리는, bis(trifluoromethane)sulfonimide, methanethiol 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나 이상을 이용하여 수행되는 것을 특징으로 하는, 준-이종 반도체 접합 다진법 연산 소자 제조방법.
  14. 제1항의 준-이종 반도체 접합 다진법 연산 소자를 포함하는 인버터.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150115176A (ko) * 2014-04-03 2015-10-14 한국기계연구원 그래핀의 결함 치유 방법 및 결함이 치유된 그래핀
KR20160093376A (ko) * 2015-01-29 2016-08-08 엘지전자 주식회사 금속 칼코게나이드 소자 및 그 제조 방법
KR20170093547A (ko) 2016-02-05 2017-08-16 광주과학기술원 그래핀 트랜지스터 및 이를 이용한 3진 논리 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150115176A (ko) * 2014-04-03 2015-10-14 한국기계연구원 그래핀의 결함 치유 방법 및 결함이 치유된 그래핀
KR20160093376A (ko) * 2015-01-29 2016-08-08 엘지전자 주식회사 금속 칼코게나이드 소자 및 그 제조 방법
KR20170093547A (ko) 2016-02-05 2017-08-16 광주과학기술원 그래핀 트랜지스터 및 이를 이용한 3진 논리 소자

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