KR20230059551A - 커패시터 부품 및 커패시터 부품 제조 방법 - Google Patents
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Abstract
본 발명의 일 측면에 따른 커패시터 부품은, 서로 이격 배치된 복수의 도전성 나노와이어, 상기 복수의 도전성 나노와이어의 일단부와 타단부에 각각 배치되고, 상기 복수의 도전성 나노와이어와 연결되는 제1 및 제2 연결도전층, 상기 복수의 도전성 나노와이어를 둘러싸는 도전성 바디, 및 상기 복수의 도전성 나노와이어, 상기 제1 연결도전층 및 상기 제2 연결도전층 각각과, 상기 도전성 바디 사이에 배치된 유전체막을 포함한다
Description
본 발명은 커패시터 부품 및 그 제조 방법에 관한 것이다.
기술의 발전에 따라, 작은 부피에 높은 용량을 가지는 칩 형태의 전자 부품에 대한 수요가 높아지고 있다.
이에 최근 IT 제품의 소형화 및 고기능화에 따라 IT 제품에 들어가는 커패시터도 소형화 및 고용량화가 요구되고 있다.
이러한 흐름에 맞춰 적층형 커패시터는, 유전율이 높은 유전체를 개발함과 동시에 유전체와 내부 전극의 박층화를 심화시키는 방향으로 발전 중이다.
그러나, 적층형 커패시터는, 박층화에 따른 BDV(Breakdown voltage: 파괴전압)의 저하 및 면 적층 방식이 가지는 구조적인 용량 한계로 인해, 현재 단위체적당 용량의 한계점에 근접한 상황이다.
이러한 문제를 해소하고자, 전극 기둥을 가지는 구조로서 집적률이 높은 입체 구조의 커패시터가 있다.
입체 구조의 커패시터에서 집적률을 더욱 높이기 위해서는 수직 패턴의 세장비(Aspect ratio=길이/두께)를 높여야 한다.
그러나, 종래의 기술로는 세장비를 높이는데 한계가 있다. 세장비에 제한이 생기는 이유는 커패시터의 제조 공법에서 기인한다.
종래의 입체 구조의 커패시터는 에칭(Etching) 방식 또는 성장(Growing) 방식으로 제조된다.
이 중 에칭 방식의 경우 세장비가 높을수록 소요되는 시간이 선형적으로 증가하지 않고 지수적으로 증가한다.
일반적으로 세장비가 30:1을 넘어가면 시간/비용 관점에서 임계점을 넘어간다고 볼 수 있다.
성장 방식의 경우 생산시간뿐만 아니라 품질적인 문제도 발생할 수 있다. 세장비가 높으면 높을수록 패턴 들뜸(Pattern lifting), 편향(leaning) 및 무너짐(collapse) 등의 문제가 발생하여 수율이 급격히 낮아질 수 있다.
본 발명의 목적은, 도전성 나노와이어 다발을 포함하여 종래의 입체 구조의 커패시터가 가지는 소형화 및 고용량화의 한계를 극복할 수 있도록 한, 커패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 측면에 따르면, 서로 이격 배치된 복수의 도전성 나노와이어; 상기 복수의 도전성 나노와이어의 일단부와 타단부에 각각 배치되고, 상기 복수의 도전성 나노와이어와 연결되는 제1 및 제2 연결도전층; 상기 복수의 도전성 나노와이어를 둘러싸는 도전성 바디; 및 상기 복수의 도전성 나노와이어, 상기 제1 연결도전층 및 상기 제2 연결도전층 각각과, 상기 도전성 바디 사이에 배치된 유전체막; 을 포함하는 커패시터 부품이 제공된다.
본 발명의 다른 측면에 따르면, 각각 제1 방향으로 신장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수의 도전성 나노와이어, 를 포함하는 제1 전극부; 상기 복수의 도전성 나노와이어를 서로 연결하도록 상기 복수의 도전성 나노와이어의 상단부와 하단부에 각각 배치된 제1 및 제2 연결도전층; 상기 복수의 도전성 나노와이어 각각의 측면을 감싸는 유전체막; 및 상기 제1 및 제2 연결도전층 사이에서 상기 복수의 도전성 나노와이어 간의 이격 공간을 충전하고, 상기 유전체막의 측면을 감싸는 제2 전극부; 를 포함하는 커패시터 부품이 제공된다.
본 발명의 일 실시 예에 따르면, 복수의 도전성 나노와이어가 글라스로 커버된 도전성 나노와이어 다발로 웨이퍼를 마련하여, 소형이면서도 고용량을 구형할 수 있는 입체 구조의 커패시터 부품을 용이하게 제조할 수 있다.
본 실시 예에 의해 제조되는 웨이퍼는, FAB 공정을 통해 기본 구조를 이루는 성분을 필요한 성분으로 교체하거나, 기본 구조를 세부 구조에 맞게 재가공하기 용이하고, 마스크(Mask) 제어를 통해 원하는 사이즈로 손쉽게 제단할 수 있고, 이에 설계의 자유도를 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품에서, 제2 연결도전층, 도전성 나노와이어 및 유전체막을 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타낸 도면.
도 3은 도 2의 I-I'선을 따른 단면을 개략적으로 나타낸 도면.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 커패시터 부품에서, 도전성 나노와이어 다발의 배치 형태를 개략적으로 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 커패시터 부품의 단면을 개략적으로 나타낸 도면.
도 9 내지 도 11은 본 발명에 따른 제조 방법에서 커패시터 부품의 설계 자유도를 보여주기 위한 도면.
도 12 내지 도 22는 본 발명의 일 실시예에 따른 커패시터 부품를 제조하는 공정을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타낸 도면.
도 3은 도 2의 I-I'선을 따른 단면을 개략적으로 나타낸 도면.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 커패시터 부품에서, 도전성 나노와이어 다발의 배치 형태를 개략적으로 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 커패시터 부품의 단면을 개략적으로 나타낸 도면.
도 9 내지 도 11은 본 발명에 따른 제조 방법에서 커패시터 부품의 설계 자유도를 보여주기 위한 도면.
도 12 내지 도 22는 본 발명의 일 실시예에 따른 커패시터 부품를 제조하는 공정을 나타낸 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도면에 표시된 X, Y 및 Z는 각각 커패시터 부품의 길이 방향, 폭 방향 및 두께 방향을 의미할 수 있다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품에서, 제2 연결도전층, 도전성 나노와이어 및 유전체막을 개략적으로 나타낸 도면이다. 도 2는 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타낸 도면이다. 도 3은 도 2의 I-I'선을 따른 단면을 개략적으로 나타낸 도면이다. 도 4 내지 도 7은 본 발명의 일 실시예에 따른 커패시터 부품에서, 도전성 나노와이어 다발의 배치 형태를 개략적으로 나타낸 도면이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 커패시터 부품(1)은, 제1 전극부인 복수의 도전성 나노와이어(120), 제1 및 제2 연결도전층(121, 122), 유전체막(110), 제2 전극부인 도전성 바디(130), 제 1 및 제2 단자(141, 142) 및 보호층(150)을 포함한다.
제1 전극부는 복수의 도전성 나노와이어(120)를 포함한다. 복수의 도전성 나노와이어(120) 각각은 Z 방향으로 신장되며, Z 방향과 수직한 X 방향 및/또는 Y 방향으로 서로 이격되게 배치된다. 한편, 이하에서는 제1 전극부를 복수의 도전성 나노와이어(120)로 지칭하여 사용하기로 한다.
복수의 도전성 나노와이어(120)는 후술할 제1 및 제2 연결도전층(121, 122)에 의해 서로 물리적 전기적으로 연결된다.
도전성 나노와이어(120) 각각은 도전성 물질로 구성될 수 있다. 제한되지 않는 예로서, 각 도전성 나노와이어(120)는, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다. 또는, 각 도전성 나노와이어(120)는, 질화티타늄(TiN) 및 질화텅스텐(WN) 등과 같은 도전성 세라믹으로 이루어질 수 있다.
도전성 나노와이어(120) 각각은, 예로서, 결정질 합금, 비정질 합금, 또는 나노 크기의 결정립을 포함하는 비정질 혼상 구조를 가질 수 있다. 예로서, 도전성 나노와이어(120)를 인발하는 환경(냉각 속도, 인발 속도)을 제어함으로써, 도전성 나노와이어(120)의 결정 구조를 제어할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
복수의 도전성 나노와이어(120)는 서로 재질이 동일하거나 상이할 수 있다. 일 예로, 복수의 도전성 나노와이어(120) 모두는 니켈(Ni) 나노와이어일 수 있다. 다른 예로, 복수의 도전성 나노와이어(120) 중 일부는 니켈(Ni) 나노와이어이며, 복수의 도전성 나노와이어(120) 중 나머지는 구리(Cu) 나노와이어일 수 있다. 또 다른 예로서, 복수의 도전성 나노와이어(120)는 금속의 나노와이어와, 합금의 나노와이어, 및 도전성 세라믹의 나노와이어로 구성될 수 있다.
복수의 도전성 나노와이어(120)는, 원 기둥 및 다각 기둥 중 적어도 하나의 형태를 가질 수 있다. 일 예로, 복수의 도전성 나노와이어(120) 모두는 원 기둥의 형태일 수 있다. 다른 예로, 복수의 도전성 나노와이어(120) 모두는 다각 기둥의 형태일 수 있다. 다른 예로, 복수의 도전성 나노와이어(120) 중 일부는 원 기둥의 형태이며, 복수의 도전성 나노와이어(120) 중 나머지는 다각 기둥의 형태일 수 있다.
복수의 도전성 나노와이어(120)의 평균 직경은 10㎛ 이하일 수 있으며, 2㎛ 이하일 수 있다. 예로서, 복수의 도전성 나노와이어(120)의 평균 직경은, 커패시터 부품(1)의 Y 방향의 중앙부에서 취한 XZ 단면에 대한 광학현미경 이미지 또는 SEM(Scanning Electron Microscope) 이미지를 기준으로, 상기 이미지에 도시된 어느 하나의 도전성 나노와이어(120)에 대해 Z 방향을 따라 복수회 측정하고 이를 산술 평균한 것을 의미할 수 있다. 여기서, Z 방향을 따른 복수회 측정은 Z 방향으로 등간격일 수 있으나, 이에 제한되는 것은 아니다. 또는, 상기 이미지에 도시된 적어도 3 이상의 도전성 나노와이어(120) 각각에 대해 전술한 방법으로 직경을 구하고, 이를 산술 평균한 것을 의미할 수 있다. 다른 예로서, 복수의 도전성 나노와이어(120)의 평균 직경은, 커패시터 부품(1)의 Z 방향의 중앙부에서 취한 XY 단면에 대한 광학현미경 이미지 또는 SEM(Scanning Electron Microscope) 이미지를 기준으로, 상기 이미지에 도시된 적어도 3 이상의 도전성 나노와이어(120)의 직경 간의 산술 평균을 의미할 수 있다. 한편, XY 단면 이미지에 도시된 도전성 나노와이어(120)의 형상이 원형이 아닌 경우에 있어서는, 도전성 나노와이어(120)의 직경은 등면적의 원을 가정하였을 때 원의 지름을 의미할 수 있다.
복수의 도전성 나노와이어(120)의 일단부(도 1의 방향을 기준으로 상부)의 평균 직경과 복수의 도전성 나노와이어(120) 타단부(도 1의 방향을 기준으로 하부)의 평균 직경 간의 차는, 복수의 도전성 나노와이어(120)의 평균 직경에 대한 비가 10% 이하일 수 있다. 본 실시예에 적용되는 복수의 도전성 나노와이어(120)는, 도전성 물질을 선택적으로 성장시키는 통상의 나노와이어와 달리, 인발법으로 제조될 수 있다. 따라서, 본 실시예에 적용되는 복수의 도전성 나노와이어(120)는, 통상의 나노와이어와 달리, 일단부와 타단부 간의 평균 직경 차이가 상대적으로 작을 수 있다.
복수의 도전성 나노와이어(120)의 일단부로부터 타단부까지의 평균 거리(Z 방향을 따른 수치)는 100㎛ 이상일 수 있다. 복수의 도전성 나노와이어(120)의 길이(Z 방향을 따른 수치)는, 후술할 바와 같이, 절단된 웨이퍼의 두께에 의해 결정되므로, 필요 시 1000㎛ 이상도 가능할 수 있다. 복수의 도전성 나노와이어(120)의 길이(Z 방향을 따른 수치)는, 예로서, 커패시터 부품(1)의 Y 방향의 중앙부에서 취한 XZ 단면에 대한 광학현미경 이미지 또는 SEM(Scanning Electron Microscope) 이미지를 기준으로, 상기 이미지에 도시된 적어도 3 이상의 도전성 나노와이어(120) 각각에 대해 Z 방향을 따른 수치(dimension)를 측정하고, 이를 산술 평균한 것을 의미할 수 있다.
복수의 도전성 나노와이어(120)는 일부끼리 다발을 이룰 수 있으며, 복수의 도전성 나노와이어 다발(100)은 반복된 패턴을 이루도록 배치될 수 있다. 예로서, 도 4 및 도 7에 도시된 바와 같이, 복수의 도전성 나노와이어 다발(100, 100''')은, 전체적으로 원형인 단면의 형태를 이룰 수 있다. 또한, 도 5 및 도 6에 도시된 바와 같이, 복수의 도전성 나노와이어 다발(100', 100'')은, 전체적으로 육각형인 단면의 형태를 이룰 수 있다. 더불어, 복수의 도전성 나노와이어 다발(100, 100', 100''100''')은, 도 4 및 도 7에 도시된 바와 같이, 원형 단면, 또는 육각형 단면의 다발이 반복적으로 배치되어 패턴을 이루도록 배치될 수 있다.
어느 하나의 도전성 나노와이어 다발(100, 100', 100'', 100''') 내에서, 어느 하나의 도전성 나노와이어(120)와 다른 하나의 도전성 나노와이어(120)는, 평균 직경이 서로 상이하거나, 재질이 서로 상이하거나, 단면 형상이 서로 상이할 수 있다. 예로서, 도 6에서와 같이, 나노와이어 다발(100")은, 도전성 물질의 재질이 서로 상이한 도전성 나노와이어(120a, 120b, 120c)를 포함할 수 있다. 이 경우, 다발 내에서 도전성 나노와이어(120a, 120b, 120c) 형상은 서로 동일할 수 있다. 다른 예로서, 도 7에서와 같이, 나노와이어 다발(100''')은, 의 평균 직경이 서로 상이한 도전성 나노와이어(1210, 1220)를 포함하되, 다발(100''')의 중심부는 평균 직경이 큰 도전성 나노와이어(1210)를 가지고 둘레부는 평균 직경이 작은 도전성 나노와이어(1220)가 배치된 구조를 가질 수 있다.
제1 연결도전층(121)은 복수의 도전성 나노와이어(120)의 일단부에 배치되어 복수의 도전성 나노와이어(120)를 서로 연결한다, 제2 연결도전층(122)은 복수의 도전성 나노와이어(120)의 타단부에 배치되어 복수의 도전성 나노와이어(120)를 서로 연결한다. 연결도전층(121, 122)은 복수의 도전성 나노와이어(120)의 상부와 하부에서 XY 평면으로 신장되어 복수의 도전성 나노와이어(120)의 양단부 각각을 커버하는 전체적으로 판상의 형태일 수 있다. 연결도전층(121, 122)은 복수의 도전성 나노와이어(120)를 서로 병렬 연결한다.
연결도전층(121, 122)은 도전성 물질로 구성될 수 있다. 제한되지 않는 예로서, 연결도전층(121, 122)은, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다. 또는, 연결도전층(121, 122)은, 질화티타늄(TiN) 및 질화텅스텐(WN) 등과 같은 도전성 세라믹으로 이루어질 수 있다. 연결도전층(121, 122)과 도전성 나노와이어(120)는 동일한 재질로 이루어질 수 있고, 예로서, 연결도전층(121, 122)과 도전성 나노와이어(120) 각각은 니켈(Ni)로 이루어질 수 있다.
연결도전층(121, 122)은, 예로서, 기상 증착 등의 박막 공정, 도금 공정, 또는 도전성 필름을 적층하는 적층 공정 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도전성 바디(130)는 복수의 도전성 나노와이어(120)를 둘러싼다. 도전성 바디(130)는, 본 실시예에 따른 커패시터 부품(1)의 전체적인 외관을 형성하며, 커패시터 부품(1)의 제2 전극부로 기능한다. 즉, 복수의 도전성 나노와이어(120) 각각과 도전성 바디(130) 사이에는 후술할 유전체막(110)이 배치되는데, 복수의 도전성 나노와이어(120) 각각과 도전성 바디(130)에는 서로 다른 극성의 전하가 인가되어 유전체막(110)에 용량(capacitance)을 형성하게 된다.
도전성 바디(130)는, 각각 후술할 유전체막(110)에 의해 측면이 커버된 복수의 도전성 나노와이어(120) 간의 이격 공간을 충전한다. 더불어, 도전성 바디(130)는, 복수의 도전성 나노와이어(120)의 일단부를 연결하고 있는 제1 연결도전층(121)의 상면에 형성된다. 도전성 바디(130)는 복수의 도전성 나노와이어(120)의 타단부를 연결하고 있는 제2 연결도전층(122) 상에 배치되지 않을 수 있으나, 본 실시예의 범위가 이에 제한되는 것은 아니다.
도전성 바디(130)는, 도전성 물질로 구성될 수 있다. 제한되지 않는 예로서, 도전성 바디(130)는, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다. 또는, 도전성 바디(130)는, 질화티타늄(TiN) 및 질화텅스텐(WN) 등과 같은 도전성 세라믹으로 이루어질 수 있다.
도전성 바디(130)는, 예로서, 기상 증착 등의 박막 공정, 또는 도금 공정 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 제한되지 않는 예로서, 도전성 바디(130)는, 원자층증착(Atomic Layer Deposition, ALD)로 형성될 수 있다.
유전체막(110)은, 복수의 도전성 나노와이어(120)의 둘레를 커버하는 형태로 복수의 도전성 나노와이어(120) 각각과 도전성 바디(130) 사이에 배치된다. 즉, 유전체막(110)은 복수의 도전성 나노와이어(120)와 도전성 바디(130)와의 전기적 단락(short-circuit)을 방지하기 위한 분리막의 역할을 하게 된다. 전술한 바와 같이, 도전성 나노와이어(120)의 양단부는 연결도전층(121, 122)과 접하여 연결되어 있으므로 유전체막(110)은 도전성 나노와이어(120)의 양단부와 연결도전층(121, 122) 사이에는 배치되지 않는다. 더불어, 유전체막(110)은 연결도전층(121, 122) 각각과 도전성 바디(130) 사이에 배치된다. 한편, 제1 연결도전층(121)은, 제2 연결도전층(122)과 달리, 유전체막(110)에 의해 표면 전체가 감싸지는 구조가 될 수 있다.
유전체막(110)은, 비 유전율이 3 이상인, 예로서, high-k 물질을 포함할 수 있다. 제한되지 않는 예로서, 유전체막(110)은, 탄탈럼(Ta), 티타늄(Ti), 란타넘(La), 지르코늄(Zr), 바륨(Ba), 규소(Si) 및 하프늄(Hf) 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 제한되지 않는 예로서, 유전체막(110)은, 다층 구조로 배치될 수 있다. 이 경우, 유전체막(110)은, 상술한 산화물을 포함하는 산화물막과, 질화규소(SiN) 등의 질화물을 포함하는 질화물막이 순차적으로 배치된 이중층 구조일 수 있으나, 본 실시예의 범위가 이에 제한되는 것은 아니다.
유전체막(110)은, 예로서, 원자층증착(Atomic Layer Deposition, ALD), 화학기상증착(Chemical Vapor Deposition, CVD) 등의 기상 증착 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
보호층(150)은 도전성 바디(130)와 제2 연결도전층(122)을 커버한다. 보호층(150)은, 외부의 충격이나 전도성 이물질 등으로부터 커패시터 부품(1)를 보호하는 역할을 할 수 있다.
보호층(150)은, 예를 들어, 폴리스티렌계, 아세트산 비닐계, 폴리에스테르계, 폴리에틸렌계, 폴리프로필렌계, 폴리아미드계, 고무계, 아크릴계 등의 열가소성 수지, 페놀계, 에폭시계, 우레탄계, 멜라민계, 알키드계 등의 열경화성 수지, 감광성 수지, 패럴린, SiOx 또는 SiNx를 포함할 수 있다.
보호층(150)은, 예를 들어, 액상의 절연수지를 도포하거나, 절연필름을 적층하거나, 기상 증착 등으로 형성될 수 있다. 절연필름의 경우, 감광성 절연수지를 포함하는 드라이필름(DF), 감광성 절연수지를 포함하지 않는 ABF(Ajinomoto Build-up Film) 또는 폴리이미드 필름 등을 이용할 수 있다.
제1 단자(141)는 제1 연결도전층(121)과 연결되고, 일부가 보호층(150)의 외부로 노출되어 양극 또는 음극이 될 수 있다. 제2 단자(142)는 도전성 바디(130)와 연결되고, 일부가 보호층(150)의 외부로 노출되어 제1 단자(141)와 상이한 극성을 갖는 음극 또는 양극이 될 수 있다.
단자(141, 142)는 구리(Cu), 은(Ag), 니켈(Ni) 및 주석(Sn) 중 적어도 하나를 포함하는 도전성 물질로 이루어질 수 있다. 단자(141, 142)는, 페이스트 인쇄 공정, 도금 공정, 또는 기상 증착 등의 박막 공정의 적어도 하나로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 단자(141, 142)는, 다층 구조로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 8은 본 발명의 다른 실시예에 따른 커패시터 부품의 단면을 개략적으로 나타낸 도면이다.
도 1 내지 도 7과, 도 8을 참조하면, 본 발명의 다른 실시 예에 의한 커패시터 부품은, 본 발명의 일 실시예에 따른 커패시터 부품과 비교하여, 배리어금속막(125) 및 배리어유전체막(111)을 더 포함한다. 따라서, 본 실시예에 따른 커패시터 부품을 설명함에 있어서는, 본 발명의 일 실시예에서와 상이한 배리어금속막(125) 및 배리어유전체막(111)에 대해서만 설명하기로 하며, 나머지 구성의 경우 본 발명의 일 실시예에서의 설명이 그대로 적용될 수 있다.
배리어금속막(125)는, 복수의 도전성 나노와이어(120)의 측면을 감싸는 유전체막(110)의 둘레(외주면)를 감싸는 형태로 형성될 수 있다. 또한, 배리어유전체막(111)은, 유전체막(110)의 둘레(외주면)를 감싸고 있는 배리어금속막(125)의 둘레(외주면)을 감싸는 형태로 형성될 수 있다. 즉, 배리어금속막(125)과 배리어유전체막(111)은, 유전체막(110)과 도전성 바디(130) 사이에 순차적으로 배치될 수 있다. 배리어금속막(125) 및 배리어유전체막(111)은, 유전체막(110)으로부터 전하 또는 이온이 도전성 바디(130)로 이동되는 것을 차단할 수 있다.
이하, 본 발명의 일 실시 예를 들어, 커패시터를 제조하는 방법에 대해 설명한다. 본 발명의 커패시터 부품(1)는 아래와 같은 순서로 제조할 수 있다.
도 12 및 도 13을 참조하면, 먼저 복수의 도전성 나노와이어(120)가 글라스(200)로 커버된 복수의 나노와이어를 포함하는 나노와이어 다발을 마련한다.
상기 나노와이어 다발은, 복수의 도전성 나노와이어를 글라스로 코팅하여 나노와이어를 인발하고, 인발된 복수의 나노와이어를 바인더와 함께 평행하게 집속하여 나노와이어 다발 베이스를 마련한다.
이때, 나노와이어 다발 베이스는 나노와이어의 개수가 10억개 이상이 될 때까지 집적을 진행할 수 있다.
그리고, 상기 나노와이어 다발 베이스를 열처리하여 바인더를 경화하여 나노와이어 다발을 제조할 수 있다.
일반적으로 나노와이어는, 서로 다른 성분으로 구성된 도전성 나노와이어(Core)와 도전성 나노와이어를 감싸는 표재(Cover)로 이루어진다.
또한, 상기 나노와이어는 도전성 나노와이어와 표재를 녹이는 유닛을 분리하여, 표재 보다 더 높은 녹는점을 가진 성분을 도전성 나노와이어로 활용 할 수 있으며, 이러한 기술을 활용하여 내부에 니켈(Ni)와 같은 금속 재질이 글라스로 둘러싸인 나노와이어를 제조할 수 있다.
이를 통해 금속 도전성 나노와이어와 유리 표재의 원료가 지속적으로 공급되는 한 나노와이어를 연속적으로 빠르게 생산 할 수 있다.
나노와이어는 연속 생산이 가능하기에 이론적으로 무한한 세장비를 가질 수 있다. 대량 생산을 위해 이와 같은 나노와이어를 와인딩(Winding) 및 적층((Stacking)을 통해 다발 형태로 배열하여 고정하면 입체 패턴을 가지는 구조물 형태의, 일종의 거푸집을 만들 수 있다.
본 실시 예에서는, 이러한 나노와이어 복수 개를 하나로 묶어 나노와이어 다발로 만들고, 이러한 나노와이어 다발을 수직으로 커팅하여 얇은 판상으로 슬라이싱하여 수직으로 세워진 복수의 금속 도전성 나노와이어를 포함하는 입체 구조의 웨이퍼를 마련할 수 있다. 여기서, 글라스(200)는 바인딩을 위한 물질이다.
이와 같이 나노와이어 다발로 구성된 입체 구조를 열처리를 통해 고정 한 후 임의 크기로 절단하여 웨이퍼 형태로 가공하면 동시에 넓은 면적을 가공 할 수 있어 생산성을 증가 시킬 수 있으며, 기존 FAB공정에 적용하기도 용이하다.
이때, 웨이퍼 형태로 제작된 입체 구조의 기본 구조물은 FAB 공정을 통해 구조의 일부분을 원하는 성분으로 교체하거나, 추가적인 구조 형성이 용이하다.
그리고, 웨이퍼를 마련한 후, 후속 공정을 진행하기 전에 연마와 습식 식각으로 표면을 매끄럽게 가공하는 과정을 진행할 수 있다.
다음으로, 도 14에서와 같이, 웨이퍼의 상하단에 도전성 물질을 각각 도포하여, 웨이퍼의 상면에는 복수의 도전성 나노와이어(120)의 상단을 물리적으로 연결하는 제1 연결도전층(121)을 형성하고, 웨이퍼의 하면에는 복수의 도전성 나노와이어(120)의 하단을 물리적으로 연결하는 제2 연결도전층(122)을 형성한다.
일 실시 예에서는, 복수의 도전성 나노와이어(120)가 제1 전극부의 역할을 한다.
다음으로, 도 15에서와 같이, 웨이퍼의 내부의 AMD 가공을 위해 제1 연결도전층(121)에 원하는 형상대로 제작된 마스크(Mask)를 부착하고 마스크가 없는 부분의 표면을 제거하면 내외부를 연결하는 통로(171)가 형성된다.
이때, 마스크의 형상을 이용하여 단위 사이즈 및 세부 패턴의 균일도를 제어할 수 있다.
그리고, 도 16 및 도 17에서와 같이, 통로(171)를 통해 Metal wet etch/Oxide wet etch 과정을 거쳐, 웨이퍼에서 바인더의 역할을 하는 글라스(200)를 제거하고 도전성 나노와이어(120)만을 남겨 웨이퍼 내부에 공간(172)을 마련한다.
다음으로, 도 18 및 도 19에서와 같이, 공간(172)에 ALD(atomic layer deposition) 등의 공정을 통해 유전체를 증착하여, 각각의 도전성 나노와이어(120)의 둘레와 제1 연결도전층(121)의 상면에 유전체막(110)을 형성할 수 있다.
이때, 경우에 따라, ALD제어 혹은 에칭(Etching)/증착(Deposition) 반복을 통해 도전성 나노와이어를 감싸는 여러 겹의 패턴을 서로 다른 성분으로 형성할 수도 있다.
또한, 이러한 ALD를 통한 증착 기법은 미세 두께제어가 가능하여, 기본 형태인 다양한 형태의 입체 패턴을 제작할 수 있다.
예를 들어, 유전체막의 둘레를 커버하도록 배리어금속막을 더 형성한 후, 배리어금속막의 둘레를 커버하도록 유전체를 한번 더 증착하여 배리어유전체막을 형성하는 과정을 더 진행할 수 있다.
다음으로, 도 20 및 도 21에서와 같이, 앞서 글라스(200)를 제거하여 마련된 공간(172)과 유전체막(110)의 상면에 도전성 물질을 추가로 증착하여, 복수의 도전성 나노와이어(120)를 둘러싸는 형태로 이어진 도전성 바디(130)를 형성할 수 있다.
이때, 상기 도전성 물질을 증착하는 방법으로는 ALD를 활용할 수 있으며, 다만 본 발명이 이에 한정되는 것은 아니다.
또한, 도전성 바디(130)는 유전체막(110)에 의해 복수의 도전성 나노와이어(120)와 절연된 상태가 유지된다.
다음으로, 도 22에서와 같이, 웨이퍼의 상부에 도 2에 도시된 제1 단자(141)를 형성하기 위해 제1 연결도전층(121)이 노출되도록 홈부(173)를 가공하고, 제1 연결도전층(121)과 연결되도록 홈부173)에 제1 단자(141)를 형성한다. 이때, 제1 단자(141)는 제2 전극부(130)와는 이격된 상태이다.
다음으로, 제2 전극부(130)의 상면(131)에 도 2에 도시된 제2 단자(142)를 형성한다.
다음으로, 제1 및 제2 단자(141, 142)의 일부가 외부로 노출되도록 제2 전극부(130)의 표면과 제2 연결도전층122)을 커버하는 보호층(150)를 형성하여, 도 2의 커패시터 부품(1)를 제조할 수 있다.
종래의 전기 화학 타입으로 이루어지는 입체 구조의 커패시터 부품에서, 전극 기둥을 제조하는 방식은, 전체 공간에 대하여 에칭을 통해 점진적으로 홈을 파내려 가거나, 또는 제로 공간에서 성장을 통해 전극 기둥을 점진적으로 생성시키게 된다.
이와 같이 종래의 제조 방식은, 여러 개의 구멍(Hole)을 동시에 가공하거나, 또는 여러 개의 전극 기둥을 동시에 생성시킨다는 점에서, 넓이 방향으로는 유리하지만 깊이나 길이 방향으로는 불리한 점을 가진다.
이러한 입체 구조의 커패시터 부품은 재료 및 제조 방식에 따라 크게 3가지 타입으로 구분될 수 있으며, 구체적으로, Si의 에칭(Etching)을 통한 트렌치 타입(Trench Type), Ox 에칭을 통한 적층 타입(Stack Type), Si 성장(growing)을 통한 Si-NW 타입으 구분할 수 있다.
또한, 종래의 입체 타입 구조의 커패시터 부품의 한계는, 성분이 동일한 모재에 가공을 하는데서 기인한다.
즉, 동일한 재질로 이루어진 연속체에 원하는 패턴으로 가공을 할 때, 주변에 영향을 미치지 않으면서 필요한 부분만 가공하기 위해 많은 제약 조건이 생기게 된다.
반면, 동일한 재질로 이루어진 연속체가 아니라, 원하는 패턴 부위와 주변이 서로 다른 재질로 이루어진 모재가 있다면, 각 패턴을 구성하는 성분을 실제 필요한 재질로 변경시키는 것은 상대적으로 훨씬 난이도가 낮다고 볼 수 있다.
본 발명에서는, 글라스가 코팅된 복수의 도전성 나노와이어로 이루어진 나노와이어 다발을 이용하여 원하는 형태로 수직 패턴이 형성된 웨이퍼를 제조하고, 이 웨이퍼에 FAB 공정을 통해 입체 구조를 형성하는 커패시터 부품을 용이하게 제조할 수 있다.
그리고, 종래의 입체 구조의 커패시터 부품은 다음의 문제를 더 가지고 있다.
첫 번째 문제는, 입체 구조의 커패시터 부품에 적용 가능한 유전체의 유전율이 적층형 커패시터(MLCC)에 사용되는 유전체의 유전율 보다 상대적으로 낮다는 것이다.
적층형 커패시터에 사용되는 BT(티탄산바륨) 기반의 유전체 대비 입체 구조의 커패시터 부품에 사용되는 ONO 계열의 유전체는 유전율이 상대적으로 330배 가량 낮다.
이를 동일 두께의 파괴 전압으로 보정하여도 입체 구조의 커패시터 부품은 약 6.2배 정도의 열세를 보이게 된다.
물론 ONO 계열의 유전체막은 두께 산포, 온도 특성 및 장기 신뢰성이 BT 기반의 유전체 보다 우수하다는 장점이 있어, 특수품으로는 전기화학 타입으로 이루어지는 입체 구조의 커패시터 부품의 활용도가 높다.
하지만, 입체 구조의 커패시터 부품이 보다 광범위한 제품에 적용되기 위해서는 적층형 커패시터의 유전체 보다 낮은 유전율로 인한 문제를 극복할 필요가 있다.
두 번째 문제는, 내부 전극 또는 유전체의 세장비(Aspect ratio=길이/두께)가 높아질수록 제품의 생산성은 낮아지고 반대로 비용은 높아진다는 점이다.
동일한 부피 내에서 적층형 커패시터 대비 고용량을 구현하기 위해서는, 입체 구조의 커패시터의 내부 전극과 유전체의 세장비를 높여서 유효 면적을 증가시켜야 하는데, 세장비에 제한이 있다는 것은 커패시터를 고용량화 하는데 있어 큰 문제가 될 수 있다.
이에 대하여, 본 발명에 의한 커패시터 부품은 다음과 같은 이점이 있다.
먼저, 제조 공법에 따른 비용을 줄일 수 있다. 전체적인 프로세스 상에서 본 발명은 낮은 비용으로도 안정적으로 높은 세장비를 가진 3D 구조를 형성 할 수 있다는 장점이 있다.
본 발명의 커패시터 부품은 종래 기술과 비교하여 HARC 에칭(Etching)이나 성장(Growing) 공정을 회피함으로써, 생산 단가를 낮출 수 있다.
동시에 성장 공정에서 발생하는 무너짐, 패턴 들뜸, 편향 등의 불량 요인을 제거하여, 안정적으로 높은 수율을 유지 할 수 있다.
그리고, 본 발명에 따르면, 커패시터 부품 설계시 높은 자유도를 가질 수 있다.
본 발명의 커패시터 부품은 하나의 모재로부터 다양한 크기의 제품을 제작 할 수 있다. 이때, 커패시터 부품을 제조하기 위한 중간물인 웨이퍼는 동일한 구조가 반복되는 형태로 구성된다.
따라서, 단순히 웨이퍼 형성시 절단 간격을 달리하여 웨이퍼의 높이 방향으로의 길이를 조절하거나, 웨이퍼 형성 후 개별 칩의 분할 크기를 다르게 조절하여, 크기만 다르고 구조가 동일한 커패시터 부품을 얻을 수 있다.
즉, 제조 중간 단계에서 칩의 크기를 정할 수 있으므로 한 번에 서로 다른 크기의 칩들을 제조하는 것도 가능하다.
또한, 커패시터 부품의 구조가 동일한 경우, 커패시터 부품의 용량은 커패시터 부품의 부피에 선형적으로 비례하므로, 하나의 모재로부터 다양한 용량의 커패시터 부품을 제작할 수 있으므로, 설계의 자유도가 높다고 볼 수 있다.
그리고, 본 실시 예에 따르면, 웨이퍼의 표면에 메탈을 도포하여 제1 및 제2 연결도전층을 형성함으로써 나노와이어의 도전성 나노와이어들을 전기적으로 연결 할 수 있다.
여기에 설계된 마스크(Mask) 형태로 표면 오픈(Open) 공정을 거침으로써, 마스크 형상을 설계한 대로 커패시터의 입체적인 형태를 결정할 수 있다.
또한, 본 실시 예의 경우, 나노와이어의 두께 및 피치(Pitch)가 변하더라도 ALD(atomic layer deposition) 공정을 통해 나노와이어에 증착되는 물질의 두께는 상대적으로 균일하다.
또한 마스크의 싱글 오픈 포인트(Single open Point)를 조절하여 커패시터 부품의 전체 형상을 유지하면서도, 균일성을 더 높일 수 있다.
한편, 이러한 웨이퍼는 FAB공정을 통해 기본 구조를 이루는 성분을 필요한 성분으로 교체하거나, 기본 구조를 세부 구조에 맞게 재가공할 수 있으며, 마스크(Mask) 제어를 통해 원하는 사이즈로 재단도 가능하다.
예를 들어, 도 9a 및 도 9b에 도시된 바와 같이, 웨이퍼(W11, W12)의 지름을 제어하여, 이 웨이퍼를 이용하여 제조되는 커패시터 부품의 X 또는 Y방향으로의 사이즈를 조절 할 수 있다. 또한, 도 10a 및 도 10b에 도시된 바와 같이, 웨이퍼(W21, W22)의 두께를 제어하여, 이 웨이퍼를 이용하여 제조되는 커패시터 부품의 높이(Z)를 조절 할 수 있다. 또한, 도 11a 및 도 11b에 도시된 바와 같이, 같은 사이즈의 웨이퍼(W31, W32)더라도 내부 영역을 다른 사이즈로 제단할 수 있다.
또한, 본 발명에 의한 커패시터 부품은, 제조 공법상 제2 전극부인 도전성 바디가 유전체층을 사이에 두고 제1 전극부인 복수의 도전성 나노와이어를 감싸는 형태로 구조가 만들어지게 되므로, 별다른 추가 공정 없이 커패시터 부품의 외부 전체를 도전성 물질로 처리 할 수 있다.
이는 커패시터 부품을 기판 등에 실장시 설계적으로 용이한 점이 있으며, 커패시터 부품 자체적으로도 내습 및 외부 충격에 강한 내구성과 신뢰성을 가지게 된다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
1: 커패시터
110: 유전체막
111: 배리어유전체막
120: 도전성 나노와이어(제1 전극부)
121, 122: 제1 및 제2 연결도전층
125: 배리어금속막
130: 도전성 바디(제2 전극부)
141, 142: 제1 및 제2 단자
150: 바디
110: 유전체막
111: 배리어유전체막
120: 도전성 나노와이어(제1 전극부)
121, 122: 제1 및 제2 연결도전층
125: 배리어금속막
130: 도전성 바디(제2 전극부)
141, 142: 제1 및 제2 단자
150: 바디
Claims (30)
- 서로 이격 배치된 복수의 도전성 나노와이어;
상기 복수의 도전성 나노와이어의 일단부와 타단부에 각각 배치되고, 상기 복수의 도전성 나노와이어와 연결되는 제1 및 제2 연결도전층;
상기 복수의 도전성 나노와이어를 둘러싸는 도전성 바디; 및
상기 복수의 도전성 나노와이어, 상기 제1 연결도전층 및 상기 제2 연결도전층 각각과, 상기 도전성 바디 사이에 배치된 유전체막; 을 포함하는,
커패시터 부품.
- 제1항에 있어서,
상기 복수의 도전성 나노와이어, 및 상기 도전성 바디 각각은, 금속을 포함하는,
커패시터 부품.
- 제2항에 있어서,
상기 복수의 도전성 나노와이어는, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는,
커패시터 부품.
- 제2항에 있어서,
상기 도전성 바디는, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는,
커패시터 부품.
- 제4항에 있어서,
상기 복수의 도전성 나노와이어는, 니켈(Ni), 코발트(Co), 티타늄(Ti), 텅스텐(W), 팔라듐(Pd) 및 구리(Cu) 중 적어도 하나를 포함하는,
커패시터 부품.
- 제5항에 있어서,
상기 복수의 도전성 나노와이어는 니켈(Ni)을 포함하는,
커패시터 부품.
- 제6항에 있어서,
상기 도전성 바디는 니켈(Ni)을 포함하는,
커패시터 부품.
- 제2항에 있어서,
상기 복수의 도전성 나노와이어는 서로 동일한 재질로 구성된, 커패시터 부품.
- 제8항에 있어서,
상기 복수의 도전성 나노와이어 각각은, 니켈(Ni)로 구성된,
커패시터 부품.
- 제2항에 있어서,
상기 복수의 도전성 나노와이어 중 적어도 하나는 상기 복수의 도전성 나노와이어 중 적어도 다른 하나와 서로 상이한 재질로 구성된,
커패시터 부품.
- 제1항에 있어서,
상기 복수의 도전성 나노와이어 각각의 측면 상에서 상기 유전체막과 상기 도전성 바디 사이에 배치되는 배리어금속막; 및
상기 복수의 도전성 나노와이어 각각의 측면 상에서 상기 배리어금속막과 상기 도전성 바디 사이에 배치되는 배리어유전체막; 을 더 포함하는,
커패시터 부품.
- 제1항에 있어서,
상기 복수의 도전성 나노와이어의 평균 직경은 10㎛ 이하인, 커패시터 부품.
- 제12항에 있어서,
상기 복수의 도전성 나노와이어의 일단부의 평균 직경과 상기 복수의 도전성 나노와이어 타단부의 평균 직경 간의 차는, 상기 복수의 도전성 나노와이어의 평균 직경에 대한 비가 10% 이하인,
커패시터 부품.
- 제1항에 있어서,
상기 복수의 도전성 나노와이어의 상기 일단부로부터 상기 타단부까지의 평균 거리는 100㎛ 이상인,
커패시터 부품.
- 제1항에 있어서,
상기 유전체막은,
탄탈럼(Ta), 티타늄(Ti), 란타넘(La), 지르코늄(Zr), 바륨(Ba), 규소(Si) 및 하프늄(Hf) 중에서 선택된 적어도 하나의 산화물을 포함하는,
커패시터 부품.
- 제15항에 있어서,
상기 유전체막은,
상기 산화물을 포함하는 산화물막, 및 상기 산화물막에 배치되고 질화규소(SiN)을 포함하는 질화물막의 다층 구조로 배치되는,
커패시터 부품.
- 각각 제1 방향으로 신장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수의 도전성 나노와이어, 를 포함하는 제1 전극부;
상기 복수의 도전성 나노와이어를 서로 연결하도록 상기 복수의 도전성 나노와이어의 상단부와 하단부에 각각 배치된 제1 및 제2 연결도전층;
상기 복수의 도전성 나노와이어 각각의 측면을 감싸는 유전체막; 및
상기 제1 및 제2 연결도전층 사이에서 상기 복수의 도전성 나노와이어 간의 이격 공간을 충전하고, 상기 유전체막의 측면을 감싸는 제2 전극부; 를 포함하는,
커패시터 부품.
- 제17항에 있어서,
상기 제1 방향과 평행한 단면(cross-section)에서,
상기 제2 전극부는, 상기 유전체막이 개재된 상태로, 상기 복수의 도전성 나노와이어 각각과 상기 제1 및 제2 연결도전층에 의해 정의된 영역 내부에 배치되고,
상기 제2 방향과 평행한 단면(cross-section)에서,
상기 제2 전극부는, 상기 유전체막이 개재된 상태로 상기 복수의 도전성 나노와이어 각각을 감싸고 있는,
커패시터 부품.
- 제17항에 있어서,
상기 제2 전극부와 상기 제2 연결도전층을 커버하는 보호층;
상기 제1 연결도전층과 연결되고, 상기 보호층의 외부로 노출되는 제1 단자; 및
상기 제2 전극부와 연결되고, 상기 보호층의 외부로 노출되는 제2 단자; 를 더 포함하는 커패시터 부품.
- 제17항에 있어서,
상기 유전체막의 둘레를 감싸는 배리어금속막; 및
상기 배리어금속막과 상기 제2 전극부 사이에 배치되는 배리어유전체막; 을 더 포함하는 커패시터 부품.
- 제17항에 있어서,
상기 복수의 도전성 나노와이어 중 적어도 하나는, 원형 기둥 형상 또는 다각형 기둥 형상인, 커패시터 부품.
- 제17항에 있어서,
상기 복수의 도전성 나노와이어는, 일부끼리 다발을 이루고,
상기 제2 방향과 평행한 단면에서, 상기 복수의 도전성 나노와이어 다발은 반복된 패턴을 이루도록 배치된,
커패시터 부품.
- 제22항에 있어서,
상기 복수의 도전성 나노와이어 다발 내에서,
어느 하나의 상기 도전성 나노와이어의 평균 직경은, 다른 하나의 상기 도전성 나노와이어의 평균 직경과 상이한,
커패시터 부품.
- 제22항에 있어서,
상기 복수의 도전성 나노와이어 다발 내에서,
어느 하나의 상기 도전성 나노와이어의 재질은, 다른 하나의 상기 도전성 나노와이어의 재질과 상이한,
커패시터 부품
- 글라스로 커버된 복수의 도전성 나노와이어 다발을 형성하는 단계;
상기 나노와이어 다발을 수직으로 커팅하여 웨이퍼를 형성하는 단계;
상기 복수의 도전성 나노와이어가 서로 연결되도록 상기 웨이퍼의 일면과 타면에 제1 및 제2 연결도전층을 형성하는 단계;
상기 웨이퍼에서 글라스를 제거하여 상기 웨이퍼 내부에 공간을 형성하는 단계;
상기 웨이퍼에 유전체를 증착하여, 상기 복수의 도전성 나노와이어 각각의 표면과 제1 및 제2 연결도전층의 표면에 유전체막을 형성하는 단계; 및
상기 웨이퍼에 도전성 물질을 증착하여, 상기 공간을 채우는 제2 전극부를 형성하는 단계; 를 포함하는,
커패시터 부품의 제조 방법.
- 제25항에 있어서,
상기 웨이퍼 내부에 공간을 마련하는 단계는,
상기 제1 연결도전층의 적어도 일부를 제거하여 상기 나노와이어 다발의 적어도 일부를 노출하는 통로를 형성하는 단계, 및
상기 통로를 통해 글라스를 제거하는 단계를 포함하는,
커패시터 부품의 제조 방법.
- 제25항에 있어서,
상기 유전체막을 형성하는 단계와 상기 제2 전극부를 형성하는 단계 사이에,
상기 유전체막의 둘레를 감싸도록 배리어금속막을 형성하는 단계; 및
유전체를 증착하여 상기 배리어금속막의 둘레를 감싸는 배리어유전체막을 형성하는 단계;를 더 포함하는,
커패시터 부품의 제조 방법.
- 제25항에 있어서,
상기 나노와이어 다발을 마련하는 단계는,
복수의 도전성 나노와이어를 글라스로 코팅하여 나노와이어를 인발하는 단계,
인발된 복수의 나노와이어를 바인더와 함께 평행하게 집속하여 나노와이어 다발 베이스를 마련하는 단계, 및
상기 나노와이어 다발 베이스를 열처리하여 바인더를 경화하는 단계, 를 포함하는,
커패시터 부품의 제조 방법.
- 제25항에 있어서,
상기 제2 전극부 및 상기 유전체막 중 적어도 하나는 원자층증착(Atomic Layer Deposition, ALD)로 형성되는,
커패시터 부품의 제조 방법.
- 제25항에 있어서,
상기 제2 전극부를 형성하는 단계 이후에,
상기 웨이퍼의 일면에 상기 제1 연결도전층이 노출되도록 홈부를 가공하고, 상기 홈부에 제1 단자를 형성하는 단계;
상기 제2 전극부 상에 제2 단자를 형성하는 단계; 및
상기 제1 및 제2 단자가 외부로 노출되도록 상기 제2 전극부와 상기 제2 연결도전층을 커버하는 보호층을 형성하는 단계; 를 더 포함하는,
커패시터 부품의 제조 방법.
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